JP2010050402A

JP2010050402A - 半導体装置の製造方法

Info

Publication number: JP2010050402A
Application number: JP2008215596A
Authority: JP
Inventors: Yoshitaka Yabuuchi; 佳孝藪内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-08-25
Filing date: 2008-08-25
Publication date: 2010-03-04

Abstract

【課題】急峻な不純物濃度のプロファイルを有するソース領域およびドレイン領域を形成することのできる半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、半導体基板の表面近傍に不純物を注入して不純物注入領域を形成する工程と、前記半導体基板にエッチングを施すことにより前記不純物注入領域の底部よりも深い溝を形成し、前記不純物注入領域を分断してソース領域およびドレイン領域を形成する工程と、前記溝の内部にＳｉ系単結晶をエピタキシャル成長させてエピタキシャル結晶層を形成する工程と、前記エピタキシャル結晶層の上部にゲート絶縁膜およびゲート電極を形成する工程と、を含む。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関する。

従来の半導体装置の製造方法として、ゲート電極を形成する前にダミーゲート電極を形成し、このダミーゲート電極に対してエクステンション領域、側壁シリコン窒化膜、ソース・ドレイン領域およびシリコン酸化膜等を形成した後にダミーゲート電極とダミーゲート電極直下のエクステンション領域を除去して、その除去した部分にシリコン選択エピタキシャル膜により埋め込んで形成した半導体装置がある（例えば、特許文献１参照）。

この特許文献１に記載された半導体装置によれば、ダミーゲート電極を除去した部分にシリコン選択エピタキシャル膜によりチャネル領域が形成される。そのため、チャネル領域との界面付近のエクステンション領域の不純物プロファイルが急峻になり、エクステンション領域に含まれる不純物がチャネル領域に拡散することによってゲート長が小になることを抑制できる。
特開２００２−１００７６２号公報

本発明の目的は、急峻な不純物濃度のプロファイルを有するソース領域およびドレイン領域を形成することのできる半導体装置の製造方法を提供することにある。

本発明の一態様は、半導体基板の表面近傍に不純物を注入して不純物注入領域を形成する工程と、前記半導体基板にエッチングを施すことにより前記不純物注入領域の底部よりも深い溝を形成し、前記不純物注入領域を分断してソース領域およびドレイン領域を形成する工程と、前記溝の内部にＳｉ系単結晶をエピタキシャル成長させてエピタキシャル結晶層を形成する工程と、前記エピタキシャル結晶層の上部にゲート絶縁膜およびゲート電極を形成する工程と、を含む半導体装置の製造方法を提供する。

本発明によれば、急峻な不純物濃度のプロファイルを有するソース領域およびドレイン領域を形成することのできる半導体装置の製造方法を提供することができる。

［第１の実施の形態］
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。

第１の実施の形態に係る半導体装置１は、半導体基板１０上に形成されたウェル領域１１と、半導体基板１０上にゲート絶縁膜１２を介して形成されたゲート電極１３と、ゲート電極１３の側面に形成されゲート電極１３を挟むゲート側壁１４と、ゲート電極１３の下方に形成されるエピタキシャル結晶層１６と、エピタキシャル結晶層１６のチャネル領域１６Ａとなる部分の両側に形成され、エクステンション領域１５Ａを有するソース領域１５Ｓおよびドレイン領域１５Ｄと、ゲート電極１３上に形成されるシリサイド層１７と、ソース領域１５Ｓおよびドレイン領域１５Ｄ上に形成されるシリサイド層１８と、半導体基板１０内に形成される素子分離領域１９と、半導体基板１０上に形成されるストレスライナー２０と、を有する。なお、図１に示すソース領域１５Ｓおよびドレイン領域１５Ｄは、その位置が逆に形成されてもよい。

半導体基板１０は、例えば、バルクＳｉ基板、ＳＯＩ(Silicon On Insulator)基板等を用いることができる。

ウェル領域１１は、半導体基板１０の素子領域となる側から不純物イオンを注入することにより形成される。このウェル領域１１は、ｎ型素子領域の場合はｐ型ウェル領域としてＢ、ＢＦ_２等のｐ型不純物、ｐ型素子領域の場合はｎ型ウェル領域としてＡｓ、Ｐ等のｎ型不純物を半導体基板１０に注入することにより形成する。

ゲート絶縁膜１２は、半導体基板１０の表面の素子領域に形成され、ゲート電極１３と半導体基板１０とを絶縁する。ゲート絶縁膜１２は、例えば、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮや、Ｈｉｇｈ−ｋ材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ_２等のＺｒ系材料、およびＹ_２Ｏ_３等のＹ系材料）を用いることができる。本実施の形態では、ゲート絶縁膜１２は、例えば、１．３ｎｍの厚さを有する。

ゲート電極１３は、所定の導電型不純物を含む半導体結晶から形成される。具体的に、ゲート電極１３は、導電型不純物を含むＳｉまたはＳｉＧｅ等のＳｉ系多結晶から形成することができる。導電型不純物としては、ｐ型不純物の場合、Ｂ、ＢＦ_２等のｐ型不純物イオン、ｎ型不純物の場合、Ａｓ、Ｐ等のｎ型不純物イオンを用いることができる。また、ゲート電極１３は、全体がシリサイド化したフルシリサイド電極であっても良い。本実施の形態では、ゲート電極１３は、例えば、４０ｎｍのゲート長を有し、ゲート電極１３の高さは、例えば、１００ｎｍで形成される。

ゲート側壁１４は、例えば、ＳｉＮからなる単層構造や、ＳｉＮ、ＳｉＯ_２、ＴＥＯＳ(Tetraethoxysilane)等の複数種の絶縁材料からなる２層構造、更には３層以上の多層構造であっても良い。

ソース領域１５Ｓおよびドレイン領域１５Ｄは、例えば、イオン注入法を用いて半導体基板１０表面から導電型不純物を注入することにより不純物注入領域を形成し、この不純物注入領域を含む半導体基板１０にエピタキシャル結晶層１６を形成するための溝を形成することで自己整合的に形成される。ｐ型不純物としてはＢ、ＢＦ_２、Ｉｎ等、ｎ型不純物としてはＡｓ、Ｐ等を用いることができる。エクステンション領域１５Ａは、ゲート電極１３およびゲート側壁１４をマスクとして導電型不純物をイオン注入することによって形成される。

エピタキシャル結晶層１６は、ソース領域１５Ｓおよびドレイン領域１５Ｄを構成する不純物注入領域を形成された半導体基板１０に対してハードマスクを利用したエッチングを行うことにより、不純物注入領域を含む半導体基板１０を部分的に除去し、この除去された部分に上記したハードマスクを利用して不純物を含むＳｉ系単結晶をエピタキシャル成長させることにより形成される。なお、エピタキシャル結晶層１６は、例えば、ＳｉＧｅ等のＳｉ系単結晶で形成されても良い。

また、エピタキシャル結晶層１６は、イオン注入法によって半導体基板１０の表面近傍に形成された不純物注入領域をソース領域１５Ｓとドレイン領域１５Ｄに分離するために、ソース領域１５Ｓおよびドレイン領域１５Ｄの底部よりも深く形成された溝の内部に形成される。本実施の形態では、半導体基板１０の表面から１５０ｎｍの深さまでエッチングを行ってエピタキシャル結晶層１６を形成している。

また、エピタキシャル結晶層１６は、結晶成長時に閾値電圧の調整等を目的として導電型不純物をインサイチュで注入される。ここで、「インサイチュで注入する」とは、エピタキシャル結晶層１６を成長させながら導電型不純物を注入することをいう。このことにより、ほぼ均一な導電型不純物濃度分布を有するチャネル領域がゲート電極の直下に形成される。ｐ型の導電型不純物としてはＡｓ等、ｎ型の導電型不純物としてはＢ等を用いることができる。

シリサイド層１７，１８は、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉを含む化合物からなる。シリサイド層１７は、ゲート電極１３の上面の露出部分に形成される。シリサイド層１８は、ソース領域１５Ｓおよびドレイン領域１５Ｄの上面の露出部分に形成される。

素子分離領域１９は、例えば、ＳｉＯ_２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。

ストレスライナー２０は、例えば、ＳｉＮ等からなり、チャネル領域１６Ａに歪みを発生させて電荷移動度を向上させる機能を有する。

（半導体装置の製造方法）
図２Ａ（ａ）〜（ｂ）、図２Ｂ（ｃ）〜（ｄ）、図２Ｃ（ｅ）〜（ｆ）、図２Ｄ（ｇ）〜（ｈ）、図２Ｅ（ｉ）〜（ｊ）、図２Ｆ（ｋ）は、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。

まず、図２Ａ（ａ）に示すように、半導体基板１０の素子領域となる側の素子分離領域を形成する部分に対してリソグラフィ法およびＲＩＥ(Reactive Ion Etching)法により、１００ｎｍ〜５００ｎｍ程度の溝を形成する。次に、ＣＶＤ法により、ＳｉＯ_２等の絶縁膜を溝内に堆積させる。次に、ＣＭＰ（Chemical Mechanical Polishing）法等により、絶縁膜を平坦化することによって素子分離領域１９を形成する。

次に、図２Ａ（ｂ）に示すように、半導体基板１０に対してウェル領域１１を形成する部分に導電型不純物をイオン注入してウェル領域１１を形成する。ウェル領域１１の形成後、ウェル領域形成時の導電型不純物と導電型の異なる導電型不純物をイオン注入し、ソース領域１５Ｓおよびドレイン領域１５Ｄとなる不純物注入領域１５０を形成する。この不純物注入領域１５０は、例えば、注入エネルギー２ｋｅＶ、ドーズ量１×１０^１５ｃｍ^−２で、深さ４０ｎｍで形成される。次に、１０５４℃のＲＴＡ(Rapid Thermal Annealing)を行ない、不純物注入領域１５０の導電型不純物を活性化させる。

次に、図２Ｂ（ｃ）に示すように、素子分離領域１９および半導体基板１０上を覆うようにマスク材料としてＳｉＮからなるハードマスク２１を厚さ１００ｎｍで形成し、このハードマスク２１上にレジスト２２を形成する。

次に、図２Ｂ（ｄ）に示すように、リソグラフィ法によってレジスト２２をパターニングし、パターニングされたレジスト２２をマスクとしてハードマスク２１をＲＩＥ法により部分的に除去して溝２３を形成する。

次に、図２Ｃ（ｅ）に示すように、レジスト２２を除去した後、不純物注入領域１５０および半導体基板１０のウェル領域１１に対し、ＲＩＥ法により溝２４を形成する。この溝２４は不純物注入領域１５０の底部よりも深い溝である。溝２４の形成により、図２Ｂ（ｄ）に示す不純物注入領域１５０が分断されて、ソース領域１５Ｓとドレイン領域１５Ｄが形成される。

次に、図２Ｃ（ｆ）に示すように、ＣＶＤ法等により、６００℃のエピタキシャル成長を行ない、溝２４に対してＳｉ系単結晶からなるエピタキシャル結晶層１６を選択的に形成する。このエピタキシャル結晶層１６の結晶成長時にインサイチュで導電型不純物が注入される。導電型不純物は、例えば、４×１０^１８ｃｍ^−２で注入される。なお、エピタキシャル成長時の熱により、ソース領域１５Ｓ内、ドレイン領域１５Ｄ内、およびチャネル領域１６内の導電型不純物が周辺に拡散する。このため、ソース領域１５Ｓおよびドレイン領域１５Ｄが拡がる。

次に、図２Ｄ（ｇ）に示すように、ＣＶＤ法等により、ハードマスク２１上および溝２４の底に露出したエピタキシャル結晶層１６の表面にＨｉｇｈ−ｋ材料等からなる絶縁膜１２Ａを形成する。次に、絶縁膜１２Ａ上に、ＣＶＤ法等により、溝２４を埋めるようにＳｉ系多結晶層１３Ａを形成する。

次に、図２Ｄ（ｈ）に示すように、溝２４の外側の絶縁膜１２ＡおよびＳｉ系多結晶層１３Ａを除去し、絶縁膜１２ＡおよびＳｉ系多結晶層１３Ａをゲート絶縁膜１２およびゲート電極１３に加工する。その後、リン酸を用いたウェットエッチング等により、ハードマスク２１を除去する。ここで、ゲート電極１２およびゲート電極１３の加工は、例えば、ＣＭＰ法等による平坦化処理、またはＲＩＥ等によるエッチバックにより行われる。なお、例えば、溝２４の底部に露出したエピタキシャル結晶層１６の表面に酸化処理、窒化処理、または酸窒化処理を施すことにより、ゲート絶縁膜１２の代わりにＳｉＯ_２、ＳｉＮ、ＳｉＯＮをからなるゲート絶縁膜を形成しても良い。

次に、図２Ｅ（ｉ）に示すように、ＣＶＤ法等により、半導体基板１０およびゲート電極１３上にＮＳＧ(Nondoped Silicate Glass)膜を形成し、ＲＩＥ法等によりゲート側壁１４を形成する。形成後、ゲート側壁１４をマスクとして導電型不純物をイオン注入することにより、ソース領域１５Ｓとドレイン領域１５Ｄにエクステンション領域１５Ａを形成する。

次に、図２Ｅ（ｊ）に示すように、ゲート電極１３上、ソース領域１５Ｓ上、およびドレイン領域１５Ｄ上にシリサイド層１７，１８を形成する。

次に、図２Ｆ（ｋ）に示すように、ＣＶＤ法等により、素子分離領域１９を含む半導体基板１０上にＳｉＮからなるストレスライナー２０を形成する。

（第１の実施の形態の効果）
第１の実施の形態に係る半導体装置１によれば、半導体基板１の表面近傍にソース領域１５Ｓおよびドレイン領域１５Ｄを形成する不純物注入領域１５０を形成し、この不純物注入領域１５０を含む半導体基板１０をゲート電極１３のゲート長に応じてエッチングすることで、ソース領域１５Ｓおよびドレイン領域１５Ｄとゲート電極１３とを自己整合的に形成することができ、微細化によりゲート長が小になる場合でもソース領域１５Ｓおよびドレイン領域１５Ｄの不純物濃度プロファイルを急峻にすることができる。

［第２の実施の形態］
（半導体装置の構成）
図３は、本発明の第２の実施の形態に係る半導体装置の断面図である。

第２の実施の形態に係る半導体装置１は、第１の実施の形態で説明したＳｉ系多結晶からなるゲート電極１３に代えて、金属材料からなるゲート電極２１とした点について第１の実施の形態と異なる。

ゲート電極２１は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ、Ｎｉ等やこれらの化合物等からなるメタルゲート電極である。また、メタルゲート電極とＳｉ系多結晶との積層構造としても良い。

（第２の実施の形態の効果）
第２の実施の形態に係る半導体装置１によれば、第１の実施の形態の好ましい効果に加えて、ゲート電極の空乏化を防ぐことができる。

［他の実施の形態］
以上、本発明の実施の形態を説明したが、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。

また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。

本発明の第１の実施の形態に係る半導体装置の断面図である。（ａ）及び（ｂ）は第１の実施の形態に係る半導体装置の製造工程を示す図である。（ｃ）及び（ｄ）は第１の実施の形態に係る半導体装置の製造工程を示す図である。（ｅ）及び（ｆ）は第１の実施の形態に係る半導体装置の製造工程を示す図である。（ｇ）及び（ｈ）は第１の実施の形態に係る半導体装置の製造工程を示す図である。（ｉ）及び（ｊ）は第１の実施の形態に係る半導体装置の製造工程を示す図である。（ｋ）は第１の実施の形態に係る半導体装置の製造工程を示す図である。本発明の第２の実施の形態に係る半導体装置の断面図である。

符号の説明

１半導体装置
１０半導体基板
１３ゲート電極
１５Ａエクステンション領域
１５Ｓソース領域
１５Ｄドレイン領域
１６エピタキシャル結晶層
１６Ａチャネル領域
２１ハードマスク
２２レジスト
２３溝
１５０不純物注入領域

Claims

半導体基板の表面近傍に不純物を注入して不純物注入領域を形成する工程と、
前記半導体基板にエッチングを施すことにより前記不純物注入領域の底部よりも深い溝を形成し、前記不純物注入領域を分断してソース領域およびドレイン領域を形成する工程と、
前記溝の内部にＳｉ系単結晶をエピタキシャル成長させてエピタキシャル結晶層を形成する工程と、
前記エピタキシャル結晶層の上部にゲート絶縁膜およびゲート電極を形成する工程と、
を含む半導体装置の製造方法。
前記溝は、所定のパターンを有するレジストをマスクとして用いたエッチングによって形成され、
前記ゲート電極は、前記レジスト内の前記溝に前記ゲート電極を構成する材料を埋め込むことにより形成される請求項１に記載の半導体装置の製造方法。
前記エピタキシャル結晶層を結晶成長させる工程は、前記半導体基板と異なる結晶を成長させる工程である請求項１に記載の半導体装置の製造方法。
前記エピタキシャル結晶層を結晶成長させる工程は、前記チャネル領域を構成する前記エピタキシャル結晶層に不純物をインサイチュで注入する工程を含む請求項１に記載の半導体装置の製造方法。
前記ゲート電極の形成後に前記ソース領域および前記ドレイン領域に不純物のイオン注入を行なってエクステンション領域を形成する工程を更に含む請求項１に記載の半導体装置の製造方法。