JP2010050194A - 素子基板、及びその製造方法、並びに電子機器 - Google Patents

Abstract

【課題】製造工程中の静電気による帯電を防止し、かつ、パターン膜の高精度化を実現すること。
【解決手段】本発明に係る素子基板の製造方法は、絶縁性基板１の第１主面１ａにパターン膜（電極パターン、配線パターン、絶縁性パターン等）が形成された素子基板の製造方法であって、第１主面１ａとは反対側の絶縁性基板１の第２主面１ｂに、半透過性を示し、表面抵抗値が１×１０^８Ω／ｃｍ^２未満の導電膜５０を概略全面に形成する工程と、第１主面１ａにパターン膜を形成する工程と、を備える。
【選択図】図５

Description

本発明は、素子基板、及びその製造方法に関する。さらに、前記素子基板を備える電子機器に関する。

静電気の帯電現象によって絶縁材料に高い帯電が起こると、その周辺に電磁界が発生する。金属材料等の場合には、誘起電界が生じて、金属材料内で極性分離が起こる。その結果、静電気放電（ＥＳＤ：Electrostatic Discharge）が発生し、素子の破壊が生じる場合がある。

特許文献１には、静電気によって絶縁膜、配向膜、液晶材等が帯電しないようにする方法が提案されている。具体的には、対向する２枚の透明基板の外側主面に、其々、表面抵抗値が１０^８〜１０^１１Ω／ｃｍ^２である透明膜を設ける。この透明膜の成膜は、２枚の透明基板を貼り合わせた後、透明膜液をコーティングすることにより行う。

特許文献１の方法によれば、２枚の透明基板を貼り合わせた後に透明膜を形成するため、液晶表示素子の組み立て以降の工程で発生する静電気については効果が期待できる。しかしながら、その前の段階、すなわち、其々の透明基板の内面側に形成する配線や電極等のパターン膜の製造工程中に発生する静電気については未解決であった。

特許文献２には、半導体装置の製造工程中の静電気による歩留まり低下を防止するために、静電シールドとして機能する導電性を有する薄膜を基板の下面側に配設する方法が提案されている。具体的には、ガラス基板の下面側に導電特性を有する珪素膜を形成するものである。この珪素膜は、薄膜トランジスタの活性層の形成と同時に成膜し、ドライエッチング法により、選択的に活性層となる島状半導体層を形成する。この際、ガラス基板の下面側は、エッチングされることを避けるために、プラズマに曝されないようにする。その後、ガラス基板の下面側にイオン注入を行うことにより導電特性を有する珪素膜からなる導電性を有する薄膜を得る。

また、特許文献２には、導電特性を有する珪素膜に代えて、金属または金属化合物を主成分とする導電性薄膜やＩＴＯ膜に代表される透光性を有する透明導電膜を適用してもよいことが記載されている。
特開平８−２１９８９号公報 段落番号００１０、第１図 特開平９−３３１０６８号公報 段落００２９−００５９

液晶表示装置や有機ＥＬ表示装置等のフラットパネルディスプレイをはじめとする各種電子機器においては、ますます高性能化、高精度化が求められている。そこで、電子機器を構成する各素子基板において、配線や電極等の導電パターン膜、配線等を分離するための絶縁パターン膜等の各パターン膜において、高精度なパターンを得ることが極めて重要な課題となる。一方、高精度なパターンを得ると同時に、製造工程中の静電対策を十分に施し、製造工程中の歩留まりの向上を図ることも重要な課題である。

本発明は、上記背景に鑑みてなされたものであり、その目的とするところは、製造工程中の静電気による帯電を防止し、かつ、パターン膜の高精度化を実現する素子基板、及びその製造方法を提供することである。

本発明に係る素子基板の製造方法は、絶縁性基板の第１主面にパターン膜が形成された素子基板の製造方法であって、前記第１主面とは反対側の前記絶縁性基板の第２主面に、半透過性を示し、表面抵抗値が１×１０^８Ω／ｃｍ^２未満の導電膜を概略全面に形成する工程と、前記第１主面にパターン膜を形成する工程と、を備えるものである。

本発明に係る素子基板は、絶縁性基板の第１主面にパターン膜が形成された素子基板であって、前記第１主面とは反対側の前記絶縁性基板の第２主面の概略全面に、半透過性を示し、表面抵抗値が１×１０^８Ω／ｃｍ^２未満の導電膜が形成されているものである。

本発明によれば、製造工程中の静電気による帯電を防止し、かつ、パターン膜各々の高精度化を実現する素子基板、及びその製造方法を提供することができるという優れた効果を有する。

以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。

［実施形態１］
本実施形態に係る電子機器として透過型の液晶表示装置を、素子基板として薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と云う）アクティブマトリクス基板（以下、単に「ＴＦＴ基板」と云う）を例にとり説明する。本発明において、「素子基板」とは、ＴＦＴ基板の他、配線や電極等の導電性パターン膜、配線等を分離する絶縁性パターン膜等のパターン膜が形成された絶縁性基板全般を指す。また、「電子機器」とは、前記素子基板を搭載する電子機器全般を指す。例えば、液晶表示装置の他、有機ＥＬ表示装置等の各種フラットパネルディスプレイを挙げることができる。

図１に、本実施形態に係るＴＦＴ基板の要部の部分拡大平面図を示す。また、図２に、図１のＩＩ−ＩＩ切断部断面図を示す。図２中の左側は、端子領域４３であり、その他の領域は画素表示部の切断部断面図である。なお、説明の便宜上、図１において、絶縁性基板、ゲート絶縁膜、層間絶縁膜等の図示を省略する。また、透明導電膜パターンについて、図２においてはハッチングを付しているが、図１においては、同領域のハッチングを省略している。

本実施形態に係るＴＦＴ基板１００は、図１及び図２に示すように、ガラスやプラスチック等により構成される絶縁性基板１を有する。絶縁性基板１には、第１主面１ａと第２主面１ｂがある。絶縁性基板１の第２主面１ｂ上には、導電膜５０が概略全面に形成されている。導電膜５０は、光の一部を反射し、一部を透過させる、いわゆる半透過性の光学特性を有している膜により構成されている。

ここで「半透過性」とは、透過特性と反射特性を兼ね備えた膜を云う。光透過率は２０〜８０％、反射率は光透過率に連動して８０〜２０％の範囲に設定することが好ましい。この範囲とすることにより、後述するパターン膜の欠陥検査や、エッチング−エンドポイントセンサーによるエッチング終了タイミングの検知をより精度高く行うことができる。詳しくは、後述する。

絶縁性基板１の第２主面１ｂとは反対側の面である第１主面１ａ上には、配線や電極等の導電パターン、半導体パターン、配線の間隙等に形成される絶縁性パターン等のパターン膜が形成されている。具体的には、絶縁性基板１の第１主面１ａ上には、ゲート絶縁膜２、半導体能動膜３、オーミック低抵抗膜４、層間絶縁膜５、画素ドレイン−コンタクトホール６、ゲート端子部−コンタクトホール７、ソース端子部−コンタクトホール８、第１金属膜１０のパターン、第２金属膜２０のパターン、透明導電膜３０のパターン等が形成されている。

第１金属膜１０のパターンは、ゲート配線（走査信号線）１１、ゲート電極１２、補助容量配線１３、ゲート端子部１５等のパターンであり、例えば、Ａｌ、Ｍｏ，Ｃｒ等を主成分とするメタル膜により構成される。第２金属膜２０のパターンは、ソース配線２１、ソース電極２２、ドレイン電極２３、ソース端子部２５等のパターンであり、例えば、Ａｌ、Ｍｏ，Ｃｒ等を主成分とするメタル膜により構成される。また、透明導電膜３０のパターンは、画素電極として機能する透過画素電極３１や、端子領域４３に形成されたゲート端子パッド３２、ソース端子パッド３３等のパターンであり、ＩＴＯ膜などにより構成される。

ゲート配線１１は、図１中の横方向に延在し、縦方向に複数並設されている。隣接するゲート配線１１の間には、補助容量配線１３がゲート配線１１と平行に形成されている。補助容量配線１３は、ゲート絶縁膜２等の上層に形成される画素電極と対向配置する位置に形成されている。これにより補助容量が形成される。

ソース配線（表示信号線）２１は、ゲート配線１１とゲート絶縁膜２（図２参照）を介して交差するように、図１中の縦方向に延在し、横方向に複数並設されている。複数のゲート配線１１と、複数のソース配線２１は、ほぼ直交するようにマトリクスを形成し、隣接するゲート配線１１及びソース配線２１とで囲まれた領域が、画素となる。従って、画素は、マトリクス状に配列される。複数の画素が形成されている領域が表示領域となる。そして、表示領域の外側に区画された領域が、額縁領域である。

各ゲート配線１１は、表示領域からゲート端子部１５まで延設されている。同様に、各ソース配線２１は、表示領域からソース端子部２５まで延設されている。ゲート端子部１５は、ゲート端子パッド３２を介してＩＣチップ（不図示）や、ＦＰＣ（Flexible Printed Circuit）などの配線基板（不図示）に接続されている。同様に、ソース端子部２５は、ソース端子パッド３３を介して配線基板に接続されている。

外部からの各種信号は、配線基板（不図示）を介してゲート駆動回路（不図示）、ソース駆動回路（不図示）に供給される。ゲート駆動回路は外部からの制御信号に基づいて、映像のゲート信号（走査信号）をゲート配線１１に供給する。このゲート信号によって、ゲート配線１１が順次選択されることになる。ソース駆動回路は、外部からの制御信号や、表示データに基づいて表示信号（映像信号）をソース配線２１に供給する。これにより、表示データに応じた表示電圧を各画素に供給することができる。

各画素のゲート配線１１とソース配線２１の交差点付近には、少なくとも一つの信号伝達用のＴＦＴ４２が設けられている。画素に形成されたＴＦＴ４２のゲート電極１２はゲート配線１１に、ＴＦＴ４２のソース電極２２はソース配線２１に接続されている。ゲート電極１２に電圧を印加するとソース配線２１から電流が流れるようになる。これにより、ソース配線２１から、ＴＦＴ４２のドレイン電極２３に接続された画素電極に表示電圧が印加される。

次に、ＴＦＴ４２及びその周辺、並びにＴＦＴ基板１００の端子領域４３の構成について図２を用いて説明する。ＴＦＴ４２は、逆スタガ型であり、チャネルエッチにより製造されたものである。ＴＦＴ４２は、図２に示すように、絶縁性基板１、ゲート絶縁膜２、半導体層である半導体能動膜３とオーミック低抵抗膜４、層間絶縁膜５、ゲート電極１２、ソース電極２２、ドレイン電極２３等を有している。一方、端子領域４３は、ゲート端子部１５、ソース端子部２５、ゲート端子パッド３２、ソース端子部パッド３３等を備える。

絶縁性基板１としては、ガラス基板、石英基板、プラスチック等の透過性を有する基板を用いる。ゲート電極１２は、絶縁性基板１上に形成され、ゲート配線１１、補助容量配線１３、ゲート端子部１５等と同一の第１金属膜１０のパターンにより形成されている。

ゲート絶縁膜２は、ゲート電極１２等を覆うように、その上層に形成されている。例えば、窒化シリコン（ＳｉＮｘ）を好適に用いることができる。半導体能動膜３及びオーミック低抵抗膜４は、ゲート絶縁膜２の上に形成され、ゲート絶縁膜２を介してゲート電極１２の少なくとも一部と対向配置されている。半導体能動膜３は、例えば、不純物を含まないＳｉ（シリコン）半導体膜、オーミック低抵抗膜４は、不純物を添加したオーミック低抵抗Ｓｉ膜により構成される。

オーミック低抵抗膜４は、その下層に半導体能動膜３が形成され、その上層にソース電極２２及びドレイン電極２３が形成されている。ソース電極２２の下層に位置する半導体層の領域がソース領域、ドレイン電極２３の下層に位置する半導体層の領域がドレイン領域となる。そして、ソース電極２２、及びドレイン電極２３が形成されていない半導体層の領域がチャネル領域となる。換言すると、チャネル領域は、ソース領域とドレイン領域に挟まれた領域に配置されている。チャネル領域は、バックチャネルエッチによりオーミック低抵抗膜４が除去されている。

ソース電極２２及びドレイン電極２３は、ゲート絶縁膜２、半導体能動膜３、オーミック低抵抗膜４を介して、少なくともゲート電極１２の一部と対向配置されている。すなわち、ＴＦＴ４２として動作するために、薄膜トランジスタ領域が、ゲート電極１２上に存在して、ゲート電極１２に電圧を印加した時の電界の影響を受けやすい状態となっている。

層間絶縁膜５は、ゲート絶縁膜２、半導体能動膜３、ソース電極２２、ドレイン電極２３を覆うように形成されている（図２参照）。例えば、ＳｉＮｘ膜により構成することができる。層間絶縁膜５上には、透明導電膜３０のパターンが形成されている。画素領域に配設されるＴＦＴ４２においては、画素電極として機能する透過画素電極３１が形成されており、ゲート端子部１５の上層にはゲート端子パッド３２が、ソース端子部２５の上層にはソース端子パッド３３が配設されている。

画素ドレイン−コンタクトホール６は、ドレイン電極２３と透過画素電極３１を接続するように層間絶縁膜５に形成された貫通孔である。同様にして、ゲート端子部−コンタクトホール７は、ゲート端子部１５とゲート端子パッド３２が接続するように層間絶縁膜５及びゲート絶縁膜２に貫通孔を形成したものであり、ソース端子部−コンタクトホール８は、ソース端子部２５とソース端子パッド３３が接続するように層間絶縁膜５に貫通孔を形成したものである。なお、ＴＦＴ基板１００の表面には、配向膜（不図示）が形成されている。

以上のように構成されたＴＦＴ基板１００は、図３に示すように、パターン膜が形成された第１主面１ａの表面に配向膜４５を形成した後、対向基板２００と貼り合わせる。対向基板２００は、例えば、カラーフィルター基板であり、視認側に配置される。対向基板２００には、絶縁性基板６１、遮光膜６２、カラー表示用のカラーフィルター６３、対向電極６４、及び配向膜６５等が形成されている。なお、対向電極６３は、ＴＦＴ基板１００側に配置される場合もある。

ＴＦＴ基板１００と対向基板２００とは、一定の間隙（セルギャップ）を介して貼り合わされ、この間隙に液晶が注入され、封止される。その後、ＴＦＴ基板１００の導電膜５０を除去する。除去する方法については、特に限定されないが、例えば、研磨、スライス等の機械加工により除去する方法を好適に適用することができる。また、フッ酸系薬液等を用いて、表層のガラス基板を溶かすことにより除去してもよい。この場合には、貼り合わせた基板を十分にシールして電極パターンが形成されたデバイスメンに薬液が染み込まないように配慮する。さらに、ＴＦＴ基板１００と対向基板２００との外側の面には、偏光板や位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。本実施形態に係る液晶表示装置は、以上のような概略構成となっている。

次に、本実施形態に係る液晶表示装置の動作について説明する。画素電極である透過画素電極３１と対向電極（不図示）との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。すなわち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。そして、その偏光状態によって、対向基板２００側の偏光板を通過する光量が変化する。

液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。

次に、ＴＦＴ基板１００の製造方法について図４及び図５の製造工程断面図を用いて説明する。まず、絶縁性基板１の第２主面１ｂの概略全面に半透過性の導電膜５０を形成する。導電膜５０を形成するための材料としては、半透過性を有し、１×１０^８Ω／ｃｍ^２未満の導電性を有する膜であれば特に限定されないが、導電性塗布液を用いることが好ましい。

導電性塗布液としては、少なくとも金属からなる導電粒子が溶媒（バインダー）に分散されているものを用いることができる。バインダーとしては、塗布後、加熱工程、若しくはＵＶ光などの活性光線の照射工程等により硬化せしめられる耐薬品性の高い硬化樹脂を好適に適用することができる。導電粒子含有の硬化樹脂は、非常に優れた耐薬液特性を示す。

ここで、「金属からなる導電粒子」とは、単一の金属のみからなる導電粒子に限定されず、複数の金属の合金、窒素元素や酸素元素を含む合金、金属性化合物であってもよい。半透過性及び優れた導電特性を兼ね備えた膜を容易に得る観点からは、金属からなる導電粒子に加えて、さらに透明導電性微粒子を含む導電性塗布液を用いることが好ましい。導電粒子の粒径等は、特に限定されるものではないが、例えば、平均粒径が１０ｎｍ前後の微粒子を好適に適用することができる。

導電膜５０は、塗布法によりバインダー、金属微粒子、透明導電性微粒子を含む塗膜を形成し、硬化させることにより、耐薬品性に優れる膜を容易に得ることができる。本実施形態においては、導電性塗布液を絶縁性基板１上に均一に塗布し、その後、加熱焼結して硬化せしめることにより、半透過性の導電膜５０を成膜した（図４（ａ）参照）。

本実施形態においては、導電膜５０の導電性塗布液として、シリカ系の溶媒からなるバインダーにＩＴＯからなる透明導電性微粒子、Ａｇからなる導電粒子である金属微粒子を７：３の重量比で混在させたものを用い、スリットコーター法を用いて約２μｍの均一な厚みの塗布膜を形成した。その後、２００℃で３０分間加熱焼成を行って塗布膜を硬化せしめ、最終的に約１００ｎｍの厚みの導電膜５０を得た。本実施形態に係る導電膜５０の表面抵抗値を測定したところ概略１×１０^７Ω／ｃｍ^２であった。ＩＴＯからなる透明導電性微粒子と、Ａｇからなる金属微粒子を含む導電膜構成とすることにより、透明導電性微粒子からなる透明導電性塗布膜の表面抵抗値（１×１０^８〜１×１０^１１Ω／ｃｍ^２）よりも小さな値とすることができた。上記導電膜５０の半透過特性は、波長５５０ｎｍにおける光の透過率が約６２％、反射率が約２０％であった。

導電膜５０の耐薬品性を検討したところ、一般的な半導体デバイスの製造工程の洗浄剤として用いられる純粋、洗剤、エタノール、アセトン、ＩＰＡ（イソプロピルアルコール）等に対して十分な耐性を有していた。また、電極や配線パターンとなる導電膜形成時に汎用的に用いられるエッチング液に十分な耐性を有していた。例を挙げれば、Ａｌ、Ａｇ，Ｍｏ系メタルの一般的なエッチング液である燐酸＋硝酸＋酢酸系薬液、Ｃｒの一般的なエッチング液である第２硝酸セリウムアンモニウム＋過塩素酸系薬液、さらにＩＴＯ等の透明導電膜の一般的な薬液であるシュウ酸系、王水系薬液に対して十分な耐性を有していた。

なお、上述した導電膜５０の具体例は、一例であって上記組成や製造方法等に限定されるものではない。導電性塗布液に用いるバインダーとしては、シリカ系以外の材料を用いてもよい。また、添加する透明導電性微粒子は、ＩＴＯ以外にも酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）やこれらを含む混合酸化物である他の公知の材料を用いることができる。また、導電粒子もＡｇに限るものではなく、ＡｌやＭｏ等の金属、若しくはこれらを主成分とする合金微粒子を用いることができる。混合比率や膜厚などは、所望の電気特性や光学特性が得られるように任意に適正化して設定すればよい。但し、静電気による帯電防止効果をより有効に得るためには、表面抵抗を１×１０^８Ω／ｃｍ^２未満とすることが好ましい。また、光学特性として光透過率が２０〜８０％、光反射率が光透過率に連動して８０〜２０％の範囲に設定することが好ましい。塗布方法においては、スリットコーター法に限定されず、スピン塗布法、スプレー塗布法等の公知の方法を用いることができる。

次に、絶縁性基板１の第１主面１ａ上にゲート配線１１、ゲート電極１２、補助容量配線１３、ゲート端子部１５等を形成するための第１金属膜１０をスパッタリング法等により成膜する。本実施形態においては、スパッタリング法によりＭｏ膜を２００ｎｍの厚さで成膜した。その後、第１回目のフォトリソグラフィープロセス工程により、レジストパターン４６を得た（図５（ａ）参照）。その後、公知のリン酸＋硝酸＋酢酸系を含む溶液を用いてエッチングした。

エッチングに際しては、エッチング−エンドポイントセンサー８０を用いてエッチング終了タイミングを正確にモニターする。エッチング−エンドポイントセンサー８０は、光源８１と、光源の光量を検知する受光部８２等を備える。光源８１と、受光部８２とは、エッチングする基板を介して対向配置するように設置する。そして、光源８１から出射した光の光量を、受光部８２により検出する。基板に対して、導電膜５０が塗布されていない面側に光源８１、導電膜５０が塗布されている面側に受光部８２を配置する。さらに、設置位置は、エッチングにより被エッチング膜を除去する場所とする。すなわち、第１金属薄膜１０をエッチングにより除去する位置にエッチング−エンドポイントセンサー８０を設置する。そして、光源８１は、ＴＦＴ基板１００の第２主面１ａ側に、受光部８２は第２主面１ｂ側に配置する。

第１金属薄膜１０のエッチングの際、光源８１から出射する光をＴＦＴ基板１００の第２主面１ａに照射する。このとき、図５（ａ）に示すように、光源８１から照射された光は、第１金属薄膜１０のエッチング完了前は、第１金属薄膜１０であるＭｏにより反射される。

エッチングが完了して、Ｍｏ膜が除去された時点で、光源８１からの出射光を受光部８２が検知する（図５（ｂ）参照）。そして、検知タイミングに連動してエッチングを終了させる。この方法によれば、エッチングの終了タイミングを正確に把握し、エッチング終了を適切に行うことができる。なお、導電膜５０は、半透過性膜としているので、導電膜５０に照射された光の一部は透過せずに、反射する。その後、レジストパターン４６を除去する。これにより、図４（ｂ）に示すように、ゲート配線１１、ゲート電極１２、補助容量配線１３等を得る。

続いて、ゲート配線１１等の第１金属薄膜１０により形成されたパターンが、設計通りに形成されているか否かについて、欠陥検査を実施する。欠陥が検知された場合にはこの段階で除去若しくは修復する。欠陥検査の一般例として、光を基板に照射してその反射像を検査する方法がある。本実施形態に係るＴＦＴ基板１００においては、あらかじめ第２主面１ｂ全面に均一な半透過性の導電膜５０を成膜しているので、欠陥検査の際に、ＴＦＴ基板１００を検査台に載置し、検査光を照射した際に基板ステージの溝などの反射光に左右されることなく、絶縁性基板の裏面に形成した導電膜５０からの一様な反射光によるバックグラウンド中で欠陥検査を実施することができる。これにより、パターン画像のコントラスト、及び検査感度を挙げることができる。そして、パターン膜の高精度化を実現することができる。なお、この欠陥検査は、目的に応じて省略することもできる。

次に、ゲート絶縁膜２、半導体能動膜３、オーミック低抵抗膜４を順次成膜する。次いで、半導体能動膜３及びオーミック低抵抗膜４をパターニングするため、第２回目のフォトリソグラフィープロセスを行った後、ドライエッチングにより、半導体能動膜３、オーミック低抵抗膜４をエッチングする。そして、レジスト除去、純水洗浄を行う。これにより、半導体パターンとして半導体能動膜３及びオーミック低抵抗膜４からなる半導体層が形成される（図４（ｃ）参照）。

本実施形態においては、化学的気相成膜（ＣＶＤ）法により、ゲート絶縁膜２として窒化シリコンＳｉＮ膜、半導体能動膜３としてａ−Ｓｉ（アモルファスシリコン）からなる半導体層と、オーミック低抵抗膜４としてリン（Ｐ）を不純物として添加したｎ^＋ａ−Ｓｉ膜を順次成膜した。その後、公知の弗素系ガスを用いたドライエッチング法により半導体能動膜３とオーミック低抵抗膜４とをエッチングした。なお、オーミック低抵抗膜４に添加する不純物は、成膜後に添加してもよい。

続いて、ソース配線２１、ソース電極２２、ドレイン電極２３、ソース端子部２５等を形成するための第２金属膜２０を成膜する。本実施形態においては、スパッタ法等を用いてＭｏ膜を約２００ｎｍの膜厚で成膜した。次いで、第３回目のフォトリソグラフィープロセスを行い、レジストパターン（不図示）を得る。そして、得られたレジストパターンをマスクとして、第２金属膜２０のウエットエッチングを行う。エッチング液としては、公知のリン酸＋硝酸＋酢酸系を含む溶液を用いてエッチングした。この際、第１金属膜１０のエッチング時と同様に、エッチング−エンドポイントセンサー８０を用いて、エッチング終了タイミングを正確にモニターし、エッチングの時間を正確に制御する。これにより、第２金属膜２０のパターン（ソース配線２１、ソース電極２２等）を得る。次いで、公知の弗素系ガスを用いて、オーミックコンタクト低抵抗膜４のドライエッチングを行うことによりＴＦＴのチャネル部を形成する（図４（ｄ）参照）。

続いて、層間絶縁膜５を成膜する。そして、層間絶縁膜５にコンタクトホール（画素ドレイン−コンタクトホール６、ゲート端子部−コンタクトホール７等）を形成するために第４回目のフォトリソグラフィープロセスを行う。次いで、ドライエッチングにより層間絶縁膜５等にコンタクトホールを形成する。その後、レジストパターンを剥離し、純水洗浄を行う。これにより、コンタクトホールを有する層間絶縁膜５を得る（図４（ｅ）参照）。

本実施形態に係る層間絶縁膜５は、化学的気相成膜（ＣＶＤ）法により、窒化シリコンＳｉＮｘ膜を３００ｎｍの厚さで成膜した。ドライエッチングには、公知の弗素系ガスを用いた。

次に、透過画素電極３１、ゲート端子パッド３２、ソース端子パッド３３等を形成するために、まず、透明導電膜３０を成膜する。次いで、透明導電膜３０をパターニングするために、第５回目のフォトリソグラフィープロセスを行う。その後、ウエットエッチングにより透明導電膜３０のパターンを形成し、レジストパターンを剥離する。これにより、透過画素電極３１、ゲート端子パッド３２、ソース端子パッド３３等が形成される（図２参照）。

本実施形態に係る透明導電膜には、酸化インジウム（Ｉｎ_２Ｏ_３）と酸化スズ（ＳｎＯ_２）とを混合したＩＴＯ膜を、スパッタ法等により約１００ｎｍの膜厚に成膜した。ウエットエッチングには、公知の塩酸＋硝酸を含む溶液を用いた。なお、このウエットエッチング工程において、絶縁性基板１の第２主面１ｂ側に成膜された導電膜５０がエッチング除去されないことを確認した。これは、導電膜５０の成膜を、導電性塗布液による塗布工程、硬化工程を経ることにより得ているので、透明導電膜３０とのエッチング選択比を高めることができたためである。

次いで、ＴＦＴ基板１００に配向膜４５を形成し、これと対向基板２００を貼り合わせた。次いで、研磨等の公知の手段によってＴＦＴ基板１の第２主面１ｂに形成された半透過性の導電膜５０を除去した。上記工程等を経て、液晶表示装置３００を製造した。

次に、帯電防止性能の表面抵抗依存性を検討した結果について説明する。図６は、対角２インチサイズのパネルを用い、表面抵抗値に対して、残留電圧をプロットしたものである。図６に示す試験においては、５．５ｋＶ，６．５ｋＶ、７．５ｋＶ，８．５ｋＶの電圧を３０ｍｓ間帯電させ、３０ｍｓ後の帯電電圧を計測した値を残留電圧としてプロットしている。なお、図６の残留電圧について、２０００Ｖ以下までの範囲が装置の測定範囲であるため、グラフ中ではそれ以上の残留電圧は、２０００Ｖとしてプロットした。

また、表１に、５．５ｋＶ，６．５ｋＶ、７．５ｋＶ，８．５ｋＶの電圧を６０ｓ間帯電させ、その後、残留電圧が３Ｖ以下となるまでの静置時間を測定した結果を示す。静置時間は、その時間が短いほど放電されやすいことを示している。従って、帯電防止機能膜としての放電特性の評価が可能である。なお、残留電圧の測定の上限値は、２０００Ｖ以下であるため、それ以上の値は、２０００Ｖと記述した。また、静置時間において、測定の原理上、１ｓ以下の領域で残留電位の変化を確認できないため、１ｓ以下の領域を一律「≦１ｓ」と表記した。

図６及び表１の結果より、表面抵抗値を１×１０^８Ω／ｃｍ^２未満とした場合、残留電圧が小さく、帯電した電荷の除去が十分に行われていることがわかる。表面抵抗が１×１０^８Ω／ｃｍ^２台においても、１ｓ以内に電荷の放電が完了しており、２インチパネルサイズにおいては十分な帯電防止効果を有している。導電膜５０を絶縁性基板１に形成することにより、導電膜５０を形成しない場合に比して、十分な帯電防止効果が得られるが、帯電防止効果を効果的に得るためには、表面抵抗が１×１０^９Ω／ｃｍ^２未満であることが好ましい。

また、基板の処理プロセス終了後、支持ピンなどで基板ホルダーや基板ステージ等から基板が取り出される瞬間に、基板に帯電する剥離帯電などによる電荷の除去を十分に行う観点からは、表面抵抗を１×１０^８Ω／ｃｍ^２未満とすることがより好ましい。表面抵抗を１×１０^８Ω／ｃｍ^２未満とすることにより、短時間での電荷の除去を十分に行うことができる。例えば、５〜９ｋＶオーダーの帯電電圧に対して、３０ｍｓ程度の短時間で残留電圧を数百Ｖ（約５００Ｖ）以下に除電することが可能である。

また、残留電圧を数Ｖレベルとほぼ完全に除電したい場合には、表面抵抗値を１×１０^７Ω／ｃｍ^２未満とすることが好ましい。また、パネルサイズが大型化するに従って放電時間が長くなるため、特にサイズを大きくする場合には、表面抵抗値を１×１０^７Ω／ｃｍ^２未満とすることがより好ましい。

なお、表面抵抗を下げるために膜厚を厚くする方法も考えられるが、膜厚を厚くすると、塗膜を形成した後、焼成・硬化時に膜にクラックが入りやすくなるという問題がある。本発明者らが鋭意検討を重ねたところ、膜の剥離やクラックやワレを防止する観点からは、導電膜５０の膜厚を１μｍ以下とすることが好ましい。また、微小なクラックや微小なワレ等を効果的に防止する観点からは導電膜の膜厚を０．５μｍ未満とすることが好ましい。一方、膜厚の均一性を担保する観点からは、０．０５μｍ以上とすることが好ましい。より好ましい導電膜５０の膜厚の範囲は、０．１〜０．３μｍである。

また、表面抵抗を下げる方法として、導電膜５０をメタル膜とする方法も考えられる。この場合、表面抵抗は低く抑えられるが、素子形成のためのパターン膜のウエットエッチング時に適用する上述のエッチング−エンドポイントセンサー光がメタル膜により遮光されてしまうため、利用できなくなってしまう。

本実施形態によれば、透明導電性粒子と金属微粒子を添加する系とすることにより、膜厚を厚くせずに良好な表面抵抗値を得ることができる。

本実施形態によれば、絶縁性基板の第２主面１ｂの概略全面に導電膜５０を形成しているので、製造工程中に発生する基板の帯電を抑制し、静電気による素子基板の静電破壊を防止することができる。これにより、歩留まりを向上させることができる。しかも、上記特許文献２のように、薄膜トランジスタの活性層の形成と同時に成膜するのではなく、パターン膜を成膜する前に絶縁性基板１にあらかじめ導電膜５０を形成しているので、素子基板の製造工程全体に亘って静電対策を施すことができる。

本実施形態においては、導電膜５０の表面抵抗値を１×１０^８Ω／ｃｍ^２未満に設定しているので、製造工程において発生する基板の帯電をより効果的に抑制することができる。

また、導電膜５０を半透過性とすることにより、エッチング−エンドポイントセンサー８０を適用し、エッチングの終了タイミングを正確に検知することができる。エッチング終了タイミングを正確に把握することにより、エッチング不良や、過エッチングによる、サイドエッチング等を防止し、加工精度の高いパターン膜を得ることができる。なお、透過性のないメタル膜等を導電膜として適用した場合、透過式の上記エッチング−エンドポイントセンサー８０によるエッチング終了タイミングの検知を実施することができない。

また、導電膜５０を半透過性とすることにより、パターン膜の欠陥検査において、基板ステージの溝などの反射光に左右されることなく、一様な反射光によるバックグラウンドの中で、欠陥検査を行うことができる。従って、検査感度を上げ、加工精度の低いパターン膜を精度高く抽出することができる。その結果、加工精度の高いパターン膜を有する素子基板を得ることができる。なお、透過性のないメタル膜を導電膜とした場合、反射光による散乱が大きく、検査感度が落ちる恐れがある。逆に、透過率の高い透明膜を導電膜とした場合、基板ステージの溝などの反射光の影響を受けて、検査感度が落ちてしまう。

ところで、上記特許文献２の方法によれば、ガラス基板の裏面側の導電膜がエッチング時に除去されないように、パターン膜の材料やプロセスを選定する必要があった。同文献に記載されているところによれば、ガラス基板の下面に形成した導電特性を有する珪素膜が除去されないように、島状半導体層の形成以外に珪素膜をエッチングする工程を含まない工程を採用する例が記載されている。また、金属または金属化合物を主成分とする導電性薄膜とする場合、エッチングされても形成膜が残存するように導電性薄膜をあらかじめ厚くしておくか、具体例が開示されていないがエッチングされない導電性薄膜を選定することが望ましいことが記載されている。また、透明導電膜を適用する場合、エッチングするような成分元素をエッチャントとして用いないことが重要であることが記載されている。しかしながら、金属等の導電性薄膜をあらかじめ厚くすると、応力に起因してクラックが生じる恐れがある。また、透明導電膜のエッチャントを用いずに透明導電膜からなるパターン膜（画素電極、配線）を形成することは困難となる。

一方、本実施形態における導電膜５０は、少なくとも金属からなる導電粒子を含む導電性塗布液を塗布し、焼成することにより硬化させる方法を採用している。これにより、例えば、スパッタリング法や蒸着法等で成膜された従来技術の膜に比して、耐薬品性を向上させることができる。換言すると、導電粒子を含む導電性塗布液を塗布し、硬化させる方法により、パターン膜に適用するエッチング液に対して、パターン膜よりもエッチングレートが小さいものを容易に得ることができる。その結果、プロセス自由度やパターン膜の材料選定の自由度を上げることができる。実際、エッチング工程等において、導電膜５０が剥離したり、溶解消滅したりすることはなかった。

また、本実施形態によれば、導電膜５０の材料として、少なくとも金属からなる導電粒子を添加しているので、金属からなる導電粒子を添加せずに透明導電性微粒子を添加した系に比して、表面抵抗１×１０^８Ω／ｃｍ^２未満を達成するための膜厚を薄くすることができる。例えば、金属からなる導電粒子を添加せず、透明導電性微粒子を添加した透明導電性塗布膜において、表面抵抗値を１×１０^８Ω／ｃｍ^２未満とするためには、およそ５００ｎｍ以上の膜厚に設定する必要があった。しかしながら、塗布膜においては、一般に５００ｎｍ以上の膜厚では応力等に起因した膜の剥離やクラック、ワレが発生しやすいという問題点がある。本実施形態においては、金属微粒子を添加することによって、表面抵抗値が１×１０^８Ω／ｃｍ^２未満となるための膜厚を薄く設定することができる。金属微粒子の混合量によるので一概には言えないが、概ね２００ｎｍ以下の膜厚でも、表面抵抗値を１×１０^８Ω／ｃｍ^２未満とすることができる。その結果、膜にクラックやワレが発生することを著しく低減することができる。

なお、上記実施形態においては、透過型液晶表示装置のＴＦＴ基板に導電膜５０を成膜する例について説明したが、金属膜のパターンを有する絶縁性基板全般において、本発明を好適に適用することができる。例えば、液晶表示装置の対向基板や、ＥＬ表示装置の表示装置全般に搭載する素子基板に好適に適用することができる。

また、上記実施形態においては、パターン膜形成後に導電膜５０を除去する例について述べたが、導電膜５０を除去せずに、液晶表示装置等に残してもよい。これにより、製造工程中のみならず、製造工程後においても、静電気による帯電防止効果を発揮することができる。透過性が問題とならない反射型液晶表示装置のＴＦＴ基板などに好適に適用することができる。

また、導電膜５０は、塗布法により塗布工程、硬化工程を経た膜とすることが耐薬品性の観点から好ましいことを述べたが、求められるニーズや特性に応じて、上記方法に限定されず、スパッタリング法や蒸着法を含めた従来の成膜法を適用してもよい。また、導電膜５０は、絶縁性基板１にパターン膜を形成する工程の前にあらかじめ形成する例について説明したが、パターン膜の形成途中で導電膜を形成することを排除するものではなく、求められるニーズに応じて適宜設定することができる。

本実施形態に係るＴＦＴ基板の要部の模式的平面図。 図１のＩＩ−ＩＩ切断部断面図。 本実施形態に係る液晶表示装置の模式的断面図。 本実施形態に係るＴＦＴ基板の製造工程断面図。 本実施形態に係るＴＦＴ基板の製造工程断面図。 対角２インチサイズのパネルにおける導電膜の表面抵抗値に対して、残留電圧をプロットした図。

符号の説明

１ 絶縁性基板
２ ゲート絶縁膜
３ 半導体能動膜
４ オーミック低抵抗膜
５ 層間絶縁膜
６ 画素ドレイン−コンタクトホール
７ ゲート端子部−コンタクトホール
８ ソース端子部−コンタクトホール
９ 感光性有機膜
１０ 第１金属膜
１１ ゲート配線
１２ ゲート電極
１３ 補助容量配線
１５ ゲート端子部
２０ 第２金属膜
２１ ソース配線
２２ ソース電極
２３ ドレイン電極
２５ ソース端子部
３０ 透明導電膜
３１ 透過画素電極
３２ ゲート端子パッド
３３ ソース端子パッド
４２ ＴＦＴ
４３ 端子領域
４５ 配向膜
４６ レジストパターン
５０ 導電膜
６１ 絶縁性基板
６２ 遮光膜
６３ カラーフィルター
６４ 対向電極
６５ 配向膜
７０ 液晶層
８０ エッチング−エンドポイントセンサー
８１ 光源
８２ 受光部
１００ ＴＦＴ基板
２００ 対向基板
３００ 液晶表示装置

Claims (11)

1. 絶縁性基板の第１主面にパターン膜が形成された素子基板の製造方法であって、
   前記第１主面とは反対側の前記絶縁性基板の第２主面に、半透過性を示し、表面抵抗値が１×１０^８Ω／ｃｍ^２未満の導電膜を概略全面に形成する工程と、
   前記第１主面にパターン膜を形成する工程と、を備える素子基板の製造方法。
2. 前記導電膜は、少なくとも金属からなる導電粒子を含む導電性塗布液を塗布し、硬化させることにより得ることを特徴とする請求項１に記載の素子基板の製造方法。
3. 前記導電性塗布液は、透明導電性微粒子をさらに含んでいることを特徴とする請求項２に記載の素子基板の製造方法。
4. 前記導電膜を形成する工程は、前記パターン膜を形成する工程の前に実施することを特徴とする請求項１〜３のいずれか１項に記載の素子基板の製造方法。
5. 前記導電膜は、前記パターン膜の形成後に除去することを特徴とする請求項１〜４のいずれか１項に記載の素子基板の製造方法。
6. 前記パターン膜を形成するためのエッチング時に、エッチング終了タイミングをエッチング−エンドポイントセンサーにより検知する工程をさらに備え、
   前記エッチング−エンドポイントセンサーは、前記第１主面側に設けられた光源と、前記第２主面側に設けられ、前記光源からの光を受光する受光部と、を備えることを特徴とする請求項１〜５のいずれか１項に記載の素子基板の製造方法。
7. 絶縁性基板の第１主面にパターン膜が形成された素子基板であって、
   前記第１主面とは反対側の前記絶縁性基板の第２主面の概略全面に、半透過性を示し、表面抵抗値が１×１０^８Ω／ｃｍ^２未満の導電膜が形成されている素子基板。
8. 前記導電膜は、少なくとも金属からなる導電粒子を含んでいることを特徴とする請求項７に記載の素子基板。
9. 前記導電膜は、さらに、透明導電性微粒子を含んでいることを特徴とする請求項８に記載の素子基板。
10. 前記導電膜の表面抵抗値は、１×１０^７Ω／ｃｍ^２未満であることを特徴とする請求項７〜９のいずれか１項に記載の素子基板。
11. 請求項１〜６のいずれか１項に記載の素子基板の製造方法により製造された素子基板を備える電子機器。

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