JP2010049721A - Shift register and display - Google Patents
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Abstract
Description
本発明は、リセット・セット型のフリップフロップ(RS−FF)を備えるシフトレジスタ、及びこのシフトレジスタを用いた表示装置に関する。 The present invention relates to a shift register including a reset-set type flip-flop (RS-FF), and a display device using the shift register.
従来、シフトレジスタを構成するフリップフロップとして、リセット・セット型フリップフロップ(RS−FF)が広く用いられている。
リセット・セット型フリップフロップは、セット端子に入力されるセット信号がアクティブになることでセットされ、出力端子から出力される出力信号がHレベルとなる。そして、セット信号が非アクティブになっても、その出力状態を保持し続け、リセット端子に入力されるリセット信号がアクティブになることでリセットされて、出力信号がLレベルとなる。その後、リセット信号が非アクティブになっても、次にセット信号がアクティブになるまでその状態を保持し続ける。
Conventionally, a reset / set flip-flop (RS-FF) has been widely used as a flip-flop constituting a shift register.
The reset / set flip-flop is set when the set signal input to the set terminal becomes active, and the output signal output from the output terminal becomes H level. Even when the set signal becomes inactive, the output state is maintained and the reset signal input to the reset terminal is activated to be reset, and the output signal becomes L level. After that, even if the reset signal becomes inactive, the state is kept until the next set signal becomes active.
このようなリセット・セット型フリップフロップを有するシフトレジスタ(RS−FF型シフトレジスタ)として、i段目のフリップフロップのリセット端子へ入力するリセット信号に、(i+k×M)段目(k≧1、M≧2)のシフトレジスタ出力パルスを使用するというものが知られている(例えば、特許文献1参照)。
このように、リセット信号として後段のシフトレジスタ出力パルスを使用する場合、最終段のフリップフロップがリセットされることなくセット状態が維持され、シフトレジスタ出力パルスが出力され続ける状態となってしまう。
As a shift register (RS-FF type shift register) having such a reset-set type flip-flop, the reset signal input to the reset terminal of the i-th flip-flop is supplied to the (i + k × M) -th stage (k ≧ 1). , M ≧ 2) using a shift register output pulse is known (for example, see Patent Document 1).
As described above, when the subsequent shift register output pulse is used as the reset signal, the set state is maintained without resetting the final flip-flop, and the shift register output pulse is continuously output.
そこで、これを回避するために、上記特許文献1に記載のシフトレジスタでは、ダミー段を設け、このダミー段のシフトレジスタ出力パルスを、上記最終段のフリップフロップのリセット端子へ入力している。また、ダミー段のフリップフロップのリセット端子へは自段の出力パルスを入力している。
しかしながら、上記特許文献1に記載のシフトレジスタにあっては、ダミー段を設けることが必須となるため、駆動ラインの増大に伴い駆動周波数が増え、消費電力が増大すると共に、回路面積が増大するという欠点がある。
また、ダミー段を設けずに最終段のフリップフロップのリセット端子へ自段の出力パルスを入力するようにした場合には、当該最終段における出力パルスのオン期間を十分に確保することができない。そのため、高精細になるほどアクティブ期間が短くなり、データ書込み時間縮小による画質劣化が発生するおそれがある。
However, in the shift register described in
In addition, when the output pulse of the own stage is input to the reset terminal of the flip-flop of the final stage without providing the dummy stage, it is not possible to sufficiently secure the ON period of the output pulse in the final stage. For this reason, the higher the definition, the shorter the active period, and there is a risk of image quality degradation due to a reduction in data writing time.
そこで、本発明は、低消費電力、回路面積縮小および画質劣化防止を実現することができるシフトレジスタ及び表示装置を提供することを課題としている。 Accordingly, an object of the present invention is to provide a shift register and a display device that can realize low power consumption, circuit area reduction, and prevention of image quality deterioration.
上記課題を解決するために、本発明に係るシフトレジスタは、N(Nは2以上の整数)段のリセット・セット型のフリップフロップと、前記フリップフロップ毎に設けられ、各段のフリップフロップの出力に基づいて開閉制御されて、クロック信号のデューティ比に応じたパルス幅を有する出力パルスを出力するスイッチとを備えるシフトレジスタであって、2段目からN段目までのフリップフロップのセット端子に、自段の1段前の前記出力パルスを入力し、1段目から(N−1)段目までのフリップフロップのリセット端子に、自段より後段の前記出力パルスを入力し、1段目のフリップフロップのセット端子、及びN段目のフリップフロップのリセット端子にそれぞれスタート信号を共通して入力することを特徴としている。 In order to solve the above-described problem, a shift register according to the present invention includes N (N is an integer of 2 or more) stages of reset set flip-flops, and is provided for each flip-flop. A flip-flop set terminal from the second stage to the N-th stage, comprising a switch that is controlled to open and close based on the output and outputs an output pulse having a pulse width corresponding to the duty ratio of the clock signal The output pulse of the previous stage is input to the flip-flop reset terminal from the first stage to the (N−1) th stage, and the output pulse of the subsequent stage is input to the first stage. A start signal is commonly input to the set terminal of the flip-flop of the eye and the reset terminal of the flip-flop of the Nth stage.
このように、後段の出力パルスをリセット信号として用いる場合、最終段のフリップフロップにはスタート信号をリセット信号として入力するので、ダミー段を設けることなく最終段のフリップフロップをリセットさせることができる。したがって、ダミー段を設けることに起因する回路面積の増大および消費電力の増大を防止することができる。また、リセット信号としてスタート信号を用いることで、最終段における出力パルスのオン期間を十分に確保することができる。 As described above, when the output pulse of the subsequent stage is used as the reset signal, the start signal is input as the reset signal to the final stage flip-flop, so that the final stage flip-flop can be reset without providing a dummy stage. Therefore, it is possible to prevent an increase in circuit area and power consumption due to the provision of the dummy stage. Further, by using the start signal as the reset signal, it is possible to sufficiently secure the ON period of the output pulse in the final stage.
また、本発明に係るシフトレジスタは、上記において、前記クロック信号は正論理の信号であって、N段目の前記出力パルスが出力されてから前記スタート信号が前記フリップフロップに入力されるまでの間、前記クロック信号をロウレベルに固定することを特徴としている。
これにより、スタート信号をリセット信号として用いるフリップフロップから不要なパルス出力がなされるのを防止し、他段と同様のパルス出力を行うことができる。
In the shift register according to the present invention, in the above description, the clock signal is a positive logic signal, and the start signal is input to the flip-flop after the output pulse of the Nth stage is output. In the meantime, the clock signal is fixed at a low level.
As a result, it is possible to prevent unnecessary pulse output from the flip-flop using the start signal as the reset signal, and to perform pulse output similar to the other stages.
さらに、本発明に係るシフトレジスタは、上記において、前記クロック信号は負論理の信号であって、N段目の前記出力パルスが出力されてから前記スタート信号が前記フリップフロップに入力されるまでの間、前記クロック信号をハイレベルに固定することを特徴としている。
これにより、スタート信号をリセット信号として用いるフリップフロップから不要なパルス出力がなされるのを防止し、他段と同様のパルス出力を行うことができる。
Furthermore, in the shift register according to the present invention, in the above, the clock signal is a negative logic signal, and from when the output pulse of the Nth stage is output until the start signal is input to the flip-flop. In the meantime, the clock signal is fixed at a high level.
As a result, it is possible to prevent unnecessary pulse output from the flip-flop using the start signal as the reset signal, and to perform pulse output similar to the other stages.
また、本発明に係るシフトレジスタは、上記において、1段目から(N−k)段目(kは1以上の整数)までのフリップフロップのリセット端子に、自段のk段後ろの前記出力パルスを入力し、(N−(k−1))段目からN段目までのフリップフロップのリセット端子に前記スタート信号を入力することを特徴としている。
これにより、例えば、次々段の出力パルスをリセット信号として用いる場合に、最終段の1段手前のフリップフロップを正常にリセットさせることができる。
In the shift register according to the present invention, the output of the flip-flop from the first stage to the (N−k) stage (k is an integer of 1 or more) is connected to the output after the k stage of the own stage. A pulse is input and the start signal is input to reset terminals of flip-flops from the (N- (k-1)) stage to the N stage.
Thereby, for example, when the output pulse of the next stage is used as the reset signal, the flip-flop one stage before the final stage can be normally reset.
さらに、本発明に係るシフトレジスタは、上記において、前記クロック信号はK種類(Kは2以上の整数)の位相の異なる信号であり、当該K種類のクロック信号が前記フリップフロップにそれぞれ(K−1)個おきに入力されるように構成されており、前記kは、前記K以下に設定されていることを特徴としている。
これにより、スイッチのオン期間を適切に調整することができる。すなわち、クロック信号をK種類の信号としたとき、上記kを1以上K以下に設定することで、上記スイッチのオン期間に出力パルスが複数回出力されるのを防止することができる。
Further, in the shift register according to the present invention, in the above description, the clock signals are K types (K is an integer of 2 or more) of different phases, and the K types of clock signals are respectively (K− 1) It is configured to be inputted every other piece, and the k is set to be equal to or less than the K.
Thereby, the ON period of a switch can be adjusted appropriately. That is, when the clock signal is K types of signals, setting k to 1 or more and K or less can prevent output pulses from being output a plurality of times during the ON period of the switch.
さらに、本発明に係る表示装置は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素と、を備える表示装置であって、前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路と、選択された走査線に対応する画素に対し、当該画素の階調に応じた画像信号を、前記データ線を介して供給するデータ線駆動回路と、を備え、前記走査線駆動回路および前記データ線駆動回路の少なくとも一方は、上記の何れかのシフトレジスタを備えることを特徴としている。 The display device according to the present invention further includes a plurality of scanning lines, a plurality of data lines, and a plurality of pixels provided corresponding to intersections of the plurality of scanning lines and the plurality of data lines. In the display device, a scanning line driving circuit that supplies a selection voltage to the scanning line in a predetermined order, and an image signal corresponding to the gradation of the pixel for a pixel corresponding to the selected scanning line And a data line driving circuit supplied via the data line, and at least one of the scanning line driving circuit and the data line driving circuit includes any one of the shift registers described above.
これにより、低消費電力化および回路面積縮小化を実現した駆動回路を備える表示装置とすることができる。また、駆動回路に最終段における出力パルスのオン期間を十分に確保したシフトレジスタを備えることで、データ書込み時間を十分に確保することができ、画質劣化を防止することができる。 As a result, a display device including a drive circuit that achieves low power consumption and circuit area reduction can be obtained. In addition, by providing the driver circuit with a shift register that sufficiently secures the ON period of the output pulse in the final stage, a sufficient data writing time can be secured and image quality deterioration can be prevented.
以下、本発明の実施の形態を図面に基づいて説明する。
図1は本実施形態における表示装置10の構成を示すブロック図である。
表示装置10は、例えば、アクティブマトリクス方式の薄膜トランジスタ(TFT)を用いた液晶パネルを備える液晶表示装置であって、図1に示すように、表示装置10は、表示領域100を有しており、この表示領域100の周囲に、制御回路20、走査線駆動回路30、データ線駆動回路40が配置されている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram illustrating a configuration of a
The
液晶パネルは、特に図示しないが、素子基板と対向基板とが、互いに電極形成面が対向するように一定の間隙を保って貼り合わせられているとともに、この間隙に液晶を封止した構成となっている。液晶パネルの素子基板には、後述する画素のスイッチング素子が共通プロセスによって形成されるとともに、走査線駆動回路30とデータ線駆動回路40とが、素子基板上にSOG(System On Glass)の技術により形成されている。そして、走査線駆動回路30やデータ線駆動回路40には、各種の制御信号が素子基板上にCOG技術等により実装されている制御回路20から供給される。
Although not specifically shown, the liquid crystal panel has a configuration in which the element substrate and the counter substrate are bonded together with a certain gap so that the electrode formation surfaces face each other, and the liquid crystal is sealed in the gap. ing. On the element substrate of the liquid crystal panel, switching elements of pixels to be described later are formed by a common process, and the scanning
液晶パネルが有する表示領域100には、複数(N本)の走査線112が行(X)方向に延在するように設けられ、また、複数(M本)のデータ線114が列(Y)方向に延在するように、且つ各走査線112と互いに電気的な絶縁を保つように設けられている。そして、走査線112とデータ線114との交差部に対応して、それぞれ画素110が配置されている。
In the
次に、画素110の詳細な構成について説明する。
図2は、画素110の構成を示す図である。ここでは、n行及びこれに隣接する(n+1)行と、m列との交差に対応する計2画素分の構成を示している。
なお、nは、画素110が配列する行を一般的に示す場合の記号であり、mは、画素110が配列する列を一般的に示す場合の記号である。
Next, a detailed configuration of the
FIG. 2 is a diagram illustrating the configuration of the
Note that n is a symbol that generally indicates a row in which the
この図2に示されるように、各画素110は、画素スイッチング素子として機能するnチャネル型の薄膜トランジスタ(以下、TFTと称す)116と、画素容量(液晶容量)120と、蓄積容量130とを有する。各画素110については互いに同一構成なので、n行m列に位置するもので代表して説明すると、当該n行m列の画素110において、TFT116のゲート電極はn行目の走査線112に接続される一方、そのソース電極はm列目のデータ線114に接続され、そのドレイン電極は画素容量120の一端である画素電極に接続されている。
As shown in FIG. 2, each
また、画素容量120の他端はコモン電極108に接続されている。このコモン電極108は、図1に示されるように全ての画素110にわたって共通であり、制御回路20からコモン信号Vcomが供給される。
画素容量120は、画素電極とコモン電極108とで誘電体の一種である液晶を挟持しており、画素電極とコモン電極108との差電圧を保持する構成となっている。この構成において、画素容量120では、その透過光量が当該保持電圧の実効値に応じて変化する。
The other end of the
The
説明を再び図1に戻すと、制御回路20は、上記制御信号として、走査線駆動回路30に垂直スタート信号STV、垂直クロック信号CKV1,CKV2を出力すると共に、データ線駆動回路40に水平スタート信号STH、水平クロック信号CKH1,CKH2を出力する。なお、垂直スタート信号STVは、走査線駆動回路30を駆動させるための信号であり、水平スタート信号STHは、データ線駆動回路40を駆動させるための信号である。
Returning to FIG. 1 again, the
ここで、垂直クロック信号CKV1とCKV2とは正論理の信号であり、互いのHレベルの期間が重ならないような位相を有する。また、垂直クロック信号CKV1及びCKV2は、それぞれHレベルの期間がLレベルの期間より短く設定されている。なお、水平クロック信号CKH1,CKH2についても同様である。
走査線駆動回路30は、垂直シフトレジスタと、走査線112毎に設けられた複数のスイッチング回路とを備えて構成されている。各スイッチング回路は、垂直シフトレジスタからの駆動信号に応じて駆動されることで、対応する走査線112に駆動電圧を印加するように構成されている。
Here, the vertical clock signals CKV1 and CKV2 are positive logic signals, and have a phase such that their H level periods do not overlap each other. The vertical clock signals CKV1 and CKV2 are set such that the H level period is shorter than the L level period. The same applies to the horizontal clock signals CKH1 and CKH2.
The scanning
また、データ線駆動回路40は、水平シフトレジスタと、データ線114毎に設けられた複数のサンプルホールド回路とを備えて構成されている。データ線駆動回路40は、制御回路20から入力された映像信号Daから各画素に表示する画像データをサンプリングするサンプリング回路としての機能を有している。
The data line driving
以上のように構成された表示装置10の基本動作は次のようになる。
走査線駆動回路30の垂直シフトレジスタは、制御回路20から入力される垂直スタート信号STVに応じ、表示領域100における最上段の走査線112に対応するスイッチング回路に駆動信号を出力する。
また、垂直シフトレジスタは、同じく制御回路20から入力される垂直クロック信号CKV1,CKV2の立ち上げ/立ち下げに同期して、表示領域100の最上段の走査線112から最下段の走査線112に向けて、駆動信号を出力するスイッチング回路を順次移行する。駆動信号の入力されたスイッチング回路は、対応する走査線112に駆動電圧を印加する。
The basic operation of the
The vertical shift register of the scanning
The vertical shift register also changes from the
これに対して、データ線駆動回路40の水平シフトレジスタは、制御回路20から入力される水平スタート信号STHに応じ、表示領域100における最左列のデータ線114に対応するサンプルホールド回路に駆動信号を出力する。
また水平シフトレジスタは、同じく制御回路20から入力される水平クロック信号CKH1,CKH2の立ち上げ/立ち下げに同期して、表示領域100の最左列のデータ線114から最右列のデータ線114に向けて、駆動信号を出力するサンプルホールド回路を順次移行する。水平シフトレジスタから駆動信号の入力されたサンプルホールド回路は、映像信号から画素に表示する画像データをサンプリングするとともに、適宜な期間、その画像データを保持する。このサンプルホールド回路に保持された画像データは、適宜なタイミングで対応するデータ線114に供給される。
On the other hand, the horizontal shift register of the data line driving
Similarly, the horizontal shift register synchronizes with the rising / falling of the horizontal clock signals CKH1 and CKH2 input from the
次に、走査線駆動回路30の垂直シフトレジスタの構成について説明する。
図3は、垂直シフトレジスタの構成を概略的に示す回路図である。
この図3に示すように、垂直シフトレジスタは、走査線112の本数に対応するN段からなり、互いに位相の異なる2種類の垂直クロック信号CKV1,CKV2が各段に交互に入力される。ここでは、奇数段には垂直クロック信号CKV1が入力され、偶数段には垂直クロック信号CKV2が入力されるようになっている。
Next, the configuration of the vertical shift register of the scanning
FIG. 3 is a circuit diagram schematically showing the configuration of the vertical shift register.
As shown in FIG. 3, the vertical shift register includes N stages corresponding to the number of
各段のシフトレジスタは、それぞれスイッチ31と、n型トランジスタ32と、フリップフロップ部33とを備えている。フリップフロップ部33は、リセット・セット型フリップフロップ(RS−FF)34と、インバータ35,36とから構成されている。
RS−FF34は、前段のシフトレジスタの出力パルス(初段は垂直スタート信号STV)がセット信号Sとして入力されることで、アクティブとなる出力信号Qおよび/Q(Qバー)を出力する。ここで、出力信号Qは正論理、出力信号/Qは負論理の信号である。
Each stage shift register includes a
The RS-
これら出力信号Qおよび/Qは、各RS−FF34に対応して設けられたスイッチ31に入力される。また、出力信号/Qはn型トランジスタ32にも入力される。
さらに、RS−FF34には、次段のシフトレジスタの出力パルス(最終段は垂直スタート信号STV)がリセット信号Rとして入力されるようになっており、このリセット信号Rが入力されることで、非アクティブとなる出力信号Qおよび/Qを出力するようになっている。
These output signals Q and / Q are input to a
Furthermore, the RS-
図4は、RS−FF34の回路構成の一例を示す図である。
このRS−FF34は、図4に示すように、セット・リセット用のn型トランジスタTr1〜Tr4、スキャン方向切り替え用のn型トランジスタTr5〜Tr8、出力ノード安定化用のn型トランジスタTr9、及びインバータ37,38を備えた構成となっている。
FIG. 4 is a diagram illustrating an example of a circuit configuration of the RS-
As shown in FIG. 4, the RS-
トランジスタTr1及びTr2のゲートはセット端子に接続され、セット信号Sが印加され、トランジスタTr3及びTr4のゲートはリセット端子に接続され、リセット信号Rが印加される。また、トランジスタTr5及びTr6のゲートにはスキャン方向切替信号UDが印加され、トランジスタTr7及びTr8のゲートにはスキャン方向切替信号XUDが印加され、トランジスタTr9のゲートには初期化信号RST(パネル初期化信号)が印加される。 The gates of the transistors Tr1 and Tr2 are connected to the set terminal, and the set signal S is applied. The gates of the transistors Tr3 and Tr4 are connected to the reset terminal, and the reset signal R is applied. Further, the scan direction switching signal UD is applied to the gates of the transistors Tr5 and Tr6, the scan direction switching signal XUD is applied to the gates of the transistors Tr7 and Tr8, and the initialization signal RST (panel initialization) is applied to the gate of the transistor Tr9. Signal) is applied.
この図4に示すRS−FF34は、UD=Hレベル、XUD=Lレベルとすることで、シフトパルスのスキャン方向を正スキャン(図3の左→右)、UD=Lレベル、XUD=Hレベルとすることで、シフトパルスのスキャン方向を逆スキャン(図3の右→左)に切り替えることが可能な構成となっている。なお、シフトパルスのスキャン方向が逆スキャンの場合は、図4のセット端子がリセット端子となり、リセット端子がセット端子となる。すなわち、トランジスタTr3及びTr4のゲートはセット端子に接続され、セット信号Sが印加され、トランジスタTr1及びTr2のゲートはリセット端子に接続され、リセット信号Rが印加されることになる。
The RS-
また、このRS−FF34は、例えば、電源投入直後にRST=Hレベルとすることで、トランジスタTr9を導通状態とし、ラッチ部のノードをLレベルに固定することが可能な構成となっている。
このような構成により、RS−FF34は、セット端子に入力されるセット信号Sがアクティブになることでセットされ、出力端子からHレベルとなる出力信号Qを出力する。そして、セット信号Sが非アクティブになっても、その出力状態を保持し続け、リセット端子に入力されるリセット信号Rがアクティブになることでリセットされて、Lレベルとなる出力信号Qを出力する。その後、リセット信号Rが非アクティブになっても、次にセット信号Sがアクティブになるまでその状態を保持し続ける。
In addition, the RS-
With such a configuration, the RS-
なお、ここではRS−FF34を図4に示す回路構成とする場合について説明したが、上述した動作を行うリセット・セット型フリップフロップであればよく、これに限定されるものではない。
スイッチ31は、出力信号Qおよび/Qがアクティブ状態(Q=Hレベル、/Q=Lレベル)である期間オンし、このオン期間に、垂直クロック信号CKV1もしくはCKV2が、インバータ35,36を介して出力パルスGateとして出力される。即ち、スイッチ31のオン期間に、クロック信号CKV1もしくはCKV2と同期して、当該クロック信号CKV1もしくはCKV2と同じパルス幅の出力パルスGateが出力されることになる。
Here, although the case where the RS-
The
一方、出力信号Qおよび/Qが非アクティブ状態(Q=Lレベル、/Q=Hレベル)となってスイッチ31がオフしている期間には、出力信号/Qが入力されるn型トランジスタ32が導通状態となるため、Lレベルとなる出力パルスGateが出力されることになる。
On the other hand, during the period when the output signals Q and / Q are in an inactive state (Q = L level, / Q = H level) and the
次に、走査線駆動回路30の垂直シフトレジスタの動作について説明する。
図5は、垂直シフトレジスタの動作を示すタイミングチャートである。
図5において、RS−FF34には、UD=Hレベル、XUD=Lレベルが入力され、シフトパルスのスキャン方向は正スキャン(図3の左→右)になっている。なお、シフトパルスのスキャン方向が逆スキャンの場合は、動作が左右逆になるが、それを括弧書きで説明する。
Next, the operation of the vertical shift register of the scanning
FIG. 5 is a timing chart showing the operation of the vertical shift register.
In FIG. 5, UD = H level and XUD = L level are input to the RS-
この図5に示すように、時刻t1で垂直スタート信号STVがHレベルとなると、1段目(逆スキャンの場合、N段目)のRS−FF34がセットされ、このRS−FF34から出力信号Q1=Hレベルが出力される。これにより、1段目(逆スキャンの場合、N段目)のスイッチ31がオン状態となる。
したがって、時刻t2で垂直クロック信号CKV1(逆スキャンの場合、CKV2)がHレベルとなると、この垂直クロック信号CKV1(逆スキャンの場合、CKV2)に同期して出力パルスGate1(逆スキャンの場合、GateN)=Hレベルが出力される。また、このとき、1段目(逆スキャンの場合、N段目)のシフトレジスタの出力パルスGate1(逆スキャンの場合、GateN)が2段目(逆スキャンの場合、N−1段目)のRS−FF34のセット端子にセット信号Sとして入力されることから、時刻t2で2段目(逆スキャンの場合、N−1段目)のRS−FF34がセット状態となり、このRS−FF34から出力信号Q2(逆スキャンの場合、QN−1)=Hレベルが出力される。これにより、2段目(逆スキャンの場合、N−1段目)のスイッチ31がオン状態となる。
As shown in FIG. 5, when the vertical start signal STV becomes H level at time t1, the RS-
Therefore, when the vertical clock signal CKV1 (CKV2 in the case of reverse scan) becomes H level at time t2, the output pulse Gate1 (GateN in the case of reverse scan) is synchronized with the vertical clock signal CKV1 (CKV2 in the case of reverse scan). ) = H level is output. At this time, the output pulse Gate1 (Gate N in the case of reverse scan) of the first stage (N stage in the case of reverse scan) is the second stage (N-1 stage in the case of reverse scan). Since the set signal S is input to the set terminal of the RS-
その後、時刻t3で垂直クロック信号CKV2(逆スキャンの場合、CKV1)がHレベルとなると、この垂直クロック信号CKV2(逆スキャンの場合、CKV1)に同期して出力パルスGate2(逆スキャンの場合、GateN−1)=Hレベルが出力される。また、このとき、2段目(逆スキャンの場合、N−1段目)の出力パルスGate2(逆スキャンの場合、GateN−1)が1段目(逆スキャンの場合、N段目)のRS−FF34のリセット端子にリセット信号Rとして入力されることから、時刻t3で1段目(逆スキャンの場合、N段目)のRS−FF34がリセット状態となり、このRS−FF34から出力される出力信号Q1(逆スキャンの場合、QN)がLレベルとなる。これにより、1段目(逆スキャンの場合、N段目)のスイッチ31はオフ状態となる。
Thereafter, when the vertical clock signal CKV2 (CKV1 in the case of reverse scan) becomes H level at time t3, the output pulse Gate2 (GateN in the case of reverse scan) is synchronized with the vertical clock signal CKV2 (CKV1 in the case of reverse scan). -1) = H level is output. At this time, the output pulse Gate2 (Gate N-1 in the case of reverse scan) of the second stage (N-1 stage in the case of reverse scan) is the RS of the first stage (N stage in the case of reverse scan). Since the reset signal R is input to the reset terminal of the
同様に、2段目(逆スキャンの場合、N−1段目)のRS−FF34は、垂直クロック信号CKV1(逆スキャンの場合、CKV2)=Hレベルとなる時刻t4でリセット状態となり、この時刻t4で出力信号Q2(逆スキャンの場合、QN−1)=Lレベルに変化する。
この動作を、(N−1)段目(逆スキャンの場合、2段目)のシフトレジスタまで繰り返す。すなわち、(N−1)段目(逆スキャンの場合、2段目)では、前段の(N−2)段目(逆スキャンの場合、3段目)のシフトレジスタの出力パルスGateN−2(逆スキャンの場合、Gate3段目)がHレベルとなる時刻t5でRS−FF34がセット状態となり、このRS−FF34から出力信号QN−1(逆スキャンの場合、Q2)=Hレベルが出力される。そして、時刻t6で垂直クロック信号CKV1(逆スキャンの場合、CKV2)=Hレベルとなると、出力パルスGateN−1(逆スキャンの場合、Gate2)=Hレベルが出力される。その後、時刻t7で、後段のN段目(逆スキャンの場合、1段目)(最終段)のシフトレジスタからの出力パルスQN(逆スキャンの場合、Q1)がHレベルとなると、(N−1)段目(逆スキャンの場合、2段目)のRS−FF34がリセット状態となって、出力信号QN−1(逆スキャンの場合、Q2)がLレベルとなる。
Similarly, the RS-
This operation is repeated up to the shift register at the (N-1) th stage (second stage in the case of reverse scanning). That is, in the (N-1) -th stage (second stage in the case of reverse scanning), the output pulse GateN-2 ((N-2) stage (third stage in the case of reverse scanning) of the preceding stage is output. In the case of the reverse scan, the RS-
最終段では、前段の(N−1)段目(逆スキャンの場合、2段目)のシフトレジスタの出力パルスGateN−1(逆スキャンの場合、Gate2)がHレベルとなる時刻t6でRS−FF34がセット状態となり、このRS−FF34から出力信号QN(逆スキャンの場合、Q1)=Hレベルが出力される。そして、時刻t7で垂直クロック信号CKV2(逆スキャンの場合、CKV1)=Hレベルとなると、出力パルスGateN(逆スキャンの場合、Gate1)=Hレベルが出力される。その後は、リセット信号Rが入力されるまで出力信号QN(逆スキャンの場合、Q1)=Hレベルを維持する。
At the final stage, RS− is output at time t6 when the output pulse GateN−1 (Gate2 in the case of reverse scan) of the previous (N−1) stage (second stage in the case of reverse scan) shift register becomes H level. The
本実施形態では、最終段のRS−FF34のリセット端子に入力するリセット信号Rとして、垂直スタート信号STVを使用している。したがって、最終段のRS−FF34は、垂直スタート信号STV=Hレベルとなる時刻t8でリセット状態となり、出力信号QN(逆スキャンの場合、Q1)がLレベルに変化することになる。
このように、出力信号QN(逆スキャンの場合、Q1)は時刻t6から時刻t8までの期間Hレベルとなり、その間、最終段のスイッチ31はオン状態を維持する。最終段のスイッチ31がオン状態である間は、垂直クロック信号CKV2(逆スキャンの場合、CKV1)に応じた出力パルスGateN(逆スキャンの場合、Gate1)が出力され続けることになるので、この間の不要なパルス出力を無くすために、本実施形態では、時刻t7で出力パルスGateN(逆スキャンの場合、Gate1)が出力された後、次の垂直スタート信号STVがHレベルとなるまでの期間(垂直ブランキング期間)、垂直クロック信号CKV1,CKV2をLレベルに固定する。
In the present embodiment, the vertical start signal STV is used as the reset signal R input to the reset terminal of the RS-
In this manner, the output signal QN (Q1 in the case of reverse scanning) is at the H level during the period from time t6 to time t8, and the
ここでは、IC側の設定により垂直クロック信号CKV1,CKV2をLレベルに固定するものとする。なお、パネル側にAND回路等を設け、垂直クロック信号CKV1,CKV2と、垂直ブランキング期間に「0」となるイネーブル信号とのANDを取ることで、当該垂直ブランキング期間に垂直クロック信号CKV1,CKV2をLレベルに固定することもできる。但し、この場合、AND回路を設ける必要があり、その分回路面積が増大するので、IC側で垂直クロック信号CKV1,CKV2のレベル設定を行うことが望ましい。 Here, it is assumed that the vertical clock signals CKV1 and CKV2 are fixed to the L level by setting on the IC side. An AND circuit or the like is provided on the panel side, and the vertical clock signals CKV1 and CKV2 are ANDed with the enable signal that becomes “0” in the vertical blanking period, thereby obtaining the vertical clock signals CKV1 and CKV1 in the vertical blanking period. CKV2 can also be fixed at the L level. However, in this case, it is necessary to provide an AND circuit, and the circuit area increases accordingly. Therefore, it is desirable to set the levels of the vertical clock signals CKV1 and CKV2 on the IC side.
ところで、RS−FF型シフトレジスタでは、リセット信号Rとして次段もしくは次々段のシフトレジスタの出力パルスを使用するのが一般的であるが、このような構成の場合、最終段もしくは最終段の1段手前のRS−FF回路のリセット信号が入力できずセット状態が維持され続けることになる。そこで、これを回避するために、ダミー段を設け、このダミー段のシフトレジスタの出力パルスを、最終段もしくは最終段1段手前のフリップフロップのリセット端子へ入力するというものがある。
By the way, in the RS-FF type shift register, it is common to use the output pulse of the next stage or the second stage shift register as the reset signal R. In such a configuration, the last stage or the
しかしながら、この場合、ダミー段を設けることで駆動ラインが増大し、これに伴い駆動周波数が増え、消費電力が増大してしまう。さらに、回路面積が増大するという欠点もある。
また、ダミー段を設けずに、最終段のフリップフロップのリセット端子へ自段のシフトレジスタ出力パルスを入力するようにした場合、最終段の出力パルスのオン期間を十分に確保することができない。そのため、高精細になるほどアクティブ期間が短くなり、データ書込み時間縮小による画質劣化が発生する。
However, in this case, the drive line is increased by providing the dummy stage, and accordingly, the drive frequency is increased and the power consumption is increased. Furthermore, there is a drawback that the circuit area increases.
Further, when the shift register output pulse of the own stage is input to the reset terminal of the final stage flip-flop without providing the dummy stage, the on period of the final stage output pulse cannot be sufficiently secured. For this reason, the higher the definition, the shorter the active period and the deterioration of image quality due to the reduction in data writing time.
これに対して、本実施形態では、最終段のRS−FF回路のリセット信号Rとして、1段目(逆スキャンの場合、N段目)のRS−FF回路のセット信号Sである垂直スタート信号STVを用いるので、ダミー段を設けることなく最終段を正常にリセット状態とすることができると共に、最終段の出力パルスのオン期間を十分に確保することができる。また、このとき、ブランキング期間中に垂直クロック信号CKV1,CKV2をLレベルに固定するので、最終段から正常な出力パルスGateN(逆スキャンの場合、Gate1)を出力させることができる。 On the other hand, in the present embodiment, the vertical start signal which is the set signal S of the RS-FF circuit in the first stage (N stage in the case of reverse scanning) is used as the reset signal R of the RS-FF circuit in the final stage. Since STV is used, the final stage can be normally reset without providing a dummy stage, and a sufficient ON period of the output pulse of the final stage can be secured. At this time, since the vertical clock signals CKV1 and CKV2 are fixed to the L level during the blanking period, a normal output pulse GateN (Gate1 in the case of reverse scanning) can be output from the final stage.
次に、図1におけるデータ線駆動回路40の水平シフトレジスタの構成について説明する。
水平シフトレジスタは、図3に示す垂直シフトレジスタと同様の構成を有する。ただし、水平シフトレジスタでは、垂直クロック信号CKV1,CKV2に代えて、互いに位相の異なる2種類の水平クロック信号CKH1,CKH2が各段に交互に入力されることになる。また、1段目のRS−FF回路のセット端子、および最終段のRS−FF回路のリセット端子には、それぞれ垂直スタート信号STVに代えて水平スタート信号STHが入力される。
Next, the configuration of the horizontal shift register of the data line driving
The horizontal shift register has the same configuration as the vertical shift register shown in FIG. However, in the horizontal shift register, instead of the vertical clock signals CKV1 and CKV2, two types of horizontal clock signals CKH1 and CKH2 having different phases are alternately input to each stage. The horizontal start signal STH is input to the set terminal of the first-stage RS-FF circuit and the reset terminal of the final-stage RS-FF circuit in place of the vertical start signal STV.
また、水平ブランキング期間には、水平クロック信号CKH1,CKH2をLレベルに固定するものとする。
このような構成により、水平シフトレジスタは、水平スタート信号STHが入力されることで、水平クロック信号CKH1,CKH2に同期して、サンプルホールド回路に対して順次出力パルスを出力することができる。
In the horizontal blanking period, the horizontal clock signals CKH1 and CKH2 are fixed to the L level.
With this configuration, the horizontal shift register can sequentially output output pulses to the sample and hold circuit in synchronization with the horizontal clock signals CKH1 and CKH2 by receiving the horizontal start signal STH.
また、このとき、水平シフトレジスタの最終段のRS−FF回路は、水平スタート信号STHによって正常にリセット状態とすることができる。さらに、水平ブランキング期間に水平クロック信号CKH1,CKH2をLレベルに固定することで、最終段から不要なパルス出力がなされるのを防止することができる。 At this time, the RS-FF circuit at the final stage of the horizontal shift register can be normally reset by the horizontal start signal STH. Further, by fixing the horizontal clock signals CKH1 and CKH2 to the L level during the horizontal blanking period, it is possible to prevent unnecessary pulse output from being performed from the final stage.
このように、上記第1の実施形態では、1段目のRS−FFに入力するセット信号を、最終段のRS−FFに入力するリセット信号として用いるので、新たに回路や制御信号を設けることなく、最終段のRS−FFを正常にリセット状態とすることができる。したがって、従来のようなダミー段を設ける必要がなくなり、消費電力の増大や回路面積の増大を防止することができる。また、最終段のRS−FFのリセット信号としてスタート信号を用いることで、最終段の出力パルスのオン期間を十分に確保することができ、データ書込み期間を確保して画質劣化を防止することができる。 As described above, in the first embodiment, since the set signal input to the first-stage RS-FF is used as the reset signal input to the final-stage RS-FF, a circuit and a control signal are newly provided. And the RS-FF at the final stage can be normally reset. Therefore, there is no need to provide a dummy stage as in the prior art, and an increase in power consumption and an increase in circuit area can be prevented. In addition, by using the start signal as the reset signal for the RS-FF in the final stage, it is possible to sufficiently secure the ON period of the output pulse in the final stage, and to ensure the data writing period to prevent image quality deterioration. it can.
さらに、ブランキング期間にクロック信号をLレベルに固定するので、最終段から不要なパルス出力がなされるのを防止し、適正な動作を行うシフトレジスタとすることができる。
また、2種類のクロック信号をRS−FFにそれぞれ1個おきに入力し、1段後ろの出力パルスを自段のRS−FFのリセット信号として入力するので、RS−FF毎に設けられたスイッチのオン期間に出力パルスが複数回出力されるのを防止することができる。そのため、このシフトレジスタを走査線駆動回路に用いた場合でも正常に動作させることができる。
Further, since the clock signal is fixed at the L level during the blanking period, unnecessary pulse output can be prevented from being performed from the final stage, and a shift register that performs proper operation can be obtained.
Also, every other clock signal is input to the RS-FF every other time, and the output pulse after one stage is input as a reset signal for the RS-FF of the own stage, so a switch provided for each RS-FF It is possible to prevent the output pulse from being output a plurality of times during the ON period. Therefore, even when this shift register is used in a scanning line driver circuit, it can be operated normally.
さらに、2種類のクロック信号を正論理の信号をし、Hレベルとなる期間が互いに重ならないように設定するので、隣接する段から出力される出力パルスを互いに重ならないようにすることができる。 Further, since the two types of clock signals are positive logic signals and set so that the periods of the H level do not overlap each other, it is possible to prevent output pulses output from adjacent stages from overlapping each other.
次に、本発明における第2の実施形態について説明する。
この第2の実施形態は、前述した第1の実施形態において、クロック信号を負論理で構成したものである。
すなわち、垂直クロック信号CKV1とCKV2とは負論理の信号であり、互いのLレベルの期間が重ならないような位相を有する。また、垂直クロック信号CKV1及びCKV2は、それぞれLレベルの期間がHレベルの期間より短く設定されている。
Next, a second embodiment of the present invention will be described.
In the second embodiment, the clock signal is configured by negative logic in the first embodiment described above.
That is, the vertical clock signals CKV1 and CKV2 are negative logic signals and have a phase such that their L level periods do not overlap. The vertical clock signals CKV1 and CKV2 are set such that the L level period is shorter than the H level period.
図6は、第2の実施形態における垂直シフトレジスタの構成を概略的に示す回路図である。
図6に示すように、フリップフロップ部33は、図3のフリップフロップ部33におけるインバータ36が削除された構成となっている。このような構成により、各段のシフトレジスタは、スイッチ31がオン状態となっているとき、クロック信号CKV1もしくはCKV2をインバータ35で反転させて出力パルスGateとして出力する。
FIG. 6 is a circuit diagram schematically showing the configuration of the vertical shift register in the second embodiment.
As shown in FIG. 6, the flip-
また、本実施形態では、n型トランジスタ32に代えてp型トランジスタ32´が設けられており、p型トランジスタ32´のゲートには出力信号Qが入力されるようになっている。これにより、Q=Lレベルのとき、p型トランジスタ32´が導通状態となって、インバータ35を介してLレベルとなる出力パルスGateが出力される。
In this embodiment, a p-
図7は、第2の実施形態における垂直シフトレジスタの動作を示すタイミングチャートである。
この図7に示すように、垂直クロック信号CKV1,CKV2は負論理で構成されているため、垂直ブランキング期間では、垂直クロック信号CKV1,CKV2をHレベルに固定する。
FIG. 7 is a timing chart showing the operation of the vertical shift register in the second embodiment.
As shown in FIG. 7, since the vertical clock signals CKV1 and CKV2 are configured with negative logic, the vertical clock signals CKV1 and CKV2 are fixed to the H level in the vertical blanking period.
これにより、前述した第1の実施形態と同様の効果が得られる。
なお、上記第2の実施形態では、垂直クロック信号CKV1,CKV2を負論理で構成する場合について説明したが、水平クロック信号CKH1,CKH2を負論理で構成することもできる。この場合、水平ブランキング期間に水平クロック信号CKH1,CKH2をHレベルに固定するようにすればよい。
As a result, the same effects as those of the first embodiment described above can be obtained.
In the second embodiment, the case where the vertical clock signals CKV1 and CKV2 are configured with negative logic has been described. However, the horizontal clock signals CKH1 and CKH2 can also be configured with negative logic. In this case, the horizontal clock signals CKH1 and CKH2 may be fixed at the H level during the horizontal blanking period.
なお、上記各実施形態においては、ブランキング期間にクロック信号をLレベル(負論理の場合Hレベル)に固定する場合について説明したが、ブランキング期間中、パルス出力がなされても表示上問題がない場合には、クロック信号を固定する必要はない。
また、上記各実施形態においては、RS−FF回路のリセット信号Rとして、次段のシフトレジスタの出力パルスを入力する場合について説明したが、シフトパルスのスキャン方向の切り替えを行わないシフトレジスタの場合、2段以上後ろの出力パルスをリセット信号Rとして入力することもできる。例えば、次々段のシフトレジスタの出力パルスを入力するようにした場合、最終段1段前(N−1段目)のRS−FF回路のリセット信号Rには、スタート信号もしくは最終段(N段目)の出力パルスを入力するようにすればよい。
In each of the embodiments described above, the case where the clock signal is fixed at the L level (H level in the case of negative logic) during the blanking period has been described. However, there is a display problem even if a pulse is output during the blanking period. If not, the clock signal need not be fixed.
In each of the above embodiments, the case where the output pulse of the next-stage shift register is input as the reset signal R of the RS-FF circuit has been described. However, in the case of a shift register that does not switch the scan direction of the shift pulse. Output pulses that are two or more stages later can be input as the reset signal R. For example, when the output pulse of the next-stage shift register is input, the reset signal R of the RS-FF circuit one stage before the last stage (N-1 stage) is the start signal or the last stage (N stages). Eye) output pulse may be input.
さらに、上記各実施形態においては、2種類のクロック信号をシフトレジスタに入力する場合について説明したが、3種類以上のクロック信号を入力することもできる。
ここで、クロック信号をK種類(Kは2以上の整数)の信号とし、そのK種類のクロック信号がRS−FF回路にそれぞれ(K−1)個おきに入力される構成とした場合、RS−FF回路のリセット信号Rとして、k(1≦k≦K)段後ろのシフトレジスタ出力パルスを入力するようにすれば、RS−FF毎に設けられたスイッチのオン期間に出力パルスが複数回出力されるのを防止するように当該オン期間を調整することができる。なお、この場合、(N−(k−1))段目から(N−1)段目のRS−FF回路のリセット信号Rとしては、スタート信号もしくは自段の1段後ろの出力パルスを入力するようにすればよい。
Further, although cases have been described with the above embodiments where two types of clock signals are input to the shift register, three or more types of clock signals can also be input.
Here, when the clock signals are K types (K is an integer of 2 or more) and the K types of clock signals are input to the RS-FF circuit every (K−1) units, RS If the shift register output pulse after k (1 ≦ k ≦ K) stages is input as the reset signal R of the FF circuit, the output pulse is output a plurality of times during the ON period of the switch provided for each RS-FF. The on-period can be adjusted to prevent output. In this case, as the reset signal R for the RS-FF circuit from the (N- (k-1)) stage to the (N-1) stage, a start signal or an output pulse one stage after the own stage is input. You just have to do it.
さらにまた、上記各実施形態においては、本発明を、液晶を用いた表示装置に適用する場合について説明したが、液晶以外の電気光学物質を用いた表示装置、例えば有機ELやプラズマ放電を用いた表示装置に適用することもできる。 Furthermore, in each of the above embodiments, the case where the present invention is applied to a display device using liquid crystal has been described. However, a display device using an electro-optical material other than liquid crystal, for example, organic EL or plasma discharge is used. It can also be applied to a display device.
10…表示装置、20…制御回路、30…走査線駆動回路、31…スイッチ、32,32´…n型トランジスタ、33…フリップフロップ部、34…RS型フリップフロップ(RS−FF)、35,36…インバータ、40…データ線駆動回路、100…表示領域、108…コモン電極、110…画素、112…走査線、114…データ線、116…TFT、118…画素電極、120…画素容量、130…蓄積容量
DESCRIPTION OF
Claims (6)
2段目からN段目までのフリップフロップのセット端子に、自段の1段前の前記出力パルスを入力し、1段目から(N−1)段目までのフリップフロップのリセット端子に、自段より後段の前記出力パルスを入力し、1段目のフリップフロップのセット端子、及びN段目のフリップフロップのリセット端子にそれぞれスタート信号を共通して入力することを特徴とするシフトレジスタ。 N (N is an integer greater than or equal to 2) stages of reset set type flip-flops, provided for each flip-flop, and controlled to open and close based on the output of each stage flip-flop, and according to the duty ratio of the clock signal And a switch for outputting an output pulse having a pulse width,
The output pulse one stage before the first stage is input to the set terminals of the flip-flops from the second stage to the N-th stage, and the reset terminals of the flip-flops from the first stage to the (N−1) stage are input, A shift register, wherein the output pulse after the first stage is inputted, and a start signal is inputted in common to the set terminal of the first flip-flop and the reset terminal of the N-stage flip-flop.
前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路と、
選択された走査線に対応する画素に対し、当該画素の階調に応じた画像信号を、前記データ線を介して供給するデータ線駆動回路と、を備え、
前記走査線駆動回路および前記データ線駆動回路の少なくとも一方は、前記請求項1〜5の何れか1項に記載のシフトレジスタを備えることを特徴とする表示装置。 A display device comprising a plurality of scanning lines, a plurality of data lines, and a plurality of pixels provided corresponding to intersections of the plurality of scanning lines and the plurality of data lines,
A scanning line driving circuit for supplying a selection voltage to the scanning lines in a predetermined order;
A data line driving circuit that supplies an image signal corresponding to the gradation of the pixel to the pixel corresponding to the selected scanning line via the data line;
6. A display device, wherein at least one of the scanning line driving circuit and the data line driving circuit includes the shift register according to any one of claims 1 to 5.
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CN111489676A (en) * | 2020-04-26 | 2020-08-04 | 京东方科技集团股份有限公司 | Array substrate, driving method and display device |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011186353A (en) * | 2010-03-11 | 2011-09-22 | Mitsubishi Electric Corp | Scanning line driving circuit |
US8571169B2 (en) | 2010-03-11 | 2013-10-29 | Mitsubishi Electric Corporation | Scanning line driving circuit |
CN111489676A (en) * | 2020-04-26 | 2020-08-04 | 京东方科技集团股份有限公司 | Array substrate, driving method and display device |
CN111489676B (en) * | 2020-04-26 | 2024-04-16 | 京东方科技集团股份有限公司 | Array substrate, driving method and display device |
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