JP2010049399A - 回路図設計装置、回路図設計プログラム及び回路図設計方法 - Google Patents

Abstract

【課題】 ＭＯＳトランジスタなどの回路素子を共有部分を介して連続接続してなるマルチ素子回路を含む半導体集積回路に係る回路図を設計するのに好適な回路図設計装置、回路図設計プログラム及び回路図設計方法を提供する。
【解決手段】 回路図設計装置１００を、レイアウトされた回路図や選択画面から回路記号を選択する回路記号選択部１２と、表示情報に基づき回路図の表示制御を行う回路図表示制御部１６と、パラメータ設定可能な回路記号に対してマルチ素子回路を生成するためのパラメータを設定するパラメータ設定部１８と、予め設定されたルールと回路記号に対して設定されたパラメータとに基づきマルチ素子回路の接続関係情報を生成する接続関係情報生成部２０と、予め設定された表示方法のルールに基づきマルチ素子回路の回路記号の表示情報を生成する回路表示情報生成部２２とを含んだ構成とした。
【選択図】 図１

Description

本発明は、半導体集積回路のマスクパターンを生成するための回路図を設計する装置に係り、特に、ＭＯＳトランジスタなどの回路素子を共有部分を介して連続接続してなるマルチ素子回路を含む半導体集積回路に係る回路図を設計するのに好適な回路図設計装置、回路図設計プログラム及び回路図設計方法に関する。

半導体集積回路の微細化プロセス技術において、例えば、半導体ウェハに形成される回路素子の１つであるＭＯＳトランジスタを複数、共有部分（ドレイン及びソース）を介して連続して接続した構成のマルチＭＯＳ回路の形成プロセスがある。このマルチＭＯＳ回路において、Ｖ_thが場所によって異なる現象が発生するという問題がある。この現象は、マルチＭＯＳ回路における連続接続されたＭＯＳトランジスタの両端のゲートの形状と、その内側のＭＯＳトランジスタのゲートの形状とが異なることが原因で生じることが判明している。図１２に、そのイメージを示す（マルチ数＝４のマルチＭＯＳ回路）。図１２を見ると、両端のゲートの形状が内側のゲートの形状と異なっている様子が解る。この問題に対して、マルチＭＯＳ回路の両端にダミーＭＯＳを付加する設計手法（図１２の下図）が採用されている。この設計手法を用いることで、内側のＭＯＳのマッチングが取れ、上記問題を回避することができる（例えば、特許文献１参照。）。

特許文献１の半導体装置は、中央部の内部セル領域を取り囲むように配線チャネル領域を設け、さらにその周囲を外部との信号の入出力等を行う回路配置されたＩ／Ｏセル領域が取り囲む構成の半導体装置において、内部セル領域の内部に設けられた多数のＭＯＳトランジスタと寸法および配置密度がほぼ同一なダミーＭＯＳトランジスタを配線チャネル領域に形成し、内部セル領域における辺縁部のＭＯＳトランジスタの配置密度環境が、中央部のＭＯＳトランジスタ群と等価になるようにして、製造時における拡散層パターンやゲートパターンの寸法ばらつきを防止するものである。

図１２の下図は、長破線で囲まれる部分が本体部、すなわち本来のＭＯＳトランジスタの部分を示し、短破線で囲まれる部分がダミーとして付加されたＭＯＳトランジスタ、すなわちダミーＭＯＳ部を示す。図１２中の大文字のＳ、Ｄはそれぞれソース、ドレインを示し、小文字ｄで示した部分はダミーＭＯＳのゲートを示し、Ｓ、Ｄに挟まれた何も無い縦長の長方形が本体部のゲートを示す。
特開平７−３３５８４４号公報

しかしながら、上記従来の設計手法を採用した場合に、半導体集積回路に係る回路図を設計するＣＡＤや、半導体集積回路のマスクパターンを設計するＣＡＤなどを用いて、ダミーＭＯＳを本体のＭＯＳに１つずつ手入力で付加しなければならない。更に、ダミーＭＯＳを１つ付加する毎に、付加した後のマルチＭＯＳ回路に対して、その検証（ＬＶＳ：Layout Versus Schematic）を行わなくてはならない。そのため、設計者は、非効率で確実性の無い作業を強いられているのが現状である。

そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、ＭＯＳトランジスタなどの回路素子を連続接続してなるマルチ素子回路を含む半導体集積回路に係る回路図を設計するのに好適な回路図設計装置、回路図設計プログラム及び回路図設計方法を提供することを目的としている。

〔発明１〕 上記目的を達成するために、発明１の回路図設計装置は、表示装置の画面上に表示されるレイアウト領域に、半導体集積回路を構成する各種回路素子に対応する回路記号と配線パターンとをレイアウトすることで、前記半導体集積回路に係る回路図を設計することが可能な回路図設計装置であって、前記回路図の設計に係る所定の前記回路記号を選択する回路記号選択手段と、前記回路記号選択手段で選択された前記所定の回路記号に対して、該回路記号の示す回路素子の連続形成数と、該連続形成数の回路素子を連続して一繋がりに形成することによって生じる回路素子特性のバラツキを低減するためのダミー素子の形成数とを含むパラメータを設定するパラメータ設定手段と、前記レイアウト領域にレイアウトされた回路記号及び配線パターンの情報に基づき、前記レイアウトされた各回路記号の示す回路素子の接続関係を示す接続関係情報を生成する接続関係情報生成手段と、前記接続関係情報に基づき、前記回路記号及び前記配線パターンを含んで構成される回路図を表示する回路図表示手段と、を備え、前記接続関係情報生成手段は、前記回路記号選択手段で選択された前記所定の回路記号に対して前記パラメータが設定されたときに、該設定されたパラメータに基づき、前記一繋がりに形成される本体部分と、該本体部分に接続される前記形成数分のダミー素子とを含んで構成されるマルチ素子回路の各回路素子の接続関係を示す接続関係情報を生成する。

このような構成であれば、レイアウト領域に回路記号及び配線パターンがレイアウトされると、接続関係情報生成手段によって、これらレイアウトされた回路記号及び配線パターンの情報に基づき、レイアウトされた各回路記号の示す回路素子の接続関係を示す接続関係情報が生成される。
一方、回路記号選択手段によって、例えば、選択画面に表示された回路記号のうち、所定の回路記号としてパラメータが設定可能な回路記号、又はレイアウト領域にレイアウトされた回路記号のうち所定の回路記号としてパラメータが設定可能な回路記号が選択されると、パラメータ設定手段によって、選択された所定の回路記号に対して、回路素子の連続形成数及びダミー素子の形成数を含むマルチ素子回路を生成するためのパラメータが設定される。パラメータが設定されると、接続関係情報生成手段によって、設定されたパラメータに基づき、設定された連続形成数の回路素子から構成される本体部分と、該本体部分に接続される設定された形成数のダミー素子とを含んで構成されるマルチ素子回路の各回路素子の接続関係を示す接続関係情報が生成される。

更に、接続関係情報が生成されると、該生成された接続関係情報に基づき、回路記号及び配線パターンを含んで構成される回路図を表示することができる。
従って、半導体基板（半導体ウェーハ）に形成される、能動素子（例えば、ダイオード、トランジスタなど）や、受動素子（例えば、抵抗、キャパシタ、インダクタなど）などの回路素子を、同じ回路素子同士で複数を連続接続（例えば、各回路素子の一部を他と共有させてひと繋がりに形成）した構成のマルチ素子回路含む半導体集積回路を設計（作成）するときに、例えば、手作業で同じ回路記号を１つずつ選択して形成することなく、選択した回路記号に対して連続形成数をパラメータ設定するだけで、該回路記号の回路素子を連続接続した構成のマルチ素子回路を生成することができる。更に、このマルチ素子回路において、例えば、該マルチ素子回路を構成する回路素子の一部の形状の違いなどから生じる回路素子特性のバラツキを低減するためのダミー素子についても、選択した回路記号に対してダミー素子の形成数をパラメータ設定するだけで、手作業でダミー素子の回路記号を１つずつ選択して形成することなく、連続接続された回路素子にダミー素子が付加接続された構成のマルチ素子回路を生成することができる。

これによって、選択した回路記号に対してパラメータを設定するといった簡単な作業で、任意のダミー素子を含むマルチ素子回路を含む回路の接続関係情報を生成することができるという効果が得られる。
また、回路素子のマルチ数やダミー素子の数をパラメータで管理することができるので、レイアウト検証（ＬＶＳ）を、より確実に行うことができるという効果が得られる。

また、選択した回路記号に対してパラメータを設定するので、本来の回路素子の連続接続数の情報とこの回路素子に付加的に接続されるダミー素子の情報とが関連付けられるので、この情報を、半導体集積回路のマスクパターンの生成に利用することで、マスクパターンの生成においても、ダミー素子を１つ１つ手作業で付加するといった労力を軽減することができるという効果が得られる。

ここで、上記回路記号は、例えば、JIS C 0301 、JIS C 0617、JIS C 9309、JIS B 8601に準拠した回路記号や、これらの回路記号を基準にして作成されたもの、また、マスクパターンの生成にも対応させる場合は、マスクパターンのセル、ブロックなどが該当する。
また、上記半導体集積回路に係る回路図は、例えば、上記JISに準拠した回路記号で表された回路図や、セル、ブロックなどで表されたマスクパターンのレイアウト図であるパターンレイアウト図などが該当する。以下、発明６の回路図設計プログラム、発明７の回路図設計方法において同じである。

また、上記回路記号選択手段は、例えば、表示装置の画面上に回路記号の一覧を表示し、その中から任意の回路記号を選択したり、レイアウト領域にレイアウトされた回路図を構成する回路記号を選択したりする構成などが該当する。また、選択処理は、例えば、入力デバイス（マウス、タブレット、キーボードなど）を用いた利用者の操作入力に応じて行われ、利用者の任意の回路記号が選択される。また、回路記号の一覧表示は、例えば、回路素子の種類毎に一覧を表示（一覧できないときは、ページ分けして表示）する。以下、発明６の回路図設計プログラム、発明７の回路図設計方法において同じである。

また、上記マルチ素子回路は、例えば、半導体基板に形成されるＭＯＳトランジスタなどの能動素子、抵抗、コンデンサなどの受動素子などの回路素子を、同じものを複数連続して形成することで構成されるものである。このとき、例えば、ＭＯＳトランジスタであれば、隣り合う素子同士でソースやドレインを共有するように連続形成される。
更に、複数の回路素子を連続形成したときに、各回路素子の形状などの違いによって生じる回路特性のバラツキを低減するために、例えば、連続形成部分の両端にダミー素子として同じ回路素子を付加する。以下、発明６の回路図設計プログラム、発明７の回路図設計方法において同じである。

また、上記接続関係情報生成手段は、例えば、レイアウト領域にレイアウトされた回路記号及び配線パターンから構成される回路図の各回路記号の示す回路素子の識別情報と、各回路素子、各ダミー素子の各端子の接続情報とを含む、接続関係情報（例えば、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）のネットリストなど）を生成する。更に、所定の回路記号に対してパラメータが設定されたときは、連続形成する各回路素子の識別情報と、各ダミー素子の識別情報と、各回路素子、各ダミー素子の各端子の接続情報とを含む、マルチ素子回路の接続関係情報を生成する。以下、発明６の回路図設計プログラム、発明７の回路図設計方法において同じである。

〔発明２〕 更に、発明２の回路図設計装置は、発明１に記載の回路図設計装置において、前記回路図表示手段は、前記接続関係情報に基づき、前記半導体集積回路のマスクパターンのレイアウトを示すパターンレイアウト図を表示する。
このような構成であれば、JISに準拠する回路記号をレイアウト領域にレイアウトして構成された回路図に対して、回路図表示手段によって、接続関係情報に基づき、パターレイアウト図を表示するための表示情報を生成し、該生成した表示情報に基づきパターンレイアウト図を表示することができる。

〔発明３〕 更に、発明３の回路図設計装置は、発明１又は２に記載の回路図設計装置において、前記回路図表示手段は、前記回路記号選択手段で選択された回路記号に対して前記パラメータが設定されたときに、該パラメータの設定された回路記号を、前記パラメータの設定されていない回路記号とは異なる色で表示するようになっている。
このような構成であれば、利用者は、表示された回路記号の色から、ダミー素子を含むマルチ素子回路が形成されていか否かを視覚的に容易に判断することができるという効果が得られる。

〔発明４〕 更に、発明４の回路図設計装置は、発明１乃至３のいずれか１に記載の回路図設計装置において、前記回路図表示手段は、前記回路記号選択手段で選択された回路記号に対して前記パラメータが設定されたときに、該パラメータの設定された回路記号を、前記パラメータの設定されていない回路記号とは異なる形状の回路記号で表示するようになっている。

このような構成であれば、利用者は、表示された回路記号の形状から、ダミー素子を含むマルチ素子回路が形成されていか否かを視覚的に容易に判断することができるという効果が得られる。

〔発明５〕 更に、発明５の回路図設計装置は、発明１乃至４のいずれか１に記載の回路図設計装置において、前記接続関係情報生成手段は、前記パラメータの設定された回路素子がＭＯＳ（metal-oxide-semiconductor）トランジスタであるときに、前記ダミー素子となるＭＯＳトランジスタにおける、前記連続接続されたＭＯＳトランジスタのソース又はドレインに接続されない方の端子をフローティングにする構成の接続関係情報を生成する。

このような構成であれば、ＭＯＳトランジスタの回路記号に対して、その連続形成数及びダミーＭＯＳトランジスタの形成数を含むパラメータを設定するだけで、ダミーＭＯＳトランジスタのソース又はドレイン端子の、本来のＭＯＳトランジスタのソース又はドレイン端子に接続されない方の端子をフローティングの状態としたマルチ素子回路の接続関係情報を自動的に生成することができるという効果が得られる。

〔発明６〕 更に、発明６の回路図設計装置は、発明１乃至５のいずれか１に記載の回路図設計装置において、前記接続関係情報生成手段は、前記パラメータの設定された回路素子がＰチャンネル型のＭＯＳトランジスタであるときに、前記ダミー素子となるＰチャンネル型ＭＯＳトランジスタにおけるゲート端子を電源端子に接続する構成の接続関係情報を生成し、前記パラメータの設定された回路素子がＮチャンネル型のＭＯＳトランジスタであるときに、前記ダミー素子となるＮチャンネル型ＭＯＳトランジスタにおけるゲート端子を接地端子に接続する構成の接続関係情報を生成する。

このような構成であれば、選択された回路素子がＰチャンネル型のＭＯＳトランジスタ（以下、Ｐ型ＭＯＳと略称する）のときは、このＰ型ＭＯＳの回路記号に対してパラメータを設定することで、そのダミー素子となるＰ型ＭＯＳのゲート端子が電源端子に接続された構成のマルチ素子回路の接続関係情報を自動的に生成することができるという効果が得られる。

更に、選択された回路素子がＮチャンネル型のＭＯＳトランジスタ（以下、Ｎ型ＭＯＳと略称する）のときは、このＮ型ＭＯＳの回路記号に対してパラメータを設定することで、そのダミー素子となるＮ型ＭＯＳのゲート端子が接地端子に接続された構成のマルチ素子回路の接続関係情報を自動的に生成することができるという効果が得られる。

〔発明７〕 一方、上記目的を達成するために、発明７の回路図設計プログラムは、表示装置の画面上に表示されるレイアウト領域に、半導体集積回路を構成する各種回路素子に対応する回路記号と配線パターンとをレイアウトして、前記半導体集積回路に係る回路図を設計するために、コンピュータを、前記回路図の設計に係る所定の前記回路記号を選択する回路記号選択手段、前記回路記号選択手段で選択された前記所定の回路記号に対して、該回路記号の示す回路素子の連続形成数と、該連続形成数の回路素子を連続して一繋がりに形成することによって生じる回路素子特性のバラツキを低減するためのダミー素子の形成数とを含むパラメータを設定するパラメータ設定手段、前記レイアウト領域にレイアウトされた回路記号及び配線パターンの情報に基づき、前記レイアウトされた各回路記号の示す回路素子の接続関係を示す接続関係情報を生成する接続関係情報生成手段、及び
前記接続関係情報に基づき、前記回路記号及び前記配線パターンを含んで構成される回路図を表示する回路図表示手段として機能させるためのプログラムを含み、前記接続関係情報生成手段は、前記回路記号選択手段で選択された前記所定の回路記号に対して前記パラメータが設定されたときに、該設定されたパラメータに基づき、前記一繋がりに形成される本体部分と、該本体部分に接続される前記形成数分のダミー素子とを含んで構成されるマルチ素子回路の各回路素子の接続関係を示す接続関係情報を生成する。

このような構成であれば、コンピュータによってプログラムが読み取られ、読み取られたプログラムに従ってコンピュータが処理を実行すると、上記発明１に記載の回路図設計装置と同等の作用および効果が得られる。

〔発明８〕 また、上記目的を達成するために、発明８の回路図設計方法は、回路記号選択手段、パラメータ設定手段、接続関係情報生成手段及び回路図表示手段を備えた回路図設計装置を利用して、表示装置の画面上に表示されるレイアウト領域に、半導体集積回路を構成する各種回路素子に対応する回路記号と配線パターンとをレイアウトして、前記半導体集積回路に係る回路図を設計する回路図設計方法であって、前記回路記号選択手段に、前記回路図の設計に係る所定の前記回路記号を選択させる回路記号選択ステップと、前記パラメータ設定手段に、前記回路記号選択ステップで選択された前記所定の回路記号に対して、該回路記号の示す回路素子の連続形成数と、該連続形成数の回路素子を連続して一繋がりに形成することによって生じる回路素子特性のバラツキを低減するためのダミー素子の形成数とを含むパラメータを設定させるパラメータ設定ステップと、前記接続関係情報生成手段に、前記レイアウト領域にレイアウトされた回路記号及び配線パターンの情報に基づき、前記レイアウトされた各回路記号の示す回路素子の接続関係を示す接続関係情報を生成させる接続関係情報生成ステップと、前記回路図表示手段に、前記接続関係情報に基づき、前記回路記号及び前記配線パターンを含んで構成される回路図を表示させる回路図表示ステップとを含み、前記接続関係情報生成ステップにおいて、前記回路記号選択ステップで選択された前記所定の回路記号に対して前記パラメータが設定されたときに、該設定されたパラメータに基づき、前記一繋がりに形成される本体部分と、該本体部分に接続される前記形成数分のダミー素子とを含んで構成されるマルチ素子回路の各回路素子の接続関係を示す接続関係情報を生成する。
このような構成であれば、上記発明１に記載の回路図設計装置と同等の作用及び効果が得られる。

以下、本発明の実施の形態を図面に基づき説明する。図１〜図１１は、本発明に係る回路図設計装置、回路図設計プログラム及び回路図設計方法の実施の形態を示す図である。
まず、本発明に係る回路図設計装置の機能構成を図１に基づき説明する。図１は、本発明に係る回路図設計装置１００の機能構成を示すブロック図である。
回路図設計装置１００は、図１に示すように、回路記号情報記憶部１０と、回路記号選択部１２と、回路パターンレイアウト部１４と、回路図表示制御部１６とを含んで構成される。

回路記号情報記憶部１０は、記憶装置（後述）の所定の記憶領域に構成されており、回路図を生成するための各種回路素子に対応した複数種類の回路記号の情報が記憶される。
回路記号選択部１２は、マウス、キーボード、タブレットなどの入力装置を介した利用者からの操作入力に応じて、回路素子の情報選択画面や、回路記号の選択画面を表示装置の表示画面上に画像表示すると共に、画像表示された複数種類の回路記号の中から操作入力に応じた回路記号を選択する機能を有している。更に、操作入力に応じて、既にレイアウトされた回路記号や配線パターンなどの回路の任意の構成要素を選択する機能も有している。

回路パターンレイアウト部１４は、入力装置を介した利用者からの操作入力に応じて、回路記号選択部１２で選択された回路記号を表示画面上に画像表示されたレイアウト領域の指定位置にレイアウトする機能を有している。また、配線パターンを、操作入力に応じた指定位置にレイアウトする機能も有している。
回路図表示制御部１６は、回路表示情報生成部２２から入力される表示情報に基づき、表示装置の表示画面上に、回路記号から構成される回路図を表示したり、マスクパターンのレイアウトを示すパターンレイアウト図を表示したり、警告メッセージを表示したりする機能を有している。

更に、回路図表示制御部１６は、表示色や表示形状などの回路記号の表示方法のルールが設定されている場合に、該ルールに基づき、例えば、パラメータの設定された回路記号の色を、パラメータの設定されていない回路記号の色とは異なる色で表示させたり、パラメータの設定された回路記号の形状を、パラメータの設定されていない回路記号の形状とは異なる形状で表示させる制御を行う機能を有している。

回路図設計装置１００は、更に、パラメータ設定部１８と、接続関係情報生成部２０と、回路表示情報生成部２２と、回路図情報記憶部２４とを含んで構成される。
パラメータ設定部１８は、ダイオード、トランジスタなどの能動素子、抵抗、キャパシタンス（コンデンサ）、インダクタンス（コイル）などの受動素子に対応する回路記号を選択したときに、選択した回路記号がマルチ素子回路を構成可能な場合に、入力装置を介した利用者からの操作入力に応じて、選択した回路記号に対して、各種パラメータを設定する機能を有している。

具体的なパラメータとしては、マルチ素子回路の本体部分を構成する回路素子の連続形成数と、連続形成したときに生じる回路特性のバラツキを低減するために本体部分に接続するダミー素子の形成数とがある。
例えば、回路素子がＭＯＳトランジスタの場合は、Ｎチャンネル型のＭＯＳトランジスタ（ＮＭＯＳ）又はＰチャンネル型のＭＯＳトランジスタ（ＰＭＯＳ）の連続形成数（Multi=＜Multi＞）と、チャンネルサイズ（W（チャンネル幅）/L（チャンネル長）=＜W＞/＜L＞）と、該ＮＭＯＳ又はＰＭＯＳと同じ回路素子のダミーＭＯＳの本体部分の端部ドレイン側への形成数（DDM=＜DDM＞）と、ダミーＭＯＳの本体部分の端部ソース側への形成数（SDM=＜SDM＞）などがパラメータとして設定できる。

ここで、図２は、パラメータ設定可能なＮＭＯＳの回路記号の一例と、パラメータ設定後の回路図の一例とを示す図である。
本実施の形態において、パラメータ設定が可能なＮＭＯＳの回路記号は、図２の左図に示すように、JISで標準化されているＮＭＯＳの回路記号の各端子部の傍に端子名Ｇ（Gate）、Ｄ（Drain）、Ｓ（Source）がそれぞれ表示され、更に、Ｄ端子の右側にパラメータ名「DDM（ドレイン側形成数）=＜DDM＞」と、Ｓ端子の右側にパラメータ名「SDM（ソース側形成数）=＜SDM＞」と、DDMとSDMの上下間に、パラメータ名「W（チャンネル幅）/L（チャンネル長）=＜W＞/＜L＞」と、パラメータ名「Multi（連続形成数）=＜Multi＞」とが表示されたものとなる。これらパラメータDDM、SDM、Multi、W/Lにそれぞれ任意の数値を設定することで、マルチ素子回路を生成するためのパラメータ設定が行われる。

接続関係情報生成部２０は、回路パターンレイアウト部１４でレイアウトされて構成された回路の接続関係情報を生成する機能と、予め設定されたルールに基づきパラメータ設定部１８で設定されたパラメータに基づきマルチ素子回路の接続関係情報を生成する機能とを有している。生成された接続関係情報は、回路図情報記憶部２４に記憶される。本実施の形態においては、更に、生成された接続関係情報のうちマルチ素子回路の接続関係情報は、回路表示情報生成部２２に出力される。ここで、接続関係情報は、各回路素子（セル）の接続関係をテキストなどで表現した情報（ネットリストなど）である。

例えば、ＭＯＳトランジスタの回路記号に対してパラメータが設定された場合、予め設定されたルールに基づき、設定パラメータに応じた複数のＭＯＳトランジスタとダミーＭＯＳトランジスタとによって構成されるマルチ素子回路の各ＭＯＳトランジスタのゲート端子、ソース端子、ドレイン端子と他の回路素子（電源端子、接地端子などを含む）との接続関係が記述された接続関係情報が生成される。

なお、本実施の形態においては、ＮＭＯＳのマルチ素子回路については、そのダミーＮＭＯＳのゲート端子を接地端子に接続すると共に、ダミーＮＭＯＳのＮＭＯＳ本体部に接続されていない端子をフローティングにする接続関係情報を自動的に生成するルールが設定されている。更に、ＰＭＯＳのマルチ素子回路については、そのダミーＰＭＯＳのゲート端子を電源端子に接続すると共に、ダミーＰＭＯＳのＰＭＯＳ本体部に接続されていない端子をフローティングにする接続関係情報を自動的に生成するルールが設定されている。

回路表示情報生成部２２は、接続関係情報生成部２０から入力された接続関係情報に基づき、回路記号から構成されたマルチ素子回路の回路図又は、セル、ブロックなどの各回路素子のパターンレイアウトから構成されるマルチ素子回路のパターンレイアウト図のいずれか指定された方の表示情報を生成して、該表示情報を表示要求と共に回路図表示制御部１６に出力する機能を有している。

これによって、回路図表示制御部１６は、表示情報に基づき表示装置の表示制御を行ない、回路記号による回路図又はパターンレイアウト図を表示装置の表示画面上に表示する。
例えば、ＮＭＯＳの回路記号に対してパラメータ設定をした場合のマルチ素子回路を示す回路記号は、図２の左図に示すように、本体ＮＭＯＳの回路記号に対して、そのドレイン端子にダミーＮＭＯＳが接続されていることを示す■記号と、そのソース端子にダミーＮＭＯＳが接続されていることを示す■記号とが付加された記号が表示装置の表示画面上に表示される。

なお、図２の右図は、左図の回路記号に設定されたパラメータに基づき生成された接続関係情報をJISに準拠した回路記号によってイメージ化した回路図である。ＮＭＯＳのマルチ素子回路は、本体ＮＭＯＳの回路記号と、そのドレイン端子に接続されたダミーＮＭＯＳの回路記号と、そのソース側に接続されたダミーＮＭＯＳの回路記号と、接地端子の回路記号とを含んで構成される回路図となる。具体的に、本体ＮＭＯＳのドレイン及びソースにそれぞれダミーＮＭＯＳのドレイン及びソースがそれぞれ接続され、ダミーＭＯＳの本体ＮＭＯＳに接続されていない端子はフローティング状態となり、ダミーＮＭＯＳのゲート端子は接地端子に接続されている。

一方、ＮＭＯＳの回路記号に対してパラメータ設定をした場合のマルチ素子回路のパターンレイアウト図は、図３に示すように、本体ＮＭＯＳ（Multi=3）とダミーＮＭＯＳ（DDM=1、SDM=1）のパターンレイアウトから構成されるパターンレイアウト図が表示装置の画面上に表示される。
ここで、図３は、ＮＭＯＳで構成されたマルチ素子回路のレイアウトパターン図の一例を示す図である。

具体的に、ダミーも含めたＮＭＯＳ５つ分のソースとドレインが同じ階層に交互に連続して形成され（隣り合う素子でソースとドレインを共有）、更に、この階層よりも１つ上の階層におけるドレインとソースとの間の位置に各ＮＭＯＳのゲートが形成された構成となっている。本体ＮＭＯＳ部は、中央の３つ分のＮＭＯＳから構成され、本体ＮＭＯＳ部の両端のＮＭＯＳが、それぞれダミーＮＭＯＳとなる。本実施の形態では、マルチ素子回路のパターンレイアウト図においてダミーＮＭＯＳが目視ですぐ判別できるようにするために、表示形状に関するルールに従って、そのゲート（図３中の「ｄ」の付されたゲート）の形状を本体ＮＭＯＳ部のゲートの形状と異なる形状で表示している。

更に、回路表示情報生成部２２は、入力装置を介した利用者からの操作入力に応じて、指定された接続関係情報を回路図情報記憶部２４から読み出し、該読み出した接続関係情報に対応する回路記号から構成された回路図又は、パターンレイアウト図のいずれか指定された方の表示情報を生成して、該表示情報を表示要求と共に回路図表示制御部１６に出力する機能を有している。更に、接続関係情報生成部２０から入力された、マルチ素子回路に対する接続関係情報に基づき、回路記号から構成されたマルチ素子回路の回路図又は、マルチ素子回路のパターンレイアウト図のいずれか指定された方の表示情報を生成して、該表示情報を表示要求と共に回路図表示制御部１６に出力する機能を有している。

回路図情報記憶部２４は、記憶装置（後述）の所定の記憶領域に構成されており、回路パターンレイアウト部１４によってレイアウトされた回路の情報や、接続関係情報生成部２０で生成された接続関係情報などが記憶される。
ここで、回路図設計装置１００は、半導体集積回路に係る回路図の設計のための各種制御や前記回路記号選択部１２、回路パターンレイアウト部１４、回路図表示制御部１６、パラメータ設定部１８、接続関係情報生成部２０、回路表示情報生成部２２などの各機能をソフトウェア上で、すなわち専用のプログラムを実行することで実現するためのコンピュータシステムを備えており、そのハードウェア構成は、図４に示すように、各種制御や演算処理を担う中央演算処理装置であるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）６０と、主記憶装置（Ｍａｉｎ Ｓｔｏｒａｇｅ）を構成するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）６２と、読み出し専用の記憶装置であるＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）６４とを含み、これらの間をＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バス等からなる各種内外バス６８で接続すると共に、このバス６８に入出力インターフェース（Ｉ／Ｆ）６６を介して、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）などの記憶装置（Ｓｅｃｏｎｄａｒｙ Ｓｔｏｒａｇｅ）７０や、ＬＣＤモニター等の表示装置７２、マウス、キーボード、タブレットなどの入力装置７４などを接続した構成となっている。

そして、電源を投入すると、ＲＯＭ６４などに記憶されたＢＩＯＳなどのシステムプログラムが、ＲＯＭ６４に、予め記憶された各種専用のコンピュータプログラムを、あるいは、ＣＤ−ＲＯＭやＤＶＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）などの記録媒体を介して、またはインターネットなどの通信ネットワークＬを介して、記憶装置７０にインストールされた各種専用のコンピュータプログラムを、同じくＲＡＭ６２にロードし、そのＲＡＭ６２にロードされたプログラムに記述された命令に従ってＣＰＵ６０が各種リソースを駆使して回路図の設計を実際に行うための各種制御及び演算処理を行うことで前述したような各部の機能をソフトウェア上で実現できるようになっている。

次に、図５に基づき、回路図設計装置１００における回路記号のレイアウト処理及び接続関係情報の生成処理の流れを説明する。
ここで、図５は、回路記号のレイアウト処理及び接続関係情報の生成処理を示すフローチャートである。
ＣＰＵ６０によって、専用のコンピュータプログラムの実行が開始されると、図５に示すように、まず、ステップＳ１００に移行し、回路記号選択部１２において、入力装置７４を介した利用者からの操作入力に基づき、回路記号の選択画面又はレイアウト領域にレイアウト（表示）された回路図から、回路記号が選択されたか否かを判定し、選択されたと判定した場合(Yes)は、ステップＳ１０２に移行し、そうでない場合(No)は、選択されるまで判定処理を繰り返す。

ステップＳ１０２に移行した場合は、パラメータ設定部１８において、選択された回路記号がマルチ素子回路対応の回路記号か否かを判定し、対応の回路記号であったと判定した場合(Yes)は、ステップＳ１０４に移行し、そうでない場合(No)は、ステップＳ１００に移行する。
ステップＳ１０４に移行した場合は、パラメータ設定部１８において、入力装置７４を介した利用者からの操作入力に基づき、選択された回路記号に対してパラメータの入力指示があったか否かを判定し、入力指示があったと判定した場合(Yes)は、ステップＳ１０６に移行し、そうでない場合(No)は、ステップＳ１００に移行する。

ステップＳ１０６に移行した場合は、パラメータ設定部１８において、表示装置にパラメータの入力画面を表示させて、ステップＳ１０８に移行する。
このパラメータの入力画面は、例えば、選択された回路記号がＭＯＳトランジスタであれば、本体ＭＯＳのマルチ数（連続形成数）、ダミーＭＯＳのマルチ数（形成数）、各ＭＯＳのチャンネルサイズなどのパラメータ設定項目と、各項目に対する数値入力用のボックスとが表示された画面となる。

ステップＳ１０８では、接続関係情報生成部２０において、パラメータの入力が完了したか否かを判定し、完了したと判定した場合(Yes)は、ステップＳ１１０に移行し、そうでない場合(No)は、パラメータの入力が完了するまで判定処理を繰り返す。
ステップＳ１１０に移行した場合は、接続関係情報生成部２０において、入力値判定処理を実行して、ステップＳ１１２に移行する。

ステップＳ１１２では、接続関係情報生成部２０において、ステップＳ１１０の処理結果に基づき、パラメータ設定部１８において入力された各パラメータの値は妥当か否かを判定し、妥当であると判定した場合(Yes)は、ステップＳ１１４に移行し、そうでない場合(No)は、ステップＳ１２２に移行する。
ステップＳ１１４に移行した場合は、接続関係情報生成部２０において、選択された回路記号に対して設定されたパラメータに基づき、該回路記号の回路素子によって構成されるマルチ素子回路の接続関係情報を生成して、ステップＳ１１６に移行する。

ステップＳ１１６では、回路表示情報生成部２２において、マルチ素子回路の表示方法の決定処理を実行して、ステップＳ１１８に移行する。
ステップＳ１１８では、回路表示情報生成部２２において、ステップＳ１１４で生成された接続関係情報と、ステップＳ１１６で決定された表示方法とに基づき、マルチ素子回路を示す回路記号の表示情報を生成し、これを表示要求と共に回路図表示制御部１６に出力して、ステップＳ１２０に移行する。

ステップＳ１２０では、回路図表示制御部１６において、表示情報に基づき、表示装置に、選択した回路記号に対するマルチ素子回路を示す回路記号を表示させて、ステップＳ１００に移行する。
なお、本実施の形態においては、回路表示情報生成部２２に対して、選択した回路記号に対するマルチ素子回路を示すパターンレイアウト図の表示指示を行うことができる。この表示指示を行うことによって、回路表示情報生成部２２は、ステップＳ１１４で生成された接続関係情報と、ステップＳ１１６で決定された表示方法とに基づき、マルチ素子回路のパターンレイアウト図の表示情報を生成し、回路図表示制御部１６は、この表示情報に基づき、レイアウト領域内又は別ウィンドウにマルチ素子回路のパターンレイアウト図を表示する。

一方、ステップＳ１１２において、入力されたパラメータの値が妥当ではなく、ステップＳ１２２に移行した場合は、接続関係情報生成部２０において、表示装置に、妥当ではない旨のメッセージを表示させて、ステップＳ１０２に移行する。
次に、図６に基づき、回路図設計装置１００の接続関係情報生成部２０におけるステップＳ１１０の入力値判定処理の流れを説明する。

ここで、図６は、接続関係情報生成部２０におけるＭＯＳトランジスタに対する入力値判定処理を示すフローチャートである。なお、図６のフローチャートの処理は、パラメータ「SDM」の妥当性を判断する処理であり、パラメータ「DDM」についても同様の処理が行われる。
ステップＳ１１０に移行し、入力値判定処理が開始されると、図６に示すように、まず、ステップＳ２００に移行し、接続関係情報生成部２０において、パラメータ「SDM」の値は「０」か否かを判定し、「０」であると判定した場合(Yes)は、ステップＳ２０２に移行し、そうでない場合(No)は、ステップＳ２０４に移行する。

ステップＳ２０２に移行した場合は、接続関係情報生成部２０において、入力された値は妥当であると判定して、一連の処理を終了し元の処理に復帰する。
一方、ステップＳ２０４に移行した場合は、接続関係情報生成部２０において、パラメータ「SDM」の値は正の整数か否かを判定し、正の整数であると判定した場合(Yes)は、ステップＳ２０６に移行し、そうでない場合(No)は、ステップＳ２１４に移行する。

ステップＳ２０６に移行した場合は、接続関係情報生成部２０において、本体ＭＯＳ部の両端が両方ともソースとなっているか否かを判定し、両方ともソースになっていると判定した場合(Yes)は、ステップＳ２０８に移行し、そうでない場合(No)は、ステップＳ２１０に移行する。
ステップＳ２０８に移行した場合は、接続関係情報生成部２０において、パラメータ「SDM」の値は、「１」又は「２」か否かを判定し、「１」又は「２」であると判定した場合(Yes)は、ステップＳ２０２に移行し、そうでない場合(No)は、ステップＳ２１４に移行する。この場合は、本体ＭＯＳ部の両端がソースとなっているため、「SDM」の値が「１」であれば、両端のソースのいずれか一方にダミーＭＯＳが付加され、「２」であれば、両端のソースに１つずつダミーＭＯＳが付加されることになる。

また、ステップＳ２０６において、本体ＭＯＳ部の両端が両方ともソースとはなっておらず、ステップＳ２１０に移行した場合は、接続関係情報生成部２０において、本体ＭＯＳ部の両端が両方ともドレインとなっているか否かを判定し、両方ともドレインとなっていると判定した場合(Yes)は、ステップＳ２１４に移行し、そうでない場合(No)は、ステップＳ２１２に移行する。

ステップＳ２１２に移行した場合は、接続関係情報生成部２０において、パラメータ「SDM」は「１」か否かを判定し、「１」であると判定した場合(Yes)は、ステップＳ２０２に移行し、そうでない場合(No)は、ステップＳ２１４に移行する。
ここで「SDM」が「１」ではない場合は、「SDM」の値が「２」以上となっている。また、本体ＭＯＳ部の片側がソース、他方の側がドレインとなっており、本実施の形態においては、ダミーＭＯＳは、最大でも本体ＭＯＳ部の両端に１つずつというルールが予め定められているため、妥当な値では無いと判定する。なお、両端に１つとする構成に限定する必要は無い。
一方、ステップＳ２１４に移行した場合は、接続関係情報生成部２０において、入力された値は妥当ではないと判定して、一連の処理を終了し元の処理に復帰する。

次に、図７に基づき、回路図設計装置１００の接続関係情報生成部２０におけるステップＳ１１４の接続関係情報生成処理の流れを説明する。
ここで、図７は、接続関係情報生成部２０における、ＭＯＳトランジスタに対する接続関係情報生成処理を示すフローチャートである。

ステップＳ１１４に移行し、接続関係情報生成処理が開始されると、図７に示すように、まず、ステップＳ３００に移行し、接続関係情報生成部２０において、パラメータ「DDM」が「０」で且つパラメータ「SDM」が「０」であるか否かを判定し、双方が「０」であると判定した場合(Yes)は、ステップＳ３０２に移行し、そうでない場合(No)は、ステップＳ３０６に移行する。

ステップＳ３０２に移行した場合は、接続関係情報生成部２０において、パラメータ「Multi」の値に基づき、ダミーＭＯＳ無しの本体ＭＯＳ部のみのマルチ素子回路の接続関係情報を生成してＲＡＭ６２に記憶し、ステップＳ３０４に移行する。
ステップＳ３０４では、接続関係情報生成部２０において、生成した接続関係情報を、回路表示情報生成部２２に出力すると共に回路図情報記憶部２４に保存して、一連の処理を終了し元の処理に復帰する。

一方、ステップＳ３００において、「SDM」及び「DDM」の双方が「０」でなく、ステップＳ３０６に移行した場合は、接続関係情報生成部２０において、選択された回路記号が、ＰＭＯＳか否かを判定し、ＰＭＯＳであると判定した場合(Yes)は、ステップＳ３０８に移行し、そうでない場合(No)は、ステップＳ３２２に移行する。
ステップＳ３０８に移行した場合は、接続関係情報生成部２０において、パラメータ「Multi」の値「M」に基づき、ダミーＰＭＯＳを付加していない状態の、M個のＰＭＯＳが連続して接続された構成の本体ＰＭＯＳ部分だけのマルチ素子回路の接続関係情報を生成してＲＡＭ６２に記憶し、ステップＳ３１０に移行する。

ステップＳ３１０では、接続関係情報生成部２０において、パラメータ「DDM」は「１」以上か否かを判定し、「１」以上であると判定した場合(Yes)は、ステップＳ３１２に移行し、そうでない場合(No)は、ステップＳ３１４に移行する。
ステップＳ３１２に移行した場合は、接続関係情報生成部２０において、「DDM」の値に基づき、本体ＰＭＯＳ部分のドレイン端部にダミーＰＭＯＳを接続する情報を、ＲＡＭ６２に記憶された接続関係情報に追加して、ステップＳ３１４に移行する。

ステップＳ３１４では、接続関係情報生成部２０において、パラメータ「SDM」は「１」以上か否かを判定し、「１」以上であると判定した場合(Yes)は、ステップＳ３１６に移行し、そうでない場合(No)は、ステップＳ３１８に移行する。
ステップＳ３１６に移行した場合は、接続関係情報生成部２０において、本体ＰＭＯＳ部分のソース端部にダミーＰＭＯＳを接続する情報を、ＲＡＭ６２に記憶された接続関係情報に追加して、ステップＳ３１８に移行する。

ステップＳ３１８では、接続関係情報生成部２０において、ダミーＰＭＯＳのゲートを電源端子に接続する情報を、ＲＡＭ６２に記憶された接続関係情報に追加して、ステップＳ３２０に移行する。
ステップＳ３２０では、接続関係情報生成部２０において、ダミーＰＭＯＳ又はダミーＮＭＯＳの接続されていない端子をフローティングにする情報を、ＲＡＭ６２に記憶された接続関係情報に追加して、ステップＳ３０４に移行する。

一方、ステップＳ３０６において、選択された回路記号がＰＭＯＳではなくてＮＭＯＳであり、ステップＳ３２２に移行した場合は、接続関係情報生成部２０において、パラメータ「Multi」の値「M」に基づき、ダミーＮＭＯＳを付加していない状態の、M個のＮＭＯＳが連続して接続された構成の本体ＮＭＯＳ部分だけのマルチ素子回路の接続関係情報を生成してＲＡＭ６２に記憶し、ステップＳ３２４に移行する。

ステップＳ３２４では、接続関係情報生成部２０において、パラメータ「DDM」は「１」以上か否かを判定し、「１」以上であると判定した場合(Yes)は、ステップＳ３２６に移行し、そうでない場合(No)は、ステップＳ３２８に移行する。
ステップＳ３２６に移行した場合は、接続関係情報生成部２０において、「DDM」の値に基づき、本体ＮＭＯＳ部分のドレイン端部にダミーＮＭＯＳを接続する情報を、ＲＡＭ６２に記憶された接続関係情報に追加して、ステップＳ３２８に移行する。

ステップＳ３２８では、接続関係情報生成部２０において、パラメータ「SDM」は「１」以上か否かを判定し、「１」以上であると判定した場合(Yes)は、ステップＳ３３０に移行し、そうでない場合(No)は、ステップＳ３３２に移行する。
ステップＳ３３０に移行した場合は、接続関係情報生成部２０において、本体ＮＭＯＳ部分のソース端部にダミーＮＭＯＳを接続する情報を、ＲＡＭ６２に記憶された接続関係情報に追加して、ステップＳ３３２に移行する。

ステップＳ３３２では、接続関係情報生成部２０において、ダミーＮＭＯＳのゲートを接地端子に接続する情報を、ＲＡＭ６２に記憶された接続関係情報に追加して、ステップＳ３２０に移行する。
なお、上記生成されたマルチ素子回路の接続関係情報は、最終的に、レイアウト領域にレイアウトされた回路全体の接続関係情報における、対応する回路記号に対応付けられて回路図情報記憶部２４に保存されるか、回路全体の接続関係情報における、対応する回路記号の接続関係情報を置き換えて回路図情報記憶部２４に保存される。

次に、図８に基づき、回路図設計装置１００の回路表示情報生成部２２におけるステップ１１６の、回路記号の表示方法を決定する処理である表示方法決定処理の流れを説明する。
ここで、図８は、回路表示情報生成部２２における表示方法決定処理を示すフローチャートである。

ステップＳ１１６に移行し、表示方法決定処理が開始されると、図８に示すように、まず、ステップＳ４００に移行し、回路表示情報生成部２２において、表示形状に関するルールがあるか否かを判定し、表示形状に関するルールがあると判定した場合(Yes)は、ステップＳ４０２に移行し、そうでない場合(No)は、ステップＳ４０４に移行する。
ステップＳ４０２に移行した場合は、回路表示情報生成部２２において、表示形状に関するルールに基づきマルチ素子回路の回路記号の表示形状を決定して、ステップＳ４０４に移行する。

ステップＳ４０４では、回路表示情報生成部２２において、表示色に関するルールがあるか否かを判定し、表示色に関するルールがあると判定した場合(Yes)は、ステップＳ４０６に移行し、そうでない場合(No)は、一連の処理を終了し元の処理に復帰する。
ステップＳ４０６に移行した場合は、回路表示情報生成部２２において、表示色に関するルールに基づき、マルチ素子回路の回路記号の表示色を決定して、一連の処理を終了し元の処理に復帰する。

次に、図９〜図１１に基づき、本実施の形態の回路図設計装置１００のより具体的な動作を説明する。
ここで、図９（ａ）は、ＮＭＯＳの回路記号の一例を示す図であり、（ｂ）は、（ａ）の回路記号に対するパラメータ入力画面の一例を示す図であり、（ｃ）は、「ＲＯＷ」の値を「２」にしたときのマルチ素子回路のパターンレイアウト図の一例を示す図である。また、図１０（ａ）〜（ｄ）は、パラメータ設定が可能な回路記号の表示形状の例を示す図である。また、図１１（ａ）は、パラメータ設定が可能なＰＭＯＳの回路記号の一例を示す図であり、（ｂ）は、（ａ）の回路記号に対するマルチ素子回路の回路構成の一例を示す図である。

回路図設計装置１００に電源が投入され、専用のプログラムが実行されると半導体集積回路に係る回路図の設計処理が開始される。これにより、利用者は、入力装置７４を介して各種指示を与えることで、半導体集積回路に係る新規回路図の作成、既に作成した回路図の変更、修正などの処理を行うことができる。
いま、入力装置７４を介して利用者からの、既に作成された接続関係情報に対する回路図の表示指示があったとする。回路表示情報生成部２２は、表示指示（接続関係情報の指定及び表示形式の指定を含む）に応じて、回路図情報記憶部２４から、指定された接続関係情報を読み出し、指示に応じた表示形態の回路図（回路記号で表された回路図、又はレイアウトパターン図）の表示情報を生成する。

回路表示情報生成部２２は、生成した表示情報を表示要求と共に回路図表示制御部１６に出力する。これによって、表示装置７２の表示画面上に表示されたレイアウト領域に、指定された接続関係情報に対する指定された表示形態の回路図が表示される。
ここでは、ＭＯＳトランジスタの回路記号を含む複数種類の回路記号及び配線パターンによって表された回路図が表示されたとする。

そして、入力装置７４を介した操作入力に基づき、表示された回路図を構成する回路記号の中から、図９（ａ）に示す、ＮＭＯＳの回路記号が選択されると（ステップＳ１００の「Ｙｅｓ」の分岐）、パラメータ設定部１８において、該選択されたＮＭＯＳの回路記号がマルチ素子回路に対応しているか否かを判定する。
ここで、ＮＭＯＳの回路記号は、図９（ａ）に示すように、ＮＭＯＳ本体部０８００と、第１〜第４パラメータ表示領域０８０４〜０８０７とを含んで構成されている。

ＮＭＯＳ本体部０８００は、ゲート端子０８０１と、ドレイン端子０８０２と、ソース端子０８０３とを含んで構成されている。
第１のパラメータ表示領域０８０４は、ＮＭＯＳ本体部のドレインに付加するダミーＮＭＯＳの数を示すパラメータ情報「DDM=＜DDM＞」を表示する領域であり、第４パラメータ表示領域０８０７は、ＮＭＯＳ本体部のソースに付加するダミーＮＭＯＳの数を示すパラメータ情報「SDM=＜SDM＞」を表示する領域である。ここで、＜DDM＞、＜SDM＞には入力装置７４を介して入力された数値が入る。

第２のパラメータ表示領域０８０５は、ＮＭＯＳのチャンネルサイズ（チャンネル幅Ｗ／チャンネル長Ｌ）を示すパラメータ情報「W/L=＜W＞/＜L＞」を表示する領域であり、第３パラメータ表示領域０８０６は、ＮＭＯＳ本体部の連続形成数を示すパラメータ情報「Multi=＜Multi＞」を表示する領域である。ここで、＜W＞、＜L＞、＜Multi＞には入力装置７４を介して入力された数値が入る。

このようにＮＭＯＳの回路記号は、マルチ素子回路に対応しているので（ステップＳ１０２の「Ｙｅｓ」の分岐）、パラメータ設定部１８は、次に、入力装置７４を介した操作入力に基づき、このＮＭＯＳの回路記号に対してパラメータの入力指示があったか否かを判定する処理に移行する（ステップＳ１０４）。そして、選択されたＮＭＯＳの回路記号に対してパラメータの入力指示があった場合（ステップＳ１０４の「Ｙｅｓ」の分岐）に、パラメータ設定部１８は、表示装置７２の表示画面上に、図９（ｂ）に示すパラメータ入力画面を表示する（ステップＳ１０６）。

パラメータ入力画面は、図９（ｂ）に示すように、パラメータ項目０８２１〜０８２６と、パラメータ値入力ボックス０８３１〜０８３６を含んで構成されている。
ＮＭＯＳの回路記号の場合に、パラメータ項目０８２１は、チャンネル幅「Ｗ」、同０８２２はチャンネル長「Ｌ」、同０８２３は、ＮＭＯＳ本体部の連続形成数「Ｍｕｌｔｉ」、同０８２４は、ドレイン側のダミーＮＭＯＳの形成数「ＤＤＭ」、同０８２５は、ソース側のダミーＮＭＯＳの形成数「ＳＤＭ」、同０８２６は、ＮＭＯＳの段数「ＲＯＷ」となる。

ここで、段数「ＲＯＷ」とは、例えば、マルチ素子回路を構成する複数の回路素子の連続形成方向を行方向（Column）とした場合に、列方向（ROW）にマルチ素子回路を連続形成する数である。本実施の形態では、例えば、「ＤＤＭ」及び「ＳＤＭ」の値を共に「２」と設定し、「Ｍｕｌｔｉ」の値を「６」と設定したときは、図９（ｃ）のパターンレイアウト図に示すように、ＭＯＳ本体部の連続形成数が「３」で、ダミーＭＯＳがＭＯＳ本体部の両端に１つずつ形成された構成のマルチ素子回路が、列方向に連続して２つ形成された構成となる。

但し、段数「ＲＯＷ」の値を「２」以上としたときは、「ＤＤＭ」、「ＳＤＭ」及び「Ｍｕｌｔｉ」の値を必ず「ＲＯＷ」の値で割り切れる正の整数に設定する。
以下、説明の便宜上、「ＲＯＷ」の値を「１」に固定して説明を行う。
そして、パラメータ値入力ボックス０８３１は、チャンネル幅の入力ボックス、同０８３２は、チャンネル長の入力ボックス、同０８３３は、ＮＭＯＳ本体部の連続形成数の入力ボックス、同０８３４は、ドレイン側のダミーＮＭＯＳの形成数の入力ボックス、同０８３５は、ソース側のダミーＮＭＯＳの形成数の入力ボックス、同０８３６は、ＮＭＯＳの段数の入力ボックスとなる。

図９（ｂ）の例では、入力ボックス０８３１にチャンネル幅「１０μ」が、同０８３２にチャンネル長「１μ」が、同０８３３に連続形成数「６」が、同０８３４にドレイン側のダミーＮＭＯＳの形成数「３」が、同０８３５にソース側のダミーＮＭＯＳの形成数「３」が、同０８３６にＮＭＯＳの段数「１」がそれぞれ入力されている。
このようにして、パラメータ入力画面において、入力装置７４を介して、各パラメータを入力し、該入力処理が全て完了すると（ステップＳ１０８の「Ｙｅｓ」の分岐）、次に、接続関係情報生成部２０において、入力されたパラメータ値におけるダミーＮＭＯＳの入力値が妥当であるか否かを判定する入力値判定処理を実行する（ステップＳ１１０）。

入力値判定処理が開始されると、まず、「ＳＤＭ」の入力ボックス０８２５の入力値が「０」か否かを判定する（ステップＳ２００）、ここでは「３」となっているため（ステップＳ２００の「Ｎｏ」の判定）、次に、ＳＤＭの値は正の整数であるか否かを判定する（ステップＳ２０４）。「３」は正の整数であるため（ステップＳ２０４の「Ｙｅｓ」の分岐）、次に、本体ＮＭＯＳ部の両端が両方ともソースになっているか否かを判定する（ステップＳ２０６）。

本実施の形態では、本体ＮＭＯＳ部の連続形成数が「２の倍数」であり「ＳＤＭ」の入力値が１以上のときに、必ず両端が両方ともソースとなるようにＮＭＯＳを連続形成するようになっており、本体ＮＭＯＳ部の連続形成数が「奇数」のときに、必ず一端がドレインで他端ソースとなるようにＮＭＯＳを連続形成するようになっている。従って、「ＳＤＭ」の入力値が「１」以上であるため、まず、「Ｍｕｌｔｉ」の入力ボックス０８３３の入力値が「２の倍数」であるか否かを判定することで、両端がソースとなっているか否かを判定する。「６」は「２の倍数」であるため（ステップＳ２０６の「Ｙｅｓ」）、次に、「ＳＤＭ」の入力ボックス０８２５の入力値が「１」または「２」であるか否かを判定する（ステップＳ２０８）、ここでは「３」となっているため（ステップＳ２０８の「Ｎｏ」の分岐）、「ＳＤＭ」の入力値「３」は妥当な値では無いと判定される（ステップＳ２１４）。

同様の判定処理を「ＤＤＭ」の入力ボックス０８２４の入力値に対しても行う。
具体的に、「ＳＤＭ」の入力値が「０」のとき、「Ｍｕｌｔｉ」の入力ボックス０８３３の入力値が「２の倍数」であり「ＤＤＭ」の入力値が１以上であるときは、本体ＮＭＯＳ部の両端が両方ともドレインとなるので、このときは、ＤＤＭの入力値が「１」〜「２」であれば妥当な値であると判定され、「０」以下の値や「３」以上の値であるときは、妥当な値ではないと判定される。更に、入力値「Ｍｕｌｔｉ」の値が奇数のときは、必ず本体ＮＭＯＳ部の一端がソースに他端がドレインとなるので、このときは、ＤＤＭの入力値が「１」のときは妥当な値であると判定され、それ以外の数値であるときは妥当な値ではないと判定される。ここでは、「Ｍｕｌｔｉ」の入力値が「６」で、「ＤＤＭ」の入力値が「３」となっているので、妥当な値ではないと判定される。

従って、入力値判定処理によって、「ＤＤＭ」及び「ＳＤＭ」の入力値は、妥当ではないと判定され（ステップＳ１１２の「Ｎｏ」の分岐）、妥当ではないことを示すメッセージが表示装置の画面上に表示される（ステップＳ１２２）。
従って、パラメータの入力値が妥当ではないため、マルチ素子回路を形成するためには入力値を修正する必要がある。

ここでは、「Ｍｕｌｔｉ」の入力ボックス０８３３の入力値を「５」に、「ＤＤＭ」の入力ボックス０８３４の入力値を「１」に、「ＳＤＭ」の入力ボックス「０８３５」の入力値を「１」にそれぞれ変更する。
本体ＮＭＯＳ部の連続形成数が「５」の場合は奇数となるので、本体ＮＭＯＳ部の一端がドレインに他端がソースとなる（ステップＳ２１０の「Ｎｏ」の分岐）。更に、「ＳＤＭ」の入力値が「１」（ステップＳ２１２の「Ｙｅｓ」の分岐）で、且つ「ＤＤＭ」の入力値が「１」となるので、これら入力値は両方とも妥当な値であると判定される（ステップＳ１１２の「Ｙｅｓ」の分岐）。

パラメータの入力値が妥当であると判定されると、次に、接続関係情報生成部２０において、設定されたパラメータに基づき、選択されたＮＭＯＳの回路記号に対するマルチ素子回路の接続関係情報の生成処理が実行される（ステップＳ１１４）。
接続関係情報生成処理が実行されると、まず、「ＤＤＭ」の入力ボックス０８３４の入力値が「０」で、且つ「ＳＤＭ」の入力ボックス０８３５の入力値が「０」か否かを判定する。先ほどの修正によって、「ＤＤＭ」及び「ＳＤＭ」の値は共に「１」となっているので（ステップＳ３００の「Ｎｏ」の分岐）、次に、選択したＭＯＳトランジスタがＰＭＯＳか否かを判定する（ステップＳ３０６）。ここでは、選択した回路記号はＮＭＯＳの回路記号であるので（ステップＳ３０６の「Ｎｏ」の分岐）、接続関係情報生成部２０は、まず、ダミーＮＭＯＳ無しのマルチ素子回路の接続関係情報を生成し、該生成した接続関係情報をＲＡＭ６２に記憶する（ステップＳ３２２）。更に、「ＤＤＭ」の値が「１」であるので（ステップＳ３２４の「Ｙｅｓ」の分岐）、ＲＡＭ６２に記憶された接続関係情報に、本体ＮＭＯＳ部の端部ドレイン側（以下、ドレイン端部と称す）にダミーＮＭＯＳを１つ接続する情報を追加する（ステップＳ３２６）。次に、「ＳＤＭ」の値は「１」であるので（ステップＳ３２８の「Ｙｅｓ」の分岐）、ＲＡＭ６２に記憶された接続関係情報に、本体ＮＭＯＳ部の端部ソース側（以下、ソース端部と称す）にダミーＮＭＯＳを１つ接続する情報を追加する（ステップＳ３３０）。更に、ＲＡＭ６２に記憶された接続関係情報に、本体ＮＭＯＳ部のドレイン端部及びソース端部に接続したダミーＮＭＯＳのゲート端子を接地端子（ＶＳＳ）に接続する情報を追加する（ステップＳ３３２）。更にまた、ＲＡＭ６２に記憶された接続関係情報に、ダミーＮＭＯＳにおけるドレイン端部又はソース端部に接続されていない側のソース端子又はドレイン端子をフローティングにする情報を追加し（ステップＳ３２０）、追加後の接続関係情報を、回路表示情報生成部２２に出力すると共に、回路図情報記憶部２４に、元の接続関係情報に追加する形で保存する（ステップＳ３０４）。

ＮＭＯＳの回路記号に対するマルチ素子回路の接続関係情報が入力されると、回路表示情報生成部２２は、まず、予め設定された表示方法のルールと、パラメータの設定内容とに基づき、マルチ素子回路の回路記号の表示方法を決定する表示方法決定処理を実行する（ステップＳ１１６）。
表示方法決定処理が開始されると、まず、回路表示情報生成部２２において、表示形状に関するルールがあるか否かを判定する（ステップＳ４００）。ここでは、表示形状に関するルールがあることとし（ステップＳ４００の「Ｙｅｓ」の分岐）、この表示形状のルールとパラメータの設定内容とに基づき、パラメータの設定されたＮＭＯＳの回路記号の表示形状を決定する（ステップＳ４０２）。

表示形状のルールとしては、「ＳＤＭ」及び「ＤＤＭ」の入力値が共に「０」である場合は、マルチ素子回路の生成されたＮＭＯＳの回路記号の表示形状は、図１０（ａ）に示すように、JISに準拠したＮＭＯＳの回路記号に、チャンネルサイズ「Ｗ／Ｌ＝１０μ／１μ」、本体ＮＭＯＳ部の連続形成数「Ｍｕｌｔｉ＝６」といったパラメータ名及びその数値が付加された表示形状とする表示形状ルール１がある。

更に、「ＳＤＭ」の入力値が「０」で、「ＤＤＭ」の入力値が「１」の場合は、マルチ素子回路の生成されたＮＭＯＳの回路記号の形状は、図１０（ｂ）に示すように、JISに準拠したＮＭＯＳの回路記号に、チャンネルサイズ「Ｗ／Ｌ＝１０μ／１μ」、本体ＮＭＯＳ部の連続形成数「Ｍｕｌｔｉ＝６」、及びドレイン端部のダミーＮＭＯＳの形成数「ＤＤＭ＝１」といったパラメータ名及びその数値が付加されると共に、ＮＭＯＳの回路記号のドレイン端子の左横に■が付加された表示形状とする表示形状ルール２がある。

更に、「ＳＤＭ」の入力値が「１」で、「ＤＤＭ」の入力値が「０」の場合は、マルチ素子回路の生成されたＮＭＯＳの回路記号の形状は、図１０（ｃ）に示すように、JISに準拠したＮＭＯＳの回路記号に、チャンネルサイズ「Ｗ／Ｌ＝１０μ／１μ」、本体ＮＭＯＳ部の連続形成数「Ｍｕｌｔｉ＝６」、及びソース端部のダミーＮＭＯＳの形成数「ＳＤＭ＝１」といったパラメータ名及びその数値が付加されると共に、ＮＭＯＳの回路記号のソース端子の左横に■が付加された表示形状とする表示形状ルール３がある。

更に、「ＳＤＭ」及び「ＤＤＭ」の入力値が共に「１」の場合は、マルチ素子回路の生成されたＮＭＯＳの回路記号の形状は、図１０（ｄ）に示すように、JISに準拠したＮＭＯＳの回路記号に、チャンネルサイズ「Ｗ／Ｌ＝１０μ／１μ」、本体ＮＭＯＳ部の連続形成数「Ｍｕｌｔｉ＝６」、ドレイン端部のダミーＮＭＯＳの形成数「ＤＤＭ＝１」、及びソース端部のダミーＮＭＯＳの形成数「ＳＤＭ＝１」といったパラメータ名及びその数値が付加されると共に、ＮＭＯＳの回路記号のドレイン端子及びソース端子の左横にそれぞれ■が付加された表示形状とする表示形状ルール４がある。

これらの表示形状ルール１〜４はＰＭＯＳについても同様に適用される。但し、上記のJISに準拠したＮＭＯＳの回路記号がＰＭＯＳの回路記号となる。
ここでは、「ＳＤＭ」及び「ＤＤＭ」の入力値が共に「１」となっているので、表示形状ルール４に従って、図１０（ｄ）に示す表示形状に決定される。
なお、本実施の形態においては、マルチ素子回路のパターンレイアウト図についても表示形状に関する表示形状ルールがあり、図３に示すように、ダミーＮＭＯＳのゲートの形状を本体ＮＭＯＳ部のゲートの形状と異なる形状にするルールがある。図３の例は、表示形状ルール４に対応した形状となる。このことは、ＰＭＯＳについても同様である。

また、図１０（ａ）〜（ｄ）の表示形状の例においては、パラメータ名及びその数値を表示する例を示したが、上記表示形状ルール１〜４に基づき、パラメータ名及びその数値の表示／非表示を切り替えられるようにしてもよい。
回路表示情報生成部２２は、表示形状が決定すると、次に、ＮＭＯＳの回路記号に対する表示色に関するルール、又はマルチ素子回路のレイアウトパターン図の表示色に関するルールがあるか否かを判定する（ステップＳ４０４）。

ここでは、回路記号及びレイアウトパターン図の双方に表示色に関するルールがあることとし（ステップＳ４０４の「Ｙｅｓ」の分岐）、この表示色のルールとパラメータの設定内容とに基づき、パラメータの設定されたＮＭＯＳの回路記号及びレイアウトパターン図の表示色を決定する（ステップＳ４０６）。
具体的に、表示色に関するルールとして、パラメータの設定されたＮＭＯＳの回路記号を黄色表示し、パラメータの設定されていない回路記号を緑色表示する表示色ルール１と、マルチ素子回路のレイアウトパターン図における、本体ＮＭＯＳ部のゲートを黄色表示し、ダミーＮＭＯＳ部のゲートを紫色表示する表示色ルール２とが設定されているとする。

ここでは、パラメータが設定されマルチ素子回路が生成されているので、表示色ルール１に従って回路記号を黄色表示し、表示色ルール２に従ってマルチ素子回路のレイアウトパターン図における、本体ＮＭＯＳ部のゲートを黄色表示し、ダミーＮＭＯＳ部のゲートを紫色表示することが決定される。
このようにして、表示方法が決定されると、次に、選択した回路記号に対するマルチ素子回路の回路記号を、決定された表示方法で表示する表示情報を生成し、この表示情報を表示要求と共に回路図表示制御部１６に出力する（ステップＳ１１８）。

回路図表示制御部１６は、回路表示情報生成部２２から入力された表示情報に基づき、選択された回路記号に対するマルチ素子回路を示す回路記号を、図１０（ｄ）に示す形状で且つ黄色で表示する。
更に、この黄色表示された回路記号に対するマルチ素子回路のレイアウトパターン図の表示指示があった場合は、回路表示情報生成部２２は、該回路記号に設定されたパラメータと上記表示形状ルール及び表示色ルール２とに基づき、レイアウトパターン図の表示方法を決定すると共に、該決定された表示方法と接続関係情報とに基づきレイアウトパターン図の表示情報を生成する。そして、該表示情報を表示要求と共に回路図表示制御部１６に出力する。
これにより、ＮＭＯＳのマルチ素子回路のレイアウトパターン図が表示装置の表示画面に表示される。

次に、入力装置７４を介した操作入力に基づき、表示された回路図を構成する回路記号の中から、ＰＭＯＳの回路記号が選択された場合について動作を説明する。
ここで、ＰＭＯＳの回路記号は、図１１（ａ）に示すように、ＰＭＯＳ本体部１０００と、第１〜第４パラメータ表示領域１００４〜１００７とを含んで構成されている。

ＮＭＯＳ本体部１０００は、ゲート端子１００１と、ドレイン端子１００２と、ソース端子１００３とを含んで構成されている。
第１のパラメータ表示領域１００４は、ＰＭＯＳ本体部のソースに付加するダミーＰＭＯＳの数を示すパラメータ情報「SDM=＜SDM＞」を表示する領域であり、第４パラメータ表示領域１００７は、ＰＭＯＳ本体部のドレインに付加するダミーＰＭＯＳの数を示すパラメータ情報「DDM=＜DDM＞」を表示する領域である。ここで、＜SDM＞、＜DDM＞には入力装置７４を介して入力された数値が入る。

第２のパラメータ表示領域１００５は、ＰＭＯＳのチャンネルサイズ（チャンネル幅Ｗ／チャンネル長Ｌ）を示すパラメータ情報「W/L=＜W＞/＜L＞」を表示する領域であり、第３パラメータ表示領域１００６は、ＰＭＯＳ本体部の連続形成数を示すパラメータ「Multi=＜Multi＞」情報を表示する領域である。ここで、＜W＞、＜L＞、＜Multi＞には入力装置７４を介して入力された数値が入る。

ＰＭＯＳの回路記号に対するパラメータの設定方法、入力値判定処理については、上記ＮＭＯＳの回路記号の処理と同様となるので、以下、接続関係情報生成処理の動作から説明する。
ここでは、ＮＭＯＳと同様に、ＰＭＯＳのパラメータ入力画面における「Ｍｕｌｔｉ」の入力ボックスの入力値を「５」に、「ＤＤＭ」の入力ボックスの入力値を「１」に、「ＳＤＭ」の入力ボックスの入力値を「１」に設定した場合の動作を説明する。

接続関係情報生成処理が実行されると、まず、「ＤＤＭ」の値が「０」で、且つ「ＳＤＭ」の値が「０」か否かを判定する。「ＤＤＭ」及び「ＳＤＭ」の値は共に「１」となっているので（ステップＳ３００の「Ｎｏ」の分岐）、次に、選択したＭＯＳトランジスタがＰＭＯＳか否かを判定する（ステップＳ３０６）。ここでは、選択した回路記号はＰＭＯＳの回路記号であるので（ステップＳ３０６の「Ｙｅｓ」の分岐）、接続関係情報生成部２０は、まず、「Ｍｕｌｔｉ」の値「５」に基づき、ダミーＰＭＯＳ無しのマルチ素子回路の接続関係情報を生成し、該生成した接続関係情報をＲＡＭ６２に記憶する（ステップＳ３０８）。更に、「ＤＤＭ」の値が「１」であるので（ステップＳ３１０の「Ｙｅｓ」の分岐）、ＲＡＭ６２に記憶された接続関係情報に、本体ＰＭＯＳ部のドレイン端部にダミーＰＭＯＳを１つ接続する情報を追加する（ステップＳ３１２）。次に、「ＳＤＭ」の値は「１」であるので（ステップＳ３１４の「Ｙｅｓ」の分岐）、ＲＡＭ６２に記憶された接続関係情報に、本体ＰＭＯＳ部のソース端部にダミーＰＭＯＳを１つ接続する情報を追加する（ステップＳ３１６）。更に、ＲＡＭ６２に記憶された接続関係情報に、本体ＰＭＯＳ部のドレイン端部及びソース端部に接続したダミーＰＭＯＳのゲート端子を電源端子（ＶＤＤ）に接続する情報を追加する（ステップＳ３１８）。更にまた、ＲＡＭ６２に記憶された接続関係情報に、ダミーＰＭＯＳにおけるドレイン端部又はソース端部に接続されていない側のソース端子又はドレイン端子をフローティングにする情報を追加し（ステップＳ３２０）、追加後の接続関係情報を、回路図情報記憶部２４に、元の接続関係情報に追加する形で保存する（ステップＳ３０４）。

このようにして生成された接続関係情報を、JISに準拠した回路記号によってイメージ化すると、図１１（ｂ）に示すような回路図が構成される。図１１（ｂ）に示すように、ＰＭＯＳのマルチ素子回路は、本体ＰＭＯＳの回路記号１０３０と、そのドレイン端子１０３３に接続されたダミーＰＭＯＳの回路記号１０２１と、そのソース端子１０３２に接続されたダミーＰＭＯＳの回路記号１０１１と、電源端子（ＶＤＤ）の回路記号１０４０とを含んで構成される回路図となる。より具体的に、本体ＰＭＯＳのドレイン端子１０３３にダミーＰＭＯＳ１０２１のソース端子１０２２が接続され、本体ＰＭＯＳのソース端子１０３２にダミーＰＭＯＳ１０１１のドレイン端子１０１３が接続され、ダミーＰＭＯＳの回路記号１０１１の本体ＰＭＯＳに接続されていない側のソース端子１０１２と、ダミーＰＭＯＳの回路記号１０２１の本体ＰＭＯＳに接続されていない側のドレイン端子１０２３とはフローティング状態となり、ダミーＰＭＯＳの回路記号１０１１及び１０２１のゲート端子は電源端子１０４０にそれぞれ接続されている。

また、本体ＰＭＯＳの回路記号１０３２の回路部分の右横の１０３５は、チャンネルサイズ（Ｗ／Ｌ）の情報であり、１０３６は、連続形成数（Ｍｕｌｔｉ）の情報である。
同様に、ダミーＰＭＯＳの回路記号１０１１、１０２１の回路部分の右横の１０１５、１０２５は、チャンネルサイズ（Ｗ／Ｌ）の情報であり、１０１４、１０２７は、連続形成数（Ｍｕｌｔｉ）の情報である。

以降の、表示方法の決定処理、及び決定された表示方法に基づく表示処理は、上記ＮＭＯＳの回路記号の処理と同様となるので、説明を省略する。
以上、本実施の形態の回路図設計装置１００は、マルチ素子回路を構成可能な回路素子に対して、回路素子の連続形成数やダミー素子の形成数などを含むパラメータを設定することで、その設定されたパラメータ値とそれに対応付けて予め設定されたルールとに基づき、付加的な回路素子（ダミー素子、電源端子、接地端子など）および配線パターンを含むマルチ素子回路の接続関係情報（ネットリスト）を生成することができる。

つまり、回路素子の回路記号に対してパラメータを設定することによって、該回路素子によって構成されるマルチ素子回路の回路構成を変更することができる。このため、例えば寄生素子の付加を考慮する場合や、あるいは応力による電気特性劣化対策のためのダミー素子の付加を考慮する場合に、付加する回路素子の回路記号を１つ１つ選択してレイアウトするといった労力を低減することができる。

更に、１つの回路記号に対してパラメータを設定することで複数の回路構成の接続関係情報を生成できるため、回路記号のライブラリ（回路記号情報記憶部１０）に登録するシンボルの種類を削減することができる。これにより、ライブラリに必要な記憶容量を低減できると共に、ライブラリから所望の回路記号を選択する労力を低減できる。
更に、表示方法のルールに従って、パラメータの設定された回路記号の表示形状及び表示色を、パラメータの設定されていない回路記号の表示形状及び表示色と異なる表示形状及び表示色で表示することができる。

これにより、似たような構成のマルチ素子回路を１種類の回路記号で表すことができるため、レイアウトした回路記号を探す手間を軽減できる。
更に、回路記号のパラメータの変更に伴い回路図上で表示される回路記号の形状および色が変わるため、その回路記号の表す回路構成を視覚的に確認でき、回路設計におけるミスを低減することができる。

更に、パラメータの設定内容次第で、回路素子に他の素子および配線を付加しないシンプルな接続関係情報を生成することもできるため、必要な場合にのみ、かつ、必要な回路素子にのみ、付加的な回路素子および配線を接続することができる。
上記実施の形態において、回路記号選択部１２は、発明１、３、４、７及び８のいずれか１に記載の回路記号選択手段に対応し、パラメータ設定部１８は、発明１、７及び８のいずれか１に記載のパラメータ設定手段に対応し、接続関係情報生成部２０は、発明１、５、６、７及び８のいずれか１に記載の接続関係情報生成手段に対応し、回路図表示制御部１６及び回路表示情報生成部２２は、発明１、２、３、４、７及び８に記載の回路図表示手段に対応する。

なお、上記実施の形態においては、パラメータの設定可能な回路素子とし、ＭＯＳトランジスタを例に挙げて説明したが、これに限らず、本発明は、他の種類のトランジスタ（ＣＭＯＳトランジスタなど）や、抵抗、コンデンサなどの他のマルチ素子回路を構成可能な回路素子にも適用することができる。
また、上記実施の形態においては、パラメータの設定された（マルチ素子回路の生成された）回路記号を、表示形状及び表示色に関するルールに従って、パラメータの設定されていない回路記号とは異なる表示形状及び表示色で表示する構成としたが、これに限らず、表示形状及び表示色のいずれか一方のみをパラメータの設定されていない回路記号とは異なる表示形状及び表示色で表示する構成としてもよい。

また、上記実施の形態では、説明の便宜上、マルチ素子回路の本体部の両端部に付加するダミー素子の数を片端毎に１つずつと限定する構成としたが、これに限らず、ダミー素子についても本体部と同様に複数を連続形成したものを付加する構成としてもよい。
また、上記実施の形態においては、マルチ素子回路に対応する回路記号の表示形状を、図１０（ａ）〜（ｄ）に示す形状とし、マルチ素子回路のパターンレイアウト図におけるダミーＭＯＳのゲートの表示形状を、図３に示す形状としたが、これらに限らず、他の形状で表現するようにしてもよい。

また、上記実施の形態においては、マルチ素子回路の回路記号の表示色を黄色とし、マルチ素子回路のパターンレイアウト図の表示色を紫色としたが、これに限らず、通常の表示色と異なる色であれば、他の色で表示するようにしてもよい。

本発明に係る回路図設計装置１００の機能構成を示すブロック図である。 パラメータ設定可能なＮＭＯＳの回路記号の一例と、パラメータ設定後の回路図の一例とを示す図である。 ＮＭＯＳで構成されたマルチ素子回路のレイアウトパターン図の一例を示す図である。 回路図設計装置１００のコンピュータシステムのハードウェア構成を示すブロック図である。 回路記号のレイアウト処理及び接続関係情報の生成処理を示すフローチャートである。 接続関係情報生成部２０におけるＭＯＳトランジスタに対する入力値判定処理を示すフローチャートである。 接続関係情報生成部２０における、ＭＯＳトランジスタに対する接続関係情報生成処理を示すフローチャートである。 回路表示情報生成部２２における表示方法決定処理を示すフローチャートである。 （ａ）は、ＮＭＯＳの回路記号の一例を示す図であり、（ｂ）は、（ａ）の回路記号に対するパラメータ入力画面の一例を示す図であり、（ｃ）は、「ＲＯＷ」の値を「２」にしたときのマルチ素子回路のパターンレイアウト図の一例を示す図である。 （ａ）〜（ｄ）は、パラメータ設定が可能な回路記号の表示形状の例を示す図である。 （ａ）は、パラメータ設定が可能なＰＭＯＳの回路記号の一例を示す図であり、（ｂ）は、（ａ）の回路記号に対するマルチ素子回路の回路構成の一例を示す図である。 マルチＭＯＳ回路のゲートの形状が異なる例と、マルチＭＯＳ回路にダミーＭＯＳを付加した例とを示す図である。

符号の説明

１００ 回路図設計装置
１０ 回路記号情報記憶部
１２ 回路記号選択部
１４ 回路パターンレイアウト部
１６ 回路図表示制御部
１８ パラメータ設定部
２０ 接続関係情報生成部
２２ 回路表示情報生成部
６０ ＣＰＵ
６２ ＲＡＭ
６４ ＲＯＭ
６６ Ｉ／Ｆ
６８ バス
７０ 記憶装置
７２ 表示装置
７４ 入力装置

Claims (8)

1. 表示装置の画面上に表示されるレイアウト領域に、半導体集積回路を構成する各種回路素子に対応する回路記号と配線パターンとをレイアウトすることで、前記半導体集積回路に係る回路図を設計することが可能な回路図設計装置であって、
   前記回路図の設計に係る所定の前記回路記号を選択する回路記号選択手段と、
   前記回路記号選択手段で選択された前記所定の回路記号に対して、該回路記号の示す回路素子の連続形成数と、該連続形成数の回路素子を連続して一繋がりに形成することによって生じる回路素子特性のバラツキを低減するためのダミー素子の形成数とを含むパラメータを設定するパラメータ設定手段と、
   前記レイアウト領域にレイアウトされた回路記号及び配線パターンの情報に基づき、前記レイアウトされた各回路記号の示す回路素子の接続関係を示す接続関係情報を生成する接続関係情報生成手段と、
   前記接続関係情報に基づき、前記回路記号及び前記配線パターンを含んで構成される回路図を表示する回路図表示手段と、を備え、
   前記接続関係情報生成手段は、前記回路記号選択手段で選択された前記所定の回路記号に対して前記パラメータが設定されたときに、該設定されたパラメータに基づき、前記一繋がりに形成される本体部分と、該本体部分に接続される前記形成数分のダミー素子とを含んで構成されるマルチ素子回路の各回路素子の接続関係を示す接続関係情報を生成することを特徴とする回路図設計装置。
2. 前記回路図表示手段は、前記接続関係情報に基づき、前記半導体集積回路のマスクパターンのレイアウトを示すパターンレイアウト図を表示することを特徴とする請求項１に記載の回路図設計装置。
3. 前記回路図表示手段は、前記回路記号選択手段で選択された回路記号に対して前記パラメータが設定されたときに、該パラメータの設定された回路記号を、前記パラメータの設定されていない回路記号とは異なる色で表示するようになっていることを特徴とする請求項１又は請求項２に記載の回路図設計装置。
4. 前記回路図表示手段は、前記回路記号選択手段で選択された回路記号に対して前記パラメータが設定されたときに、該パラメータの設定された回路記号を、前記パラメータの設定されていない回路記号とは異なる形状の回路記号で表示するようになっていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の回路図設計装置。
5. 前記接続関係情報生成手段は、前記パラメータの設定された回路素子がＭＯＳトランジスタであるときに、前記ダミー素子となるＭＯＳトランジスタにおける、前記本体部分を構成するＭＯＳトランジスタのソース又はドレインに接続されない方の端子をフローティングにする構成の接続関係情報を生成することを特徴とする請求項１乃至請求項４のいずれか１項に記載の回路図設計装置。
6. 前記接続関係情報生成手段は、前記パラメータの設定された回路素子がＰチャンネル型のＭＯＳトランジスタであるときに、前記ダミー素子となるＰチャンネル型のＭＯＳトランジスタにおけるゲート端子を電源端子に接続する構成の接続関係情報を生成し、前記パラメータの設定された回路素子がＮチャンネル型のＭＯＳトランジスタであるときに、前記ダミー素子となるＮチャンネル型のＭＯＳトランジスタにおけるゲート端子を接地端子に接続する構成の接続関係情報を生成することを特徴とする請求項１乃至請求項５のいずれか１項に記載の回路図設計装置。
7. 表示装置の画面上に表示されるレイアウト領域に、半導体集積回路を構成する各種回路素子に対応する回路記号と配線パターンとをレイアウトして、前記半導体集積回路に係る回路図を設計するために、コンピュータを、
   前記回路図の設計に係る所定の前記回路記号を選択する回路記号選択手段、
   前記回路記号選択手段で選択された前記所定の回路記号に対して、該回路記号の示す回路素子の連続形成数と、該連続形成数の回路素子を連続して一繋がりに形成することによって生じる回路素子特性のバラツキを低減するためのダミー素子の形成数とを含むパラメータを設定するパラメータ設定手段、
   前記レイアウト領域にレイアウトされた回路記号及び配線パターンの情報に基づき、前記レイアウトされた各回路記号の示す回路素子の接続関係を示す接続関係情報を生成する接続関係情報生成手段、及び
   前記接続関係情報に基づき、前記回路記号及び前記配線パターンを含んで構成される回路図を表示する回路図表示手段として機能させるためのプログラムを含み、
   前記接続関係情報生成手段は、前記回路記号選択手段で選択された前記所定の回路記号に対して前記パラメータが設定されたときに、該設定されたパラメータに基づき、前記一繋がりに形成される本体部分と、該本体部分に接続される前記形成数分のダミー素子とを含んで構成されるマルチ素子回路の各回路素子の接続関係を示す接続関係情報を生成することを特徴とする回路図設計プログラム。
8. 回路記号選択手段、パラメータ設定手段、接続関係情報生成手段及び回路図表示手段を備えた回路図設計装置を利用して、表示装置の画面上に表示されるレイアウト領域に、半導体集積回路を構成する各種回路素子に対応する回路記号と配線パターンとをレイアウトして、前記半導体集積回路に係る回路図を設計する回路図設計方法であって、
   前記回路記号選択手段に、前記回路図の設計に係る所定の前記回路記号を選択させる回路記号選択ステップと、
   前記パラメータ設定手段に、前記回路記号選択ステップで選択された前記所定の回路記号に対して、該回路記号の示す回路素子の連続形成数と、該連続形成数の回路素子を連続して一繋がりに形成することによって生じる回路素子特性のバラツキを低減するためのダミー素子の形成数とを含むパラメータを設定させるパラメータ設定ステップと、
   前記接続関係情報生成手段に、前記レイアウト領域にレイアウトされた回路記号及び配線パターンの情報に基づき、前記レイアウトされた各回路記号の示す回路素子の接続関係を示す接続関係情報を生成させる接続関係情報生成ステップと、
   前記回路図表示手段に、前記接続関係情報に基づき、前記回路記号及び前記配線パターンを含んで構成される回路図を表示させる回路図表示ステップとを含み、
   前記接続関係情報生成ステップにおいて、前記回路記号選択ステップで選択された前記所定の回路記号に対して前記パラメータが設定されたときに、該設定されたパラメータに基づき、前記一繋がりに形成される本体部分と、該本体部分に接続される前記形成数分のダミー素子とを含んで構成されるマルチ素子回路の各回路素子の接続関係を示す接続関係情報を生成することを特徴とする回路図設計方法。

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