しかし、負荷を流れる電流が小さい場合、スイッチング電源の消費電力の低減は不十分である。
そこで本発明は、上記課題に鑑みなされたものであり、スイッチング電源の消費電力を低減することを目的とする。
本発明は、直流電源の一端と負荷の一端との間に設けられた第1スイッチと、前記第1スイッチの前記負荷側のノードと前記直流電源の他端との間に設けられた第2スイッチと、前記第2スイッチと前記直流電源の前記他端との間に設けられたキャパシタと、前記第1スイッチの前記直流電源側のノードと、前記第2スイッチと前記キャパシタとの間のノードと、の間に設けられた第3スイッチと、前記第3スイッチと、前記第2スイッチと前記キャパシタとの間のノードと、の間に設けられ、前記キャパシタを充電させるための電流を遅延させる遅延回路と、
前記負荷を流れる平均化した電流である負荷電流が基準電流より小さい場合に、前記第1スイッチをオフさせる制御回路と、を具備し、前記第1スイッチのオン抵抗は、前記第2スイッチおよび前記第3スイッチのオン抵抗より小さいことを特徴とするスイッチング電源である。
本発明によれば、第1スイッチをオフして、第2スイッチおよび第3スイッチを用いることにより、消費電力を低減することができる。したがって、スイッチング電源の消費電力を低減することができる。
上記構成において、前記第1スイッチの前記負荷側のノードと前記直流電源の前記他端との間に設けられ、オン抵抗が前記第2スイッチおよび前記第3スイッチのオン抵抗より小さい第4スイッチを具備し、前記制御回路は、前記負荷電流が前記基準電流より小さい場合に、前記第1スイッチおよび前記第4スイッチをオフさせる構成とすることができる。これにより、第1スイッチおよび第4スイッチをオフして、第2スイッチおよび第3スイッチを用いることにより、消費電力を低減することができる。したがって、スイッチング電源の消費電力を低減することができる。
上記構成において、前記制御回路は、前記負荷電流が前記基準電流より小さい場合に、前記第2スイッチをオンして、第3スイッチをオンオフさせる構成とすることができる。これにより、第2スイッチおよび第3スイッチを用いて、消費電力を低減して、負荷を流れる電流をオンオフすることができる。
上記構成において、前記制御回路は、前記負荷電流が前記基準電流よりも大きい場合に、前記第1スイッチがオンしている期間に、前記第2スイッチをオンさせ、前記第2スイッチがオフしている期間に、前記第3スイッチをオンオフさせる構成とすることができる。これにより、第1スイッチをオフさせた際に、キャパシタを放電することができる。また、第2スイッチをオフしている間にキャパシタを充電することができる。
上記構成において、前記基準電流であるIは、前記第1スイッチのオン抵抗をR1、ゲート容量をCiss1、ゲート駆動電圧をVgs1、および、スイッチング周波数をf1とし、前記第2スイッチおよび前記第3スイッチのいずれかのオン抵抗をR2、ゲート容量をCiss2、ゲート駆動電圧をVgs2、および、スイッチング周波数をf2とすると、
I×R1+(0.5×Ciss1×Vgs12×f1)=I×R2+(0.5×Ciss2×Vgs22×f2)
を満たす構成とすることができる。
上記構成において、前記制御回路は、前記第1スイッチをオフさせる時間を時定数だけ遅らせる構成とすることができる。これにより、電源に負荷を接続して電流が急激に変動する場合に、第1スイッチがオフしないようになる。よって、急激な電流の変動に対応することができる。
上記構成において、前記時定数を外部信号により設定できる構成とすることができる。これにより、制御回路の時定数の調節が容易となるため、利便性の向上に効果がある。
本発明は、直流電源の一端と負荷の一端との間に設けられた第1スイッチと、前記第1スイッチの前記負荷側のノードと前記直流電源の他端との間に設けられた第2スイッチと、前記第2スイッチと前記直流電源の前記他端との間に設けられたキャパシタと、前記第1スイッチの前記直流電源側のノードと、前記第2スイッチと前記キャパシタとの間のノードと、の間に設けられた第3スイッチと、前記第3スイッチと、前記第2スイッチと前記キャパシタとの間のノードと、の間に設けられ、前記キャパシタを充電させるための電流を遅延させる遅延回路と、前記負荷を流れる平均化した電流である負荷電流が基準電流より小さい場合に、前記第2スイッチおよび前記第3スイッチをオフさせる制御回路と、を具備することを特徴とするスイッチング電源である。
本発明によれば、負荷を流れる電流が小さい場合には、バック型スイッチング電源と等価な回路構成とすることができ、バック型スイッチング電源と同等の消費電力とすることができる。よって、スイッチング電源の消費電力を低減することができる。
上記構成において、前記制御回路は、前記負荷電流が前記基準電流より小さい場合に、前記第1スイッチをオンオフさせる構成とすることができる。これにより、第1スイッチを用いて、消費電力を低減して、負荷を流れる電流をオンオフすることができる。
上記構成において、前記第1スイッチの前記負荷側のノードと前記直流電源の前記他端との間に設けられた第4スイッチを具備し、前記制御回路は、前記第1スイッチをオンオフしたあと、前記第4スイッチをオンオフする構成とすることができる。これにより、第1スイッチおよび第4スイッチを用いて、消費電力を低減して、負荷を流れる電流をオンオフすることができる。
上記構成において、前記制御回路は、前記負荷電流が前記基準電流よりも大きい場合に、前記第1スイッチがオンしている期間に、前記第2スイッチをオンさせ、前記第2スイッチがオフしている期間に、前記第3スイッチをオンオフさせる構成とすることができる。これにより、第1スイッチをオフさせた際に、キャパシタを放電することができる。また、第2スイッチをオフしている間にキャパシタを充電することができる。
上記構成において、前記基準電流は、直流電源の一端と負荷の一端との間に設けられた第1スイッチと、前記第1スイッチの前記負荷側のノードと前記直流電源の他端との間に設けられた第2スイッチと、前記第2スイッチと前記直流電源の前記他端との間に設けられたキャパシタと、前記第1スイッチの前記直流電源側のノードと、前記第2スイッチと前記キャパシタとの間のノードと、の間に設けられた第3スイッチと、前記第3スイッチと、前記第2スイッチと前記キャパシタとの間のノードと、の間に設けられ、前記キャパシタを充電させるための電流を遅延させる遅延回路と、を具備するスイッチング電源の消費電力と、バック型スイッチング電源の消費電力と、が一致する場合の電流である構成とすることができる。
本発明は、直流電源の一端と負荷の一端との間に設けられた第1スイッチと、前記第1スイッチの前記負荷側のノードと前記直流電源の他端との間に設けられた第2スイッチと、前記第2スイッチと前記直流電源の前記他端との間に設けられたキャパシタと、前記第1スイッチの前記直流電源側のノードと、前記第2スイッチと前記キャパシタとの間のノードと、の間に設けられた第3スイッチと、前記第3スイッチと、前記第2スイッチと前記キャパシタとの間のノードと、の間に設けられ、前記キャパシタを充電させるための電流を遅延させる遅延回路と、を具備し、前記第1スイッチのオン抵抗は、前記第2スイッチおよび前記第3スイッチのオン抵抗より小さいことを特徴とし、前記負荷を流れる平均化した電流である負荷電流が基準電流より小さい場合に、前記第1スイッチをオフさせるステップを有することを特徴とするスイッチング電源の制御方法である。
本発明によれば、制御回路は、負荷電流が基準電流より小さい場合に、第1スイッチをオフさせる。第1スイッチのオン抵抗は、第2スイッチおよび第3スイッチのオン抵抗より小さい。負荷電流が基準電流より小さい場合、第2スイッチおよび第3スイッチの消費電力は、第1スイッチの消費電力より小さい。そのため、第1スイッチをオフして、第2スイッチおよび第3スイッチを用いることにより、消費電力を低減することができる。したがって、スイッチング電源の消費電力を低減することができる。
本発明によれば、負荷を流れる電流が小さい場合に、スイッチング電源の消費電力を低減することができる。
まず、本発明が解決する課題について詳細に説明する。図1は、比較例1に係るバック型スイッチング電源の回路図である。図1を参照に、スイッチング電源10aには直流電源20および負荷30が接続されている。直流電源20は、電源Eと内部抵抗R2から構成される。負荷30は、等価回路的に抵抗R3で構成される。直流電源20の正側端子はノードN21、負側端子はノードN22に接続されている。負荷30の正側端子はノードN31、負側端子はノードN32に接続されている。ノードN22およびノードN32はグランド端子であり、互いに直結されている。
スイッチング電源10aは、第1スイッチSW1、第4スイッチSW4、キャパシタC2、キャパシタC3および第2インダクタL2を有している。第1スイッチSW1は主スイッチであり、ノードN21とノードN31の間に設けられている。第1スイッチSW1の負荷側には第2インダクタL2が接続されている。第1スイッチSW1と第2インダクタL2との間のノードがN11である。第4スイッチSW4は同期整流スイッチであり、ノードN11とノードN22との間に接続されている。キャパシタC2は入力平滑キャパシタであり、ノードN21とノードN22との間に接続されている。キャパシタC3は出力平滑キャパシタであり、ノードN31とノードN32との間に接続されている。
図2を用い、比較例1に係るスイッチング電源の動作を説明する。図2は、第1スイッチSW1の動作、第4スイッチSW4の動作、第2インダクタL2を流れる電流(L2電流)、ノードN11の電圧V11およびノードN31のノードN32に対する出力電圧Voutを時間に対し示した図である。なお、L2電流はノードN11からノードN31に流れる電流を正としている。
図2を参照に、時間t3とt5の間の期間T1において、第1スイッチSW1はオン状態であり、第4スイッチSW4はオフ状態である。よって、ノードN11は直流電源20の電圧VEである。図1の電流11のように、ノードN21から、第1スイッチSW1、ノードN11、第2インダクタL2を介しノードN31に電流11が流れる。第2インダクタL2により電流11は徐々に増加する。
時間t5とt3の間の期間T2において、第1スイッチSW1はオフ状態であり、第4スイッチSW4はオン状態である。よって、ノードN11はグランド電圧0である。図1の電流12のように、ノードN32から、第4スイッチSW4、ノードN11、第2インダクタL2を介しノードN31に電流12が流れる。第2インダクタL2により電流11は徐々に減少する。ノードN31の出力電圧Voutは、直流電源20の電圧VEより小さい電圧V0でほぼ一定となる。
図3は比較例1に係るスイッチング電源における第1スイッチSW1のターンオンおよびターンオフの際に、第1スイッチSWにおいて発生する消費電力を説明する図である。第1スイッチSW1の抵抗(SW1抵抗)、第1スイッチSW1を流れる電流(SW1電流)、第1スイッチSW1の両端の電圧(SW1電圧)、第1スイッチSW1で消費される電力(SW1電力)を時間に対し示した図である。なお、SW1電流はノードN21からノードN11に流れる電流を正としている。
時間t31とt32との間の期間であるターンオン期間Tonは、期間T2から期間T1への移行期間であり、時間t51とt52との間の期間であるターンオフ期間Toffは、期間T1から期間T2への移行期間である。期間T2では、第1スイッチSW1はオフ状態であり、SW1抵抗は高い。SW1電流は小さく、SW1電圧は高い。SW1電流が小さいため、SW1電力は小さい。
時間t31において、第1スイッチSW1がターンオンする。ターンオン期間Tonにおいて、SW1抵抗は徐々に減少し、時間t32でほとんど0になる。このため、SW1電流はほとんど0から徐々に増加する。また、SW1電圧は徐々に減少し、時間t32でほとんど0になる。SW1電力はターンオン期間Ton内で極大値を有する。時間t32において、第1スイッチSW1がオン状態になると、SW1抵抗はほとんど0である。SW1電流は、前述の第2インダクタL2により期間T1の間徐々に増加する。SW1電圧はほぼ0である。SW1電圧はほぼ0であるもののSW1電流が徐々に増加するため、SW1電力は徐々に増加する。
時間t51において、第1スイッチSW1がターンオフする。ターンオフ期間Toffにおいて、SW1抵抗は徐々に増加し時間t52で一定となる。SW1電流は徐々に減少し時間t52でほぼ0となる。SW1電圧は徐々に増加し時間t52で一定となる。SW1電力はターンオン期間Toff内で極大値を有する。SW1電流は、時間t51で最大となるため、ターンオフ期間ToffにおけるSW1電力の極大値Aoffはターンオン期間TonにおけるSW1電力の極大値Aonより大きい。
このように、比較例1に示したバック型スイッチング電源は、ターンオフ期間Toffにおいて、第1スイッチSW1による消費電力が増大する。特に、MOSFETのように半導体スイッチを用いる場合、ターンオン期間Tonおよびターンオフ期間Toffが長いため、第1スイッチSW1による消費電力によりスイッチング電源が発熱する。さらに、高周波で動作するスイッチング電源においては、ターンオンおよびターンオフの回数が増すため、スイッチング電源がさらに発熱する。
比較例2(非特許文献1 674頁参照)は、ターンオフ期間ToffにおけるSW1電力の抑制を目的とした例であり、スナバキャパシタを有する例である。図4は比較例2に係るスイッチング電源の回路図である。図4を参照に、比較例1の図1に比較し、スイッチング電源10bは、ノードN11とノードN22との間にスナバキャパシタであるキャパシタC1を有している。その他の構成は比較例1の図1と同じであり、説明を省略する。
図5を用い、比較例2に係るスイッチング電源の動作を説明する。図5は、第1スイッチSW1の動作、第4スイッチSW4の動作、L2電流、SW1電流、キャパシタC1を流れる電流(C1電流)およびSW4電流を時間に対し示した図である。なお、C1電流およびSW4電流はノードN22からN11に流れる電流を正としている。
図5を参照に、第1スイッチSW1および第4スイッチSW4の動作は比較例1の図3と同じである。ターンオン期間Tonにおいては、図4の電流13のように、キャパシタC1を充電するように電流13が流れる。図5の時間t32からt51の期間T11においては、比較例1の期間T1と同様に、電流11が流れる(図4参照)。図5を参照に、ターンオフ期間Toffにおいては、図4の電流14のように、キャパシタC1が放電するように電流14が流れる。図5の時間t52からt31の期間T21においては、比較例1の期間T2と同様に、電流12が流れる(図4参照)。
図6は、比較例2に係るスイッチング電源の消費電力を説明する図であり、図3と同様である。なお、SW1電力の破線は比較例1を示している。ターンオン期間Tonにおいて、キャパシタC1への充電電流としてSW1電流が流れる(図6のB1参照)。このため、比較例1に比べSW1電力Bonが大きくなる。一方、ターンオフ期間Toffにおいては、キャパシタC1からの放電により、ノードN11の電圧下降が遅延する。よって、SW1電圧の上昇は期間T21にかけて緩やかとなる(図6のB2参照)このため、比較例1に比べSW1電力Boffの上昇は小さい。以上のように、比較例1では、ターンオフ期間Toffの電力上昇は抑制できるが、ターンオン期間Tonの電力が上昇してしまう。
比較例3(非特許文献1 676頁参照)は、ターンオフ期間ToffにおけるSW1電力の抑制を目的とした例であり、RCDスナバ回路の例である。図7は比較例3に係るスイッチング電源の回路図である。図7を参照に、比較例2の図4に比較し、スイッチング電源10cは、ノードN11とキャパシタC1との間に、第2ダイオードD2と抵抗R1とが並列に接続されている。その他の構成は比較例2の図4と同じであり、説明を省略する。
図8を用い、比較例3に係るスイッチング電源の動作を説明する。図8は、第1スイッチSW1の動作、第4スイッチSW4の動作、L2電流、SW1電流、C1電流、SW4電流および抵抗R1が消費する電力(R1電力)を時間に対し示した図である。
図8を参照に、第1スイッチSW1および第4スイッチSW4の動作は比較例2の図5と同じである。時間t31において第1スイッチSW1がオンすると、第1キャパシタC1を充電する電流13は抵抗R1を流れるため、SW1電流およびC1電流の極大値が小さくなり、電流13の流れる時間が長くなる(図8のC10参照)。このため、電流11と電流13とが並列して流れる。図8では、破線がSW1電流のうち電流11に相当し、破線と実線との間の電流が電流13に相当している。以上により、ターンオン期間Tonの第1スイッチSW1電力が小さくなる。しかしながら、図8のように、R1電力が生じてしまう(図8のCon参照)。また、スイッチング周期が速くなると、第1キャパシタC1の充電が追いつかなく可能性がある。
比較例4(非特許文献1 687頁参照)は、抵抗による消費電力の抑制を目的とした例である。図9は比較例4に係るスイッチング電源の回路である。比較例3の図7に比べ、スイッチング電源10dには抵抗R1が設けられていない。ノードN11とノードN22との間には、さらに、キャパシタC12とダイオードD12とが接続されている。ダイオードD1とキャパシタC1との間のノードN15と、キャパシタC12とダイオードD12との間のノードN16と、の間に第3インダクタL3とダイオードD13とが接続されている。第1スイッチSW1のターンオンの際は、キャパシタC1、C12および第3インダクタL3の共振現象により、電流13が流れキャパシタC1およびC12が充電される。共振現象は、ダイオードD13により半周期で終了する。キャパシタC1およびC12に充電された電荷は、第1スイッチSW1のターンオフの際、電流14aおよび14bが流れ放電される。比較例4では、電流13が抵抗で消費されないため、消費電力は小さい。また、共振現象を用いてキャパシタC1およびC12を充電するため、第1スイッチSW1電流の極大値を抑えることができる。
しかしながら、キャパシタC1およびC12を充電する電流13は第1スイッチSW1を介して流れる。このため、第1スイッチSW1のオン抵抗により電力損失が生じてしまう。また、スイッチング周期が速くなると、キャパシタC1およびC12の充電が追いつかなく可能性がある。
以下に比較例1から比較例4の課題を解決する比較例5について図面を参照に説明する。
図10は比較例5に係るスイッチング電源の回路図である。比較例2の図4のスイッチング電源10bと比較し、キャパシタC1とノードN11との間に第2スイッチSW2が設けられている。第2スイッチSW2とキャパシタC1との間のノードN12と、ノードN21と、の間に、第3スイッチSW3および第1インダクタL1が設けられている。第3スイッチSW3と第1インダクタL1との間のノードN13と、ノードN22と、の間に第1ダイオードD1が設けられている。第1スイッチSW1からSW4のスイッチング動作を制御する制御回路40が設けられている。その他の構成は、比較例2の図4と同じであり説明を省略する。
図11および図12を用い、比較例5に係るスイッチング電源の動作を説明する。図11は比較例5に係るスイッチング電源10を流れる電流を示した回路図である。図12は、第1スイッチSW1からSW4それぞれの動作および電流並びにL2電流を時間に対し示した図である。なお、SW2電流はノードN12からノードN11に流れる電流を正に、SW3電流はノードN31からノードN13に流れる電流を正にしている。その他の電流の向きは比較例1から4と同じである。
図12を参照に、時間t0では、第1スイッチSW1からSW4はオフし、第1スイッチSW1からSW4電流およびL2電流は0である。時間t1において、制御回路40が第3スイッチSW3をオンする。図11の電流13のように、ノードN21から第3スイッチSW3、第1インダクタL1を通りキャパシタC1に電流13が流れ、キャパシタC1が充電される。図12のように、第1インダクタL1によりSW3電流は徐々に増加する。時間t2において制御回路40が第3スイッチSW3をオフする。時間t3において制御回路40が第1スイッチSW1をオンすると、図11のように電流11が流れる。第1スイッチSW1がオン状態の期間T1の任意の時間t4に制御回路40が第2スイッチSW2をオンする。キャパシタC1が事前に充電されていることにより、ノードN11およびノードN12はともに直流電源20の電源電圧VEとなっているためSW2電流は流れない。
図12を参照に、時間t5において、制御回路40が第1スイッチSW1をオフし第4スイッチSW4をオンすると、ノードN11の電圧が低下するため、図11のように第2スイッチSW2を介しキャパシタC1から電流14が流れ、キャパシタC1が放電される。図12を参照に、電流14は、キャパシタC1からの放電電流が流れる際に第2インダクタL2により電流11と同じ傾きで上昇する。そして、キャパシタC1の放電が終了した時点またはその後の時間t6において、制御回路40が第2スイッチSW2をオフする。図11のように電流12が流れる。時間t7で制御回路40が第4スイッチSW4をオフする。L2電流は、SW1電流、SW2電流およびSW4電流の和となる。
なお、図12の破線のように、第3スイッチSW3は、第1スイッチSW1および第2スイッチSW2がオフしていれば、第4スイッチSW4がオンしているときにオンしてもよい。第3スイッチSW3を第4スイッチSW4がオンしている期間T2内でオンさせることにより、期間T1と期間T2とを交互に設けることができる。すなわち、第1スイッチSW1と第4スイッチSW4とを交互にオンオフさせることができる。よって、スイッチング周期を短縮することができる。
制御回路40は各スイッチSW1からSW4を図12のように動作させる回路であり、ゲートの配置をプログラム可能なロジックICを用いてもよい。図12のようなタイミング生成には、クロックを用いたディレイ回路またはCRを用いたディレイ回路を用いる。
図13は、ターンオフ期間Toff前後のSW1電流、第1スイッチSW1の両端の電圧(SW1電圧)V1および第1スイッチSW1の消費電力(SW1電力)を示した図である。第1スイッチSW1がオフした後のSW1電圧V1は数1で表される。
ここで、VEは電源Eの電圧、Rは内部抵抗R2と第1スイッチSW1のオン抵抗の和の抵抗値、CはキャパシタC1の容量値である。
図13のように、SW1電圧V1の上昇はキャパシタC1の容量値Cが小さいと速く、容量値Cが大きいと遅い。このため、容量値Cが大きい方がSW1電力の抑制効果が大きい。
図14は比較例5に係るスイッチング電源10の消費電力を比較例3および4と比較し説明する図である。SW1抵抗、SW1電流、SW1電圧およびSW1電力を時間に対し示している。破線が比較例3および4を示し、実線が比較例5を示している。比較例3および比較例4においては、キャパシタC1が第1スイッチSW1を介した電流により充電される。このため、Ton期間後の期間T1において、SW1電流としてキャパシタC1を充電する電流が流れる(図14破線参照)。よって、SW1電力が大きくなる。比較例5によれば、電流13は第1スイッチSW1を流れないため、SW1電流は比較例3および比較例4より小さくなる。よって、比較例5のSW1電力は比較例3および比較例4に比べ図14のP1分小さくなる。
比較例5として、比較例5の図10に対し第1インダクタL1および第1ダイオードD1を設けない場合を考える。図15は、比較例5の第3スイッチSW3のSW3電流および消費電力を時間に対し示す図である。時間t11において第3スイッチSW3がオンすると、キャパシタC1が急激に充電される。このため、時間t11とt12との間でSW3電流が急激に流れる(図15のD1参照)。よって、図15のようにSW3電力Donが大きくなる。時間t2において、第3スイッチSW3がオフする際は、SW3電力Doffはほとんど発生しない。
図16は比較例5のSW3抵抗、SW3電流、第1ダイオードD1を流れる電流(D1電流)、第1インダクタL1を流れる電流(L1電流)、C1電圧およびSW3電力を時間に対し示した図である。なお、D1電流はノードN22からノードN13に流れる電流を正、L1電流はノードN13からノードN12に流れる電流を正としている。SW3電力の破線は第1インダクタL1および第1ダイオードD1が設けられていない図15の比較例5のSW3電力を示している。
時間t11において第3スイッチSW3がオンすると、第1インダクタL1によりL1電流およびSW3電流は徐々に増加する。よって、図15の比較例5に比べ、SW3電力Eonを抑制することができる。時間t21において、第3スイッチSW3がオフすると、第1インダクタL1に蓄えられたエネルギーにより、第1ダイオードD1を介し電流が流れ第1インダクタL1のエネルギーを放出する。これにより、第1インダクタL1および第1ダイオードD1を流れる電流は徐々に減少する。時間t23において、第1インダクタL1および第1ダイオードD1を流れる電流は0になり、C1電圧は第3スイッチSW3をオフしたときのC1電圧の2倍となる。第1インダクタL1に電流の流れる期間は期間T3の2倍の2・T3である。第3スイッチSW3がオフする際のSW3電流は、比較例5の第3スイッチSW3のオン時のSW3電流に比べると小さい。よって、SW3電力Eoffは小さい。また、第3スイッチSW3がオンする際のSW3電流は、図15のD1に示されるキャパシタC1への急激な充電電流もないためSW3電力Eonも小さい。従って、第1ダイオードD1および第1インダクタL1がない比較例5より、SW3電力EonとEoffとの合計も小さくすることができる。
第3スイッチSW3をオン状態とする適切な期間T3(図12参照)について説明する。図11において、第3スイッチSW3をオンした状態では、電流13は第1インダクタL1、キャパシタC1および直流電源20の直列回路である。この場合の回路方程式は数2となる。
ここで、tは第3スイッチSW3をオンした時間を0としたときの時間、Lは第1インダクタL1のインダクタンス値、CはキャパシタC1の容量値、iは電流13の電流値、VEは電源Eの電圧値である。
数2を解きキャパシタC1両端の電圧Vcを求めると数3となる。
時間t=T3において第3スイッチSW3をオフすると、キャパシタC1の充電が完了するt=2・T3のときのキャパシタC1電圧Vc(2・T3)は数4となる。
これより、
キャパシタC1電圧Vc(2・T3)が直流電源20の電圧VEとなる時間tは数6となる。
以上より、第3スイッチSW3をオンする期間T3は数6となる。しかし、実際は抵抗による損失が発生するため、第3スイッチSW3をオンする期間T3は0.955×√(LC)以上となる。
第3スイッチSW3による消費電力を抑制するためには、数6より第1インダクタL1のインダクタンスLを大きくし、キャパシタC1の充電時間を長くした方が好ましい。比較例5では、第2スイッチSW2をオフすれば、いつでもキャパシタC1を充電できることができる。よって、インダクタンスLを大きくし、第3スイッチSW3による消費電力を抑制することができる。
図17は、比較例5における第3スイッチSW3による消費電力の抑制効果を説明する図であり、第1スイッチSW1の動作と、比較例5および比較例3、4それぞれのC1電圧とを示している。比較例3および4では、第1スイッチSW1がオンしている期間T1のみキャパシタC1を充電することができる。これにより、第1スイッチSW1のduty比が小さい場合、キャパシタC1を急速に充電することとなる。よって、第1スイッチSW1の消費電力が増加してしまう。一方、比較例5では、前述の第2スイッチSW2をオフすることにより、第1スイッチSW1をオフする時間t5付近の過度期間以外はキャパシタC1の充電が可能である。このように、期間T1とT2との期間のほとんどにおいて、キャパシタC1を充電することが可能である。よって、第1スイッチSW1のduty比が小さい場合においても、キャパシタC1を長時間で充電することができ、第1スイッチSW1の消費電力を抑制することができる。
ここで、スイッチの消費電力について説明する。スイッチの消費電力は、スイッチのゲートを駆動する電力(以下、ゲート駆動電力と略記する。)と、スイッチのドレイン電流による電力(以下、スイッチ消費電力と略記する。)と、の和である。
ゲート駆動電力について説明する。ゲート駆動電力Pgは、ゲートの容量をC、ゲートにかかる電圧をV、スイッチング周波数をfとすると、次のように算出される。
Pg=0.5×C×V2×f
ゆえに、スイッチのゲート駆動電力は、ゲートの容量に比例する。また、一般的に、スイッチのオン抵抗が小さいほど、スイッチのゲートの容量は大きくなる。例えば、オン抵抗が20mΩ以上のスイッチの容量とオン抵抗が数mΩのスイッチの容量とを比較すると、前者は数百pF程度であるのに対して、後者は数千pFである。したがって、スイッチのオン抵抗が小さいほど、スイッチのゲート駆動電力が大きくなる。
スイッチ消費電力について説明する。スイッチ消費電力Pdsは、スイッチのオン抵抗をRds、スイッチのドレイン電流の実効値Iとすると、次のように算出される。
Pds=Rds×I2
電流の実効値Iは、パルス幅をτ、周期をT、電流値をAとすると、次のように算出される。
I=√(τ÷T)×A
図18に、スイッチのドレイン電流のパルス波形と、電流の実効値I、パルス幅τ、周期T、および、電流値Aと、の対応関係を示す。
(図19のグラフの導出に必要な計算式、パラメータについてご確認をお願いいたします。誤り、不足等がありましたら、ご連絡をお願いいたします。)
図19は、ドレイン電流の変化に対するスイッチの消費電力の変化の計算結果を示すグラフである。図19において、グラフ100はオン抵抗が10mΩおよびゲート容量が1000pFのスイッチに対応し、グラフ102はオン抵抗が2mΩおよびゲート容量が5000pFのスイッチに対応する。図19を参照に、ドレイン電流が大きい場合(図19においてドレイン電流が約5Aより大きい場合)、オン抵抗が5mΩのスイッチを使用した方が、消費電力が小さくなる。つまり、オン抵抗が小さいスイッチを用いて、ドレイン電流が大きい場合の消費電力を小さくすることができる。しかしながら、オン抵抗が小さいスイッチを用いると、オン抵抗が大きいスイッチに比べてドレイン電流が小さい場合(図19においてドレイン電流が約5Aより小さい場合)の消費電力が大きくなってしまうという課題がある。
以下に、オン抵抗が小さいスイッチを用いた場合に、負荷を流れる電流(以下、負荷電流と略記する。)が小さい場合のスイッチング電源の消費電力を低減する実施例1について図面を参照に説明する。
図20は、実施例1に係るスイッチング電源の回路図である。図20は、比較例5の図10のスイッチング電源10と比較し、第2インダクタL2が出力する電流値を検出して電圧値に変換する電流検出回路110と、第1スイッチSW1からSW4のスイッチング動作を制御する制御回路112と、が設けられている。また、第1スイッチSW1および第4スイッチSW4のオン抵抗は、第2スイッチSW2および第3スイッチSW3のオン抵抗より小さい。その他の構成は、比較例5の図10と同じであり説明を省略する。
図21および図22を用い、実施例1に係るスイッチング電源の動作を説明する。図21は実施例1に係るスイッチング電源10を流れる電流を示した回路図である。図22は、第1スイッチSW1からSW4それぞれの動作および電流並びにL1電流およびL2電流を時間に対し示した図である。図22において、実線は、負荷電流が、後述する基準電流より小さい場合に対応し、破線は、負荷電流が基準電流より大きい場合に対応する。ここで、負荷電流は、スイッチング周期よりも長い周期で平均化した電流であり、第2インダクタL2が出力する電流である。電流の向きは比較例1から5と同じである。
図22の実線を参照に、負荷電流が基準電流より小さい場合、制御回路112が、第1スイッチSW1および第4スイッチSW4をオフして、第2スイッチSW2および第3スイッチSW3のオンオフを行う。そのため、時間t0からt7において、第1スイッチSW1および第4スイッチSW4はオフし、SW1電流およびSW4電流は0である。また、時間t0からt7において、第2スイッチSW2がオンする。時間t1において、制御回路112が、第3スイッチSW3をオンする。図21の電流13のように、ノードN21から第3スイッチSW3、第1インダクタL1を通りキャパシタC1に電流13が流れ、キャパシタC1が充電される。また、電流13は、ノードN12から分岐して、電流14のように第2スイッチSW2、ノードN11、第2インダクタL2を通り、キャパシタC3に電流14が流れ、キャパシタC3が充電される。図22のように、第1インダクタL1によりSW3電流が徐々に増加する。第1インダクタL1に流れるL1電流は、SW3電流と同様である。また、第2インダクタL2によりSW2電流が徐々に増加する。第2インダクタL2に流れるL2電流は、SW2電流と同様である。時間t2において、制御回路112が、第2スイッチSW2をオンさせている状態で、第3スイッチSW3をオフし、SW3電流は0となる。第1インダクタL1および第2インダクタL2には、キャパシタC1の放電電流が流れ、L1電流およびL2電流は徐々に減少する。SW2電流は、L2電流と同様に徐々に減少する。
負荷電流が基準電流より大きい場合については、その動作を示す図22の破線が、比較例5の図12と同じであるため説明を省略する。
第1スイッチSW1および第4スイッチSW4をオフする理由は、図19より、負荷電流が基準電流より小さい場合は、オン抵抗が大きいスイッチ、すなわち、第2スイッチSW2および第3スイッチSW3を使った方が消費電力を小さくできるからである。実施例1の基準電流は、図19において、グラフ100とグラフ102との交点に対応する電流である。基準電流Iは、第1スイッチSW1のオン抵抗をR1、ゲート容量をCiss1、ゲート駆動電圧をVgs1、および、スイッチング周波数をf1とし、第2スイッチSW2および第3スイッチSW3のいずれかのオン抵抗をR2、ゲート容量をCiss2、ゲート駆動電圧をVgs2、および、スイッチング周波数をf2とすると、以下のように算出される。
I×R1+(0.5×Ciss1×Vgs12×f1)=I×R2+(0.5×Ciss2×Vgs22×f2)
制御回路112は各スイッチSW1からSW4を図22のように動作させる回路であり、ゲートの配置をプログラム可能なロジックICを用いてもよい。図22のようなタイミング生成には、クロックを用いたディレイ回路またはCRを用いたディレイ回路を用いる。
図23は実施例1に係るスイッチング電源10において制御回路112の一例を示した回路図である。制御回路112は、制御回路114と、制御回路116と、コンパレータ118と、リファレンス電源124と、を含む。リファレンス電源124の電圧は、基準電流の電圧に対応する。コンパレータ118は、リファレンス電源124の電圧と、電流検出回路110が出力する第2インダクタL2の電圧と、を比較して、第2インダクタL2の電圧が小さい場合に判定信号を出力する。すなわち、コンパレータ118は、負荷電流が基準電流より小さい場合に判定信号を出力する。制御回路114は、判定信号が入力された場合に、第1スイッチSW1および第4スイッチSW4をオフする。制御回路116は、図22のようなタイミングで、第2スイッチSW2および第3スイッチSW3をオンオフする。
図24は、実施例1に係るスイッチング電源10において制御回路112の一例を示した回路図である。図24は、図23と比較し、制御回路114と、コンパレータ118との間に、ディレイ回路141と、ディレイ時間入力端子140と、が設けられている。電源にCPU(Central Processing Unit)などの負荷を接続すると、負荷を流れる電流が大きい状態から小さい状態に変化した後、再度急激に大きな電流が流れる場合がある。負荷を流れる電流が小さい状態において、第1スイッチSW1および第4スイッチSW4がオフになっていると、急激な電流の変動に対応できない。そこで、負荷を流れる電流が小さい状態になったときに、ディレイ回路141が第1スイッチSW1および第4スイッチSW4がオフになる時間を時定数だけ遅らせる。これにより、その後、急激に大きな電流が流れる場合に第1スイッチSW1および第4スイッチSW4がオフしないようになる。よって、急激な電流の変動に対応することができる。図25に、ディレイ回路141の一例を示す。図25を参照に、ディレイ回路142は、容量がCのキャパシタ143、抵抗値がRの抵抗144、および、ダイオード145を含み、端子146はコンパレータ118の出力と、出力端子147は制御回路114の入力と、接続される。端子148および149は接地される。ディレイ回路142は、時定数であるCRを、CとRの大きさにより設定できる。他に、クロックを用いたディレイ回路を用いて、ディレイ時間入力端子140により外部から時定数を設定できるようにしてもよい。
実施例1によれば、図20のように、第1スイッチSW1は、直流電源20の一端であるノードN21と負荷30の一端であるノードN31との間に設けられている。第2スイッチSW2は、第1スイッチSW1の負荷30側のノードN11と直流電源20の他端であるノードN22との間に設けられている。キャパシタC1は、第2スイッチSW2とノードN22との間に設けられている。第3スイッチSW3は、第1スイッチSW1の直流電源20側のノードN21とノードN12との間に設けられている。第1インダクタL1は、第3スイッチSW3と、第2スイッチSW2とキャパシタC1との間のノードN12と、の間に設けられ、キャパシタC1を充電させるための電流を遅延させる。図22のように、制御回路112は、負荷電流が基準電流より小さい場合に、第1スイッチSW1をオフさせる。第1スイッチSW1および第4スイッチSW4のオン抵抗は、第2スイッチSW2および第3スイッチSW3のオン抵抗より小さい。この構成によれば、第1スイッチSW1をオフして、第2スイッチSW2および第3スイッチSW3を用いることにより、消費電力を低減することができる。したがって、スイッチング電源の消費電力を低減することができる。
上記構成において、図20のように、第4スイッチSW4は、第1スイッチSW1の負荷30側のノードN11と直流電源20の他端であるノードN22との間に設けられ、オン抵抗が第2スイッチSW2および第3スイッチSW3のオン抵抗より小さい。図22のように、制御回路112は、負荷電流が基準電流より小さい場合に、第1スイッチSW1および第4スイッチSW4をオフさせる構成とすることができる。これにより、第1スイッチSW1および第4スイッチSW4をオフして、第2スイッチSW2および第3スイッチSW3を用いることにより、消費電力を低減することができる。したがって、スイッチング電源の消費電力を低減することができる。
上記構成において、図22のように、制御回路112は、負荷電流が基準電流より小さい場合に、第2スイッチSW2をオンして、第3スイッチSW3をオンオフさせる。これにより、第2スイッチSW2および第3スイッチSW3を用いて、消費電力を低減して、負荷を流れる電流をオンオフすることができる。
上記構成において、図12のように、制御回路112は、負荷電流が基準電流よりも大きい場合に、第1スイッチSW1がオンしている期間に、第2スイッチSW2をオンさせ、第2スイッチSW2がオフしている期間に、第3スイッチSW3をオンオフさせる。これにより、第1スイッチSW1をオフさせた際に、キャパシタC1を放電することができる。また、第2スイッチSW2をオフしている間にキャパシタC1を充電することができる。
上記構成において、図23および図24のように、制御回路112は、第1スイッチSW1をオフさせる時間を時定数だけ遅らせる。これにより、電源にCPUなどの負荷を接続して電流が急激に変動する場合に、第1スイッチSW1がオフしないようになる。よって、急激な電流の変動に対応することができる。
上記構成において、図24のように、時定数をディレイ時間入力端子140からの外部信号により設定できる。これにより、制御回路の時定数の調節が容易となるため、利便性の向上に効果がある。
(図26のシミュレーションに関する説明、パラメータについてご確認をお願いいたします。誤り、不足等がありましたら、ご連絡をお願いいたします。)
図26は、比較例1に示したバック型スイッチング電源と、比較例5のスイッチング電源と、について、負荷を流れる電流の変化に対する回路効率の変化をシミュレーションした結果のグラフである。図26を参照に、横軸が負荷を流れる電流、縦軸が回路効率を表す。グラフ120は比較例1に対応し、グラフ122は比較例5に対応する。シミュレータは、SImetrix5.3を用い、スイッチング周波数は1000kHzとした。比較例1のシミュレーションには、第1スイッチSW1および第4スイッチSW4としてそれぞれIRFU3711Zを用い、キャパシタC2およびC3の容量値としてそれぞれ560μFを用い、第2インダクタL2のインダクタンスとして50nHを用いた。比較例5のシミュレーションには、第1スイッチSW1からSW3としてIRFU3711Z、第4スイッチSW4としてIRF9410を用い、ダイオードD1としてMBR20100を用いた。キャパシタC1、C2およびC3の容量値としてそれぞれ50nF、560μFおよび560μFを用い、第1インダクタL1および第2インダクタL2のインダクタンスとしてそれぞれ1μHおよび50nHを用いた。
比較例5のスイッチング電源は、比較例1のバック型スイッチング電源の第1スイッチSW1の消費電力を改善したスイッチング電源である。しかしながら、図26を参照に、負荷を流れる電流が小さい場合(図26において約7〜8A)、比較例5は比較例1よりも回路効率が低下している。この理由は、比較例1と比較例5の差分に相当する第2スイッチSW2および第3スイッチSW3並びにその制御回路の消費電力が損失に計上されるためである。
以下に、比較例5のスイッチング電源において、負荷電流が小さい場合の消費電力を低減する実施例2について図面を参照に説明する。
実施例2に係るスイッチング電源の回路図は、実施例1で示した図20と同じであるため、説明を省略する。図27は実施例2に係るスイッチング電源10を流れる電流を示した回路図である。図28は、第1スイッチSW1からSW4それぞれの動作および電流並びにL1電流およびL2電流を時間に対し示した図である。図28の実線は、負荷電流が、後述する基準電流より小さい場合に対応し、図28の破線は、負荷電流が基準電流より大きい場合に対応する。ここで、負荷電流は、実施例1と同様である。電流の向きは比較例1から5と同じである。実施例2では、図20の制御回路112は、図28に示すように第1スイッチSW1からSW4の制御を行う。
図27および図28の実線を参照に、負荷電流が基準電流より小さい場合、制御回路112が、第2スイッチSW2および第3スイッチSW3をオフして、第1スイッチSW1および第4スイッチSW4のオンオフを行う。そのため、時間t0からt7において、第2スイッチSW2および第3スイッチSW3はオフし、第2スイッチSW2電流および第3スイッチSW3電流は0である。時間t3において、制御回路112が、第1スイッチSW1をオンすると、図21のように電流11が流れる。第2インダクタL2によりSW1電流、L2電流は徐々に増加する。時間t5において、制御回路112が、第1スイッチSW1をオフし第4スイッチSW4をオンすると、図21の電流12のように、ノードN32から、第4スイッチSW4、ノードN11、第2インダクタL2を介しノードN31に電流12が流れる。第2インダクタL2によりSW4電流、L2電流は徐々に減少する。時間t7において、制御回路112が、第4スイッチSW4をオフすると、SW4電流、L2電流は0になる。
負荷電流が基準電流より大きい場合については、その動作を示す図28の破線が、比較例5の図12と同じであるため説明を省略する。
図28に示すように第2スイッチSW2および第3スイッチSW3をオフする理由は、図26より、負荷電流が基準電流より小さい場合は、オン抵抗が小さいスイッチ、すなわち、第1スイッチSW1および第4スイッチSW4を使った方が消費電力を小さくできるからである。実施例2の基準電流は、バック型スイッチング電源の消費電力と、図21のスイッチング電源の消費電力が一致する場合の電流である。基準電流を算出するには、例えば、図26のように比較例1に示したバック型スイッチング電源と、比較例5のスイッチング電源と、について、消費電力のシミュレーションを行って、グラフ120とグラフ122との交点に対応する電流を用いればよい。
図28に示すように第1スイッチSW1からSW4を制御することにより、スイッチング電源10の消費電力は、図26の太線のような、比較例1のグラフと比較例5のグラフとを組み合わせたグラフになる。基準電流よりも小さい電流の領域においては、スイッチング電源10の消費電力はグラフ120のようになる。基準電流よりも大きい電流の領域においては、スイッチング電源10の消費電力はグラフ122のようになる。
制御回路112は第1スイッチSW1からSW4を図28のように動作させる回路であり、ゲートの配置をプログラム可能なロジックICを用いてもよい。図28のようなタイミング生成には、クロックを用いたディレイ回路またはCRを用いたディレイ回路を用いる。
図29は実施例2に係るスイッチング電源10の回路図において制御回路112の一例を示した回路図である。制御回路112は、制御回路130と、制御回路131と、コンパレータ132と、リファレンス電源134と、AND回路136と、AND回路138と、を含む。リファレンス電源134の電圧は、基準電流の電圧に対応する。コンパレータ132は、リファレンス電源134の電圧と、電流検出回路110が出力する第2インダクタL2の電圧と、を比較して、第2インダクタL2の電圧が小さければ、判定信号を出力する。AND回路138の一方の入力に判定信号が入力され、他方の入力に制御回路130の出力信号が入力される。AND回路138は、コンパレータ132の判定信号と、制御回路130の出力信号と、が有効である場合に第2スイッチSW2をオフする。同様に、AND回路136は、コンパレータ132の判定信号と、制御回路130の出力信号と、が有効である場合に第3スイッチSW3をオフする。制御回路131は、図22のようなタイミングで、第1スイッチSW1および第4スイッチSW4をオンオフする。
実施例2によれば、図20のように、第1スイッチSW1は、直流電源20の一端であるノードN21と負荷30の一端であるノードN31との間に設けられている。第2スイッチSW2は、第1スイッチSW1の負荷30側のノードN11と直流電源20の他端であるノードN22との間に設けられている。キャパシタC1は、第2スイッチSW2とノードN22との間に設けられている。第3スイッチSW3は、第1スイッチSW1の直流電源20側のノードN21とノードN12との間に設けられている。第1インダクタL1は、第3スイッチSW3と、第2スイッチSW2とキャパシタC1との間のノードN12と、の間に設けられ、キャパシタC1を充電させるための電流を遅延させる。図28のように、制御回路112は、負荷電流が基準電流より小さい場合に、第2スイッチSW2および第3スイッチSW3をオフさせる。このとき図28の回路構成は、比較例1で示した図1のバック型スイッチング電源の回路と等価である。これにより、負荷を流れる電流が小さい場合には、比較例1のバック型スイッチング電源と同等の消費電力とすることができる。よって、スイッチング電源の消費電力を低減することができる。
上記構成において、制御回路112は、負荷電流が基準電流より小さい場合に、第1スイッチSW1をオンオフさせる。これにより、第1スイッチSW1を用いて、消費電力を低減して、負荷を流れる電流をオンオフすることができる。
上記構成において、図20のように、第4スイッチSW4は、第1スイッチSW1の負荷30側のノードN11と直流電源20の他端であるノード22との間に設けられている。制御回路112は、前記第1スイッチをオンオフしたあと、前記第4スイッチをオンオフする構成とすることができる。これにより、第1スイッチおよび第4スイッチを用いて、消費電力を低減して、負荷を流れる電流をオンオフすることができる。
上記構成において、図12のように、負荷電流が基準電流よりも大きい場合に、第1スイッチSW1がオンしている期間に、第2スイッチSW2をオンさせ、第2スイッチSW2がオフしている期間に、第3スイッチSW3をオンオフさせる。これにより、第1スイッチSW1をオフさせた際に、キャパシタC1を放電することができる。また、第2スイッチSW2をオフしている間にキャパシタC1を充電することができる。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。