JP2010045789A - アナログ／デジタル変換器 - Google Patents

Abstract

【課題】アナログ／デジタル変換器のビット数を、複雑さ又は処理時間を過度に増加させずに増加させることを目的とする。
【解決手段】アナログ信号をn ビットのデジタルデータに変換するアナログ／デジタル変換方法において、前記アナログ信号の振幅を、フルスケールアナログ信号の振幅を2^k（k; nより小さい整数）で除算した閾値と比較する比較ステップと、前記アナログ信号をn-k ビットにアナログ／デジタル変換を行い、前記比較ステップの結果が前記アナログ信号の振幅が前記閾値より大きいことを示す場合、n ビットのデジタルデータのMSB 側のn-k ビットを得て、前記比較ステップの結果が前記アナログ信号の振幅が前記閾値以下であることを示す場合、前記n ビットのデジタルデータのLSB 側のn-k ビットを得るステップとを備える。
【選択図】図３

Description

本発明は、一般的にはアナログ信号からデジタル信号への変換に関し、より具体的には画像センサにより生成された信号に適用される変換に関する。

アナログ／デジタル変換器は、画像センサで用いられて、フォトダイオードによって検知された光の強度を表すアナログ信号を、デジタル回路で記憶及び処理されるべきデジタル信号に変換する。デジタル形式で記憶される情報の精度は、アナログ回路の精度だけでなく、アナログ信号が変換されるビット数にも左右される。しかしながら、変換器のビット数が大きくなるにつれて、前記変換器が占める空間が更に広くなるか、変換時間が更に長くなるか、又はその両方の場合が生じる。

２タイプのノイズが、変換器の信号対ノイズ比に影響を及ぼすことが多い。低レベル信号では、取得回路に関連し、信号レベルとは無関係な所謂読み取りノイズが影響を及ぼす。このノイズのレベルにより、最下位ビットのアナログ信号が左右される。また、信号に関連したノイズが信号に加えられる。ショットノイズと呼ばれるこのノイズは、センサによって受け取られた電子の数の平方根に比例する。

画像センサでは、変換器は一般的にはセンサの画素列に夫々割り当てられて、変換は同一行の画素に対して同時に行なわれる。従って、変換のビット数が増加すると、変換器のサイズが列数を掛けた分増加し、処理時間が行数を掛けた分増加する。

アナログ信号側では、読み取りノイズがショットノイズより小さくなると、信号対ノイズ比がN/√Nに等しくなる。ここで、N はセンサによって受け取られた電子の数を表わす。

ランプ変換器のランプの傾斜を変えることにより、画像センサでのショットノイズを考慮に入れることが既に行われている。このため、高レベル信号は、低レベル信号での解像度より粗い解像度で設定される。実際には、ランプの傾斜は、測定期間の間経時的に大きくなる。このような解決法は、2005年6 月に発行されたエム．エフ．サネージ（M.F.Snoeij）等（デルフト工科大学）による文献「CMOS撮像素子のための低出力列平行12ビットADC 」に説明されている。

米国特許第６９８７４７７号明細書

あるバルク体については、ランプを可変とする解決法により、変換器によって与えられるビット数は増加しないが、量子化レベルの数を減少させることによる時間における利点が提供されている。更に、変換器の比較器の応答時間がランプの傾斜に左右される。従って、可変なランプは量子化誤差を生じることが多い。

やはりこのような複雑さ又は処理時間を増加させることなく、アナログ／デジタル変換器の解像度を増加させることが望まれる。

一例として、画像センサによって与えられるデジタル信号としては10乃至12ビットを超えることが更に望まれる。

本発明は、ノイズが信号の振幅に左右される適用のために、公知のアナログ／デジタル変換器の不利点の全て又は一部を克服することを目的とする。本発明の一利点は、アナログ／デジタル変換器のビット数を、複雑さ又は処理時間を過度に増加させずに増加させることである。別の利点は、画像センサに特に適合した解決法を提供することである。

これらの利点及び他の利点の全て又は一部を達成するために、本発明は、アナログ信号をn ビットのデジタルデータに変換するアナログ／デジタル変換方法において、前記アナログ信号の振幅を、フルスケールアナログ信号の振幅を2^k（k; nより小さい整数）で除算した閾値と比較する比較ステップと、前記アナログ信号をn-k ビットにアナログ／デジタル変換を行い、前記比較ステップの結果が前記アナログ信号の振幅が前記閾値より大きいことを示す場合、n ビットのデジタルデータのMSB 側のn-k ビットを得て、前記比較ステップの結果が前記アナログ信号の振幅が前記閾値以下であることを示す場合、前記n ビットのデジタルデータのLSB 側のn-k ビットを得るステップとを備えることを特徴とする方法を提供する。

別の実施形態によれば、前記n-k ビットへのアナログ／デジタル変換は、フルスケール値としてVref/2^k*(1-R) と等しい値を用いて行われ、前記n-k ビットのアナログ／デジタル変換の量子化レベルはVref/2^(n-k*R) であり、ここで、R は、前記アナログ信号の振幅が前記閾値以下である場合に値が０であり、前記アナログ信号の振幅が前記閾値より大きい場合に値が１である二値変数を表し、前記n-k ビットへのアナログ／デジタル変換の結果に2^k*Rを掛けることにより、前記n ビットのデジタルデータを形成するステップを更に備える。

更なる実施形態によれば、前記アナログ信号の振幅が前記閾値より大きい場合、前記n ビットのデジタルデータのLSB 側のK ビットを任意に取得する。

本発明は、更に、アナログ信号をn ビットのデジタルデータに変換するアナログ／デジタル変換器において、前記アナログ信号の振幅を、フルスケールアナログ信号の振幅を2^k（k; nより小さい整数）で除算した閾値と比較するための比較素子と、前記アナログ信号をn-k ビットにアナログ／デジタル変換を行い、前記比較素子による比較により前記アナログ信号の振幅が前記閾値より大きい場合、n ビットのデジタルデータのMSB 側のn-k ビットを得て、前記比較素子による比較により前記アナログ信号の振幅が前記閾値以下である場合、前記n ビットのデジタルデータのLSB 側のn-k ビットを得るための変換素子とを備えることを特徴とする変換器を提供する。

更なる実施形態によれば、前記比較素子によって与えられ、前記アナログ信号の振幅が前記閾値より大きい場合、１に等しい二進変数R を記憶するための素子と、前記変換素子によるn-k ビットへのアナログ／デジタル変換により得られた値に2^k*Rを掛けることにより、前記n ビットのデジタルデータを形成するための少なくとも１つの第１デジタル素子とを更に備え、前記n-k ビットへのアナログ／デジタル変換のフルスケールが、値Vref/2^k*Rに調整される。

更なる実施形態によれば、二進変数R が１である場合、前記第１デジタル素子によって与えられたn ビットのデジタルデータに乱数を加算するための第２デジタル素子を更に備え、前記第２デジタル素子の出力が前記変換器の出力を形成する。

更なる実施形態によれば、前記変換素子はランプ型変換器であり、該ランプ型変換器は、両者の傾斜が2^kの割合である２つの異なるランプを用いて変換して、前記比較素子を、二進変数R の値に応じて前記２つのランプの内の１つに接続する素子を更に備える。

更なる実施形態によれば、前記変換素子は逐次近似法により前記アナログ信号を変換し、前記比較素子及び前記変換素子は同一の比較器から形成されており、前記変換器は、二進変数R の値に応じてフルスケール値を選択するための素子を更に備える。

更なる実施形態によれば、前記変換素子はパイプラインタイプであり、前記変換素子の上流側に、二進変数R の値に応じて選択されたゲインを有する段階を更に備える。

本発明は、更に、輝度データを記憶するための少なくとも１つの素子を夫々含む画素の配列と、少なくとも１つのアナログ／デジタル変換器と、少なくとも１つの記憶素子とを備えることを特徴とする画像センサを提供する。

本発明は、更に、デジタル信号に変換されるべきアナログ信号を与えることが可能な少なくとも１つの回路と、少なくとも１つのアナログ／デジタル変換器と、デジタル信号を利用することが可能な少なくとも１つの回路とを備えることを特徴とする電子システムを提供する。

本発明の更なる実施形態によれば、アナログ／デジタル変換器が、アナログ信号をn ビットのデジタル信号に変換するために提供されて、前記変換器は、2^k（k; nより小さい整数）で除算したフルスケールのアナログ信号の振幅(Vref)を表わす閾値を発生させる閾値発生回路と、アナログ信号の振幅を閾値と比較する比較器と、アナログ信号からn-k ビットの変換された信号を発生させ、前記比較器が前記アナログ信号の振幅が前記閾値より大きいことを示す比較信号を出力する場合、n ビットの二進ワードのn-k 最上位ビットを出力し、前記比較器が前記アナログ信号の振幅が前記閾値以下であることを示す比較信号を出力する場合、前記二進ワードのn-k 最下位ビットを出力する前記比較器に接続された変換回路とを備える。

本発明の前述の特徴及び利点は、添付図面を参照して本発明を限定するものではない特定の実施形態について以下に詳細に説明する。

本発明が一例として適用されるタイプの画像センサを示す概略図である。 ノイズレベル（ショットノイズ及び読み取りノイズ）及び信号対ノイズ比に加えて、画像センサの画素における光強度に対するアナログ出力電圧の特徴を示す図である。 本発明に応じて形成されたアナログ／デジタル変換器の実施形態を示す図である。 本発明の適用に応じた光強度に対する画像センサの画素によって与えられるアナログ電圧の特徴を示す図である。 本発明に応じて形成されたアナログ／デジタル変換器の構成の実施形態をブロック形式で示す図である。 図５の構成の動作を示す図である。 本発明に応じて形成された逐次近似アナログ／デジタル変換器の実施形態を示すブロック図である。 図７と同様の逐次近似アナログ／デジタル変換器の実施形態を更に詳細に示すブロック図である。 本発明に応じて形成されたパイプラインタイプのアナログ／デジタル変換器の実施形態を示す図である。

明瞭化のために、本発明の理解に役立つステップ及び要素のみを示して、説明する。特に、アナログ信号が取得される機構、特に画像センサ内で取得される機構は詳述されておらず、本発明は任意の通常の取得方法に適合する。更に、変換器によって与えられるデジタル信号を用いた利用法も詳述されておらず、本発明は任意の現在の利用法とも適合する。同一の要素は異なる図面において同一の参照番号で示されている。

本発明は、画像センサへの適用例に関連して更に具体的に説明される。しかしながら、本発明は一般的には、同様の問題が生じることが多く、特にノイズレベルが有用な信号の振幅と共に変わる任意のアナログ／デジタル変換に適用する。例えば、本発明は、出力変換システム、及び無線回路又はゲイン制御において出力された電力を制御するためのシステムに更に適用し、該システムでは、包絡線データが非常に広い範囲内で変わる有用部分を有する信号から抽出されて、妨害が測定されるべき振幅と共に変わる。

図１は、本発明が一例として適用されるタイプの画像センサをブロック形式で示す概略図である。

このような画像センサは、画素の配列11を備えており、各画素は、フォトダイオード（図示せず）によって検知された輝度に関するデータを記憶するために少なくとも１つの素子を有する。画素配列11は、一方向に（例えば列で）利用される。すなわち、画素又は任意の中間記憶素子に記憶された輝度データが、アナログ／デジタル変換器(ADC) の一行、すなわち同一の行12の全ての列に与えられる。アナログ／デジタル変換器は、その後の使用のために夫々の結果を記憶素子13(MEM) に記憶する。

図２は、ノイズレベル（ショットノイズ及び読み取りノイズ）及び信号対ノイズ比に加えて、フォトダイオードによって検知される光強度LIに応じた画素の信号電圧Vin の変動を示す。図２は対数目盛で表示されており、光強度は電子の数で表現されている。

画像センサでは、光強度に応じた信号のレベルS が、対数目盛において一定の傾斜で略直線状に推移している。更に、画素によって集められた電子の数が増加するにつれて、ショットノイズも更に増加している。読み取りノイズを通過すると、ノイズNOISE は√Nに比例するショットノイズを表わす。ここで、N は、フォトダイオードによって集められた電子の数を表わす。ノイズNOISE の主な原因はショットノイズである。その結果、信号対ノイズ比SNR は更に√N変動を有する。図２に示されているように、読み取りノイズは低レベル信号（センサの低い光強度）に影響を及ぼす。結果を適切に利用するために、アナログ／デジタル変換器の解像度はこの読み取りノイズに応じて選択される必要がある。実際には、低レベル信号では読み取りノイズに略相当する解像度が選択される。

しかしながら高レベル信号では、ノイズレベルは、変換器によって与えられる数個のビットがもはや有効ではないような状態になる。

上記の文献「CMOS撮像素子のための低出力列平行12ビットADC 」は、経時的にランプを可変とするアナログ／デジタル変換器を提供するために、ショットノイズの現象を利用している。この文献は、単一の傾斜に関する変換器の構成におけるランプを提供しており、該ランプは、対応する信号で予測されるノイズと関連してランプの電圧値と共に増加する傾斜を有する。これにより、単一のランプ型変換器に比べて変換時間を減少させることが可能になる。

図３は、（例えば画像センサの画素から与えられる）アナログ信号Vin からn ビットのデジタルワードWout（デジタルデータ）へのアナログ／デジタル変換器の実施形態を示す機能ブロック図である。

図４は、図３の変換器の動作を示すグラフである。図４のグラフは図２のグラフと比較される。

デジタル化されるべき信号Vin が見つけられ得る振幅の範囲を決定することにより変換処理が開始する。この決定は、図３に示されているように、乗算器22と値2^-k を与えるブロック23とにより得られた電圧レベルVref^*2-kに対して、信号Vin の電圧の単一ビットの変換器21（１ビットADC ）によって行われる。このことは、信号Vin の振幅を閾値Vref/2^-kと比較することを意味する。変換器21は、入力信号の範囲を示すビットR を与える。数n-k （n 及びk は整数である）は、信号の有効範囲が変換されるビット数を表わす。図４の例では、９ビットの数n-k がn=12ビットの変換器を得ると仮定されている。

範囲が決定されると、ビットR は、入力信号Vin に対する第２変換器25（n-k ビットADC ）の基準電圧Vref^*2k(R-1)を乗算器26と値k(R-1)を算出するブロック27とを用いて決定するために、用いられる。第２変換器25は、信号の有効部分を表わすn-k ビットのワードW を与える。最後に、ワードW が乗算器28とブロック29とを用いて2^k*Rを掛けられるか、又はワードW に対して、n ビットのワードWoutを与えるための任意の等価な操作が行われる。乗算28は、ワードW のn-k ビットがn ビットの結果Woutの最下位ビット(LSB) 側にあるか、又は最上位ビット(MSB) 側にあるかを選択することを意味する。従って、変形例として、比較ステップの結果により入力信号の振幅が閾値より大きいことが示される場合に、n ビットの二進ワードのn-k 最上位ビットを得て、比較ステップの結果により入力信号の振幅が閾値以下であることが示される場合に、このn ビットの二進ワードのn-k 最下位ビットを得るために、乗算以外の他の処理が行われてもよい。最小の基準レベルVref/2ⁿが、デジタル化されるべき信号Vin の低レベル信号のノイズレベルに略対応するために選択されており、レベルVrefは信号のフルスケールに対応している。低解像度の（本例では１ビットの）変換器が、有用な信号を含む振幅の範囲を決定するために用いられて、高解像度の変換器がこの有用な信号を変換するために用いられている。n ビットの広域な変換器の量子化レベル（検出可能な最小アナログ電圧レベル−１ビットずつ増加されるアナログ値）は、範囲が何であれVref/2ⁿ に等しいままである。n-k ビットの有用な信号の変換の量子化レベルは、信号が設定される範囲によって決まる。

変換器の解像度は不変である（広域な変換器のためのn ビット−「有効な」変換器のためのn-k ビット）。変換のフルスケールは先に行われる比較処理によって決まり、Vref/2^k*R である。

可変なランプの比較器と比較すると、差異は、全範囲（n ビット）の変換器で変換が行なわれないということである。従って、本発明は時間利得を与えるだけでなく、変換器の構造も単純化し、従って変換器が占める表面積を小さくする。

図５は、所謂ランプ型アナログ／デジタル変換器の実施形態を示す概略図である。本例は、メモリポイント（例えば、D 型フリップフロップ31）の使用に基づいており、メモリポイントは、比較器32(COMP)によって与えられる結果を受け取るデータ入力を有し、比較器32は、信号Vin の入力電圧をレベルL と比較する。レベルL は、n-k ビットのデジタル化のために直線ランプ発生器（図示せず）によって与えられる。ランプ発生器は、信号Vin が検出される範囲（ブロック33、RANGE ）に応じて、比較的急勾配な傾斜HRAMP 又は比較的緩やかな傾斜LRAMP のランプを与える。図示された実施形態では、比較器32は、n-k ビットの信号の変換と有用な信号の振幅範囲の選択との両方に用いられる。比較器32はスイッチK によってリセットされる。スイッチK は、信号RST によって制御されて、与えられた比較するためのレベルL をフリップフロップ31の直接出力Q に与える。直接出力Q が、ランプLRAMP の選択のための第１スイッチK1を制御する一方、反転出力NQがランプHRAMP の選択のための第２スイッチK2を制御する。フリップフロップ31のクロック入力は、変換毎に１つのパルスを含む制御信号CTRLを受け取る。比較器32が比較処理を行なった後、このパルスが与えられる。

ランプLRAMP 及びランプHRAMP の生成は任意の現在の生成システムを用いてもよい。例えば、範囲に応じて２つの値から選択された基準電圧を有するデジタル／アナログ変換器に関連したカウンタに基づき、２つのランプを与える発生器はランプの傾斜を設定する。

実際には、n-k ビットの変換を行なうために、ランプ型変換器は、（可能なオフセットレベルを考慮に入れるために）n-k+1 ビットを与える。n-k ビットを得るためのn-k+1 ビットの処理は通常用いられている。

言うまでもなく、図５の構成は、信号Vin が変換のために出力される期間を、ランプが与えられる期間に対して同期するための要素を備えて完成する。

図6(a) ,6(b) ,6(c) ,6(d) ,6(e) ,6(f) は、図５の変換器の動作を示すタイミング図である。図6(a) は、デジタル化されるべきアナログ信号Vin のレベルの一例を示す。図6(b) は、２つのランプHRAMP 及びランプLRAMP を、変換器の２つの範囲の閾値THに応じて示す。単純化のために、これらのランプは直線的に示されたが、ランプはほとんどの場合、ランプを生成するためのデジタル／アナログ変換器に関連した計数周波数に応じた時間ステップで階段状にされる。図6(c) は、ランプを生成するためのデジタル／アナログ変換器のクロックすなわち計数信号CKを示す。図6(d) は、比較器32によって与えられる出力信号を示す。図6(e) は、記憶素子33に含まれる状態を示す。図6(f) は、フリップフロップ31により与えられ、記憶素子34（n-k ビット）に記憶される変換結果のワードW を示す。最終的な結果が、図３に示されるように、ワードW に2^k*Rを掛けることにより得られる。ここで、R はレジスタ33の状態を表わす。入力信号Vin が検出される範囲を決定するために、まず比較が閾値THに対して行なわれる。閾値THは、Vref/2^k に対応して選択されたランプLRAMP の振幅に相当する。

結果R が比較器32の出力で既知である場合、ランプの選択は第１スイッチK1又は第２スイッチK2によって行われて、入力信号Vin は対応する範囲内でデジタル化され得る。

図５の実施形態の利点は、信号の範囲の検出と実際の変換との両方のために同一の比較器が利用され得ることである。

図７は、所謂逐次近似アナログ／デジタル変換器の実施形態を示すブロック図である。信号Vin がまずサンプリング及びホールドされる（ブロック41、S/H ）。その後、信号Vin は、n-k ビットのデジタル／アナログ変換器によって与えられる信号V43 と比較器42により比較される。デジタル／アナログ変換器は、入力として、先に行われた近似の比較結果である記憶素子44に記憶された状態を受け取る。ここまでは、通常の逐次近似変換器に相当する。

示された実施形態によれば、記憶素子441 がn-k ビットであり、入力信号を含む範囲を示す追加ビットR の記憶素子442 と関連付けられている。追加ビットであるフラグビットR は、変換されるべき最大信号（フルスケール）に相当する基準レベルVrefと、２つの範囲の閾値THに相当するレベルVref/2^k との間で変換器43の基準を決定するために用いられる。これにより、変換器43は、n-k ビット（所望の解像度の範囲）の決定された信号の範囲に応じて信号V43 を生成することが可能になる。ビットR の状態によって制御されるスイッチ45により、変換器43の基準信号（フルスケール値）が選択される。

信号Vin を閾値TH（Vref/2^k ）と比較することにより範囲が得られると、信号Vin は対応する範囲内でデジタル化される。その後、レジスタ44に含まれるワードW に、ビットR の状態に応じてマルチプレクサ29から出力された2^k又は1 が乗算器28により掛けられて、n ビットの結果Woutを例えばレジスタ68に与える。

見かけ上n ビットの解像度のアナログ／デジタル変換器がn-k ビットの変換器から得られる。これを達成するために、
処理されるべき信号Vin がレベルVref/2^k と比較されて、変数R の状態０（信号Vin の振幅がレベルVref/2^k 以下である場合）又は状態１（信号Vin の振幅がレベルVref/2^k を超える場合）を決定し、
処理されるべき信号Vin が、フルスケール値として値Vref/2^k*(n-k*R) （Vref/2^k*(1-R) の変換量子化レベル）を用いて、n-k ビットの逐次近似法によって変換され、
n ビットのワードがデジタル処理によって形成される。

図８は、図７に示されるタイプの逐次近似アナログ／デジタル変換器の更に詳細な実施形態を示す。図８の例は、スイッチ式静電容量の構成を用いた６ビットの変換器に相当する。

このような変換器は、静電容量C,2C,4C を夫々有する３つの容量性要素（コンデンサ）と、先に行われた近似に応じて近似毎に用いられるコンデンサを選択するためのスイッチK511,K512,K513の配列51との使用に基づいている。スイッチ式コンデンサは、サンプル／ホールド機能（41、図７）とアナログ／デジタル変換器（43、図７）の一部とを実施するために用いられる。

コンデンサの第１共通電極は、比較器52の第１入力に接続されている。比較器52は、アースに接続された第２入力と、図７に示されたタイプの記憶素子44にビットを与える出力とを有する。記憶素子44は、例えば、６ビットのワードW と入力信号の範囲を示すビットR とを含むレジスタである。比較器52はスイッチK によってリセットされて、スイッチK は、第１入力を出力に接続して、信号RST によって制御される。このスイッチK は、比較器の電圧誤差を取り消すために用いられて、比較器が十分に正確な場合又は別の方法がこの誤差を取り消すために用いられる場合、アースされてもよい。スイッチK511乃至K513の第１共通入力は、変換器のフルスケールレベルVrefと中間レベルTHとの間でスイッチK5によって与えられるレベルL を受け取る。中間レベルTHは、Vref/2^k と等しく、レベルVrefが加えられる端子とアースとの間で直列に２つの抵抗器R1,R2 を備えた抵抗性分配ブリッジの中間点でサンプリングされる。スイッチK511乃至K513の夫々の第２共通入力がアースされている。スイッチK511乃至K513の夫々の第３共通入力は、デジタル化されるべき信号Vin が加えられる端子に接続されている。組立体は、逐次近似の速度に対応するサンプリング周波数に応じて同期される。

図８の変換器の動作は以下の通りである。アナログ信号Vin がスイッチK511乃至K513の入力に加えられる。

サンプリングでは、比較器52をリセットするためのスイッチK がオンされて、夫々のコンデンサC,2C,4C に信号Vin が記憶される。その後、スイッチK がオフされて、スイッチK5が基準THに切り替えられることにより、スイッチK511乃至スイッチK513がこの基準THに切り替えられる。様々なコンデンサ間の電荷平衡によって信号レベルをレベルVref/2^k と比較することが可能になる。この結果が、信号Vin の対応する範囲を定義するビットR に記憶される。その後、レベルVref又はレベルTHの選択による信号の比較範囲を定義するための変換の終了まで、スイッチK5は２つのレベルの１つに切り替えられる。その後、コンデンサC,2C,4C 及びスイッチK511乃至K513が、電荷再分配変換器（スイッチ式コンデンサ逐次近似変換器）のように用いられる。

比較が終了すると、夫々の結果R,W がワードWout（図示せず）を形成するために用いられる。

コンデンサC,2C,4C にレベルTHを加えて、その中のレベルVin と比較するステップ、及び比較範囲を選択するステップに、通常のスイッチ式コンデンサの変換器の最上位ビットを決定するステップは置き換えられる。

レベルVref（k=3 ）の1/8 に等しいレベルTHの例を挙げると、通常のスイッチ式コンデンサの変換器と比較して、図８のスイッチ式コンデンサの変換器により、僅かな表面積の増加はあるが解像度を３ビット増加させることが可能になる。通常のスイッチ式コンデンサの変換器では、解像度を１ビット増加させるには表面積を約８倍にする必要がある。詳細には、電圧区画に用いられる抵抗器及びコンデンサの数が２倍になる結果、表面積が約４倍大きくなる。各区画が正確には２倍程度になる結果、要素を組み合わせる理由により表面積が約２倍になる。従って、解像度を３ビット増加させるには、500 (8³)以上の表面積係数が必要となる。

図９は、所謂パイプライン構成に関するアナログ／デジタル変換器の実施形態を示す。このような構成は、同一のビット数の数個の段階61-1,61-2,61-pを用いて、更に次の段階のために全振幅で信号を毎回取り替えるという原則を用いる。

パイプライン変換器を用いたこの実施形態の利点は、変換されるべき信号の範囲を決定するために通常のパイプライン変換器に第１段階62を追加していることである。アナログ信号のレベルVin はサンプル／ホールド回路41に送られる。サンプル／ホールド回路41の出力は、２つの範囲の閾値に相当するレベルVref/2^k と比較器63により比較される。比較器63の出力により、次の段階61-1に入るための増幅器64のゲインが決定される。更に、比較器63の出力はビットR として記憶される（ブロック442 ）。連続した段階61-1乃至61-pは全て同様であり、各段階は、先の段階から与えられる信号（増幅器の出力）をサンプリングしてホールドするためのユニット651(S/H) を有する。サンプル／ホールドユニット651 の出力は加減算器652 に送られる。加減算器652 は別の入力を有し、別の入力は、サンプル／ホールドユニット651 の出力に基づくアナログ／デジタル変換器655(ADC)の結果に応じたデジタル／アナログ変換器653(DAC)の結果を受け取る。変換器655 の出力は更にn-k ビットのワードW を記憶するレジスタ441 に送られる。加減算器652 の出力は増幅器654(AMP)の入力に送られる。増幅器654 の出力は、次の段階の入力に送られる。変換器の各段階が１ビットであると仮定すると、変換器は、ワードW のビット数、すなわちn-k ビットと同数の段階を備え、各段階は、段階当たりのビット数に応じてレジスタ44に１又は複数のビットを与える。パイプライン変換器の他の変形例として、通常の方法で段階当たり数ビットを用いてもよい。変換が終了すると、レジスタ442 に含まれるビットR が乗算器28に用いられる。図９は、ビットR が１である場合、0 と2^kとの間で任意に選択された数が乗算器28の結果に加算（又は減算）される変形例を示す。これにより、高振幅の信号のために、 最下位ビットk が0 であることが回避される。この機能性は、乗算器28の出力と、ランダム値RNG[0,2^k] （又はRNG[-2^k,2^k] ）と値0 との間のセレクタ67の出力とを受け取る加算器66によって示される。セレクタ67はビットR によって制御されて、加算器66の出力はレジスタ68にワードWoutとして記憶される。この変形例は、説明された全ての実施形態に加えられてもよい。

図３、図５、図７、図８及び図９に示された要素の様々な同期信号は詳述されていない。この同期は、示された機能的な表示に基づく当業者の技能の範囲内である。

説明された実施形態の利点により、最終的に得られたビット数に対して小さいビット数のアナログ／デジタル変換器を用いることが可能になる。

これは、表面積及び時間の点で変換のための利点になる。

様々な実施形態が説明されたが、異なる変更及び調整が当業者に想起される。特に、アナログ／デジタル変換器の３例が説明されたが、本発明は、アナログ／デジタル変換器の構成が、有用な信号の範囲を決定するために事前に行われる比較の実施と適合していれば、どのような変換器の構成にも適用される。

更に、変換器の範囲を決定するビット数k の選択は、適用例に応じた、特に変換されるべき信号におけるノイズ変動に応じた当業者の技能の範囲内である。

更に、上記の説明では、より高い範囲では比較の結果により状態１のフラグビットR を与える構成について言及されている。しかしながら、最終的な二進ワードが、例えば変換されるべきアナログ信号が閾値THより大きい場合、n-k ビットの変換結果に2^kを掛けることにより形成されるようにその後の処理を適合させていれば、比較の結果が反転されてもよい。

最後に、実際的な実施は、上記に与えられた機能的な表示に基づく当業者の技能の範囲内である。

21,32,42,43,51,52,62 比較素子
25,31,32,42,43,51,52,61-1,61-2,61-p 変換素子
33,442 記憶素子
28,29 第１デジタル素子
66,67 第２デジタル素子

Claims (11)

1. アナログ信号をn ビットのデジタルデータに変換するアナログ／デジタル変換方法において、
   前記アナログ信号の振幅を、フルスケールアナログ信号の振幅を2^k（k; nより小さい整数）で除算した閾値と比較する比較ステップと、
   前記アナログ信号をn-k ビットにアナログ／デジタル変換を行い、前記比較ステップの結果が前記アナログ信号の振幅が前記閾値より大きいことを示す場合、n ビットのデジタルデータのMSB 側のn-k ビットを得て、前記比較ステップの結果が前記アナログ信号の振幅が前記閾値以下であることを示す場合、前記n ビットのデジタルデータのLSB 側のn-k ビットを得るステップと
   を備えることを特徴とする方法。
2. 前記n-k ビットへのアナログ／デジタル変換は、フルスケール値としてVref/2^k*(1-R) と等しい値を用いて行われ、前記n-k ビットのアナログ／デジタル変換の量子化レベルはVref/2^(n-k*R) であり、ここで、R は、前記アナログ信号の振幅が前記閾値以下である場合に値が０であり、前記アナログ信号の振幅が前記閾値より大きい場合に値が１である二値変数を表し、
   前記n-k ビットへのアナログ／デジタル変換の結果に2^k*Rを掛けることにより、前記n ビットのデジタルデータを形成するステップを更に備えることを特徴とする請求項１に記載の方法。
3. 前記アナログ信号の振幅が前記閾値より大きい場合、前記n ビットのデジタルデータのLSB 側のK ビットを任意に取得することを特徴とする請求項１に記載の方法。
4. アナログ信号をn ビットのデジタルデータに変換するアナログ／デジタル変換器において、
   前記アナログ信号の振幅を、フルスケールアナログ信号の振幅を2^k（k; nより小さい整数）で除算した閾値と比較するための比較素子と、
   前記アナログ信号をn-k ビットにアナログ／デジタル変換を行い、前記比較素子による比較により前記アナログ信号の振幅が前記閾値より大きい場合、n ビットのデジタルデータのMSB 側のn-k ビットを得て、前記比較素子による比較により前記アナログ信号の振幅が前記閾値以下である場合、前記n ビットのデジタルデータのLSB 側のn-k ビットを得るための変換素子と
   を備えることを特徴とする変換器。
5. 前記比較素子によって与えられ、前記アナログ信号の振幅が前記閾値より大きい場合、１に等しい二進変数R を記憶するための素子と、
   前記変換素子によるn-k ビットへのアナログ／デジタル変換により得られた値に2^k*Rを掛けることにより、前記n ビットのデジタルデータを形成するための少なくとも１つの第１デジタル素子と
   を更に備え、
   前記n-k ビットへのアナログ／デジタル変換のフルスケールが、値Vref/2^k*Rに調整されることを特徴とする請求項４に記載の変換器。
6. 二進変数R が１である場合、前記第１デジタル素子によって与えられたn ビットのデジタルデータに乱数を加算するための第２デジタル素子を更に備え、
   前記第２デジタル素子の出力が前記変換器の出力を形成することを特徴とする請求項５に記載の変換器。
7. 前記変換素子はランプ型変換器であり、該ランプ型変換器は、両者の傾斜が2^kの割合である２つの異なるランプを用いて変換して、
   前記比較素子を、二進変数R の値に応じて前記２つのランプの内の１つに接続する素子を更に備えることを特徴とする請求項５に記載の変換器。
8. 前記変換素子は逐次近似法により前記アナログ信号を変換し、前記比較素子及び前記変換素子は同一の比較器から形成されており、前記変換器は、二進変数R の値に応じてフルスケール値を選択するための素子を更に備えることを特徴とする請求項５に記載の変換器。
9. 前記変換素子はパイプラインタイプであり、前記変換素子の上流側に、二進変数R の値に応じて選択されたゲインを有する段階を更に備えることを特徴とする請求項５に記載の変換器。
10. 輝度データを記憶するための少なくとも１つの素子を夫々含む画素の配列と、
    請求項４に記載の少なくとも１つのアナログ／デジタル変換器と、
    少なくとも１つの記憶素子と
    を備えることを特徴とする画像センサ。
11. デジタル信号に変換されるべきアナログ信号を与えることが可能な少なくとも１つの回路と、
    請求項４に記載の少なくとも１つのアナログ／デジタル変換器と、
    デジタル信号を利用することが可能な少なくとも１つの回路と
    を備えることを特徴とする電子システム。

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