JP2010034355A - Heterojunction bipolar transistor - Google Patents
Heterojunction bipolar transistor Download PDFInfo
- Publication number
- JP2010034355A JP2010034355A JP2008195840A JP2008195840A JP2010034355A JP 2010034355 A JP2010034355 A JP 2010034355A JP 2008195840 A JP2008195840 A JP 2008195840A JP 2008195840 A JP2008195840 A JP 2008195840A JP 2010034355 A JP2010034355 A JP 2010034355A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- bipolar transistor
- heterojunction bipolar
- metal layer
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
Description
本発明はヘテロ接合バイポーラトランジスタに関する。 The present invention relates to heterojunction bipolar transistors.
ヘテロ接合バイポーラトランジスタ(HBT)は超高速動作に優れ、通信システムや計測器向けの電子回路への応用が期待されているが、他のデバイスと同様、その実用化に際しては動作の長期安定性が要求される。特にHBTの場合、長期連続動作における電流利得の変動劣化が大きな問題であった。この劣化は電流注入による再結合電流増加に起因し、これを抑制するため外部ベース層上にパッシベーション構造(レッジ構造)を作製し、且つレッジ構造上およびエミッタメサ上に絶縁保護膜を堆積する方法が提案されている。 Heterojunction bipolar transistors (HBTs) are excellent in ultra-high-speed operation, and are expected to be applied to electronic circuits for communication systems and measuring instruments. Like other devices, they have long-term stability in operation. Required. In particular, in the case of HBT, the current gain fluctuation deterioration in a long-term continuous operation has been a serious problem. This deterioration is caused by an increase in recombination current due to current injection. In order to suppress this deterioration, there is a method of forming a passivation structure (ledge structure) on the external base layer and depositing an insulating protective film on the ledge structure and the emitter mesa. Proposed.
図3に、レッジ構造と絶縁保護膜とを備えた従来技術によるHBT断面図を示す(下記非特許文献1参照)。図において、1は半絶縁性のInPからなる半導体基板、2はn+型InPからなるサブコレクタ層、3はn−型InGaAsからなるコレクタ層、4はp+型InGaAsからなるベース層、5はn型InPからなるエミッタ層、6はn+型InGaAsからなるエミッタコンタクト層、7はエミッタ電極、8はコレクタ電極、9はベース電極、10は絶縁保護膜(シリコン窒化膜等)、11は層間絶縁膜(BCB膜等)、12はエミッタ電極7に接続する金属配線層である。
FIG. 3 shows a cross-sectional view of a conventional HBT having a ledge structure and an insulating protective film (see Non-Patent
図4に、従来技術によるエミッタ電極7の構造を示す。エミッタ電極7は、エミッタコンタクト層6上に形成され、例えば35nm厚のTi層(第2の仲介金属層7−1)と、20nm厚のPt層(拡散防止金属層7−2)と180nm厚のAu層(導電層7−3)とからなるパタンニングされた金属層である。
FIG. 4 shows the structure of the
配線層12は、図5に示すように(下記非特許文献3の Fig. 1 参照)、エミッタ電極7を含む素子表面上に層間絶縁膜11を成膜した後、コンタクトホールを形成し、コンタクトホール内に露出したエミッタ電極7の表面および層間絶縁膜11の表面に、第3の仲介金属層12−1および配線金属層12−2、場合によってはさらに上層の金属層を堆積することにより形成される。これによって、エミッタ電極7と金属配線層12とが接続された構造が得られる。
As shown in FIG. 5 (see FIG. 1 of
このようなHBTにおいて、エミッタサイズを1×4μm2とした場合に、高温通電加速劣化試験を実施したところ、コレクタ電流密度が2mA/μm2までの通電条件において、125℃に外挿した電流利得の劣化のメディアン寿命が1×108時間以上であることが報告されている(下記非特許文献1参照)。
HBTの動作速度向上およびHBT集積回路の設計余裕拡大のためには高電流密度動作におけるHBT動作の長期安定性が要求される。高速動作を実現するHBTではエミッタサイズの縮小が進み現在0.5μm幅エミッタでfT、fmax>300GHz以上が達成されている(上記非特許文献4参照)。このときのコレクタ電流密度は5mA/μm2である。 In order to improve the operation speed of the HBT and increase the design margin of the HBT integrated circuit, long-term stability of the HBT operation in a high current density operation is required. In the HBT that realizes high-speed operation, the reduction of the emitter size has progressed, and at the present time, f T and f max > 300 GHz or more have been achieved with 0.5 μm wide emitters (see Non-Patent Document 4 above). The collector current density at this time is 5 mA / μm 2 .
一方、エミッタサイズの縮小に伴いデバイスの熱抵抗が増加するが、例えば125℃の環境温度に対してコレクタ電流密度が5mA/μm2の場合には、接合温度は185℃にまで上昇する。このようなデバイスの自己発熱によりHBT電極の劣化を引き起こすことはデバイス断面の透過型電子顕微鏡(TEM)観察により確認されていた。特に図4の7−1に示すTiは、高温では堆積厚さに依存して半導体(エミッタコンタクト層)内部への拡散が進行する。また図4の7−3に示すAuは高電流密度によっても原子の移動が起こる。例えばエレクトロマイグレーション劣化は10mA/μm2程度の高電流密度電流を通電した場合に、高密度、高エネルギー電子流との衝突によりAu原子の移動が起こるものであるが、これに類すると推定される過程により半導体内部にAuがTEM観察により確認されたことが報告されている。 On the other hand, the thermal resistance of the device increases as the emitter size is reduced. For example, when the collector current density is 5 mA / μm 2 with respect to the environmental temperature of 125 ° C., the junction temperature rises to 185 ° C. It has been confirmed by observation with a transmission electron microscope (TEM) of the device cross section that the deterioration of the HBT electrode is caused by the self-heating of the device. In particular, Ti shown in 7-1 in FIG. 4 diffuses into the semiconductor (emitter contact layer) depending on the deposition thickness at high temperatures. In addition, in Au shown by 7-3 in FIG. 4, atom movement occurs even at a high current density. For example, electromigration degradation is caused by the movement of Au atoms due to collision with a high-density, high-energy electron current when a high current density current of about 10 mA / μm 2 is applied. It has been reported that Au was confirmed by TEM observation inside the semiconductor by the process.
これらの金属の拡散現象がHBTのエミッタ電極で発生した場合、エミッタコンタクト層への金属の侵入によりエミッタコンタクト層に欠陥が発生し、コンタクト層の抵抗の増加が生じる。これが長時間に及ぶとHBTの真性部分のエミッタ層やベース層への欠陥の移動にともないHBTの特性を劣化させる可能性が生じる。 When these metal diffusion phenomena occur in the emitter electrode of the HBT, a defect occurs in the emitter contact layer due to the penetration of the metal into the emitter contact layer, and the resistance of the contact layer increases. If this takes a long time, there is a possibility that the characteristics of the HBT are deteriorated as the defect moves to the emitter layer or the base layer of the intrinsic part of the HBT.
本発明が解決しようとする主要な課題は、前記の自己発熱および高電流密度動作下においても劣化を生じにくく、高電流密度まで安定して通電可能な高信頼電極を有し、より高い信頼度を達成可能なヘテロ接合バイポーラトランジスタを提供することである。 The main problem to be solved by the present invention is that it has a highly reliable electrode that is less likely to deteriorate even under the above-mentioned self-heating and high current density operation, and can be stably energized to a high current density, and has higher reliability. It is to provide a heterojunction bipolar transistor capable of achieving the above.
本発明においては、上記課題を解決するために、請求項1に記載のように、
半導体基板上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびエミッタコンタクト層がこの順で積層されたヘテロ接合バイポーラトランジスタにおいて、前記エミッタコンタクト層とエミッタ電極との間に、Moの融点以上の融点を有する単体金属または合金からなるバリア金属層が介在することを特徴とするヘテロ接合バイポーラトランジスタを構成する。
In the present invention, in order to solve the above problem, as described in
In a heterojunction bipolar transistor in which a subcollector layer, a collector layer, a base layer, an emitter layer, and an emitter contact layer are stacked in this order on a semiconductor substrate, a melting point of Mo or higher is provided between the emitter contact layer and the emitter electrode. A heterojunction bipolar transistor is characterized in that a barrier metal layer made of a single metal or an alloy having a melting point of is interposed.
また、本発明においては、請求項2に記載のように、
請求項1に記載のヘテロ接合バイポーラトランジスタにおいて、前記バリア金属層と前記エミッタコンタクト層との間に、第1の仲介金属層が介在することを特徴とするヘテロ接合バイポーラトランジスタを構成する。
In the present invention, as described in
2. The heterojunction bipolar transistor according to
また、本発明においては、請求項3に記載のように、
請求項2に記載のヘテロ接合バイポーラトランジスタにおいて、前記第1の仲介金属層がTiからなることを特徴とするヘテロ接合バイポーラトランジスタを構成する。
In the present invention, as described in
3. The heterojunction bipolar transistor according to
また、本発明においては、請求項4に記載のように、
請求項1に記載のヘテロ接合バイポーラトランジスタにおいて、前記バリア金属層の厚さは10nm以上300nm以下であることを特徴とするヘテロ接合バイポーラトランジスタを構成する。
In the present invention, as described in claim 4,
2. The heterojunction bipolar transistor according to
また、本発明においては、請求項5に記載のように、
請求項2または3に記載のヘテロ接合バイポーラトランジスタにおいて、前記バリア金属層の厚さは10nm以上300nm以下であり、前記第1の仲介金属層の厚さは6nm以上10nm以下であることを特徴とするヘテロ接合バイポーラトランジスタを構成する。
In the present invention, as described in claim 5,
4. The heterojunction bipolar transistor according to
また、本発明においては、請求項6に記載のように、
請求項1ないし5のいずれかに記載のヘテロ接合バイポーラトランジスタにおいて、前記エミッタ電極は、導電層と、前記バリア金属層に接する第2の仲介金属層または仲介導体層とを有することを特徴とするヘテロ接合バイポーラトランジスタを構成する。
In the present invention, as described in
6. The heterojunction bipolar transistor according to
また、本発明においては、請求項7に記載のように、
請求項6に記載のヘテロ接合バイポーラトランジスタにおいて、前記導電層と前記第2の仲介金属層との間に拡散防止金属層が介在することを特徴とするヘテロ接合バイポーラトランジスタを構成する。
In the present invention, as described in
7. The heterojunction bipolar transistor according to
また、本発明においては、請求項8に記載のように、
請求項6または7に記載のヘテロ接合バイポーラトランジスタにおいて、前記導電層はAu、Al、CuまたはAgからなり、前記第2の仲介金属層はTiまたはWからなり、前記仲介導体層はWSiまたはWSiNからなることを特徴とするヘテロ接合バイポーラトランジスタを構成する。
In the present invention, as described in
8. The heterojunction bipolar transistor according to
また、本発明においては、請求項9に記載のように、
請求項7に記載のヘテロ接合バイポーラトランジスタにおいて、前記第2の仲介金属層がTiからなるときに、前記拡散防止金属層はPtからなることを特徴とするヘテロ接合バイポーラトランジスタを構成する。
In the present invention, as described in
8. The heterojunction bipolar transistor according to
また、本発明においては、請求項10に記載のように、
請求項6ないし9のいずれかに記載のヘテロ接合バイポーラトランジスタにおいて、前記第2の仲介金属層の厚さが6nm以上30nm以下であることを特徴とするヘテロ接合バイポーラトランジスタを構成する。
In the present invention, as described in
10. The heterojunction bipolar transistor according to
エミッタコンタクト層とエミッタ電極との間にバリア金属層を介在させ、金属の拡散を抑制することによって、自己発熱および高電流密度動作下においても劣化を生じにくく、高電流密度まで安定して通電可能な高信頼電極を有し、より高い信頼度を達成可能なヘテロ接合バイポーラトランジスタを提供することが可能となる。これによって、半導体集積回路のパワー設計自由度や使用環境温度の自由度を高めることが可能となる。 By interposing a barrier metal layer between the emitter contact layer and the emitter electrode and suppressing metal diffusion, it does not easily deteriorate even under self-heating and high current density operation, and can be stably energized to a high current density. It is possible to provide a heterojunction bipolar transistor that has a highly reliable electrode and can achieve higher reliability. As a result, it is possible to increase the degree of freedom in power design of the semiconductor integrated circuit and the degree of freedom in use environment temperature.
本発明は、エミッタコンタクト層とエミッタ電極との間に、Moの融点以上の融点を有する単体金属または合金からなるバリア金属層を介在させることによって、エミッタコンタクト層への金属の拡散を抑制することをを特徴とする。 The present invention suppresses metal diffusion into the emitter contact layer by interposing a barrier metal layer made of a single metal or alloy having a melting point equal to or higher than the melting point of Mo between the emitter contact layer and the emitter electrode. It is characterized by.
金属の融点が高くなれば、固体内で自己拡散の始まる温度、すなわちタンマン温度(上記特許文献1参照)も高くなり、同じ温度で比較すれば、金属原子の自己拡散が起こりにくくなり、それに応じて、他金属原子の拡散も起こりにくくなるので、Moを含めて、Moの融点以上の融点を有する単体金属または合金からなる層は、金属原子の拡散を抑制するバリア金属層として有効に働く。Moの融点以上の融点を有する単体金属としては、Mo、Ta、Re、Wがある。
If the melting point of the metal increases, the temperature at which self-diffusion starts in the solid, that is, the Tamman temperature (see
以下に、本発明の実施の形態を、バリア金属層がMoからなり、Tiからなる第1の仲介金属層が設けられている場合を例として説明するが、本発明はこれに限られるものではない。 Hereinafter, embodiments of the present invention will be described by taking as an example the case where the barrier metal layer is made of Mo and the first intermediary metal layer made of Ti is provided, but the present invention is not limited to this. Absent.
図1は本発明に係るHBTの一例を示す断面図である。図において、半絶縁性のInPからなる半導体基板1上に、例えばMBE法(Molecular Beam Epitaxy)で順次結晶成長された、n+型InPからなるサブコレクタ層2、n型InGaAsからなるコレクタ層3、p+型InGaAsからなるベース層4、n型InPからなるエミッタ層5、n+型InGaAsからなるエミッタコンタクト層6が形成されている。エミッタメサ周辺部には外部ベース層を覆うようにエミッタ層を一部残した、レッジ構造が形成されている。
FIG. 1 is a cross-sectional view showing an example of an HBT according to the present invention. In the figure, on a
エミッタコンタクト層6上にバリア複合層13が形成され、このバリア複合層13は、図2に示したように、他金属と高密着性を示すTiからなる第1の仲介金属層13−1と、高耐熱金属であるMoからなるバリア金属層13−2とから構成される。
A
バリア複合層13上にエミッタ電極7が形成され、エミッタ電極7上に金属配線層12が設けられている。エミッタ電極7の構造は、図4に示す従来技術によるエミッタ電極7の構造(Ti(7−1)/Pt(7−2)/Au(7−3))と同一であり、金属配線層12の構成は、例えば、Ti/Pt/Au/Pt/Tiとする。
An
したがって、本実施の形態例におけるエミッタ部の全体構成は、図3に示した従来技術によるヘテロ接合バイポーラトランジスタにおけるエミッタ電極7とエミッタコンタクト層6との間にバリア複合層13が挿入されてなる構成に相当する。
Therefore, the overall configuration of the emitter section in this embodiment is a configuration in which the
バリア金属層13−2のMoは真空蒸着装置で蒸着が可能なので、図2、図4に示す金属層を一括して同じ蒸着装置の内部にて形成することができ、工程短縮も可能となる。 Since Mo of the barrier metal layer 13-2 can be deposited by a vacuum deposition apparatus, the metal layers shown in FIGS. 2 and 4 can be collectively formed in the same deposition apparatus, and the process can be shortened. .
バリア複合層13においては、第1の仲介金属層13−1(Ti)の厚さを6nm、バリア金属層13−2(Mo)の厚さを10nmとした。第1の仲介金属層13−1の厚さは、密着度の確保のためには6nm以上であることが望ましく、その金属自体の拡散を抑制するためには10nm以下であることが望ましい。バリア金属層13−2の厚さは、エミッタ電極7からの金属の拡散を阻止するために10nm以上であることが望ましく、厚くなるとともに応力が発生することが危惧されるので、300nm以下であることが望ましい。バリア金属層13−2としてMoを用いる場合、Moは蒸着中の温度上昇のため堆積膜厚に限界があるが、30nm以上50nm以下が、その後のエッチング工程も考慮した適切な厚さである。
In the
本実施の形態例においては、第1の仲介金属層13−1にTiを用いているが、Ti以外の、他金属との密着性が良好な金属を用いてもよく、また、バリア金属層13−2とエミッタコンタクト層6との間の密着性に問題がない場合には、第1の仲介金属層13−1を用いなくてもよい。
In the present embodiment, Ti is used for the first intermediary metal layer 13-1, but a metal having good adhesion to other metals other than Ti may be used, and a barrier metal layer. If there is no problem in the adhesion between 13-2 and the
エミッタ電極7を形成する際は、はじめにTi/Pt/Au/Pt/Tiからなる金属層を形成し、コンタクトホール形成時に、上層部のTiおよびPtをエッチングによって除去して、Ti/Pt/Auの積層膜とする。はじめの金属層を蒸着で形成するときの膜厚は、Ti(30nm)/Pt(20nm)/Au(350nm)/Pt(30nm)/Ti(70nm)とした。各金属の挿入効果と拡散抑制のための効果的な膜厚は、第2の仲介金属層7−1(この場合にはTi)の厚さは、密着度の確保のために6nm以上、その金属自体の拡散を抑制するために30nm以下とすることが望ましい。また、Pt(7−2)の厚さは20nm以下とすることが望ましい。
When forming the
エミッタ電極7の第2の仲介金属層7−1の材料としては、Ti、Wを用いることができ、第2の仲介金属層7−1に代えて、WSi、WSiN等からなる仲介導体層を用いることができる。導電層7−3の材料としては、Au、Al、Cu、Agを用いることができる。なお、第2の仲介金属層7−1の材料がTi以外である場合には、拡散防止金属層7−2が不要となる場合もある。
As the material of the second intermediate metal layer 7-1 of the
本発明によるHBTと従来技術によるHBTとの比較通電試験を実施した。図6に、通電によるエミッタ抵抗の初期値からの変動を示す。図の縦軸は、エミッタ抵抗をその初期値で割って得た相対値である。通電条件は、環境温度が195℃、コレクタ電流密度は2mA/μm2である。従来技術によるHBTでは抵抗の増加が100時間程度で始まるのに対し、本発明によるHBTでは抵抗増加は1000時間程度まで抑えられている。Ti(第1の仲介金属層13−1)の薄層化と高耐熱金属Mo(バリア金属層13−2)によるAu(7−3)の拡散抑制によりエミッタコンタクト層6の抵抗増加が抑制された。
A comparative energization test was performed between the HBT according to the present invention and the HBT according to the prior art. FIG. 6 shows the variation of the emitter resistance from the initial value due to energization. The vertical axis in the figure is the relative value obtained by dividing the emitter resistance by its initial value. The energization conditions are an environmental temperature of 195 ° C. and a collector current density of 2 mA / μm 2 . In the HBT according to the prior art, the increase in resistance starts in about 100 hours, whereas in the HBT according to the present invention, the increase in resistance is suppressed to about 1000 hours. By increasing the thickness of Ti (first intermediate metal layer 13-1) and suppressing the diffusion of Au (7-3) by the high heat-resistant metal Mo (barrier metal layer 13-2), an increase in resistance of the
エミッタ抵抗の変動を定量的に把握するために、抵抗の初期値からの変動が3%になる時間を判定条件とし、そのメディアン値の通電中の接合温度への依存性を調べた。その結果を図7に示す。図の縦軸は対数尺で、例えば、1.E+03は1×103を表し、横軸は、通電中の接合温度を絶対温度で表したもの(Tj)の逆数の1000倍である。本発明によるHBT(図中、Ti/Mo/Ti/Pt/Auで表示)は、従来技術によるHBT(図中、Ti/Pt/Auで表示)よりもエミッタ抵抗の増加に対する寿命が長く、従って本発明によるヘテロ接合バイボーラトランジスタのエミッタ部構造は、デバイスの安定化に有用であることがわかる。 In order to quantitatively grasp the variation of the emitter resistance, the time when the variation from the initial value of the resistance becomes 3% was used as a judgment condition, and the dependence of the median value on the junction temperature during energization was examined. The result is shown in FIG. The vertical axis of the figure is a logarithmic scale. E + 03 represents 1 × 10 3 , and the horizontal axis represents 1000 times the reciprocal number of the junction temperature during energization expressed in absolute temperature (Tj). The HBT according to the present invention (indicated by Ti / Mo / Ti / Pt / Au in the figure) has a longer lifetime with respect to the increase in emitter resistance than the HBT according to the prior art (indicated by Ti / Pt / Au in the figure). It can be seen that the emitter structure of the heterojunction bipolar transistor according to the present invention is useful for stabilizing the device.
なお、上記の実施の形態例において単層のバリア金属層を用いたが、バリア金属層を複数層用いてもよく、その場合のバリア金属層の厚さは、バリア金属層の厚さの合計であるとする。 In the above embodiment, a single barrier metal layer is used. However, a plurality of barrier metal layers may be used. In this case, the thickness of the barrier metal layer is the sum of the thicknesses of the barrier metal layers. Suppose that
1:半導体基板、2:サブコレクタ層、3:コレクタ層、4:ベース層、5:エミッタ層、6:エミッタコンタクト層、7:エミッタ電極、7−1:第2の仲介金属層、7−2:拡散防止金属層、7−3:導電層、8:コレクタ電極、9:ベース電極、10:絶縁保護膜、11:層間絶縁膜、12:金属配線層、12−1:第3の仲介金属層、12−2:配線金属層、13:バリア複合層、13−1:第1の仲介金属層、13−2:バリア金属層。 1: semiconductor substrate, 2: subcollector layer, 3: collector layer, 4: base layer, 5: emitter layer, 6: emitter contact layer, 7: emitter electrode, 7-1: second intermediate metal layer, 7- 2: diffusion preventing metal layer, 7-3: conductive layer, 8: collector electrode, 9: base electrode, 10: insulating protective film, 11: interlayer insulating film, 12: metal wiring layer, 12-1: third mediator Metal layer, 12-2: wiring metal layer, 13: barrier composite layer, 13-1: first intermediate metal layer, 13-2: barrier metal layer.
Claims (10)
前記エミッタコンタクト層とエミッタ電極との間に、Moの融点以上の融点を有する単体金属または合金からなるバリア金属層が介在することを特徴とするヘテロ接合バイポーラトランジスタ。 In a heterojunction bipolar transistor in which a subcollector layer, a collector layer, a base layer, an emitter layer, and an emitter contact layer are stacked in this order on a semiconductor substrate,
A heterojunction bipolar transistor characterized in that a barrier metal layer made of a single metal or alloy having a melting point equal to or higher than the melting point of Mo is interposed between the emitter contact layer and the emitter electrode.
前記バリア金属層と前記エミッタコンタクト層との間に、第1の仲介金属層が介在することを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to claim 1,
A heterojunction bipolar transistor, wherein a first intermediate metal layer is interposed between the barrier metal layer and the emitter contact layer.
前記第1の仲介金属層がTiからなることを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to claim 2,
The heterojunction bipolar transistor, wherein the first intermediate metal layer is made of Ti.
前記バリア金属層の厚さは10nm以上300nm以下であることを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to claim 1,
A heterojunction bipolar transistor, wherein the barrier metal layer has a thickness of 10 nm to 300 nm.
前記バリア金属層の厚さは10nm以上300nm以下であり、
前記第1の仲介金属層の厚さは6nm以上10nm以下であることを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to claim 2 or 3,
The barrier metal layer has a thickness of 10 nm to 300 nm,
The heterojunction bipolar transistor, wherein the thickness of the first intermediate metal layer is 6 nm or more and 10 nm or less.
前記エミッタ電極は、導電層と、前記バリア金属層に接する第2の仲介金属層または仲介導体層とを有することを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to any one of claims 1 to 5,
The heterojunction bipolar transistor, wherein the emitter electrode has a conductive layer and a second intermediate metal layer or intermediate conductor layer in contact with the barrier metal layer.
前記導電層と前記第2の仲介金属層との間に拡散防止金属層が介在することを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to claim 6,
A heterojunction bipolar transistor, wherein a diffusion preventing metal layer is interposed between the conductive layer and the second intermediate metal layer.
前記導電層はAu、Al、CuまたはAgからなり、前記第2の仲介金属層はTiまたはWからなり、前記仲介導体層はWSiまたはWSiNからなることを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to claim 6 or 7,
The heterojunction bipolar transistor, wherein the conductive layer is made of Au, Al, Cu or Ag, the second intermediate metal layer is made of Ti or W, and the intermediate conductor layer is made of WSi or WSiN.
前記第2の仲介金属層がTiからなるときに、前記拡散防止金属層はPtからなることを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to claim 7,
The heterojunction bipolar transistor, wherein when the second intermediate metal layer is made of Ti, the diffusion preventing metal layer is made of Pt.
前記第2の仲介金属層の厚さが6nm以上30nm以下であることを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to any one of claims 6 to 9,
The heterojunction bipolar transistor, wherein the thickness of the second intermediate metal layer is 6 nm or more and 30 nm or less.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008195840A JP5355954B2 (en) | 2008-07-30 | 2008-07-30 | Heterojunction bipolar transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008195840A JP5355954B2 (en) | 2008-07-30 | 2008-07-30 | Heterojunction bipolar transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010034355A true JP2010034355A (en) | 2010-02-12 |
JP5355954B2 JP5355954B2 (en) | 2013-11-27 |
Family
ID=41738480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008195840A Active JP5355954B2 (en) | 2008-07-30 | 2008-07-30 | Heterojunction bipolar transistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5355954B2 (en) |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS607175A (en) * | 1983-06-24 | 1985-01-14 | Nec Corp | Structure of electrode of iii-v compound semiconductor element |
JPH04251937A (en) * | 1991-01-09 | 1992-09-08 | Nec Corp | Manufacture of bipolar transistor |
JPH04364035A (en) * | 1991-06-11 | 1992-12-16 | Nec Corp | Electrode wiring |
JPH06291080A (en) * | 1993-04-02 | 1994-10-18 | Sharp Corp | Manufacture of electrode |
JPH07245314A (en) * | 1994-03-04 | 1995-09-19 | Mitsubishi Electric Corp | Bipolar transistor and its manufacture |
JPH08191055A (en) * | 1995-01-09 | 1996-07-23 | Hitachi Ltd | Compound semiconductor device and manufacture thereof |
JPH118210A (en) * | 1997-06-17 | 1999-01-12 | Oki Electric Ind Co Ltd | Method and apparatus for manufacturing of semiconductor element |
JP2000183076A (en) * | 1998-10-09 | 2000-06-30 | Toshiba Corp | Semiconductor device and manufacture thereof |
JP2000260783A (en) * | 1999-03-11 | 2000-09-22 | Hitachi Ltd | Semiconductor device, its manufacture, high-frequency power amplifier, and radio communication apparatus |
JP2006351617A (en) * | 2005-06-13 | 2006-12-28 | Toshiba Corp | Semiconductor element, electrode forming method and manufacturing method of semiconductor element |
-
2008
- 2008-07-30 JP JP2008195840A patent/JP5355954B2/en active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS607175A (en) * | 1983-06-24 | 1985-01-14 | Nec Corp | Structure of electrode of iii-v compound semiconductor element |
JPH04251937A (en) * | 1991-01-09 | 1992-09-08 | Nec Corp | Manufacture of bipolar transistor |
JPH04364035A (en) * | 1991-06-11 | 1992-12-16 | Nec Corp | Electrode wiring |
JPH06291080A (en) * | 1993-04-02 | 1994-10-18 | Sharp Corp | Manufacture of electrode |
JPH07245314A (en) * | 1994-03-04 | 1995-09-19 | Mitsubishi Electric Corp | Bipolar transistor and its manufacture |
JPH08191055A (en) * | 1995-01-09 | 1996-07-23 | Hitachi Ltd | Compound semiconductor device and manufacture thereof |
JPH118210A (en) * | 1997-06-17 | 1999-01-12 | Oki Electric Ind Co Ltd | Method and apparatus for manufacturing of semiconductor element |
JP2000183076A (en) * | 1998-10-09 | 2000-06-30 | Toshiba Corp | Semiconductor device and manufacture thereof |
JP2000260783A (en) * | 1999-03-11 | 2000-09-22 | Hitachi Ltd | Semiconductor device, its manufacture, high-frequency power amplifier, and radio communication apparatus |
JP2006351617A (en) * | 2005-06-13 | 2006-12-28 | Toshiba Corp | Semiconductor element, electrode forming method and manufacturing method of semiconductor element |
Also Published As
Publication number | Publication date |
---|---|
JP5355954B2 (en) | 2013-11-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5667109B2 (en) | Heterojunction bipolar transistor and manufacturing method thereof | |
KR102327745B1 (en) | Semiconductor device and manufacturing method thereof | |
JP4575378B2 (en) | Heterojunction bipolar transistor | |
JP4999246B2 (en) | Collector-up heterojunction bipolar transistor and manufacturing method thereof | |
JP2018010896A (en) | Heterojunction bipolar transistor | |
WO2019208294A1 (en) | Integrated circuit and production method of same | |
JP2005347735A (en) | Transistor and manufacturing method therefor | |
JP5355954B2 (en) | Heterojunction bipolar transistor | |
JP2006294700A (en) | Hetero-junction bipolar transistor | |
JP3470065B2 (en) | Semiconductor integrated circuit and manufacturing method thereof | |
JP2008182036A (en) | Method of manufacturing semiconductor device | |
US6683332B2 (en) | Heterojunction bipolar transistor and manufacturing method therefor including electrode alloyed reaction layers | |
JP2015211182A (en) | Heterojunction bipolar transistor and manufacturing method of the same | |
JP5236931B2 (en) | Electrode structure, heterojunction bipolar transistor, and method of manufacturing heterojunction bipolar transistor | |
JP3620129B2 (en) | Method for forming ohmic electrode | |
US20090194846A1 (en) | Fully Cu-metallized III-V group compound semiconductor device with palladium/germanium/copper ohmic contact system | |
Shiratori et al. | Suppressed Self-Heating in Multi-Finger InP-Based DHBTs with Au Subcollector Fabricated on SiC Substrate by Surface-Activated Bonding | |
JP2000174031A (en) | Heterojunction bipolar transistor | |
US11355586B2 (en) | Heterojuction bipolar transistor | |
CN219123214U (en) | Electronic equipment | |
US9865748B2 (en) | Semiconductor structure and method for manufacturing the same | |
Kashio et al. | 0.25-µm-Emitter InP Heterojunction Bipolar Transistors with a Thin Ledge Structure | |
KR100352375B1 (en) | Method Manufacturing the Heterojunction Bipolar Transistor | |
Macherzyński et al. | Fabrication of ohmic contact based on platinum to p-type compositionally graded AlGaAs layers | |
JP5946136B2 (en) | Heterojunction bipolar transistor and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100721 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20120530 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120530 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121102 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121113 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130521 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130827 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130828 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5355954 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |