JP2010034257A - Transmission line type capacitor - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a high-capacitance decoupling capacitor responding to a GHz band. <P>SOLUTION: The transmission line type capacitor includes: a first conductive layer 1-2 formed on a base material insulation sheet 1-1; and a strip-like second conductive layer 2 formed on its upper surface through a first insulation thin-film layer 3-1. The capacitor further includes: a second insulating layer 3-2 conformally coating the second conductive layer; and a metal/semiconductor thin-film layer 3-3 conformally coating its upper part. A connection terminal 4-1 connected to the first conductive layer and a connection terminal 4-2 connected to the second conductive layer are formed adjacent to each other in the vicinity of one end of the second conductive layer. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、伝送線路型キャパシタに関し、特に、伝送線路型デカップリングキャパシタに関する。   The present invention relates to a transmission line type capacitor, and more particularly to a transmission line type decoupling capacitor.

最近の半導体デバイスの高速化に伴い、より高い周波数帯に対応するデカップリングキャパシタが求められている。   With the recent increase in the speed of semiconductor devices, a decoupling capacitor corresponding to a higher frequency band is required.

従来、比較的高い周波数帯のデカップリングキャパシタとしては、セラミック積層チップ型キャパシタが多く用いられている。   Conventionally, a ceramic multilayer chip type capacitor is often used as a decoupling capacitor of a relatively high frequency band.

また、比較的広い周波数帯に対応できるデカップリングキャパシタとして、伝送線路構造を採用したものもある。   Some decoupling capacitors that can handle a relatively wide frequency band employ a transmission line structure.

他方、高周波数帯(GHz帯)で使用可能なデバイスとして、伝送線路構造を採用したインダクタやトランスが既に提案されている(例えば、特許文献1または2参照)。   On the other hand, inductors and transformers that employ a transmission line structure have already been proposed as devices that can be used in a high frequency band (GHz band) (see, for example, Patent Document 1 or 2).

特開平11−87620号公報JP-A-11-87620 特開2003−257739号公報JP 2003-257739 A

セラミック積層チップ型キャパシタは、数百MHz以上の高周波特性が悪く、1GHzまでキャパシティブ成分が残っているものは知られていない。これは、セラミック積層チップ型キャパシタが共振点を有しており、それ以上の周波数帯ではインダクタ成分が支配的となるからである。このため、セラミック積層チップ型キャパシタは、GHz帯域のデバイス用電源のデカップリングキャパシタとしては不適である。   Ceramic multilayer chip capacitors have poor high-frequency characteristics of several hundred MHz or more, and it is not known that a capacitive component remains up to 1 GHz. This is because the ceramic multilayer chip capacitor has a resonance point, and the inductor component becomes dominant in a frequency band higher than that. For this reason, the ceramic multilayer chip type capacitor is not suitable as a decoupling capacitor for a power supply for a device in the GHz band.

また、伝送線路構造を採用したものは、導電性ポリマー電解コンデンサを応用したもので、GHz帯までの対応を謳っている。しかしながら、このデバイスでも、1GHzを超えるとインダクタ成分が支配的となり、GHzでの動作を補償する電源に使用しても効果は得られない。   Moreover, what employ | adopted the transmission line structure is what applied a conductive polymer electrolytic capacitor, and has responded to the response to a GHz band. However, even in this device, when the frequency exceeds 1 GHz, the inductor component becomes dominant, and even if this device is used for a power source that compensates the operation at GHz, no effect is obtained.

さらに、引用文献1や2に記載されたデバイスは、インダクタ成分を利用するものであって、GHz帯で使用できるキャパシタについて何ら開示するものでも示唆するものでもない。   Furthermore, the devices described in the cited documents 1 and 2 utilize an inductor component, and do not disclose or suggest any capacitor that can be used in the GHz band.

本発明は、上記のような事情を考慮してなされたものであり、その目的は、10GHz帯域までキャパシタ成分が支配する伝送線路型キャパシタを提供することにある。   The present invention has been made in consideration of the above-described circumstances, and an object thereof is to provide a transmission line type capacitor in which a capacitor component dominates up to a 10 GHz band.

上記課題を解決するため、本発明に係る伝送線路型キャパシタは、絶縁シートと、該絶縁シート上に形成された第一の導電層と、該第一の導電層上に形成された第一の絶縁層と、該第一の絶縁層上に形成された帯状の第二導電層と、該第二の導電層をその一端部を除いて覆う第二の絶縁層と、該第二の絶縁層上に形成された金属または半導体からなる金属/半導体薄膜層とを有し、前記第一の導電層に第一導電層用接続端子を接続するとともに、前記第二の導電層の一端部に第二導電層用接続端子を接続し、当該第二の導電層の他端を開放端としたことを特徴とする。   In order to solve the above problems, a transmission line type capacitor according to the present invention includes an insulating sheet, a first conductive layer formed on the insulating sheet, and a first conductive layer formed on the first conductive layer. An insulating layer, a strip-shaped second conductive layer formed on the first insulating layer, a second insulating layer covering the second conductive layer except for one end thereof, and the second insulating layer A metal / semiconductor thin film layer made of a metal or semiconductor formed on the first conductive layer, and a first conductive layer connection terminal connected to the first conductive layer; A connection terminal for two conductive layers is connected, and the other end of the second conductive layer is an open end.

前記金属/半導体薄膜層としては、1Ω/□以上のシート抵抗を有する均質膜あるいはクラスタ状のグレインが重なった膜を用いることができる。また、その膜厚は、20〜10000nmとすることができる。   As the metal / semiconductor thin film layer, a homogeneous film having a sheet resistance of 1Ω / □ or more or a film in which clustered grains are overlapped can be used. Moreover, the film thickness can be 20-10000 nm.

前記第一の絶縁膜及び前記第二の絶縁膜の各々は、その膜厚を20〜10000nmとすることができる。   Each of the first insulating film and the second insulating film can have a thickness of 20 to 10,000 nm.

また、前記金属/半導体薄膜層は、Fe、Al、Ni、Ag、Mg、Cu、Si、及びCからなる群から選ばれた一つの物質、または前記群から選ばれた少なくとも2つの物質からなる合金もしくは共析物を含んでよい。   The metal / semiconductor thin film layer is made of one substance selected from the group consisting of Fe, Al, Ni, Ag, Mg, Cu, Si, and C, or at least two substances selected from the group. Alloys or eutectoids may be included.

前記第一導電層用接続端子は、前記第二の導電層の前記一端部側延長線上で、前記第一の導電層に接続されかつ前記第一の絶縁層を貫通して当該第一の絶縁層の上面に露出するよう形成された引き出し電極に接続されてよい。   The connection terminal for the first conductive layer is connected to the first conductive layer and extends through the first insulating layer on the one end side extension line of the second conductive layer. It may be connected to an extraction electrode formed so as to be exposed on the upper surface of the layer.

あるいは、前記第一の導電層の平面形状が長方形であり、前記第一の導電層用接続端子が前記第一の導電層の一対の短辺のうち前記第二の導電層の一端部に近い方の短辺に接続されるよう前記絶縁シート上に形成され、かつ前記第一の絶縁層に形成された窓部から露出するようにしてもよい。この場合、前記第二の導電層として複数の帯状導電層を有し、これら複数の帯状電極層の一端部に前記第二導電層用接続端子が共通に接続される用構成することができる。また、その場合には、前記第一導電層用接続端子及び前記第二導電層用接続端子の各々幅が前記第1の導電層及び前記第二の導電層からそれぞれ遠ざかるに従い漸減し、その絞込み角度が30度以下となるように構成することが好ましい。   Alternatively, the planar shape of the first conductive layer is a rectangle, and the first conductive layer connection terminal is close to one end of the second conductive layer of the pair of short sides of the first conductive layer. You may make it expose from the window part formed on the said insulating sheet so that it may be connected to the short side of this, and formed in the said 1st insulating layer. In this case, the second conductive layer may have a plurality of strip-like conductive layers, and the second conductive layer connection terminal may be commonly connected to one end of the plurality of strip-like electrode layers. In this case, the width of each of the first conductive layer connection terminal and the second conductive layer connection terminal gradually decreases as the distance from the first conductive layer and the second conductive layer increases. It is preferable that the angle be 30 degrees or less.

前記第二の導電層または前記帯状導電層の膜厚tと幅wとの比t/wは0.5以下であることが好ましい。   The ratio t / w between the thickness t and the width w of the second conductive layer or the strip-shaped conductive layer is preferably 0.5 or less.

本発明によれば、10GHz帯域までキャパシタ成分が支配する伝送線路型キャパシタを提供することができる。   According to the present invention, it is possible to provide a transmission line type capacitor in which a capacitor component dominates up to a 10 GHz band.

また、本発明によれば、単位長さあたりの容量が大きい伝送線路型キャパシタを提供することができる。   Further, according to the present invention, it is possible to provide a transmission line type capacitor having a large capacity per unit length.

以下、図面を参照して本発明の実施の形態について説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図1(A)は本発明の第1の実施形態に係る伝送線路型デカップリングキャパシタ(以下、単にキャパシタという)の一方の端部の斜視図であり、図1(B)はその平面図である。キャパシタの他方の端部側は、どこまでも延長したり、折り返したりすること(展開)ができる。その様子を、図1(A)及び(B)では、一点鎖線で示している。   FIG. 1A is a perspective view of one end of a transmission line type decoupling capacitor (hereinafter simply referred to as a capacitor) according to a first embodiment of the present invention, and FIG. 1B is a plan view thereof. is there. The other end side of the capacitor can be extended or folded back (development). This state is indicated by a one-dot chain line in FIGS.

図1(A)及び(B)に示すキャパシタは、長方形の基材絶縁シート1−1とその上に被着した金属層(第一導電層)1−2とを有する積層シート1を有している。また、積層シート1の上面をコートする第一絶縁薄膜層3−1が形成され、その上に帯状の第二導電層(線路)2が積層シート1の長手方向に延在するように形成されている。また、その一端部を除き第二導電層2をコンフォーマルにコートする第二絶縁薄膜層3−2が、第二導電層2と第一絶縁薄膜層3−1の露出面上に形成されている。さらに、第二絶縁薄膜層3−2の上には、コンフォーマルに金属または半導体からなる金属/半導体薄膜層3−3が形成されている。第二絶縁薄膜層3−2及び金属/半導体薄膜層3−3を合わせて上部コンフォーマル層3と呼ぶ。   The capacitor shown in FIGS. 1A and 1B includes a laminated sheet 1 having a rectangular base insulating sheet 1-1 and a metal layer (first conductive layer) 1-2 deposited thereon. ing. Moreover, the 1st insulating thin film layer 3-1 which coats the upper surface of the lamination sheet 1 is formed, and it forms so that the strip | belt-shaped 2nd conductive layer (line | wire) 2 may extend in the longitudinal direction of the lamination sheet 1 on it. ing. A second insulating thin film layer 3-2 conformally coating the second conductive layer 2 except for one end thereof is formed on the exposed surfaces of the second conductive layer 2 and the first insulating thin film layer 3-1. Yes. Further, a metal / semiconductor thin film layer 3-3 made of a metal or a semiconductor conformally is formed on the second insulating thin film layer 3-2. The second insulating thin film layer 3-2 and the metal / semiconductor thin film layer 3-3 are collectively referred to as an upper conformal layer 3.

第一絶縁薄膜層3−1には、第二導電層2の一端部側への延長線上の位置で、貫通穴が形成されている。この貫通穴には第一導電層1−2に接続される引き出し電極が設けられている。また、引き出し電極の上面には、第一接続端子4−1が形成されている。なお、引き出し電極は、第二導電層2の形成と同時に同一材料で形成することができる。   A through hole is formed in the first insulating thin film layer 3-1 at a position on the extension line to the one end side of the second conductive layer 2. In this through hole, an extraction electrode connected to the first conductive layer 1-2 is provided. A first connection terminal 4-1 is formed on the upper surface of the extraction electrode. The lead electrode can be formed of the same material simultaneously with the formation of the second conductive layer 2.

また、第二導電層2の一端部の上面には第二接続端子4−2が形成されている。   A second connection terminal 4-2 is formed on the upper surface of one end of the second conductive layer 2.

以上のように、本実施の形態に係るキャパシタは、一対の線路(第一導電層1−2及び第二導電層2)を有するマイクロストリップ構造(伝送線路構造)を持つ。そして、このような構成において、金属/半導体薄膜層3−3の存在により(ドルーデ(Drude)の式に従い)、10GHz帯域までキャパシタ成分が支配する伝送線路型キャパシタを実現することができる。   As described above, the capacitor according to the present embodiment has a microstrip structure (transmission line structure) having a pair of lines (first conductive layer 1-2 and second conductive layer 2). In such a configuration, a transmission line capacitor in which the capacitor component dominates up to 10 GHz band can be realized by the presence of the metal / semiconductor thin film layer 3-3 (according to the Drude equation).

次に、図1のキャパシタの製造方法について説明する。   Next, a method for manufacturing the capacitor of FIG. 1 will be described.

まず、基材絶縁シート1−1を用意する。基材絶縁シート1−1の形状は長方形とすることができる。基材絶縁シート1−1としては、例えばガラス繊維強化エポキシ、エポキシ、ポリエステル、PET(ポリエチレンテレフタレート)、PPC(ポリエステルポリカーボネート)、ビニリデン、ポリイミド、ポリスチレンなどの有機絶縁物が使用できる。シート厚みは基材としての役目が果たせる厚みが望ましい。その厚みが数ミクロンであれば、ほう珪酸ガラス、ソーダライムガラスなどの無機シートも使用可能である。無機シートを用いると、薄膜形成に物理的被着法のプロセスを採用しやすい。   First, the base insulating sheet 1-1 is prepared. The shape of the base insulating sheet 1-1 can be a rectangle. As the base insulating sheet 1-1, organic insulators such as glass fiber reinforced epoxy, epoxy, polyester, PET (polyethylene terephthalate), PPC (polyester polycarbonate), vinylidene, polyimide, and polystyrene can be used. The sheet thickness is desirably a thickness that can serve as a base material. If the thickness is several microns, inorganic sheets such as borosilicate glass and soda lime glass can be used. When an inorganic sheet is used, it is easy to employ a physical deposition process for thin film formation.

次に、基材絶縁シート1−1上に第一導電層1−2を形成する。第一導電層1−2の形成には、金属箔の貼り付け、スパッタ、蒸着、めっき、イオンプレーティング、CVD、溶射などの手法を用いることができる。   Next, the first conductive layer 1-2 is formed on the base insulating sheet 1-1. For the formation of the first conductive layer 1-2, a method such as attaching a metal foil, sputtering, vapor deposition, plating, ion plating, CVD, thermal spraying, or the like can be used.

次に、第一導電層1−2上に、第一絶縁薄膜層3−1を被着する。第一絶縁薄膜層3−1の被着には、塗布、スピンコート、スパッタ、蒸着、CVDなどの手法を用いることができる。第一絶縁薄膜層3−1は、マイクロストリップ線路の電磁界バランスを崩壊させるように薄い層であることが望ましく、その膜厚範囲は20〜10000nmである。   Next, the first insulating thin film layer 3-1 is deposited on the first conductive layer 1-2. For the deposition of the first insulating thin film layer 3-1, techniques such as coating, spin coating, sputtering, vapor deposition, and CVD can be used. The first insulating thin film layer 3-1 is desirably a thin layer so as to disrupt the electromagnetic field balance of the microstrip line, and its film thickness range is 20 to 10,000 nm.

続いて、第一絶縁薄膜層3−1に引き出し電極用の貫通穴を形成し、第一絶縁薄膜層3−1上に第二導電層2となる金属膜を形成する。この金属膜の形成には、第一導電層1−2の形成と同様に、金属箔の貼り付け、スパッタ、蒸着、めっき、イオンプレーティング、CVD、溶射などの手法を用いることができる。形成された金属膜をフォトリソグラフ等の技術を用いて帯状の線路に加工するとともに引き出し電極を形成する。線路長を長くする場合には、図1(B)に示すように、第二導電層2を折り返す形状とする。第二導電層2の幅wは10μm〜1mmが好ましく、その厚みtは電流容量に応じて決定される。例えば、一本の第二導電層2で300mAに対応させる場合、w=100μmであればt=20μmが適当である。   Subsequently, through holes for lead electrodes are formed in the first insulating thin film layer 3-1, and a metal film to be the second conductive layer 2 is formed on the first insulating thin film layer 3-1. For the formation of this metal film, as in the formation of the first conductive layer 1-2, techniques such as attaching a metal foil, sputtering, vapor deposition, plating, ion plating, CVD, and thermal spraying can be used. The formed metal film is processed into a strip-shaped line using a technique such as photolithography, and an extraction electrode is formed. When increasing the line length, the second conductive layer 2 is folded back as shown in FIG. The width w of the second conductive layer 2 is preferably 10 μm to 1 mm, and the thickness t is determined according to the current capacity. For example, in the case where one second conductive layer 2 corresponds to 300 mA, t = 20 μm is appropriate if w = 100 μm.

次に、第一絶縁薄膜層3−1と第二導電層2の上面全面に第二絶縁薄膜層3−2を形成する。第二絶縁薄膜層3−2の形成には、塗布、スピンコート、スパッタ、蒸着、CVD、溶射などの手法を用いることができる。なお、第二絶縁薄膜層3−2が、第二導電層2の側面にも形成されるように、コンフォーマル被着プロセスで行うことが望ましい。第二絶縁薄膜層3−2はピンホール(欠陥、ボイド)があってもよく、クラスタが電気的に独立した島状であってもよい。第二絶縁薄膜層3−2の膜厚は、たとえば20〜1000nmである。   Next, the second insulating thin film layer 3-2 is formed on the entire upper surfaces of the first insulating thin film layer 3-1 and the second conductive layer 2. For the formation of the second insulating thin film layer 3-2, techniques such as coating, spin coating, sputtering, vapor deposition, CVD, and thermal spraying can be used. In addition, it is desirable to carry out by a conformal deposition process so that the second insulating thin film layer 3-2 is also formed on the side surface of the second conductive layer 2. The second insulating thin film layer 3-2 may have pinholes (defects and voids) or may have an island shape in which clusters are electrically independent. The film thickness of the second insulating thin film layer 3-2 is, for example, 20 to 1000 nm.

次に、第二絶縁薄膜層3−2を完全に覆うように金属/半導体薄膜層3−3を被着させる。金属/半導体薄膜層3−3はコンフォーマルに被着させることができる手法、たとえばCVD、蒸着、スパッタ、溶射などを用いて形成することが望ましい。金属/半導体薄膜層3−3は、この薄膜中に表面プラズモン効果を生むため、例えば、1Ω/□以上のシート抵抗を有する均質膜を有する多結晶またはアモルファス薄膜、あるいはクラスタ状のグレインが重なった構成で設けられた金属または半導体である。例えば、Fe、Al、Ni、Ag,Mg、Cu、Si、Cからなる群から選ばれた少なくとも一つの物質、または前記群から選ばれた少なくとも二つからなる合金または共析物を含む。金属/半導体薄膜層3−3の膜厚は、例えば20〜10000nmである。   Next, the metal / semiconductor thin film layer 3-3 is deposited so as to completely cover the second insulating thin film layer 3-2. The metal / semiconductor thin film layer 3-3 is desirably formed using a technique that can be conformally deposited, such as CVD, vapor deposition, sputtering, or thermal spraying. Since the metal / semiconductor thin film layer 3-3 produces a surface plasmon effect in the thin film, for example, a polycrystalline or amorphous thin film having a homogeneous film having a sheet resistance of 1 Ω / □ or more, or cluster-like grains overlapped. A metal or semiconductor provided in a configuration. For example, at least one substance selected from the group consisting of Fe, Al, Ni, Ag, Mg, Cu, Si, and C, or an alloy or eutectoid consisting of at least two selected from the above group is included. The film thickness of the metal / semiconductor thin film layer 3-3 is, for example, 20 to 10,000 nm.

次に、積層シート1の一方の端部1aにおいて、金属/半導体薄膜層3−3及び第二絶縁薄膜層3−2を除去し、第二導電層2の一端部及び引き出し電極を露出させる。そして、引き出し電極及び第二導電層2の一端部の上面に接続端子4−1及び4−2をそれぞれ形成する。接続端子4−1及び4−2は、平面的なレイアウトにおいて、互いにできるだけ近く(略同じ位置)に配置する。   Next, at one end 1a of the laminated sheet 1, the metal / semiconductor thin film layer 3-3 and the second insulating thin film layer 3-2 are removed, and one end of the second conductive layer 2 and the lead electrode are exposed. Then, connection terminals 4-1 and 4-2 are formed on the upper surfaces of the lead electrode and one end of the second conductive layer 2, respectively. The connection terminals 4-1 and 4-2 are arranged as close to each other as possible (substantially the same position) in the planar layout.

以上のようにし、第1図(A)及び(B)に示すキャパシタが製造される。このキャパシタは、プリント配線板などにエンベッドすることが可能である。   As described above, the capacitor shown in FIGS. 1A and 1B is manufactured. This capacitor can be embedded in a printed wiring board or the like.

図1(A)及び(B)では、第二導電層2として、単一の帯状線路を形成したが、図2に示すように複数(図2では6本)の帯状導電層を形成するようにしてもよい。   1A and 1B, a single strip-shaped line is formed as the second conductive layer 2, but a plurality (six in FIG. 2) of strip-shaped conductive layers are formed as shown in FIG. It may be.

図2に示す第2の実施の形態に係るキャパシタでは、第一導電層1−2が長方形に形成され、その一対の短辺のうちの一方に第一接続端子4−1’が形成されている。即ち、第一接続端子4−1’は、基材絶縁シート1−1上に形成される。第一接続端子4−1’を外部露出させるため、第一絶縁薄膜層3−1には、第二接続電極取り出し窓5が形成されている。   In the capacitor according to the second embodiment shown in FIG. 2, the first conductive layer 1-2 is formed in a rectangular shape, and the first connection terminal 4-1 ′ is formed on one of the pair of short sides. Yes. That is, the first connection terminal 4-1 'is formed on the base insulating sheet 1-1. In order to expose the first connection terminal 4-1 'to the outside, a second connection electrode extraction window 5 is formed in the first insulating thin film layer 3-1.

また、第二導電層2である複数の帯状電極層には、第二接続端子4−2’が共通に接続されている。   The second connection terminal 4-2 ′ is connected in common to the plurality of strip electrode layers that are the second conductive layer 2.

第一接続端子4−1’及び第二接続端子4−2’は、第一導電層1−2及び第二導電層2から遠ざかる(図の右方に進む)に従い、その幅が狭くなっている。各接続端子4−1’、4−2’の両側辺のなす角度(絞り込み角度)θ1、θ2は、それぞれ30°以下とすることが好ましい。   As the first connection terminal 4-1 ′ and the second connection terminal 4-2 ′ move away from the first conductive layer 1-2 and the second conductive layer 2 (going to the right in the figure), the widths thereof become narrower. Yes. It is preferable that the angles (throttle angles) θ1 and θ2 formed by both sides of the connection terminals 4-1 ′ and 4-2 ′ are 30 ° or less, respectively.

図2のキャパシタにおいて、各帯状導電層のサイズが図1の第二導電層2と同じであるとすると、その電流能力は、図1のものに比べて帯状導電層の数に比例したものとなる。換言すると、同一の電流能力であれば、第二導電層2である帯状導電層の数を増やすことにより、各帯状導電層の長さを短くすることができる。なお、第二導電層2である帯状導電層の数は任意に設定可能である。   In the capacitor of FIG. 2, if the size of each strip-like conductive layer is the same as that of the second conductive layer 2 of FIG. 1, the current capability is proportional to the number of strip-like conductive layers compared to that of FIG. Become. In other words, if the current capability is the same, the length of each strip-like conductive layer can be shortened by increasing the number of strip-like conductive layers that are the second conductive layers 2. In addition, the number of the strip | belt-shaped conductive layers which are the 2nd conductive layers 2 can be set arbitrarily.

図3は、図2のキャパシタにおける積層シート1の端部1a以外の部分の短辺方向(幅方向)断面である。この図では、4本の第二導電層2が示されている。   FIG. 3 is a cross section in the short side direction (width direction) of a portion other than the end 1a of the multilayer sheet 1 in the capacitor of FIG. In this figure, four second conductive layers 2 are shown.

図3に示すように、第一導電層1−2と第二導電層2とは第一絶縁薄膜層3−1によって電気的に絶縁分離されている。また、第二導電層2と金属/半導体薄膜層3−3とは第二絶縁薄膜層3−2によって電気的に絶縁分離されている。これにより、接続端子4−1,4−2(4−1’,4−2’)に電圧を印加することにより、第一導電層1−2と第二導電層2との間にそれに応じた電圧が印加される。この構成において、金属/半導体薄膜層3−3が導電性を有するか絶縁性を有するかは問題とならない。したがって、後述するように、金属/半導体薄膜層3−3にボイドが連続的にあってもよい。   As shown in FIG. 3, the first conductive layer 1-2 and the second conductive layer 2 are electrically insulated and separated by the first insulating thin film layer 3-1. The second conductive layer 2 and the metal / semiconductor thin film layer 3-3 are electrically insulated and separated by the second insulating thin film layer 3-2. Accordingly, by applying a voltage to the connection terminals 4-1 and 4-2 (4-1 ′ and 4-2 ′), the first conductive layer 1-2 and the second conductive layer 2 can be adapted accordingly. Applied voltage. In this configuration, it does not matter whether the metal / semiconductor thin film layer 3-3 has conductivity or insulation. Therefore, as will be described later, the metal / semiconductor thin film layer 3-3 may have voids continuously.

第一絶縁薄膜層3−1と第二絶縁薄膜層3−2は、接続端子4−1,4−2を通して第一導電層1−2と第二導電層2との間に印加される電圧に耐えられるよう設計される。例えば、印加電圧を0.1Vから10Vまで自由に変化させられるように設計される。ここで容量C[F]、電圧V[V]とすると、蓄えることのできる電力P[W]は、P=(1/2)CVであるため、電圧の高い電源に対応できる方が有利である。 The first insulating thin film layer 3-1 and the second insulating thin film layer 3-2 are voltages applied between the first conductive layer 1-2 and the second conductive layer 2 through the connection terminals 4-1 and 4-2. Designed to withstand. For example, it is designed so that the applied voltage can be freely changed from 0.1V to 10V. Here, when the capacity C [F] and the voltage V [V] are used, the electric power P [W] that can be stored is P = (1/2) CV 2 , and therefore, it is more advantageous to be able to cope with a high voltage power source. It is.

第二導電層2の幅をwとするとき、伝送線路対を形成する第一導電層1−2の厚みtと幅wとの関係は、w/t≧1.5であることが望ましい。また、第二導電層2の厚みtと幅wとの関係は、w/t≧2であることが望ましい。 When the width of the second conductive layer 2 is w, the relationship between the thickness t 0 and the width w of the first conductive layer 1-2 forming the transmission line pair is w / t 0 ≧ 1.5. desirable. The relationship between the thickness t and the width w of the second conductive layer 2 is preferably w / t ≧ 2.

図4は金属/半導体薄膜層3−3の部分的表面状態を示した図である。図4(A)に示すように、金属/半導体薄膜層3−3は、均質なナノサイズの多結晶またはアモルファスであってもよいし、図4(B)に示すように100nm以上のサイズのクラスタであってもよい。図4(A)及び(B)のいずれも、金属または半導体6と薄膜の欠陥である空隙(ボイド)7とが混合されているが、ボイド7は存在しなくてもよい。金属または半導体(粉体)6がクラスタ状である場合、クラスタ間の隙間が多く導通状態とならないで、絶縁性を有する構成も可能である。   FIG. 4 is a diagram showing a partial surface state of the metal / semiconductor thin film layer 3-3. As shown in FIG. 4 (A), the metal / semiconductor thin film layer 3-3 may be a homogeneous nano-sized polycrystalline or amorphous material, or as shown in FIG. It may be a cluster. 4A and 4B, the metal or semiconductor 6 and the void 7 that is a defect of the thin film are mixed, but the void 7 may not exist. When the metal or semiconductor (powder) 6 is in a cluster shape, there are many gaps between the clusters and the conductive state is not established, and an insulating configuration is also possible.

上記した構造を有するキャパシタにおいて、接続端子4−1,4−2(4−1’、4−2’)間に所定の電位差を与えると、第一導電層1−2と第二導電層2との間に広がった電磁界すなわちフォトンを、金属/半導体薄膜層3−3がフォトン−表面プラズモンのエネルギ交換を行う。これにより、第一導電層1−2と第二導電層2の対線路(以降はこの表現を用いる)内に流れる電磁エネルギ速度が遅くなり、電気長が長くなるのと等価の働き、すなわち線路内の容量が大きくなり、キャパシタとして機能する。別な言い方をすると、キャパシタに電荷が蓄積される。接続端子4−1,4−2の電位差すなわち蓄電池の動作電圧の上限値は、図3から分かる通り、第一絶縁薄膜層3−1および第二絶縁薄膜層3−2の絶縁耐圧で定まる。   In the capacitor having the above-described structure, when a predetermined potential difference is applied between the connection terminals 4-1, 4-2 (4-1 ′, 4-2 ′), the first conductive layer 1-2 and the second conductive layer 2 are provided. The metal / semiconductor thin film layer 3-3 exchanges the photon-surface plasmon energy in the electromagnetic field or photon that spreads between the two. As a result, the speed of electromagnetic energy flowing in the paired line (hereinafter, this expression is used) of the first conductive layer 1-2 and the second conductive layer 2 is slowed, and the equivalent action of increasing the electrical length, that is, the line The capacity of the inside increases and functions as a capacitor. In other words, charge is stored in the capacitor. The potential difference between the connection terminals 4-1 and 4-2, that is, the upper limit value of the operating voltage of the storage battery is determined by the withstand voltage of the first insulating thin film layer 3-1 and the second insulating thin film layer 3-2, as can be seen from FIG.

対線路を長くしたい場合、前述のように折り返し形状としたり、多数列配列とすることができる。これにより、所定長さのプリント配線版等にもエンベッドすることが可能になる。   When it is desired to lengthen the paired line, it can be formed in a folded shape as described above or a multi-row arrangement. Thereby, it is possible to embed a printed wiring board having a predetermined length.

また、多層配線板にエンベッドする場合、複数の対線路が上下に配置されることになるが、第二導電層2の幅wに等しい距離だけ離れていれば、フォトン−表面プラズモンのエネルギ交換にほとんど影響はないことが確かめられている。   In addition, when embedding in a multilayer wiring board, a plurality of paired lines are arranged above and below, but if they are separated by a distance equal to the width w of the second conductive layer 2, the photon-surface plasmon energy exchange is performed. It has been confirmed that there is almost no effect.

キャパシタの構成としては、直線状の対線路を一つ持つことがその特性上理想的である。キャパシタのサイズを小さくしたい場合には、第二導電層2を折り返し形状とすることが望ましい。図2に示すように、多数の対線路を並列配置した場合は、接続端子(電極)による影響により、キャパシタが周波数特性を持つようになる。これを抑制するため、接続端子の絞込み角度(両側部が形成する角度)は30°以下とすることが望ましい。   As a capacitor configuration, it is ideal in terms of characteristics to have one straight paired line. When it is desired to reduce the size of the capacitor, it is desirable that the second conductive layer 2 has a folded shape. As shown in FIG. 2, when a large number of paired lines are arranged in parallel, the capacitor has frequency characteristics due to the influence of the connection terminal (electrode). In order to suppress this, it is desirable that the narrowing angle (angle formed by both side portions) of the connection terminal is 30 ° or less.

次に、第一導電層1−2と第二導電層2の対線路の容量が大きい理由を説明する。   Next, the reason why the capacity of the paired lines of the first conductive layer 1-2 and the second conductive layer 2 is large will be described.

後述するように対線路の特性インピーダンスZは小さい為、端部1aから入力されて長辺方向を伝送する電圧Vは、下記(1)式で示される。 Because the characteristic impedance Z 0 of the later-described manner pair lines is small, the voltage V 0 to be transmitted is input from the end portion 1a of the long-side direction is represented by the following formula (1).

V=V×Z/Z…(1) V = V 0 × Z 0 / Z (1)

ただし、Z:電力入力装置の内部インピーダンス、V:入力電圧、Z:対線路の特性インピーダンス。 Where Z: internal impedance of the power input device, V 0 : input voltage, Z 0 : characteristic impedance of the paired line.

接続端子4−1,4−2に入力された電力は対線路の中を進行し、対線路の他方の端部(開放状態にある)で全反射して戻ってくる。戻ってきた電力は、入力端である端部1aでインピーダンス不整合反射(反射率:(Z−Z)/(Z+Z))を起こし、継続して入力された電源電圧と合成される。この合成及び反射を繰り返すことにより、長辺方向を伝送する電圧Vは、一定時間後に入力電圧Vに到達する。 The electric power input to the connection terminals 4-1 and 4-2 travels through the paired lines, and is totally reflected back at the other end (in an open state) of the paired lines. The returned power causes impedance mismatch reflection (reflectance: (Z−Z 0 ) / (Z + Z 0 )) at the end 1a which is the input end, and is continuously combined with the input power supply voltage. By repeating this synthesis and reflection, the voltage V transmitted in the long side direction reaches the input voltage V 0 after a certain time.

そして、入力され対線路内で飽和状態となった電荷量Qは入力された電力量Uがそのまま蓄電される。電力量Uは下記(2)式で求められる。   Then, the input electric energy U is stored as it is as the electric charge Q that is input and becomes saturated in the paired line. The electric energy U is obtained by the following equation (2).

Q=tpd×V/Z…(2) Q = tpd × V 0 / Z 0 (2)

ただしtpd:対線路と金属/半導体薄膜層3−3間のフォトン−表面プラズモン交換により決まる電磁波エネルギが長さlを通過するのに必要な時間、l:接続端子4−1,4−2から対線路の他方の端部までの長さ。   Where tpd: time required for the electromagnetic wave energy determined by photon-surface plasmon exchange between the paired line and the metal / semiconductor thin film layer 3-3 to pass through the length l, l: from the connection terminals 4-1 and 4-2 Length to the other end of the line.

このため、対線路に蓄積される電荷量Qを求める為には、対線路の特性インピーダンスZと通過時間tpdを求める必要がある。 Therefore, in order to obtain the charge amount Q accumulated in the pair line, it is necessary to determine the pair characteristic impedance of Z 0 and transit time tpd.

対線路の特性インピーダンスZは、下記(3)式で近似することができる。 The characteristic impedance Z 0 of the pair line can be approximated by the following equation (3).

Z0=[1/13.9√εω+1]{ln[(1+(4t/w)(14+8/εω)(4t/w)+√((14+8/εω)/11)(4t/w)+(9.86+9.86/εω)/2]×√[(μμω)/(εεω)]}…(3) Z0 = [1 / 13.9√ε ω +1 ] {ln [(1+ (4t 0 / w) (14 + 8 / ε ω) (4t 0 / w) + √ ((14 + 8 / ε ω) / 11) 2 ( 4t 0 / w) 2 + (9.86 + 9.86 / ε ω ) / 2] × √ [(μ 0 μ ω ) / (ε 0 ε ω )]} (3)

ただし、t=対線路(対グランド)の厚み、w=対線路の一本の幅、μ:真空中の透磁率、μω:周波数ωにおける第一絶縁薄膜層3−1と第二絶縁薄膜層3−2の比透磁率、ε:真空中の誘電率、εω:周波数ωにおける第一絶縁薄膜層3−1と第二絶縁薄膜層3−2の誘電率。 Where t 0 = the thickness of the paired line (vs. the ground), w = the width of one paired line, μ 0 : permeability in vacuum, μ ω : first insulating thin film layer 3-1 and second at frequency ω Relative magnetic permeability of the insulating thin film layer 3-2, ε 0 : dielectric constant in vacuum, ε ω : dielectric constant of the first insulating thin film layer 3-1 and the second insulating thin film layer 3-2 at the frequency ω.

このため、対線路の特性インピーダンスZを求めるためには、μω及びεωを求める必要がある。 Therefore, in order to obtain the characteristic impedance Z 0 of the paired line, it is necessary to obtain μ ω and ε ω .

ドルーデ(Droude)の誘電関数式及び磁率関数式によれば、εω及びμωは以下の(4)式〜(7)式で表される。 According to the dielectric function formula and permeability function expression of Drude (Droude), ε ω and mu omega is expressed by the following equation (4) to (7) below.

εω=1−(ωep /ω)…(4)
ωep ≡(n)/(εm)…(5)
μω=1−(ωmp /ω)…(6)
ωmp ≡(nχ)/(μm)…(7)
ε ω = 1− (ω ep 2 / ω 2 ) (4)
ω ep 2 ≡ (n e e 2 ) / (ε 0 m) (5)
μ ω = 1− (ω mp 2 / ω 2 ) (6)
ω mp 2 ≡ (n p χ 2 ) / (μ 0 m) (7)

ただし、n:第一絶縁薄膜層3−1と第二絶縁薄膜層3−2の自由電子の密度、n:積層シート(蓄電シート)1の不対電子の密度、e:電子の電荷、m:電子の質量、χ:不対電子のスピン磁率。 Where n e : density of free electrons of the first insulating thin film layer 3-1 and the second insulating thin film layer 3-2, n p : density of unpaired electrons of the laminated sheet (electric storage sheet) 1, e: charge of electrons , M: electron mass, χ: spin magnetic susceptibility of unpaired electrons.

ここで、図4(B)に示すように、金属/半導体薄膜層3−3のモルフォロジーが半径1000nmのFeのクラスタ粒子からなる導電粒子が1個/18μmの数密度で概略つながっている場合を考える。 Here, as shown in FIG. 4B, when the metal / semiconductor thin film layer 3-3 has a morphology in which the number of conductive particles composed of Fe cluster particles having a radius of 1000 nm is approximately 1/18 μm 3 in number. think of.

Feが1原子あたり一つの自由電子を保有している場合、鉄の自由電子の密度は8.4×1022個/cmとなる。そして鉄の表面における自由電子密度はその2/3乗、すなわち1.9×1015個/cmとなる。ただし、表面吸着原子に自由電子がトラップされるため、表面の自由電子密度はこの値より低くなる。このトラップによる自由電子の減少率が10−3であると仮定した場合、鉄の表面における自由電子の密度は1.9×1012個/cmになる。 When Fe has one free electron per atom, the density of iron free electrons is 8.4 × 10 22 atoms / cm 3 . And the free electron density on the surface of iron becomes the 2/3 power, that is, 1.9 × 10 15 / cm 2 . However, since free electrons are trapped in the surface adsorbed atoms, the surface free electron density is lower than this value. Assuming that the reduction rate of free electrons by this trap is 10 −3 , the density of free electrons on the iron surface is 1.9 × 10 12 / cm 2 .

導電粒子の半径は1μm=1×10−5cmであるが、その表面積は4π(1×10−5=12.6×10−10cmとなるため、1粒子あたりの自由電子量は2.39×10個となる。導電粒子の密度は1個/18μmであるため、第一絶縁薄膜層3−1と第二絶縁薄膜層3−2中の自由電子の密度n=1.32×1020個/mになる。 The radius of the conductive particles is 1 μm = 1 × 10 −5 cm, but the surface area is 4π (1 × 10 −5 ) 2 = 12.6 × 10 −10 cm 2 , so the amount of free electrons per particle Is 2.39 × 10 3 . Since the density of the conductive particles is 1/18 [mu] m 3, the density of the first insulating film layer 3-1 free electrons of the second insulating film layer 3-2 n e = 1.32 × 10 20 atoms / m 3 become.

電子の質量m=9.11×10−31kg、電子の電荷量e=1.6×10−19C、真空中の誘電率ε=8.85×10−12F/mである。これらの値と、n=1.32×1020個/mを式(5)に代入すると、ωep =1.32×1020×(1.6×10−19/(8.85×10−12×9.1×10−31)=0.42×1028、ωep=0.65×1014/sとなる。このように、ωepは遠紫外光の周波数となる。 Electron mass m = 9.11 × 10 −31 kg, electron charge amount e = 1.6 × 10 −19 C, and dielectric constant ε 0 = 8.85 × 10 −12 F / m in vacuum. Substituting these values and n e = 1.32 × 10 20 pieces / m 3 into the formula (5), ω ep 2 = 1.32 × 10 20 × (1.6 × 10 −19 ) 2 / ( 8.85 × 10 −12 × 9.1 × 10 −31 ) = 0.42 × 10 28 and ω ep = 0.65 × 10 14 / s. Thus, ω ep is the frequency of far ultraviolet light.

ここで、ωを1GHzとすると式(4)により、εω=1−(6.5×1013/(2π×1×10=1−1.07×10=−1.07×10となり、ε<−10レベルのマイナスで大きな値である。理論的に大きな値が実現できるが、ここで工業化することを考え、さらに4桁ほどの劣化を考え、εω=−10とする。 Here, when ω is 1 GHz, ε ω = 1− (6.5 × 10 13 ) 2 / (2π × 1 × 10 9 ) 2 = 1−1.07 × 10 8 = −1 according to Equation (4). .07 × 10 8 , which is a negative and large value of ε r <−10 8 level. Although a large value can be realized theoretically, it is considered that it is industrialized here, and further, degradation of about 4 digits is considered, and ε ω = −10 4 is set.

一方、μωを−10と仮定する。この値は、以下の理由により妥当である。鉄の表面における自由電子密度は、上記したように1.32×1020個/cmである。これらのうち、不対電子の発生確率を10−6とすると、鉄の表面における不対電子の密度nは1.32×1014個/cmになる。そして、磁束量子χ=2.07×10−10[Wb]、真空中の透磁率μ=1.25×10−6[N/A−2]のため、式(7)により、ωmp =1.32×1014×(2.07×10−15/(1.25×10−6×9.1×10−31)=4.97×1020/s、ωep=2.23×1010/sという高周波数となる。 On the other hand, μ ω is assumed to be −10. This value is reasonable for the following reasons: As described above, the free electron density on the iron surface is 1.32 × 10 20 / cm 2 . Of these, assuming that the occurrence probability of unpaired electrons is 10 −6 , the density n p of unpaired electrons on the iron surface is 1.32 × 10 14 / cm 2 . Since the magnetic flux quantum χ = 2.07 × 10 −10 [Wb] and the magnetic permeability μ 0 = 1.25 × 10 −6 [N / A −2 ] in the vacuum, ω mp 2 = 1.32 × 10 14 × (2.07 × 10 −15 ) 2 /(1.25×10 −6 × 9.1 × 10 −31 ) = 4.97 × 10 20 / s 2 , ω ep = 2.23 × 10 10 / s.

ここで、同様に、ω=1GHzとすると、μω=1−(2.23×1010/(2π×1×10=1−0.125×10=−11が得られる。このことから、μω=−10としても、この値が十分可能な値であることが分かる。 Similarly, when ω = 1 GHz, μ ω = 1− (2.23 × 10 10 ) 2 / (2π × 1 × 10 9 ) 2 = 1−0.125 × 10 2 = −11 is obtained. It is done. From this, it can be seen that even when μ ω = −10, this value is sufficiently possible.

そしてt=0.001m、w=0.005mとして、これらの値、μω=−10、及びεω=−10を式(3)に代入することにより、Z=377×1.32/1390=0.35Ωが得られる。今、l=0.1mとすると、tpdは(8)式で求められるため、
tpd=c/√μω×εω・・・(8)
伝送時間はtpd=0.1/(8×10/√10×10)=40×10−9[s]になり、電源電圧1Vとすると、式(2)より、Q=40×10−9×1/0.35=114nCが得られる。電圧1Vのため、C=114nFの容量となる。tとwの比が一定であればZは同じであり、t=10μm、w=50μmであれば、2008年における最先端の多層配線基板寸法であり、この対線路寸法で折り返しにより100mmの長さlを用意すれば、0.1μFの周波数特性のほとんどないでカップリングキャパシタをエンベッドできる。tを半分にすれば長さlは約半分になり、多層配線板内に多数エンベッドできる大きさとなる。上記理論計算でεωを4桁落とした内容を改善できるならばさらに効果的にエンベッドできる。
Then, assuming that t 0 = 0.001 m, w = 0.005 m, and substituting these values, μ ω = −10, and ε ω = −10 4 into the equation (3), Z 0 = 377 × 1. 32/1390 = 0.35Ω is obtained. Now, assuming that l = 0.1 m, tpd can be obtained from equation (8).
tpd = c 0 / √μω × εω (8)
The transmission time is tpd = 0.1 / (8 × 10 8 / √10 × 10 4 ) = 40 × 10 −9 [s], and assuming that the power supply voltage is 1 V, from equation (2), Q = 40 × 10 −9 × 1 / 0.35 = 114 nC is obtained. Since the voltage is 1 V, the capacity is C = 114 nF. If the ratio of t 0 and w is constant, Z 0 is the same, and if t 0 = 10 μm and w = 50 μm, it is the most advanced multilayer wiring board dimension in 2008. If a length l of 100 mm is prepared, the coupling capacitor can be embedded with almost no frequency characteristic of 0.1 μF. length l if the t 0 half becomes about half, a size that can be multiple embedded in the multilayer wiring board. If the contents obtained by dropping εω by 4 digits in the above theoretical calculation can be improved, it can be embedded more effectively.

この計算は自由電子や磁子(不対電子)に対する共振周波数は全ての自由電子と磁子が有効に働いたと仮定している。したがって、上記計算がそのまま適用できるとは考えられない。有効自由電子や磁子の数は実用的に測定する必要があり、以下試験的モデルの有効性と測定したデータを記述する。一対の伝送線路の電磁界広がりは図5に示されたとおりである。電気力線、磁力線ができるだけ遠い距離を走る線が、相互カップリングが弱く他のエネルギに交換しやすい。すなわち第一導電体の幅が第二導電体の幅より広いことが大切である。電磁波の量子化した単位であるフォトンが他のエネルギ例えば表面プラズモンや表面マグノンに効率よく変換できることになる。断面が円形の対線路はその意味では有効な構造であり、これも本発明の範囲内である。   This calculation assumes that all free electrons and magnetons worked effectively at the resonance frequency for free electrons and magnetons (unpaired electrons). Therefore, it cannot be considered that the above calculation can be applied as it is. The number of effective free electrons and magnetons must be measured practically, and the effectiveness of the experimental model and the measured data are described below. The electromagnetic field spread of the pair of transmission lines is as shown in FIG. The lines where the electric lines of force and the lines of magnetic force run as far as possible are weak in mutual coupling and can be easily exchanged for other energy. That is, it is important that the width of the first conductor is wider than the width of the second conductor. Photons, which are quantized units of electromagnetic waves, can be efficiently converted into other energy such as surface plasmons and surface magnons. A paired line having a circular cross section is an effective structure in that sense, and this is also within the scope of the present invention.

遠く迂回する電気力線、磁力線を覆い隠すように第二導電層2の周りをできるだけ覆うようにコンフォーマルに金属/半導体薄膜層3−3が被着されることが好ましい。金属/半導体薄膜層3−3の金属表面または半導体表面にこれらの電界磁界が触れると自由電子が表面プラズモン共振をし、常磁性を帯びた磁子が表面マグノン共振をしてフォトンエネルギを吸収する。プラズモン、マグノンは電子の振動のため、その伝播速度は格子振動と同じオーダーの速度、すなわちその媒体の音速に近い速度(光速に比べ5桁遅い速度)で伝播することから、光速に比べ、エネルギ密度が5桁高くなる。金属または半導体に対する誘電的性質は薄膜であることからシート抵抗が高く、グレイン間でプラスマイナスがチェーン状に配列し比誘電率を高くする。同様に磁束的性質はSNのチェーンができこれは磁束カップリングが強くなり、比透磁率を低める。このため、比較的大きなクラスタでSNチェーンをできるだけ少なくする粒子形状にすることは効果的であり、この両者を満足する図4(B)の状態が望ましい。磁性を帯びない金属や半導体であっても表面のダングリングボンドが活性で電子を損失したサイトが現われ、粉末表面積を大きくすると磁性を帯びることで、比誘電率と比透磁率が共にマイナスのメタマテリアルすなわちダブルネガティブ材料が得られ、この現象を効率的に利用したのが本発明のキャパシタ(蓄電池構造)である。   It is preferable that the metal / semiconductor thin film layer 3-3 be applied conformally so as to cover the second conductive layer 2 as much as possible so as to cover away the electric field lines and magnetic field lines that are far away. When these electric and magnetic fields come into contact with the metal surface or semiconductor surface of the metal / semiconductor thin film layer 3-3, free electrons undergo surface plasmon resonance, and paramagnetic magnetons perform surface magnon resonance to absorb photon energy. . Because plasmons and magnons are vibrations of electrons, their propagation speed propagates at the same order of speed as lattice vibrations, that is, at a speed close to the sound speed of the medium (5 orders of magnitude slower than the speed of light). Density increases by 5 orders of magnitude. Since the dielectric property with respect to a metal or a semiconductor is a thin film, sheet resistance is high, and plus and minus are arranged in a chain shape between grains to increase the relative dielectric constant. Similarly, the magnetic properties are SN chains, which increase the magnetic flux coupling and lower the relative permeability. For this reason, it is effective to make the particle shape with as few SN chains as possible with a relatively large cluster, and the state of FIG. 4B that satisfies both is desirable. Even in the case of metals and semiconductors that are not magnetic, dangling bonds on the surface are active and electrons are lost, and when the surface area of the powder is increased, it becomes magnetic, so that both the relative permittivity and the relative permeability are negative. A material, that is, a double negative material is obtained, and the capacitor (storage battery structure) of the present invention efficiently utilizes this phenomenon.

実験例として図6のような構造のキャパシタを用意し、その特性を測定した。   As an experimental example, a capacitor having a structure as shown in FIG. 6 was prepared, and its characteristics were measured.

図6の構造のキャパシタとして、ポリイミド配線基板(第一絶縁薄膜層3−1に相当)の上下両面に厚み32μmの銅箔(第一導電層1−2及び第二導電層2)を貼り付け、上部銅箔をパターニングしマイクロストリップ線路を形成し、ニッケルめっきとはんだめっきを付け(合計8μm)表面を仕上げたものを用意した。また、FR−4プリント配線板の上下両面に厚み18μmの銅箔を貼り付けニッケル/金めっき(厚み2μm)を施したもの、また、同基板に厚み28μmの銅箔を貼り付けニッケル/金めっき(厚み2μm)を施したものものを用意した。そして、上部コンフォーマル層3と設けたものと設けていないものとの容量値を測定した。ここで、上部コンフォーマル層3は、接着剤を含む絶縁シート(第二絶縁薄膜層3−2に相当)(厚み128μm及び17μm)を介して厚み50nmのアルミ蒸着膜(金属/半導体薄膜層3−3に相当)をテンティング状態に接合したものである。なお、50nmのアルミニウム蒸着膜は絶縁シート(例えば、ポリエステル有機シート)のナノオーダーの表面凹凸により導電性を有しない。   As a capacitor having the structure shown in FIG. 6, copper foils (first conductive layer 1-2 and second conductive layer 2) having a thickness of 32 μm are pasted on both upper and lower surfaces of a polyimide wiring board (corresponding to the first insulating thin film layer 3-1). The upper copper foil was patterned to form a microstrip line, and nickel plating and solder plating were applied (total 8 μm) to prepare a finished surface. The FR-4 printed wiring board has a 18 μm thick copper foil pasted on both upper and lower surfaces and nickel / gold plated (2 μm thick), and a 28 μm thick copper foil is pasted on the same board. What gave (thickness 2 micrometers) was prepared. And the capacitance value of what was provided and what was not provided with the upper conformal layer 3 was measured. Here, the upper conformal layer 3 is an aluminum vapor-deposited film (metal / semiconductor thin film layer 3) having a thickness of 50 nm via an insulating sheet containing an adhesive (corresponding to the second insulating thin film layer 3-2) (thickness 128 μm and 17 μm). -3)) in a tenting state. Note that the 50 nm aluminum vapor-deposited film does not have conductivity due to nano-order surface irregularities of an insulating sheet (for example, a polyester organic sheet).

また、第二導電層2の幅wは、全試料共通で、w=1mmとした。第二導電層2の厚みtはポリイミド配線基板3−1’を用いたものでは、t=40μmとし、FR−4プリント配線板を用いたものでは、20μm及び30μmとした。また、ポリイミド配線基板3−1’の厚みは、t=0.378mm、FR−4プリント配線板の厚みは、0.590mm及び0.767mmとした。さらに、線路長さはl=200mm(全試料共通)、テンティング長さ=180mm(全試料共通)とした。 Further, the width w of the second conductive layer 2 is common to all the samples, and w = 1 mm. The thickness t of the second conductive layer 2 was t = 40 μm when using the polyimide wiring board 3-1 ′, and 20 μm and 30 μm when using the FR-4 printed wiring board. The thickness of the polyimide wiring board 3-1 ′ was t 0 = 0.378 mm, and the thickness of the FR-4 printed wiring board was 0.590 mm and 0.767 mm. Further, the line length was set to l = 200 mm (common to all samples), and the tenting length = 180 mm (common to all samples).

以上のような複数のキャパシタにおける第一導電層1−2と第二導体層2との間の容量値の測定結果を図7に示す。   The measurement result of the capacitance value between the first conductive layer 1-2 and the second conductor layer 2 in the plurality of capacitors as described above is shown in FIG.

図7から明らかなように、いずれの場合においても上部コンフォーマル層3を設けることにより、容量が大幅に増加している。なお、フォトン−表面プラズモンのエネルギ交換の効率は、第二絶縁薄膜層3−2の厚みに応じて大きく変化すること、また第一絶縁薄膜層3−1の厚みによっても多少変化するため、第二絶縁薄膜層3−2の厚みを1μm程度、第一絶縁薄膜層3−1の厚みを10μm程度にすることにより大きな改善が見込まれる。   As is clear from FIG. 7, the capacity is greatly increased by providing the upper conformal layer 3 in any case. It should be noted that the efficiency of photon-surface plasmon energy exchange varies greatly depending on the thickness of the second insulating thin film layer 3-2 and also slightly changes depending on the thickness of the first insulating thin film layer 3-1. Great improvement is expected by setting the thickness of the two insulating thin film layers 3-2 to about 1 μm and the thickness of the first insulating thin film layer 3-1 to about 10 μm.

以上本発明について好ましい実施の形態に即して説明したが、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。   Although the present invention has been described with reference to the preferred embodiments, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Is possible.

(A)は本発明の第1の実施の形態に係る伝送線路型キャパシタの斜視図、(B)はその平面図である。(A) is a perspective view of a transmission line type capacitor concerning a 1st embodiment of the present invention, and (B) is the top view. 本発明の第2の実施の形態に係る伝送線路型キャパシタの平面図である。It is a top view of the transmission line type capacitor concerning a 2nd embodiment of the present invention. 図2の伝送線路型キャパシタの主要部分の短辺方向の断面図である。It is sectional drawing of the short side direction of the principal part of the transmission line type capacitor of FIG. 図1または図2の伝送線路型キャパシタに用いられる金属/半導体薄膜層の表面の一例を示す模式図である。It is a schematic diagram which shows an example of the surface of the metal / semiconductor thin film layer used for the transmission line type capacitor of FIG. 1 or FIG. マイクロストリップ線路の電磁界の広がりを示す模式図である。It is a schematic diagram which shows the breadth of the electromagnetic field of a microstrip line. 実験に供した試料の断面図である。It is sectional drawing of the sample used for experiment. 図6の断面構成を持つ各種試料の容量測定の結果を示す図である。It is a figure which shows the result of the capacity | capacitance measurement of the various samples which have the cross-sectional structure of FIG.

符号の説明Explanation of symbols

1 積層シート
1a 端部
1−1 基材絶縁シート
1−2 第一導電層
2 第二導電層
3 上部コンフォーマル層
3−1 第一絶縁薄膜層
3−2 第二絶縁薄膜層
3−3 金属/半導体薄膜層
4−1 第一接続端子
4−2 第二接続端子
5 第二接続電極取り出し窓
6 金属または半導体
7 空隙(ボイド)
DESCRIPTION OF SYMBOLS 1 Laminated sheet 1a End 1-1 Base material insulating sheet 1-2 1st conductive layer 2 2nd conductive layer 3 Upper conformal layer 3-1 1st insulating thin film layer 3-2 2nd insulating thin film layer 3-3 Metal / Semiconductor thin film layer 4-1 First connection terminal 4-2 Second connection terminal 5 Second connection electrode extraction window 6 Metal or semiconductor 7 Void

Claims (9)

絶縁シートと、該絶縁シート上に形成された第一の導電層と、該第一の導電層上に形成された第一の絶縁層と、該第一の絶縁層上に形成された帯状の第二導電層と、該第二の導電層をその一端部を除いて覆う第二の絶縁層と、該第二の絶縁層上に形成された金属または半導体からなる金属/半導体薄膜層とを有し、前記第一の導電層に第一導電層用接続端子を接続するとともに、前記第二の導電層の一端部に第二導電層用接続端子を接続し、当該第二の導電層の他端を開放端としたことを特徴とする伝送線路型キャパシタ。   An insulating sheet; a first conductive layer formed on the insulating sheet; a first insulating layer formed on the first conductive layer; and a strip-shaped formed on the first insulating layer. A second conductive layer; a second insulating layer covering the second conductive layer except for one end thereof; and a metal / semiconductor thin film layer made of a metal or a semiconductor formed on the second insulating layer. And connecting the first conductive layer connection terminal to the first conductive layer, connecting the second conductive layer connection terminal to one end of the second conductive layer, A transmission line type capacitor characterized in that the other end is an open end. 前記金属/半導体薄膜層は、1Ω/□以上のシート抵抗を有する均質膜あるいはクラスタ状のグレインが重なった膜であることを特徴とする請求項1に記載の伝送線路型キャパシタ。   2. The transmission line type capacitor according to claim 1, wherein the metal / semiconductor thin film layer is a homogeneous film having a sheet resistance of 1Ω / □ or more, or a film in which clustered grains are overlapped. 前記金属/半導体薄膜層の膜厚が20〜10000nmであることを特徴とする請求項2に記載の伝送線路型キャパシタ。   The transmission line type capacitor according to claim 2, wherein the metal / semiconductor thin film layer has a thickness of 20 to 10,000 nm. 前記第一の絶縁膜及び前記第二の絶縁膜の各々の膜厚が20〜10000nmであることを特徴とする請求項2又は3に記載の伝送線路型キャパシタ。   4. The transmission line type capacitor according to claim 2, wherein each of the first insulating film and the second insulating film has a thickness of 20 to 10,000 nm. 前記金属/半導体薄膜層が、Fe、Al、Ni、Ag、Mg、Cu、Si、及びCからなる群から選ばれた一つの物質、または前記群から選ばれた少なくとも2つの物質からなる合金もしくは共析物を含むことを特徴とする請求項4に記載の伝送線路型キャパシタ。   The metal / semiconductor thin film layer is one substance selected from the group consisting of Fe, Al, Ni, Ag, Mg, Cu, Si, and C, or an alloy consisting of at least two substances selected from the group or The transmission line type capacitor according to claim 4, comprising a eutectoid. 前記第一導電層用接続端子が、前記第二の導電層の前記一端部側延長線上で、前記第一の導電層に接続されかつ前記第一の絶縁層を貫通して当該第一の絶縁層の上面に露出するよう形成された引き出し電極に接続されていることを特徴とする請求項1〜5のいずれか一項に記載の伝送線路型キャパシタ。   The connection terminal for the first conductive layer is connected to the first conductive layer and extends through the first insulating layer on the one end side extension line of the second conductive layer. The transmission line type capacitor according to claim 1, wherein the transmission line type capacitor is connected to an extraction electrode formed so as to be exposed on an upper surface of the layer. 前記第一の導電層の平面形状が長方形であり、前記第一の導電層用接続端子が前記第一の導電層の一対の短辺のうち前記第二の導電層の一端部に近い方の短辺に接続されるよう前記絶縁シート上に形成され、かつ前記第一の絶縁層に形成された窓部から露出していることを特徴とする請求項1〜5のいずれか一項に記載の伝送線路型キャパシタ。   The planar shape of the first conductive layer is a rectangle, and the first conductive layer connection terminal is closer to one end of the second conductive layer of the pair of short sides of the first conductive layer. It is formed on the said insulating sheet so that it may be connected to a short side, and it is exposed from the window part formed in said 1st insulating layer, It is any one of Claims 1-5 characterized by the above-mentioned. Transmission line type capacitor. 前記第二の導電層として複数の帯状導電層を有し、これら複数の帯状電極層の一端部に前記第二導電層用接続端子が共通に接続されており、
前記第一導電層用接続端子及び前記第二導電層用接続端子の各々の幅が前記第1の導電層及び前記第二の導電層からそれぞれ遠ざかるに従い漸減し、その絞込み角度が30度以下であることを特徴とする請求項7に記載の伝送線路型キャパシタ。
The second conductive layer has a plurality of strip-shaped conductive layers, and the connection terminals for the second conductive layer are commonly connected to one end of the plurality of strip-shaped electrode layers,
The width of each of the first conductive layer connection terminal and the second conductive layer connection terminal gradually decreases as the distance from the first conductive layer and the second conductive layer increases, and the narrowing angle is 30 degrees or less. The transmission line type capacitor according to claim 7, wherein the transmission line type capacitor is provided.
前記第二の導電層または前記帯状導電層の膜厚tと幅wとの比t/wは0.5以下であることを特徴とする請求項1〜8のいずれか一項に記載の伝送線路型キャパシタ。   The transmission according to claim 1, wherein a ratio t / w of a film thickness t and a width w of the second conductive layer or the strip-shaped conductive layer is 0.5 or less. Line type capacitor.
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