JP2010032835A - マトリクス型表示装置 - Google Patents
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Abstract
【解決手段】画素形成部11及びスイッチング素子部12を有する第1基板10と、第2基板20と、第1基板10及び第2基板20の間に設けられた光制御層30とを有するマトリクス型表示装置60Aであって、第1基板10の画素形成部11には、ベース基板4上に形成された参照電極3と、参照電極3を覆うように形成された絶縁膜2と、絶縁膜2上に所定の面積Aで形成され、スイッチング素子部に接続された画素電極1とが形成されており、第2基板20には、画素電極1との対向する部分の面積が所定の面積Bとなるようにパターン形成された対向電極21を有しており、対向電極21の面積Bを画素電極1の面積Aよりも小さくすること、好ましくはB/Aを0.3/1以上1/1未満の範囲内にした。
【選択図】図1
Description
責任編集:堀 浩雄、鈴木幸治、「カラー液晶ディスプレイ」、共立出版、2001年発行、第116〜120頁。
ベース基板上に画素形成部とスイッチング素子部とを有する第1基板であって、該画素形成部には、前記ベース基板上に形成された参照電極と、該参照電極を覆うように形成された絶縁膜と、該絶縁膜上に所定の面積Aで形成され且つ前記スイッチング素子部に接続された画素電極とが少なくとも形成されてなる第1基板と、
前記画素電極に対向するように形成され且つ対向する部分の面積が所定の面積Bとなるようにパターン形成された対向電極を有する第2基板と、
前記第1基板と前記第2基板との間に設けられて前記画素電極と前記対向電極との間に電圧を印加することで光学特性が変化する光制御層と、を備えるマトリクス型表示装置であって、
各画素単位において、前記対向電極の面積Bが前記画素電極の面積Aよりも小さいことを特徴とする。
図1、図2及び図5(以下、これらを示すときは「図1等」という。)は、本発明のマトリクス型表示装置の単画素領域の例を示す模式的な断面図であり、図3は、本発明のマトリクス型表示装置の単画素領域の一例を示す模式的な平面図であり、図4は、本発明のマトリクス型表示装置の単画素の等価回路図の模式図である。ここで、図1及び図2に示すマトリクス型表示装置60A,60Bは、光制御層30として液晶層が採用されてなる液晶表示装置を示す実施形態であり、図5に示すマトリクス型表示装置60Cは、光制御層30’としてマイクロカプセル方式の電気泳動層が採用されてなる電気泳動表示装置を示す実施形態である。なお、以下において、各マトリクス型表示装置60A,60B,60Cを総称するときは、符号60で表す。
第1基板10は、図1等に示すように、ベース基板4上の面内方向に規則的に設けられた単画素を多数有している。図1等では、スイッチング素子部12と画素形成部11とを備えた単画素を表している。
第2基板20は、第1基板10が有する画素電極1に対向するように且つ対向する部分の面積が所定の面積Bでパターン形成された対向電極21を有している。より詳しくは、この第2基板20は、図1等に示すように、透明基板22と、その透明基板22の一方の面(光制御層30側の面)上に所定のパターンで形成された着色層23及びブラックマトリクス層24と、その着色層23及びブラックマトリクス層24上に形成された透明保護膜25と、その透明保護膜25上に所定の面積Bでパターン形成された対向電極21とを有するカラーフィルター基板である。モノクロディスプレイやカラーフィルターを使用しないフィールドシーケンシャル方式ディスプレイ等の場合には、カラーフィルターを構成する必要はなく、対向電極21があればよい。なお、図示しないが、第2基板20の他方の面(光制御層30側の面の反対面)上には、通常、偏光板が設けられている。この偏光板と第1基板10に設けられている偏光板の光吸収軸は、それぞれ直交して配置されているものがある。
光制御層30として、液晶層又は電気泳動層を挙げることができる。これらの層は、第1基板10に設けられた画素電極1と第2基板20に設けられた対向電極21との間に設けられ、両電極間に電圧が印加されることによって光学特性が変化する。
本発明のマトリクス型表示装置60は、第2基板20が有する対向電極21の面積Bが、第1基板10が有する画素電極1の面積Aより小さい(B<A)ことに特徴がある。そして、特に、その対向電極21の面積Bと画素電極1の面積Aとの比(B/A)が0.3/1以上1/1未満の範囲内であることが好ましい。
Ps=100×10−6×300×10−6×0.8×60×10−9×10000 =14.4pC
CST=46.5pF
εr/d=2.2×108
V’=(CLC+CST)/(C’LC+CST)×V、
ここで、液晶分子の誘電率異方性をΔεとすると、
C’LC=CLC+ε×Δε×S/d、
となることから、
V’=V−(ε×Δε×S/d)/(C’LC+CST)×V
となる。
最初に、第1基板10を作製した。先ず、ベース基板4として、アルミノシリケート系無アルカリガラスからなる厚さ600μmのガラス基板を用いた。そのベース基板4上に、クロム膜を厚さ100nmとなるようにDCマグネトロンスパッタ法で成膜し、マスク露光、現像及びエッチング等を行って所定パターンのゲート電極5をスイッチング素子部12に形成すると共に走査線41を形成した。次に、同じくベース基板4上に、ITO膜を厚さ100nmとなるようにDCマグネトロンスパッタ法で成膜し、マスク露光、現像及びエッチング等を行って所定パターンの参照電極3を画素形成部11に形成した。次に、ゲート電極5と参照電極3とを覆うように、窒化シリコン膜を厚さ70nmとなるようにPECVD法で成膜し、マスク露光、現像及びエッチング等を行って所定パターンの絶縁膜2(ゲート絶縁膜を含む)をスイッチング素子部12及び画素形成部11に形成した。次に、絶縁膜2上に、厚さ200nmのノンドープのアモルファスシリコン(a−Si)膜と、リンをドープした厚さ50nmのn+a−Si膜とを連続してスパッタ成膜し、マスク露光、現像及びエッチング等を行って所定パターンの半導体膜をスイッチング素子部12に形成した。次に、クロム膜を厚さ200nmとなるようにDCマグネトロンスパッタ法で成膜し、マスク露光、現像及びエッチング等を行って所定パターンのソース電極7及びドレイン電極8をスイッチング素子部12に形成すると共に信号線42を形成した。次に、ITO膜を厚さ150nmとなるようにDCマグネトロンスパッタ法で成膜し、マスク露光、現像及びエッチング等を行って所定パターンの画素電極1を画素形成部11に形成した。次に、窒化シリコン膜を厚さ50nmとなるようにPECVD法で成膜し、マスク露光、現像及びエッチング等を行って所定パターンの保護膜25を、スイッチング素子部12を覆うように形成した。最後に、ポリイミド膜を厚さ10nmとなるようにスピンコート法で成膜し、マスク露光、現像及びエッチング等を行って所定パターンの液晶配向膜15を、画素電極1を覆うように画素形成部11に形成した。こうして第1基板10を作製した。
実施例1において、対向電極21の面積Bを変化させた他は、実施例1のマトリクス型表示装置と同様にして、実施例2,3及び比較例1,2のマトリクス型表示装置を作製した。得られたマトリクス型表示装置について、B/Aと保持容量CSTを計算して表1に示した。
実施例1において、液晶として、大きな誘電率異方性を持つフルオロナフタレン液晶を用いた他は、実施例1のマトリクス型表示装置と同様にして、実施例4のマトリクス型表示装置を作製した。画素電極1の面積Aと対向電極21の面積Bを表1に示し、さらに計算したB/Aと保持容量CSTも表1に示した。
実施例4において、対向電極21の面積Bを変化させた他は、実施例4のマトリクス型表示装置と同様にして、実施例5,6及び比較例3,4のマトリクス型表示装置を作製した。得られたマトリクス型表示装置について、B/Aと保持容量CSTを計算して表1に示した。
2 絶縁膜(ゲート絶縁膜)
3 参照電極
4 ベース基板
5 ゲート電極
6 半導体膜
7 ソース電極
8 ドレイン電極
9 保護膜
10 第1基板
11 画素形成部
12 スイッチング素子部
15 液晶配向膜
20 第2基板
21 対向電極
22 透明基板
23 着色層
24 ブラックマトリックス層
25 透明保護膜
30 光制御層(液晶層)
30’ 光制御層(電気泳動層)
31 マイクロカプセル
41 走査線
42 信号線
50 バックライト等
60,60A,60B,60C マトリクス型表示装置
CLC 画素容量
CST 保持容量
CGS 寄生容量
A 画素電極の面積
B 対向電極の面積
C 参照電極の面積
Claims (5)
- ベース基板上に画素形成部とスイッチング素子部とを有する第1基板であって、該画素形成部には、前記ベース基板上に形成された参照電極と、該参照電極を覆うように形成された絶縁膜と、該絶縁膜上に所定の面積Aで形成され且つ前記スイッチング素子部に接続された画素電極とが少なくとも形成されてなる第1基板と、
前記画素電極に対向するように形成され且つ対向する部分の面積が所定の面積Bとなるようにパターン形成された対向電極を有する第2基板と、
前記第1基板と前記第2基板との間に設けられて前記画素電極と前記対向電極との間に電圧を印加することで光学特性が変化する光制御層と、を備えるマトリクス型表示装置であって、
各画素単位において、前記対向電極の面積Bが前記画素電極の面積Aよりも小さいことを特徴とするマトリクス型表示装置。 - 各画素単位において、前記対向電極の面積Bと前記画素電極の面積Aとの比(B/A)が0.3/1以上1/1未満の範囲内である、請求項1に記載のマトリクス型表示装置。
- 前記スイッチング素子部が薄膜トランジスタ部である、請求項1又は2に記載のマトリクス型表示装置。
- 前記光制御層が液晶層である、請求項1〜3のいずれか1項に記載のマトリクス型表示装置。
- 前記光制御層が電気泳動材料層である、請求項1〜3のいずれか1項に記載のマトリクス型表示装置。
Priority Applications (1)
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JP2008195728A JP2010032835A (ja) | 2008-07-30 | 2008-07-30 | マトリクス型表示装置 |
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2008
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