JP2010008661A - 表示パネルの駆動装置 - Google Patents
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Abstract
【課題】適切なサスティン放電強度を確保しつつアドレス期間時に誤ったアドレス放電の生起を防止することができる表示パネルの駆動装置を提供する。
【解決手段】アドレス手段は、各々が列電極と接地端子とを接続する第1のスイッチ素子と第2のスイッチ素子とを含み、アドレス期間中における、列電極への画素データパルスの非印加時では、第1のスイッチ素子がオン状態となって列電極を接地端子に接続する一方、サスティン期間中では、第2のスイッチ素子がオン状態となって列電極を接地端子に接続し、第1のスイッチ素子と第2のスイッチ素子とは、オン状態の際の抵抗値が互いに異なる。
【選択図】図8
【解決手段】アドレス手段は、各々が列電極と接地端子とを接続する第1のスイッチ素子と第2のスイッチ素子とを含み、アドレス期間中における、列電極への画素データパルスの非印加時では、第1のスイッチ素子がオン状態となって列電極を接地端子に接続する一方、サスティン期間中では、第2のスイッチ素子がオン状態となって列電極を接地端子に接続し、第1のスイッチ素子と第2のスイッチ素子とは、オン状態の際の抵抗値が互いに異なる。
【選択図】図8
Description
本発明は、プラズマディスプレイパネル等の表示パネルを駆動する駆動装置に関する。
現在、薄型表示装置として、AC型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。プラズマディスプレイパネル内には、2枚の基板、すなわち前面ガラス基板及び背面ガラス基板が所定間隙を介して対向配置されている。表示面としての上記前面ガラス基板の内面(背面ガラス基板と対向する面)には、互いに対をなして平行に伸長する行電極対(行電極X,Y)の複数がサスティン電極対として形成されている。背面ガラス基板には、行電極対と交差するように複数の列電極がアドレス電極として伸長形成され、さらに蛍光体が塗布されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した放電セル(画素セル)が形成されている。
このようなプラズマディスプレイパネルにおいては、複数の列電極には列電極ドライバ(アドレスドライバ)が接続され、複数の行電極対には行電極ドライバが接続され、入力映像信号に対応した中間調の表示輝度を得るべく、それらの各ドライバを介してサブフィールド法を用いた階調駆動を実施する(特許文献1及び2参照)。
サブフィールド法に基づく階調駆動では、発光を実施すべき回数(又は期間)が各々に割り当てられている複数のサブフィールド各々にて、1フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、選択的に各放電セル内の行電極Yと列電極との間で選択放電を生起させて所定量の壁電荷を形成(又は消去)させる。サスティン行程では、サスティンパルス(維持パルス)を繰り返しに行電極X,Yに交互に印加することにより、所定量の壁電荷が形成されている放電セルのみを繰り返しサスティン放電させてその放電に伴う発光状態を維持する。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、初期化行程を実行する。かかる初期化行程では、全ての放電セル内において、対を為す行電極間にリセット放電を生起させることにより全放電セル内に残留する壁電荷の量を初期化する初期化行程を実行する。
列電極ドライバはアドレス行程において発光状態に対応した接地電位を列電極に与えるためのスイッチ素子Aと、消灯状態に対応した所定の正電位を列電極に与えるためのスイッチ素子Bとを列電極毎に備える構成となっている(特許文献1の図4参照)。
特開2004−280132号公報
特開2008−70442号公報
特許文献1に示されたように、列電極ドライバで接地電位へオンするスイッチ素子Aが列電極毎に1つであった場合には、アドレス期間のアドレスパルス非印加時に列電極を接地するスイッチ素子と、サスティン期間時に行電極を接地するスイッチ素子とがスイッチ素子Aで兼用される。
しかしながら、かかるスイッチ素子Aを構成するFETの駆動能力が高い、すなわち、オン抵抗が小さいならば、サスティン放電時に、サスティンパルスが印加される行電極Yと列電極との間で比較的大きな放電が発生する。その場合に、行電極Yへ印加されるサスティンパルスの電圧が下がってしまい、行電極X,Y間のサスティン放電強度が弱くなるので、必要な輝度が得られなくなってしまったり、必要な壁電荷量が得られずに駆動電圧マージンが悪化する。
特に、特許文献2に示されたように、CL発光MgO結晶体を蛍光体層に混合させたPDPの場合、行電極Yと列電極との間にて列側陰極放電(行電極Yを陽極側、列電極を陰極側とする放電)が生起し易いので、この不具合の影響が大きくなる。
一方、スイッチ素子Aを構成するFETの駆動能力が低い、すなわち、オン抵抗が大きいならば、アドレス期間時に印加されるアドレスパルスの立下り時間が増加し、該当走査ラインの直後の走査ラインに印加される走査パルスと、この立下り期間とが時間的に重なってしまい、誤ったアドレス放電を生起してしまう不具合が発生する。
そこで、本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、適切なサスティン放電強度を確保しつつアドレス期間時に誤ったアドレス放電の生起を防止することができる表示パネルの駆動装置を提供することを目的とする。
請求項1に係る発明の駆動装置は、行電極と列電極の交叉部に画素セルが形成された表示パネルを、映像信号の単位表示期間をアドレス期間とサスティン期間とを含む複数のサブフィールドにて階調表示を行う表示パネルの駆動装置であって、前記アドレス期間において前記列電極に画素データパルスを印加するアドレス手段と、前記サスティン期間において、前記行電極にサスティンパルスを印加するサスティン手段と、を備え、前記アドレス手段は、各々が前記列電極と接地端子とを接続する第1のスイッチ素子と第2のスイッチ素子とを含み、前記アドレス期間中における、前記列電極への前記画素データパルスの非印加時では、前記第1のスイッチ素子がオン状態となって前記列電極を前記接地端子に接続する一方、前記サスティン期間中では、前記第2のスイッチ素子がオン状態となって前記列電極を前記接地端子に接続し、前記第1のスイッチ素子と前記第2のスイッチ素子とは前記オン状態の際の抵抗値が互いに異なることを特徴としている。
請求項5に係る発明の駆動装置は、行電極と列電極の交叉部に画素セルが形成された表示パネルを、映像信号の単位表示期間をアドレス期間とサスティン期間とを含む複数のサブフィールドにて階調表示を行う表示パネルの駆動装置であって、前記アドレス期間において前記列電極に画素データパルスを印加するアドレス手段と、前記サスティン期間において、前記行電極にサスティンパルスを印加するサスティン手段と、を備え、前記アドレス手段は、各々が前記列電極と接地端子とを接続する第1のスイッチ素子と第2のスイッチ素子とを含み、前記アドレス期間中における、前記列電極への前記画素データパルスの非印加時では、前記第1のスイッチ素子及び前記第2のスイッチ素子が共にオン状態となって前記列電極を前記接地端子に接続する一方、前記サスティン期間中における、前記行電極への前記サスティンパルスの印加時では、前記第1のスイッチ素子又は前記第2のスイッチ素子がオン状態となって前記列電極を接地端子に接続することを特徴としている。
請求項1に係る発明のプラズマディスプレイパネルの駆動装置においては、選択書込アドレス期間等のアドレス期間のアドレス放電直後のサスティンパルス印加時には、第1及び第2のスイッチ素子のうちのオン抵抗の大なる方のスイッチ素子がオンされる。これにより、サスティンパルス印加時には行電極と列電極との間の電位差が小さくなって行電極と列電極との間の放電が低減される。この結果、行電極の電位低下が抑制されるので、列電極を適切なサスティン放電強度を確保することができる。また、選択消去アドレス期間等のアドレス期間時には第1及び第2のスイッチ素子のうちのオン抵抗の小なる方のスイッチ素子がオンされる。これにより列電極の電位が急峻に変化される故、列電極と行電極との間に放電が生じないような電位差を確保することができるので、列電極と行電極との間の誤アドレス放電を防止することができる。
請求項5に係る発明のプラズマディスプレイパネルの駆動装置においては、選択書込アドレス期間等のアドレス期間のアドレス放電直後のサスティンパルス印加時には、第1及び第2のスイッチ素子のうちのいずれか一方のスイッチ素子がオンされる。これにより、サスティンパルス印加時には行電極と列電極との間の電位差が小さくなって行電極と列電極との間の放電が低減される。この結果、行電極の電位低下が抑制されるので、列電極を適切なサスティン放電強度を確保することができる。また、選択消去アドレス期間等のアドレス期間時には第1及び第2のスイッチ素子の双方がオンされる。これにより列電極の電位が急峻に変化される故、列電極と行電極との間に放電が生じないような電位差を確保することができるので、列電極と行電極との間の誤アドレス放電を防止することができる。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図1は、本発明の駆動装置が適用されたプラズマディスプレイ装置の概略構成を示す図である。
図1に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネル(PDP)50、X電極ドライバ51、Y電極ドライバ53、アドレスドライバ55、及び駆動制御回路56から構成される。
PDP50には、2次元表示画面の縦方向(垂直方向)に各々伸張して配列された列電極D1〜Dm、横方向(水平方向)に各々伸張して配列された行電極X1〜Xn及び行電極Y1〜Ynが形成されている。この際、互いに隣接するもの同士で対を為す行電極対(Y1,X1)、(Y2,X2)、(Y3,X3)、・・・、(Yn,Xn)が各々、PDP50における第1表示ライン〜第n表示ラインを担う。各表示ラインと列電極D1〜Dm各々との各交叉部(図1中の一点鎖線にて囲まれた領域)には、画素を担う放電セル(画素セル)PC1,1〜PCn,mが形成されている。すなわち、PDP50には、第1表示ラインに属する放電セルPC1,1〜PC1,m、第2表示ラインに属する放電セルPC2,1〜PC2,m、・・・・、第n表示ラインに属する放電セルPCn,1〜PCn,mの各々がマトリクス状に配列されているのである。なお、後述においては、列電極D1〜Dmのうちの少なくとも1を列電極D、行電極X1〜Xnのうちの少なくとも1を行電極X、行電極Y1〜Ynのうちの少なくとも1を行電極Y、放電セルPC1,1〜PCn,mのうちの少なくとも1を放電セルPCと記載することがある。
図2は、表示面側から眺めたPDP50の内部構造を模式的に示す正面図である。なお、図2においては、各々隣接する3つの列電極Dと、互いに隣接する2つの表示ラインとの各交叉部を抜粋して示すものである。また、図3は、図2のV−V線におけるPDP50の断面を示す図であり、図4は、図2のW−W線におけるPDP50の断面を示す図である。
図2に示すように、各行電極Xは、2次元表示画面の水平方向に伸張するバス電極Xbと、かかるバス電極Xb上の各放電セルPCに対応した位置に各々接触して設けられたT字形状の透明電極Xaと、から構成される。各行電極Yは、2次元表示画面の水平方向に伸張するバス電極Ybと、かかるバス電極Yb上の各放電セルPCに対応した位置に各々接触して設けられたT字形状の透明電極Yaと、から構成される。透明電極Xa及びYaは例えばITO等の透明導電膜からなり、バス電極Xb及びYbは例えば金属膜からなる。透明電極Xa及バス電極Xbからなる行電極X、並びに透明電極Ya及バス電極Ybからなる行電極Yは、図3に示す如く、その前面側がPDP50の表示面となる前面透明基板10の背面側に形成されている。この際、各行電極対(X、Y)における透明電極Xa及びYaは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップg1を介して互いに対向している。また、前面透明基板10の背面側には、行電極対(X、Y)とこの行電極対に隣接する行電極対(X、Y)との間に、2次元表示画面の水平方向に伸張する黒色または暗色の光吸収層(遮光層)11が形成されている。さらに、前面透明基板10の背面側には、行電極対(X,Y)を被覆するように誘電体層12が形成されている。この誘電体層12の背面側(行電極対が接触する面とは反対側の面)には、図3に示す如く、光吸収層11とこの光吸収層11に隣接するバス電極Xb及びYbとが形成されている領域に対応した部分に、嵩上げ誘電体層12Aが形成されている。
誘電体層12及び嵩上げ誘電体層12Aの表面上には、酸化マグネシウム層13が形成されている。酸化マグネシウム層13は、電子線の照射によって励起されて波長200〜300nm内、特に、230〜250nm内にピークを有するCL(カソードルミネッセンス)発光を行う二次電子放出材としての酸化マグネシウム結晶体(以下、CL発光MgO結晶体と称する)を含むものである。このCL発光MgO結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。CL発光MgO結晶体の平均粒径は、2000オングストローム以上(BET法による測定結果)である。
平均粒径が2000オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きCL発光のピーク波長(例えば、235nm付近、230〜250nm内)に対応したエネルギー準位を有するものが多く形成されることになる。
また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したCL発光のピーク波長に対応したエネルギー準位を有するものとなる。
このようなCL発光MgO結晶体を、スプレー法や静電塗布法等によって、誘電体層12の表面に付着させることにより酸化マグネシウム層13が形成されている。なお、誘電体層12の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にCL発光MgO結晶体を付着させて酸化マグネシウム層13を形成するようにしても良い。
一方、前面透明基板10と平行に配置された背面基板14上には、各行電極対(X,Y)における透明電極Xa及びYaに対向する位置において、列電極Dの各々が行電極対(X,Y)と直交する方向に伸張して形成されている。背面基板14上には、更に列電極Dを被覆する白色の列電極保護層15が形成されている。この列電極保護層15上には隔壁16が形成されている。隔壁16は、各行電極対(X,Y)のバス電極Xb及びYbに対応した位置において各々2次元表示画面の横方向に伸張している横壁16Aと、互いに隣接する列電極D間の各中間位置において2次元表示画面の縦方向に伸張している縦壁16Bとによって梯子形状に形成されている。更に、図2に示す如き梯子形状の隔壁16がPDP50の各表示ライン毎に形成されている。互いに隣接する隔壁16の間には、図2に示す如き隙間SLが存在する。また、梯子状の隔壁16により、各々独立した放電空間S、透明電極Xa及びYaを含む放電セルPCが区画されている。放電空間S内には、キセノンガスを含む放電ガスが封入されている。各放電セルPC内における横壁16Aの側面、縦壁16Bの側面、及び列電極保護層15の表面には、これらの面を全て覆うように蛍光体層17が形成されている。この蛍光体層17は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の3種類からなる。
なお、蛍光体層17内には、例えば図5に示す如き形態にて、二次電子放出材としてのMgO結晶体(CL発光MgO結晶体を含む)が含まれている。この際、少なくとも蛍光体層17の表面上、すなわち放電空間Sと接する面上には、放電ガスと接触するようにMgO結晶体が蛍光体層17から露出している。
ここで、各放電セルPCの放電空間Sと隙間SLとの間は、図3に示す如く酸化マグネシウム層13が横壁16Aに当接されることによって互いに閉じられている。また、図4に示す如く、縦壁16Bは酸化マグネシウム層13に当接されていないので、その間に隙間rが存在する。すなわち、2次元表示画面の横方向において互いに隣接する放電セルPC各々の放電空間Sは、この隙間rを介して互いに連通しているのである。
駆動制御回路56は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを256階調にて表現する8ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位6ビット分を表示データ、残りの下位2ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより6ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位2ビット分の輝度が周辺画素によって擬似的に表現され、それ故に8ビットよりも少ない6ビット分の表示データにて、上記8ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路56は、この誤差拡散処理によって得られた6ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を1画素単位とし、この1画素単位内の各画素に対応した上記誤差拡散処理画素データに各々、互いに異なる係数値からなるディザ係数を各々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位4ビット分だけでも8ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路56は、ディザ加算画素データの上位4ビット分を、図6に示す如き、全輝度レベルを15階調にて表す4ビットの多階調化画素データPDSに変換する。そして、駆動制御回路56は、多階調化画素データPDSを図6に示す如きデータ変換テーブルに従って14ビットの画素駆動データGDに変換する。駆動制御回路56は、かかる画素駆動データGDにおける第1〜第14ビットを各々サブフィールドSF1〜SF14(後述する)の各々に対応させ、そのサブフィールドSFに対応したビット桁を画素駆動データビットとして1表示ライン分(m個)ずつアドレスドライバ55に供給する。
更に、駆動制御回路56は、図7に示す如き発光駆動シーケンスに従って上記構造を有するPDP50を駆動させるべき各種制御信号を、X電極ドライバ51、Y電極ドライバ53及びアドレスドライバ55からなるパネルドライバに供給する。すなわち、駆動制御回路56は、図7に示す如き1フィールド(1フレーム)表示期間内の先頭のサブフィールドSF1では、第1リセット行程R1、第1選択書込アドレス行程W1W及び微小発光行程LL各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。サブフィールドSF1に後続するSF2では、第2リセット行程R2、第2選択書込アドレス行程W2W及びサスティン行程I各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。サブフィールドSF3〜SF14各々では、選択消去アドレス行程WD及びサスティン行程I各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。1フィールド表示期間内の最後尾のサブフィールドSF14に限り、サスティン行程Iの実行後、駆動制御回路56は、消去行程Eに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
パネルドライバ、すなわち、X電極ドライバ51、Y電極ドライバ53及びアドレスドライバ55は、駆動制御回路56から供給された各種制御信号に応じて、図8に示す如き各種駆動パルスを生成してPDP50の列電極D、行電極X及びYに供給する。
X電極ドライバ51は、リセットパルス発生部及びサスティンパルス発生部を有し、Y電極ドライバ53は、リセットパルス発生部、走査パルス発生部及びサスティンパルス発生部を有する。
アドレスドライバ55は、列電極D1〜Dm毎に、図9に示すように電源回路61及びFET(電界効果トランジスタ)62〜64を備えている。図9では、列電極D1〜Dmのうちのいずれか1の列電極Djに接続された部分だけを示している。電源回路61はアドレス行程W1W,W2W,WDにおいて論理レベル1に相当する電位を与えるための回路である。FET62は電源回路61の出力と列電極Djとの間にスイッチ素子として設けられ、FET63,64各々は列電極Djと接地端子GNDとの間にスイッチ素子として設けられている。接地端子の接地電位(0ボルト)は論理レベル0に相当する。電位FET63(第1のスイッチ素子)はFET64(第2のスイッチ素子)よりも能力が高く、FET63のオン時の抵抗値がFET64のオン時の抵抗値より低い。FET62〜64各々のオンオフは駆動制御回路56から供給される制御信号に応じて制御される。FET64はサブフィールドSF2の第2選択書込アドレス行程W2W直後のサスティン行程Iで列電極Djを接地する場合に用いられるが、それ以外に列電極Djを接地する場合にはFET63が用いられる。
図8においては、図7に示されるサブフィールドSF1〜SF14の内のSF1〜SF3、並びに最後尾のサブフィールドSF14での動作のみを抜粋して示すものである。
先ず、サブフィールドSF1の第1リセット行程R1の前半部では、Y電極ドライバ53が、サスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスRP1Y1を全ての行電極Y1〜Ynに印加する。なお、図8に示す如く、リセットパルスRP1Y1におけるピーク電位は、サスティンパルスのピーク電位よりも高い。又、この間、アドレスドライバ55は、列電極D1〜Dmを接地電位(0ボルト)の状態に設定する。上記リセットパルスRP1Y1の印加に応じて、全ての放電セルPC各々内の行電極Y及び列電極D間において第1リセット放電が生起される。すなわち、第1リセット行程R1の前半部では、行電極Yが陽極側、列電極Dが陰極側となるように両電極間に電圧を印加することにより、行電極Yから列電極Dに向けて電流が流れる放電(以下、列側陰極放電と称する)を上記第1リセット放電として生起させるのである。かかる第1リセット放電に応じて、全ての放電セルPC内の行電極Y近傍には負極性の壁電荷、列電極D近傍には正極性の壁電荷が形成される。
又、第1リセット行程R1の前半部では、X電極ドライバ51が、かかるリセットパルスRP1Y1と同一極性であり、かつ、このリセットパルスRP1Y1の印加に伴う行電極X及びY間での面放電を防止し得るピーク電位を有するリセットパルスRPXを全ての行電極X1〜Xn各々に印加する。
そして、サブフィールドSF1の第1リセット行程R1の後半部では、Y電極ドライバ53が、図8に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスRP1Y2を発生し、これを全ての行電極Y1〜Ynに印加する。この際、かかるリセットパルスRP1Y2の印加に応じて、全ての放電セルPC内の行電極X及びY間において第2リセット放電が生起される。なお、リセットパルスRP1Y2のピーク電位は、上記第1リセット放電に応じて行電極X及びY各々の近傍に形成された壁電荷を考慮した上で、行電極X及びY間において確実に上記第2リセット放電を生起させることができる最低の電位である。又、リセットパルスRP1Y2のピーク電位は、後述する負極性の書込走査パルスSPWのピーク電位よりも高い電位、つまり0ボルトに近い電位に設定されている。すなわち、リセットパルスRP1Y2のピーク電位を書込走査パルスSPWのピーク電位よりも低くしてしまうと、行電極Y及び列電極D間において強い放電が生起され、列電極D近傍に形成されていた壁電荷が大幅に消去されてしまい、後述する第1選択書込アドレス行程W1Wでのアドレス放電が不安定となるからである。第1リセット行程R1の後半部において生起された第2リセット放電により、各放電セルPC内の行電極X及びY各々の近傍に形成されていた壁電荷が消去され、全ての放電セルPCが消灯モードに初期化される。更に、上記リセットパルスRP1Y2の印加に応じて、全ての放電セルPC内の行電極Y及び列電極D間においても微弱な放電が生起され、かかる放電により、列電極D近傍に形成されていた正極性の壁電荷の一部が消去され、第1選択書込アドレス行程W1Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
次に、サブフィールドSF1の第1選択書込アドレス行程W1Wでは、Y電極ドライバ53が、図8に示す如き負極性の所定のピーク電位を有するベースパルスBP−を行電極Y1〜Ynに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスSPWを行電極Y1〜Yn各々に順次択一的に印加して行く。この間、X電極ドライバ51は、0ボルトの電圧を行電極X1〜Xn各々に印加する。更に、第1選択書込アドレス行程W1Wでは、アドレスドライバ55が、先ず、サブフィールドSF1に対応した画素駆動データビットの論理レベルに応じた画素データパルスDPを生成する。例えば、アドレスドライバ55は、放電セルPCを点灯モードに設定させるべき論理レベル1の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスDPを生成する。一方、放電セルPCを消灯モードに設定させるべき論理レベル0の画素駆動データビットに応じて、低電圧(0ボルト)の画素データパルスDPを生成する。そして、アドレスドライバ55は、かかる画素データパルスDPを1表示ライン分(m個)ずつ、各書込走査パルスSPWの印加タイミングに同期して列電極D1〜Dmに印加して行く。この際、上記書込走査パルスSPWと同時に、点灯モードに設定させるべき高電圧の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間には選択書込アドレス放電が生起される。かかる選択書込アドレス放電により、この放電セルPCは、その行電極Y近傍に正極性の壁電荷、列電極D近傍に負極性の壁電荷が各々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスSPWと同時に、消灯モードに設定させるべき低電圧(0ボルト)の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間には上述した如き選択書込アドレス放電は生起されることはない。よって、この放電セルPCは、その直前までの状態、すなわち、リセット行程Rにおいて初期化された消灯モードの状態を維持する。
次いで、サブフィールドSF1の微小発光行程LLでは、Y電極ドライバ53が、図8に示す如き正極性の所定のピーク電位を有する微小発光パルスLPを行電極Y1〜Ynに同時に印加する。かかる微小発光パルスLPの印加に応じて、点灯モードに設定されている放電セルPC内の列電極D及び行電極Y間において放電(以下、微小発光放電と称する)が生起される。つまり、微小発光行程LLでは、放電セルPC内の行電極Y及び列電極D間では放電が生起されるものの、行電極X及びY間には放電が生起させることのない電位を行電極Yに印加することにより、点灯モードに設定されている放電セルPC内の列電極D及び行電極Y間のみで微小発光放電を生起させるのである。この際、微小発光パルスLPのピーク電位は、後述するサブフィールドSF2以降のサスティン行程Iにて印加するサスティンパルスIPのピーク電位よりも低い電位であり、例えば、後述する選択消去アドレス行程WDにおいて行電極Yに印加される電位と同一である。又、図8に示す如く、微小発光パルスLPにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルス(RP1Y1,RP2Y1)における立ち上がり区間での変化率よりも高い。つまり、微小発光パルスLPの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第1リセット行程R1で生起される第1リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスIPよりもそのピーク電位が低い微小発光パルスLPによって生起された放電である為、行電極X及びY間で生起されるサスティン放電(後述する)よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程LLでは、第1リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程LLの直前において実施される第1選択書込アドレス行程W1Wでは、放電セルPC内の列電極D及び行電極Y間で選択書込アドレス放電が生起される。よって、サブフィールドSF1では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル0よりも1段階だけ高輝度な階調に対応した輝度が表現されるのである。
なお、上記微小発光放電後、行電極Y近傍には負極性の壁電荷、列電極D近傍には正極性の壁電荷が各々形成される。
次に、サブフィールドSF2の第2リセット行程R2の前半部では、Y電極ドライバ53が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスRP2Y1を全ての行電極Y1〜Ynに印加する。なお、図8に示す如く、リセットパルスRP2Y1のピーク電位は、リセットパルスRP1Y1のピーク電位よりも高い。又、この間、アドレスドライバ55は、列電極D1〜Dmを接地電位(0ボルト)の状態に設定し、X電極ドライバ51は、上記リセットパルスRP2Y1の印加に伴う行電極X及びY間での面放電を防止し得るピーク電位を有する正極性のリセットパルスRP2Xを全ての行電極X1〜Xn各々に印加する。なお、行電極X及びY間で面放電が生じないのであれば、X電極ドライバ51は、上記リセットパルスRP2Xを印加する代わりに、全ての行電極X1〜Xnを接地電位(0ボルト)に設定するようにしても良い。上記リセットパルスRP2Y1の印加に応じて、放電セルPC各々の内で上記微小発光行程LLにて列側陰極放電が生起されなかった放電セルPC内の行電極Y及び列電極D間において、かかる微小発光行程LLでの列側陰極放電よりも弱い第1リセット放電が生起される。すなわち、第2リセット行程R2の前半部では、行電極Yが陽極側、列電極Dが陰極側となるように両電極間に電圧を印加することにより、行電極Yから列電極Dに向けて電流が流れる列側陰極放電を上記第1リセット放電として生起させるのである。一方、上記微小発光行程LLにおいて既に微小発光放電が生起された放電セルPC内では、上記リセットパルスRP2Y1の印加が為されても放電は生起されない。従って、第2リセット行程R2の前半部の終了直後、全ての放電セルPC内の行電極Y近傍には負極性の壁電荷、列電極D近傍には正極性の壁電荷が形成された状態となる。
そして、サブフィールドSF2の第2リセット行程R2の後半部では、Y電極ドライバ53が、図8に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスRP2Y2を行電極Y1〜Ynに印加する。更に、第2リセット行程R2の後半部では、X電極ドライバ51が、上記リセットパルスRP2Y2が行電極Yに印加されている間に亘り、正極性のピーク電位を有するベースパルスBP+を行電極X1〜Xn各々に印加する。これら負極性のリセットパルスRP2Y2及び正極性のベースパルスBP+の印加に応じて、全ての放電セルPC内の行電極X及びY間において第2リセット放電が生起される。かかる第2リセット放電により、全放電セルPC内の行電極X及びY各々の近傍に形成されていた壁電荷の大半が消去される。これにより全放電セルPCは、消灯モードに初期化される。更に、上記リセットパルスRP2Y2の印加に応じて、全放電セルPC内の行電極Y及び列電極D間においても微弱な放電が生起され、列電極D近傍に形成されていた正極性の壁電荷の一部が消去される。これにより、全放電セルPCの列電極D近傍に残留する壁電荷量が、第2選択書込アドレス行程W2Wにおいて正しく選択書込アドレス放電を生起させることが可能な量に調整される。
なお、リセットパルスRP2Y2及びベースパルスBP+によって行電極X及びY間に印加される電圧は、上記第1リセット放電に応じて行電極X及びY各々の近傍に形成された壁電荷を考慮した上で、行電極X及びY間で確実に上記第2リセット放電を生起させることができる電圧である。又、リセットパルスRP2Y2における負のピーク電位は、後述する負極性の書込走査パルスSPWのピーク電位よりも高い電位、つまり0ボルトに近い電位に設定されている。すなわち、リセットパルスRP2Y2のピーク電位を書込走査パルスSPWのピーク電位よりも低くしてしまうと、行電極Y及び列電極D間において強い放電が生起され、列電極D近傍に形成されていた壁電荷が大幅に消去されてしまい、第2選択書込アドレス行程W2Wでのアドレス放電が不安定となるからである。
次に、サブフィールドSF2の第2選択書込アドレス行程W2Wでは、Y電極ドライバ53が、図8に示す如き負極性の所定のピーク電位を有するベースパルスBP−を行電極Y1〜Ynに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスSPWを行電極Y1〜Yn各々に順次択一的に印加して行く。この間、X電極ドライバ51は、正極性のピーク電位を有するベースパルスBP+を行電極X1〜Xnに印加し続ける。これらベースパルスBP+及びBP−によって行電極X及びY間に印加される電圧は、放電セルPCの放電開始電圧よりも低い。更に、第2選択書込アドレス行程W2Wでは、アドレスドライバ55が、先ず、サブフィールドSF2に対応した画素駆動データビットの論理レベルに応じたピーク電位を有する画素データパルスDPを生成する。例えば、アドレスドライバ55は、放電セルPCを点灯モードに設定させるべき論理レベル1の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスDPを生成する。一方、放電セルPCを消灯モードに設定させるべき論理レベル0の画素駆動データビットに応じて、低電圧(0ボルト)の画素データパルスDPを生成する。そして、アドレスドライバ55は、かかる画素データパルスDPを1表示ライン分(m個)ずつ、各書込走査パルスSPWの印加タイミングに同期して列電極D1〜Dmに印加して行く。この際、上記書込走査パルスSPWと同時に、点灯モードに設定させるべき高電圧の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルPC内の行電極X及びY間にも微弱な放電が生起される。つまり、書込走査パルスSPWが印加された後、行電極X及びY間には上記ベースパルスBP−及びBP+に応じた電圧が印加されるが、この電圧は各放電セルPCの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルPC内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスBP−及びベースパルスBP+による電圧印加だけで、行電極X及びY間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルPCは、その行電極Y近傍に正極性の壁電荷、行電極X近傍に負極性の壁電荷、列電極D近傍に負極性の壁電荷が各々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスSPWと同時に、消灯モードに設定させるべき低電圧(0ボルト)の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極X及びY間にでの放電も生じることはない。よって、この放電セルPCは、その直前までの状態、すなわち、第2リセット行程R2において初期化された消灯モードの状態を維持する。
次に、サブフィールドSF2のサスティン行程Iでは、Y電極ドライバ53が、正極性のピーク電位を有するサスティンパルスIPを1パルス分だけ発生しこれを行電極Y1〜Yn各々に同時に印加する。X電極ドライバ51は、行電極Y1〜Yn各々にサスティンパルスIPが印加されている期間には接地電位(0ボルト)の状態に設定する。アドレスドライバ55は図9のFET64をオンさせて列電極D1〜Dmを接地電位の状態にする。すなわち、オン抵抗の大なる方のFET64によって列電極D1〜Dmに接地電位を与える。
サブフィールドSF2のサスティン行程Iでは、上記サスティンパルスIPの印加に応じて、点灯モード状態にある放電セルPC内の行電極X及びY間においてサスティン放電が生起される。そのサスティン放電に伴って蛍光体層17から照射される光が前面透明基板10を介して外部に照射されることにより、このサブフィールドSF1の輝度重みに対応した表示発光が為される。また、そのサスティンパルスIPの印加に応じて、点灯モード状態にある放電セルPC内の行電極Y及び列電極D間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルPC内の行電極Y近傍には負極性の壁電荷、行電極X及び列電極D各々の近傍には各々正極性の壁電荷が形成される。
サブフィールドSF2のサスティン行程Iは選択書込アドレス放電直後であり、列電極近傍には負極性の壁電荷が多く形成されているため、選択書込アドレス放電直後の第1サスティンパルス印加時には、行電極Yと列電極Dとの間の列側陰極放電が最も生起しやすい。その列側陰極放電を弱めるため、上記したように列電極Dの接地が、オン抵抗の大なる方のFET64のオンにより行われる。これにより、列電極Dには(列側陰極放電電流)×(大オン抵抗)の電圧出力が図10に示すように発生し、行電極Yと列電極Dと間の電位差が低減して列側陰極放電が抑制される。この結果、例えば、図10に示すように、サスティンパルス印加中の行電極Yの電位低下が破線ALのレベルから実線のレベルまで抑制されるので、行電極X,Y間のサスティン放電強度の減少を防止して必要な輝度を確保し、必要な壁電荷量を得て、駆動電圧マージンを確保することができる。
サスティンパルスIPの印加後、Y電極ドライバ53は、図8に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスCPを行電極Y1〜Ynに印加する。かかる壁電荷調整パルスCPの印加に応じて、上記の如きサスティン放電の生起された放電セルPC内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルPC内の壁電荷の量が、次の選択消去アドレス行程WDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
次に、サブフィールドSF3〜SF14各々の選択消去アドレス行程WOでは、Y電極ドライバ53が、正極性の所定のピーク電位を有するベースパルスBP+を行電極Y1〜Yn各々に印加しつつ、図8に示す如き負極性のピーク電位を有する消去走査パルスSPDを行電極Y1〜Yn各々に順次択一的に印加して行く。なお、ベースパルスBP+の電位は、この選択消去アドレス行程WOの実行期間中に亘り、行電極X及びY間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程WOの実行期間中に亘り、X電極ドライバ51は、行電極X1〜Xn各々を接地電位(0ボルト)に設定する。又、この選択消去アドレス行程WDにおいて、アドレスドライバ55は、先ず、そのサブフィールドSFに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、アドレスドライバ55は、放電セルPCを点灯モードから消灯モードに遷移させるべき論理レベル1の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスDPに変換する。一方、放電セルPCの現状態を維持させるべき論理レベル0の画素駆動データビットが供給された場合にはこれを低電圧(0ボルト)の画素データパルスDPに変換する。そして、アドレスドライバ55は、かかる画素データパルスDPを1表示ライン分(m個)ずつ、各消去走査パルスSPDの印加タイミングに同期して列電極D1〜Dmに印加して行く。この際、上記消去走査パルスSPDと同時に、高電圧で正極性の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルPCは、その行電極Y及びX各々の近傍に正極性の壁電荷、列電極D近傍に負極性の壁電荷が各々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスSPDと同時に、低電圧(0ボルト)の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルPCは、その直前までの状態(点灯モード、消灯モード)を維持する。
次に、サブフィールドSF3〜SF14各々のサスティン行程Iでは、X電極ドライバ51及びY電極ドライバ53が、そのサブフィールドの輝度重みに対応した回数(偶数回数)分だけ繰り返し、正極性のピーク電位を有するサスティンパルスIPを図8に示す如く行電極X及びY各々に交互に印加する。X電極ドライバ51は、行電極Y1〜Yn各々にサスティンパルスIPが印加されている期間には行電極X1〜Xnを接地電位の状態に設定する。同様に、Y電極ドライバ53は、行電極X1〜Xn各々にサスティンパルスIPが印加されている期間には行電極Y1〜Ynをを接地電位の状態に設定する。
サブフィールドSF3〜SF14各々のサスティン行程Iでは、図8に示す如きサスティンパルスIPが印加される度に、点灯モードに設定されている放電セルPC内の行電極X及びY間においてサスティン放電が生起される。この際、かかるサスティン放電に伴って蛍光体層17から照射される光が前面透明基板10を介して外部に照射されることにより、そのサブフィールドSFの輝度重みに対応した回数分の表示発光が為される。
ここで、サブフィールドSF3〜SF14各々のサスティン行程Iにおいて、最終のサスティンパルスIPに応じてサスティン放電が生起された放電セルPC内の行電極Y近傍には負極性の壁電荷、行電極X及び列電極D各々の近傍には正極性の壁電荷が形成される。かかる最終サスティンパルスIPの印加後、Y電極ドライバ53は、図8に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスCPを行電極Y1〜Ynに印加する。かかる壁電荷調整パルスCPの印加に応じて、上記の如きサスティン放電の生起された放電セルPC内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルPC内の壁電荷の量が、次の選択消去アドレス行程WDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
そして、最終のサブフィールドSF14の最後尾において、Y電極ドライバ53は、負極性のピーク電位を有する消去パルスEPを全ての行電極Y1〜Ynに印加する。かかる消去パルスEPの印加に応じて、点灯モード状態にある放電セルPCのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルPCは消灯モードの状態に遷移する。
上記のサブフィールドSF2のサスティン行程Iの第1サスティンパルスの印加期間にオン抵抗の大なる方のFET64がオンとなるが、それ以外の期間において列電極Dを接地させるためにはオン抵抗の小なる方のFET63が用いられる。例えば、サブフィールドSF3〜SF14各々の選択消去アドレス行程WOにおいては、点灯モードに設定するために接地電位にされるべき列電極Dは消去走査パルスSPDの変化に同期して図11に示すように変化する。これは図11に破線BLで示したオン抵抗の大なる方のFETでオンした場合の列電極Dの電位変化に比べて急峻であり、列電極Dと行電極Yとの間に放電が生じないような電位差を確保することができるので、列電極Dと行電極Yとの間の誤消去放電を防止することができる。
なお、図8にはサブフィールドSF2のサスティン行程Iにおける第2サスティンパルスの印加は示されていないが、第2サスティンパルス以降のサスティンパルスを印加する場合には、時間経過に伴い、上記した列電極D近傍の負極性の壁電荷量が減少するので、第1サスティンパルス印加時ほど行電極Yと列電極Dとの間の列側陰極放電が生起しやすくはない。よって、第2サスティンパルス以降の他のサスティンパルス印加時は、高能力のFET63をオンする構成でも良い。ただし、第2サスティンパルス以降の他のサスティンパルスの印加時についても同様に、全てのサスティンパルス印加時にて、低能力のFET64をオンしても良い。
更に、低能力のFET64をオンする構成は、図8に示したサブフィールドSF2のサステイン行程Iのように、単一のサスティンパルスだけが印加される場合に、そのサスティンパルスの印加時に適応すると更に効果が大きい。単一のサスティンパルスが印加される場合には、複数のサスティンパルスが印加される場合に比べて、サスティンパルスの電圧低下に伴う輝度減少の影響を最も大きく受けてしまうからである。
次に、以上の如き駆動が、図6に示す如き16通りの画素駆動データGDに基づいて実行されることを説明する。
先ず、黒表示(輝度レベル0)を表現する第1階調よりも1段階だけ高輝度を表す第2階調では、図6に示す如く、サブフィールドSF1〜SF14の内のSF1のみで放電セルPCを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルPCを微小発光放電させる(□にて示す)。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、1回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「1」とした場合、第2階調では、輝度レベル「1」よりも低い輝度レベル「α」に対応した輝度が表現される。
次に、かかる第2階調よりも1段階だけ高輝度を表す第3階調では、サブフィールドSF1〜SF14の内のSF2のみで放電セルPCを点灯モードに設定させる為の選択書込アドレス放電を生起させ(二重丸にて示す)、次のサブフィールドSF3で放電セルPCを消灯モードに遷移させる為の選択消去アドレス放電を生起させる(黒丸にて示す)。よって、第3階調では、サブフィールドSF1〜SF14の内のSF2のサスティン行程Iのみで1回分のサスティン放電に伴う発光が為され、輝度レベル「1」に対応した輝度が表現される。
次に、かかる第3階調よりも1段階だけ高輝度を表す第4階調では、先ず、サブフィールドSF1において、放電セルPCを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルPCを微小発光放電させる(□にて示す)。更に、かかる第4階調では、サブフィールドSF1〜SF14の内のSF2のみで放電セルPCを点灯モードに設定させる為の選択書込アドレス放電を生起させ(二重丸にて示す)、次のサブフィールドSF3で放電セルPCを消灯モードに遷移させる為の選択消去アドレス放電を生起させる(黒丸にて示す)。よって、第4階調では、サブフィールドSF1にて輝度レベル「α」の発光が為され、SF2にて輝度レベル「1」の発光を伴うサスティン放電が1回分だけ実施されるので、輝度レベル「α」+「1」に対応した輝度が表現される。
又、第5階調〜第16階調各々では、サブフィールドSF1において放電セルPCを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルPCを微小発光放電させる(□にて示す)。そして、その階調に対応した1のサブフィールドのみで放電セルPCを消灯モードに遷移させる為の選択消去アドレス放電を生起させる(黒丸にて示す)。よって、第5階調〜第16階調各々では、サブフィールドSF1にて上記微小発光放電が生起され、SF2にて1回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々(白丸にて示す)でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第5階調〜第16階調各々では、輝度レベル「α」+「1フィールド(又は1フレーム)表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。従って、図8に示される駆動によれば、輝度レベル「0」〜「255+α」なる輝度範囲を図6に示す如き16段階にて表すことが可能となるのである。
この際、図8に示される駆動では、最も輝度重みが小なるサブフィールドSF1において表示画像に寄与する放電として、サスティン放電ではなく微小発光放電を生起させるようにしている。かかる微小発光放電は、列電極D及び行電極Y間で生起される放電である為、行電極X及びY間で生起されるサスティン放電に比べてその放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示(輝度レベル0)よりも1段階だけ高輝度を表す(第2階調)場合には、サスティン放電によってこれを表す場合に比して輝度レベル0との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。又、第2階調においては、サブフィールドSF1に後続するSF2の第2リセット行程R2ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。なお、図6に示される発光パターンの駆動では、第4階調以降の各階調においてもサブフィールドSF1において輝度レベルαの発光を伴う微小発光放電を生起させるようにしているが、第3階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度(輝度レベルα)である為、これよりも高輝度な発光を伴うサスティン放電との併用が為される第4階調以降の階調では、輝度レベルαの輝度増加分を視覚することができなくなる場合があり、この際、微小発光放電を生起させる意義がなくなるからである。
ここで、図8に示される駆動では、先頭のサブフィールドSF1の第1リセット行程R1において、列電極Dを陰極側、行電極Yを陽極側とした電圧を両電極間に印加することにより、行電極Yから列電極Dに向けて電流が流れる列側陰極放電を第1リセット放電として生起させるようにしている。よって、かかる第1リセット放電時には、放電ガス内の陽イオンが列電極Dへ向かう際に、図5に示す如き蛍光体層17内に含まれている二次電子放出材料としてのMgO結晶体に衝突して、このMgO結晶体から二次電子を放出させる。特に、PDP50では、MgO結晶体を図5に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。かかる二次電子によるプライミング作用により放電セルPCの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。
又、図8に示される駆動では、図3に示す如き前面透明基板10側に形成されている行電極Y、及び背面基板14側に形成されている列電極D間でリセット放電を生起させている。よって、共に前面透明基板10側に形成されている行電極X及びY間でリセット放電を生起させる場合に比して、前面透明基板10側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
又、プラズマディスプレイパネルとしてのPDP50には、各放電セルPC内の前面透明基板10側に形成されている酸化マグネシウム層13内のみならず、背面基板14側に形成されている蛍光体層17内にも、図5に示す如く、二次電子放出材料としてCL発光MgO結晶体を含ませるようにしている。
以下に、かかる構成を採用したことによる作用効果について図12及び図13を参照しつつ説明する。
なお、図12は、上述した如き酸化マグネシウム層13及び蛍光体層17各々の内の酸化マグネシウム層13のみにCL発光MgO結晶体を含ませた、いわゆる従来のPDPに図8に示す如きリセットパルスRPY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
一方、図13は、酸化マグネシウム層13及び蛍光体層17の双方にCL発光MgO結晶体を含ませたPDP50に対して、リセットパルスRPY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
図12に示されるように、従来のPDPによると、リセットパルスRPY1の印加に応じて比較的強い列側陰極放電が1[ms]以上に亘って継続してしまうが、本実施例によるPDP50によると、図13に示す如く列側陰極放電が約0.04[ms]以内に終息する。すなわち、従来のPDPに比して列側陰極放電における放電遅れ時間を大幅に短縮できるのである。
従って、図8に示す如き、パルスの前縁部での電位推移が緩やかな波形を有するリセットパルスRPY1をPDP50の行電極Yに印加することによって列側陰極放電を生起させると、リセットパルスRPY1の電位がピーク電位に到る前にその放電が終息する。よって、行電極及び列電極間に印加される電圧が低い段階で、列側陰極放電が終息することになるので、図13に示す如く、その放電強度も大幅に低下する。
すなわち、パルスの前縁部での電位推移が緩やかな波形を有する例えば図8に示す如きリセットパルスRPY1を、酸化マグネシウム層13のみならず蛍光体層17にもCL発光MgO結晶体が含まれているPDP50に印加することにより、更に放電強度を弱めた列側陰極放電を生起させるようにしたのである。従って、このように放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
又、図8に示される駆動では、サブフィールドSF2のサスティン行程Iでは、サスティンパルスIPを1回だけ印加することにより、サスティン放電の回数を1回だけにして、低輝度画像に対する表示再現性を高めている。なお、この1回分のサスティンパルスIPに応じて生起されたサスティン放電の終息後、行電極Y近傍には負極性の壁電荷、列電極D近傍には正極性の壁電荷が各々形成された状態となる。これにより、図8に示すように、サブフィールドSF3の選択消去アドレス行程WDにおいて、列側陽極放電を選択消去アドレス放電として生起させることが可能となる。この際、図8に示される駆動では、サブフィールドSF3〜SF14各々のサスティン行程Iでは、サスティンパルスIPの印加回数を偶数としている。よって、各サスティン行程Iの終了直後は、行電極Y近傍に負極性の壁電荷、列電極D近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Iに引き続き実施される選択消去アドレス行程WDでは、列側陽極放電が可能となる。従って、列電極Dに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ55の高コスト化を防げる。
図9に示したアドレスドライバ55では、列電極Djと接地端子との間に高能力のFET63と低能力のFET64とが並列に設けられているが、図14に示すように低能力の、すなわちオン時の抵抗値が大なる2つのFET64a,64bを並列に設けても良い。図14のアドレスドライバ55の場合には、サブフィールドSF2のサスティン行程Iの第1サスティンパルスの印加時にはFET64a,64bのいずれか一方をオンとし、それ以外で列電極Djを接地させるべきときにはFET64a,64bの双方をオンとすることが行われる。これにより、上記したように、第1サスティンパルスの印加時における行電極Yと列電極Dと間の電位差が低減して列側陰極放電が抑制され、また、選択消去アドレス行程WOにおける列電極Dと行電極Yとの間の誤消去放電を防止することができる。更に、高価な高能力のFETを用いないで済むので、装置のコストダウンが可能である。
図15及び図16は、更にアドレスドライバ55の他の構成例を示している。図15のアドレスドライバ55では、図9のアドレスドライバ55の構成に切換スイッチ65が加えられている。切換スイッチ65はサブフィールドSF2のサスティン行程Iの第1サスティンパルスの印加時には低能力のFET64側に切り換えられると共にFET64がオンされる。それ以外の時には切換スイッチ65は高能力のFET63側に切り換えられ、列電極Djを接地させるべきときにはFET63がオンされる。
図16のアドレスドライバ55では、図14のアドレスドライバ55の構成にオンオフスイッチ66が加えられている。オンオフスイッチ66の一端は列電極Djに接続され、他端はFET64aを介して接地端子に接続されている。FET64bは列電極Djと接地端子との間に設けられている。オンオフスイッチ66はサブフィールドSF2のサスティン行程Iの第1サスティンパルスの印加時にはオフとなり、FET64bがオンされる。それ以外の時にはオンオフスイッチ66はオンとされ、列電極Djを接地させるべきときにはFET64a,64bの双方がオンされる。
13 酸化マグネシウム層
17 蛍光体層
50 PDP
51 X電極ドライバ
53 Y電極ドライバ
55 アドレスドライバ
56 駆動制御回路
17 蛍光体層
50 PDP
51 X電極ドライバ
53 Y電極ドライバ
55 アドレスドライバ
56 駆動制御回路
Claims (8)
- 行電極と列電極の交叉部に画素セルが形成された表示パネルを、映像信号の単位表示期間をアドレス期間とサスティン期間とを含む複数のサブフィールドにて階調表示を行う表示パネルの駆動装置であって、
前記アドレス期間において前記列電極に画素データパルスを印加するアドレス手段と、
前記サスティン期間において、前記行電極にサスティンパルスを印加するサスティン手段と、を備え、
前記アドレス手段は、各々が前記列電極と接地端子とを各々接続する第1のスイッチ素子と第2のスイッチ素子とを含み、
前記アドレス期間中における、前記列電極への前記画素データパルスの非印加時では、前記第1のスイッチ素子がオン状態となって前記列電極を前記接地端子に接続する一方、
前記サスティン期間中では、前記第2のスイッチ素子がオン状態となって前記列電極を前記接地端子に接続し、
前記第1のスイッチ素子と前記第2のスイッチ素子とは、前記オン状態の際の抵抗値が互いに異なることを特徴とする表示パネルの駆動装置。 - 前記第1のスイッチ素子の前記抵抗値は、前記第2のスイッチ素子の前記抵抗値に比べて、低抵抗値であることを特徴とする請求項1に記載の表示パネルの駆動装置。
- 前記サスティンパルスは、前記アドレス期間の直後に印加される第1サスティンパルスであることを特徴とする請求項1に記載の表示パネルの駆動装置。
- 前記第1サスティンパルスが印加されるサスティン期間の直前の前記アドレス期間では、前記画素データパルスを印加することにより前記画素セルを消灯モードの状態から点灯モードの状態とする選択書込アドレス期間であり、前記第1サスティンパルスが印加されるサスティン期間の直後の前記アドレス期間では、前記画素データパルスを印加することにより前記画素セルを点灯モードの状態から消灯モードの状態とする選択消去アドレス期間であることを特徴とする請求項3に記載の表示パネルの駆動装置。
- 行電極と列電極の交叉部に画素セルが形成された表示パネルを、映像信号の単位表示期間をアドレス期間とサスティン期間とを含む複数のサブフィールドにて階調表示を行う表示パネルの駆動装置であって、
前記アドレス期間において前記列電極に画素データパルスを印加するアドレス手段と、
前記サスティン期間において、前記行電極にサスティンパルスを印加するサスティン手段と、を備え、
前記アドレス手段は、各々が前記列電極と接地端子とを接続する第1のスイッチ素子と第2のスイッチ素子とを含み、
前記アドレス期間中における、前記列電極への前記画素データパルスの非印加時では、前記第1のスイッチ素子及び前記第2のスイッチ素子が共にオン状態となって前記列電極を前記接地端子に接続する一方、
前記サスティン期間中における、前記行電極への前記サスティンパルスの印加時では、前記第1のスイッチ素子又は前記第2のスイッチ素子がオン状態となって前記列電極を接地端子に接続することを特徴とする表示パネルの駆動装置。 - 前記第1のスイッチ素子の前記オン状態の際の抵抗値と、前記第2のスイッチ素子の前記オン状態の際の抵抗値は、ほぼ等しい値であることを特徴とする請求項5に記載の表示パネルの駆動装置。
- 前記サスティンパルスは、前記アドレス期間の直後に印加される第1サスティンパルスであることを特徴とする請求項5に記載の表示パネルの駆動装置。
- 前記第1サスティンパルスが印加されるサスティン期間の直前の前記アドレス期間では、前記画素データパルスを印加することにより前記画素セルを消灯モードの状態から点灯モードの状態とする選択書込アドレス期間であり、前記第1サスティンパルスが印加されるサスティン期間の直後の前記アドレス期間では、前記画素データパルスを印加することにより前記画素セルを点灯モードの状態から消灯モードの状態とする選択消去アドレス期間であることを特徴とする請求項7に記載の表示パネルの駆動装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008167161A JP2010008661A (ja) | 2008-06-26 | 2008-06-26 | 表示パネルの駆動装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008167161A JP2010008661A (ja) | 2008-06-26 | 2008-06-26 | 表示パネルの駆動装置 |
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Publication Number | Publication Date |
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JP2010008661A true JP2010008661A (ja) | 2010-01-14 |
Family
ID=41589260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2008167161A Pending JP2010008661A (ja) | 2008-06-26 | 2008-06-26 | 表示パネルの駆動装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2010008661A (ja) |
-
2008
- 2008-06-26 JP JP2008167161A patent/JP2010008661A/ja active Pending
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