JP2010004424A - レベルアップ変換回路 - Google Patents

Abstract

【課題】高電圧側の電源電圧の変動による遅延時間の変動を小さくし、クロック出力用に使用する場合にはクロックジッタを低減し、高信頼性を得ることができ、また、高電圧側の電源電圧を低くした高速信号ラインにも使用できるようにしたレベルアップ変換回路を提供する。
【解決手段】ＰＭＯＳトランジスタＰＭ７、ＰＭ８を設け、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）の場合、ノードＮ５の電位を高電圧側の電源電圧ＶＤＤＨとし、入力デジタル信号ＳＩＮが０Ｖ（Ｌレベル）に変化したときに、ＰＭＯＳトランジスタＰＭ２がＯＦＦからＯＮになる時間を短くする。
【選択図】図４

Description

本発明は、小振幅デジタル信号を大振幅デジタル信号にレベルアップするレベルアップ変換回路に関する。

ＬＳＩ（large scale integrated circuit）は、高集積化のための微細加工が進んでおり、それに伴い、トランジスタのゲート酸化膜の耐圧が下がり、内部ロジックの電源電圧を高くすることができない状況となっている。また、低消費電力化の為に、内部ロジックの電源電圧は下げる方向にある。

ところが、ＬＳＩが搭載されるシステムにおいては、インタフェース信号のＨレベル電圧は、内部ロジック内の信号のＨレベル電圧よりも高い電圧であることが要求されることが多い。この場合には、インタフェース信号の入出力を行うＩ／Ｏ部の電源電圧は、内部ロジックの電源電圧よりも高くされる。

このような場合、Ｉ／Ｏ部から内部ロジックへの信号伝送には、大振幅デジタル信号を小振幅デジタル信号にレベルダウンするレベルダウン変換回路が必要となる。逆に、内部ロジックからＩ／Ｏ部への信号伝送には、大振幅デジタル信号を小振幅デジタル信号にレベルアップするレベルアップ変換回路が必要となる。

図１１は従来のレベルアップ変換回路の一例を示す回路図である。図１１中、ＳＩＮは相対的に小振幅の入力デジタル信号であり、Ｌ（低）レベル電圧を０Ｖ、Ｈ（高）レベル電圧を相対的に低電圧の電源電圧ＶＤＤＬ（例えば、１.８Ｖ）とするものである。このレベルアップ変換回路は、入力デジタル信号ＳＩＮを入力し、そのＨレベル電圧を電源電圧ＶＤＤＬよりも高電圧の電源電圧ＶＤＤＨ（例えば、５Ｖ）にレベルアップしてなる相対的に大振幅の出力デジタル信号ＳＯＵＴを出力するというものである。

また、図１１において、Ｐ１は入力デジタル信号ＳＩＮを入力するための入力端子、ＩＮＶ１は入力デジタル信号ＳＩＮを反転するインバータ、ＬＵＣ１はレベルアップ変換部、ＩＮＶ２はレベルアップ変換部ＬＵＣ１のノードＮ３の電圧を入力して出力デジタル信号ＳＯＵＴを出力するインバータ、Ｐ２はインバータＩＮＶ２が出力する出力デジタル信号ＳＯＵＴが与えられる出力端子である。

また、インバータＩＮＶ１において、Ｎ１は入力端子、Ｎ２は出力端子、Ｌ１は電源電圧ＶＤＤＬを供給するＶＤＤＬ電源線、ＰＭ１はＰＭＯＳトランジスタ、ＮＭ１はＮＭＯＳトランジスタである。入力端子Ｎ１はレベルアップ変換回路の入力端子Ｐ１に接続されている。ＰＭＯＳトランジスタＰＭ１は、ソースをＶＤＤＬ電源線Ｌ１に接続し、ゲートを入力端子Ｎ１に接続し、ドレインを出力端子Ｎ２に接続している。ＮＭＯＳトランジスタＮＭ１は、ソースを接地し、ゲートを入力端子Ｎ１に接続し、ドレインを出力端子Ｎ２に接続している。

また、レベルアップ変換部ＬＵＣ１において、Ｌ２は電源電圧ＶＤＤＨを供給するＶＤＤＨ電源線、ＩＮＰＵＴ１は入力回路、ＬＴ１はラッチ回路、ＣＭ１はカレントミラー回路である。

入力回路ＩＮＰＵＴ１はＮＭＯＳトランジスタＮＭ２、ＮＭ３を有している。ＮＭＯＳトランジスタＮＭ２は、ドレインをノードＮ３に接続し、ゲートをレベルアップ変換回路の入力端子Ｐ１に接続し、ソースを接地している。ＮＭＯＳトランジスタＮＭ３は、ドレインをノードＮ４に接続し、ゲートをインバータＩＮＶ１の出力端子Ｎ２に接続し、ソースを接地している。

ラッチ回路ＬＴ１はＰＭＯＳトランジスタＰＭ２、ＰＭ３を有している。ＰＭＯＳトランジスタＰＭ２は、ソースをノードＮ５に接続し、ドレインをノードＮ３に接続し、ゲートをノードＮ４に接続している。ＰＭＯＳトランジスタＰＭ３は、ソースをノードＮ６に接続し、ドレインをノードＮ４に接続し、ゲートをノードＮ３に接続している。

カレントミラー回路ＣＭ１はＰＭＯＳトランジスタＰＭ４、ＰＭ５を有している。ＰＭＯＳトランジスタＰＭ４は、ソースをＶＤＤＨ電源線Ｌ２に接続し、ドレインをノードＮ５に接続し、ゲートをノードＮ５及びＰＭＯＳトランジスタＰＭ５のゲートに接続している。ＰＭＯＳトランジスタＰＭ５は、ソースをＶＤＤＨ電源線Ｌ２に接続し、ドレインをノードＮ６に接続している。

また、インバータＩＮＶ２において、Ｎ７は入力端子、Ｎ８は出力端子、ＰＭ６はＰＭＯＳトランジスタ、ＮＭ４はＮＭＯＳトランジスタである。入力端子Ｎ７はノードＮ３に接続されている。出力端子Ｎ８はレベルアップ変換回路の出力端子Ｐ２に接続されている。ＰＭＯＳトランジスタＰＭ６は、ソースをＶＤＤＨ電源線Ｌ２に接続し、ゲートを入力端子Ｎ７に接続し、ドレインを出力端子Ｎ８に接続している。ＮＭＯＳトランジスタＮＭ４は、ゲートを入力端子Ｎ７に接続し、ドレインを出力端子Ｎ８に接続し、ソースを接地している。

本例では、ＮＭＯＳトランジスタＮＭ２、ＮＭ３、ＮＭ４及びＰＭＯＳトランジスタＰＭ２〜ＰＭ６は、電源電圧ＶＤＤＨに対する耐圧が考慮され、そのゲート酸化膜をＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１のゲート酸化膜よりも厚くされている。また、ＮＭＯＳトランジスタＮＭ２、ＮＭ３のしきい値電圧は、例えば、１.６Ｖとされる。

図１２〜図１４は図１１に示す従来のレベルアップ変換回路の動作を説明するための回路図である。例えば、図１２に示すように、入力デジタル信号ＳＩＮが０Ｖ（Ｌレベル）の場合、インバータＩＮＶ１では、ＰＭＯＳトランジスタＰＭ１がＯＮ、ＮＭＯＳトランジスタＮＭ１がＯＦＦとなり、インバータＩＮＶ１の出力デジタル信号／ＳＩＮはＶＤＤＬ（Ｈレベル）となる。この結果、レベルアップ変換部ＬＵＣ１では、ＮＭＯＳトランジスタＮＭ２がＯＦＦ、ＮＭＯＳトランジスタＮＭ３がＯＮ、ＰＭＯＳトランジスタＰＭ２がＯＮ、ＰＭＯＳトランジスタＰＭ３がＯＦＦとなる。

ここで、ＰＭＯＳトランジスタＰＭ２〜ＰＭ６のスレッショルド電圧をＶthpとすると、ノードＮ５及びノードＮ３の電位は（ＶＤＤＨ−|Ｖthp|）となる。また、ノードＮ４の電位は０Ｖとなる。そして、インバータＩＮＶ２では、ＰＭＯＳトランジスタＰＭ６がＯＦＦ、ＮＭＯＳトランジスタＮＭ４がＯＮとなり、出力デジタル信号ＳＯＵＴは０Ｖ（Ｌレベル）となる。

この状態から、図１３に示すように、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）に変化すると、ＮＭＯＳトランジスタＮＭ２がＯＮとなる。また、インバータＩＮＶ１では、ＰＭＯＳトランジスタＰＭ１がＯＦＦ、ＮＭＯＳトランジスタＮＭ１がＯＮとなり、インバータＩＮＶ１の出力デジタル信号／ＳＩＮはＶＤＤＬ（Ｈレベル）から０Ｖ（Ｌレベル）に変化する。したがって、ＮＭＯＳトランジスタＮＭ３はＯＦＦとなる。

この結果、ＰＭＯＳトランジスタＰＭ４、ＰＭ２及びＮＭＯＳトランジスタＮＭ２に貫通電流が流れ、ノードＮ３の電位が（ＶＤＤＨ−｜Ｖthp｜）から下降する。この場合、ＰＭＯＳトランジスタＰＭ３のゲート電位も（ＶＤＤＨ−｜Ｖthp｜）から下降するので、ＰＭＯＳトランジスタＰＭ５、ＰＭ３にも貫通電流が流れ、ノードＮ４の電位が０Ｖから上昇する。

したがって、この場合には、ＰＭＯＳトランジスタＰＭ２のソース・ゲート間電圧は小さくなる方向に変化し、ＰＭＯＳトランジスタＰＭ３のソース・ゲート間電圧は大きくなる方向に変化する。そして、ＰＭＯＳトランジスタＰＭ２がＯＦＦ、ＰＭＯＳトランジスタＰＭ３がＯＮとなり、ノードＮ５の電位は（ＶＤＤＨ−｜Ｖthp｜）、ノードＮ３の電位は０Ｖ、ノードＮ６及びノードＮ４の電位は、例えば、（ＶＤＤＨ−２×｜Ｖthp｜）となる。インバータＩＮＶ２では、ＰＭＯＳトランジスタＰＭ６がＯＮ、ＮＭＯＳトランジスタＮＭ４がＯＦＦとなり、出力デジタル信号ＳＯＵＴは０Ｖ（Ｌレベル）からＶＤＤＨ（Ｈレベル）に変化する。

なお、ノードＮ６及びノードＮ４の電位が（ＶＤＤＨ−２×｜Ｖthp｜）となる理由はＮＭＯＳトランジスタＮＭ３にリーク電流があるためである。ノードＮ６及びノードＮ４の電位の大きさは、トランジスタのサイズや温度などにより異なるものである。

その後、図１４に示すように、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）から０Ｖ（Ｌレベル）に変化すると、ＮＭＯＳトランジスタＮＭ２がＯＦＦとなる。また、インバータＩＮＶ１では、ＰＭＯＳトランジスタＰＭ１がＯＮ、ＮＭＯＳトランジスタＮＭ１がＯＦＦとなり、インバータＩＮＶ１の出力デジタル信号／ＳＩＮは０Ｖ（Ｌレベル）からＶＤＤＬ（Ｈレベル）に変化する。したがって、ＮＭＯＳトランジスタＮＭ３がＯＮとなる。

この結果、ＰＭＯＳトランジスタＰＭ５、ＰＭ３及びＮＭＯＳトランジスタＮＭ３に貫通電流が流れ、ノードＮ４の電位が（ＶＤＤＨ−２×｜Ｖthp｜）から下降する。この場合、ＰＭＯＳトランジスタＰＭ２のゲート電位も（ＶＤＤＨ−２×｜Ｖthp｜）から下降するので、ＰＭＯＳトランジスタＰＭ４、ＰＭ２に貫通電流が流れ、ノードＮ３の電位が０Ｖから上昇する。

したがって、この場合には、ＰＭＯＳトランジスタＰＭ２のソース・ゲート間電圧が大きくなる方向に変化し、ＰＭＯＳトランジスタＰＭ３のソース・ゲート間電圧が小さくなる方向に変化する。そして、ＰＭＯＳトランジスタＰＭ２がＯＮ、ＰＭＯＳトランジスタＰＭ３がＯＦＦとなり、ノードＮ５及びノードＮ３の電位は（ＶＤＤＨ−｜Ｖthp｜）、ノードＮ４の電位は０Ｖとなる。インバータＩＮＶ２では、ＰＭＯＳトランジスタＰＭ６がＯＦＦ、ＮＭＯＳトランジスタＮＭ４がＯＮとなり、出力デジタル信号ＳＯＵＴはＶＤＤＨ（Ｈレベル）から０Ｖ（Ｌレベル）に変化する。

このように、図１１に示す従来のレベルアップ変換回路においては、入力デジタル信号ＳＩＮが０Ｖ（Ｌレベル）からＶＤＤＬ（Ｈレベル）に変化すると、出力デジタル信号ＳＯＵＴは０Ｖ（Ｌレベル）からＶＤＤＨ（Ｈレベル）に変化する。また、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）から０Ｖ（Ｌレベル）に変化すると、出力デジタル信号ＳＯＵＴはＶＤＤＨ（Ｈレベル）から０Ｖ（Ｌレベル）に変化する。
特開２００６−１３５５６０号公報 特開２００６−２７９２０３号公報

図１１に示す従来のレベルアップ変換回路においては、図１４に示すように、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）から０Ｖ（Ｌレベル）に変化すると、ＮＭＯＳトランジスタＮＭ２がＯＮからＯＦＦ、ＮＭＯＳトランジスタＮＭ３がＯＦＦからＯＮ、ＰＭＯＳトランジスタＰＭ２がＯＦＦからＯＮ、ＰＭＯＳトランジスタＰＭ３がＯＮからＯＦＦに変化する。そして、ノードＮ３の電位は０Ｖから（ＶＤＤＨ−｜Ｖthp｜）に上昇し、ノードＮ４の電位は（ＶＤＤＨ−２×｜Ｖthp｜）から０Ｖに下降する。

ここで、ＮＭＯＳトランジスタＮＭ３がＯＦＦからＯＮになったとき、ノードＮ５の電位は、電源電圧ＶＤＤＨよりも低い電圧である（ＶＤＤＨ−｜Ｖthp｜）となっているため、ＰＭＯＳトランジスタＰＭ２のソース・ドレイン間電圧が｜Ｖthp｜となるまでの時間、即ち、ＰＭＯＳトランジスタＰＭ２がＯＮとなるまでの時間が長くなる。この結果、ノードＮ３の電位が０Ｖから（ＶＤＤＨ−｜Ｖthp｜）に上昇するまでの時間が長くなり、出力デジタル信号ＳＯＵＴがＶＤＤＨ（Ｈレベル）から０Ｖ（Ｌレベル）に変化するまでの時間が長くなってしまう。

図１５は図１１に示す従来のレベルアップ変換回路における高電圧側の電源電圧ＶＤＤＨと遅延時間（入力デジタル信号ＳＩＮが遷移してから出力デジタル信号ＳＯＵＴが遷移するまでの時間）との関係をシミュレーションによって解析した結果を示す図であり、低電圧側の電源電圧ＶＤＤＬを１.８Ｖとした場合である。

図１５中、Ｑ１は、入力デジタル信号ＳＩＮが０Ｖ（Ｌレベル）からＶＤＤＬ（Ｈレベル）に立ち上がり、この結果、出力デジタル信号ＳＯＵＴが０Ｖ（Ｌレベル）からＶＤＤＨ（Ｈレベル）に立ち上がる場合の電源電圧ＶＤＤＨ対遅延時間特性を示している。Ｑ２は、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）から０Ｖ（Ｌレベル）に立ち下がり、この結果、出力デジタル信号ＳＯＵＴがＶＤＤＨ（Ｈレベル）から０Ｖ（Ｌレベル）に立ち下がる場合の電源電圧ＶＤＤＨ対遅延時間特性を示している。

ここで、出力デジタル信号ＳＯＵＴの立ち上がり時の遅延時間は、電源電圧ＶＤＤＨが５Ｖの場合も２.５Ｖの場合も約１ｎｓであり、電源電圧ＶＤＤＨの低下の影響を大きく受けることはない。しかしながら、出力デジタル信号ＳＯＵＴの立ち下がり時の遅延時間は、電源電圧ＶＤＤＨが５Ｖの場合は約１ｎｓであり、電源電圧ＶＤＤＨが２.５Ｖの場合には約３０ｎｓである。即ち、出力デジタル信号ＳＯＵＴの立ち下がりの遅延時間は、電源電圧ＶＤＤＨが５Ｖから２.５Ｖに低下すると、約３０倍（約１ｎｓ→約３０ｎｓ）に延びてしまう。

そこで、例えば、図１１に示す従来のレベルアップ変換回路をクロック出力用に使用すると、ノイズ等による電源電圧ＶＤＤＨの変動による遅延時間の変化量がクロックジッタとして現れ、ジッタが規定される用途（例えば、次世代車載向通信システム）ではマージンレスを起こすという問題がある。また、電源電圧ＶＤＤＨが低くなると、遅延時間が増大するので、電源電圧を低くした高速信号ラインに使用することができないという問題もある。

本発明は、かかる点に鑑み、高電圧側の電源電圧の変動による遅延時間の変動を小さくし、例えば、クロック出力用に使用する場合には、クロックジッタを低減し、高信頼性を得ることができるようにし、また、高電圧側の電源電圧を低くした高速信号ラインにも使用することができるようにしたレベルアップ変換回路を提供することを目的とする。

ここで開示するレベルアップ変換回路は、入力回路と、ラッチ回路と、カレントミラー回路と、電位引き上げ回路とを有する。前記入力回路は、第１導電型の第１及び第２のトランジスタを有し、前記第１のトランジスタのゲートに入力デジタル信号が与えられ、前記第２のトランジスタのゲートに前記入力デジタル信号を反転した反転入力デジタル信号が与えられるものである。

前記ラッチ回路は、第２導電型の第３及び第４のトランジスタを有し、前記第３のトランジスタのドレインを前記第１のトランジスタのドレインに接続し、前記第４のトランジスタのドレインを前記第２のトランジスタのドレインに接続し、前記第３のトランジスタのゲートを前記第４のトランジスタのドレインに接続し、前記第４のトランジスタのゲートを前記第３のトランジスタのドレインに接続し、前記第３のトランジスタのドレインに第１の出力デジタル信号を得るようにされたものである。

前記カレントミラー回路は、第２導電型の第５及び第６のトランジスタを有し、前記第５及び前記第６のトランジスタのソースを前記入力デジタル信号の高レベル電圧よりも高い高電圧側の電源電圧を供給する第１の電源線に接続し、前記第５のトランジスタのドレインを前記第３のトランジスタのソースに接続し、前記第６のトランジスタのドレインを前記第４のトランジスタのソースに接続し、前記第５のトランジスタのゲートを前記第５のトランジスタのドレインに接続するか又は前記第６のトランジスタのゲートを前記第６のトランジスタのドレインに接続したものである。

前記電位引き上げ回路は、第２導電型の第７及び第８のトランジスタを有し、前記第７のトランジスタのソース、ドレイン及びゲートをそれぞれ前記第１の電源線、前記第５のトランジスタのドレイン及び前記第３のトランジスタのドレインに接続し、前記第８のトランジスタのソース、ドレイン及びゲートをそれぞれ前記第１の電源線、前記第６のトランジスタのドレイン及び前記第４のトランジスタのドレインに接続したものである。

開示したレベルアップ変換回路においては、前記入力デジタル信号がＨレベルの場合、前記第１のトランジスタはＯＮ、前記第２のトランジスタはＯＦＦ、前記第３のトランジスタはＯＦＦ、前記第４のトランジスタはＯＮとなる。この状態から、前記入力デジタル信号がＬレベルに変化すると、前記第１のトランジスタはＯＦＦ、前記第２のトランジスタはＯＮ、前記第３のトランジスタはＯＮ、前記第４のトランジスタはＯＦＦとなる。

ここで、前記第７のトランジスタは、前記第１のトランジスタがＯＮ時にＯＮとなり、前記第３のトランジスタのソース電位を高電圧側の電源電圧に引き上げる。また、前記第８のトランジスタは、前記第２のトランジスタがＯＮ時にＯＮとなり、前記第４のトランジスタのソース電位を高電圧側の電源電圧に引き上げる。

この結果、前記ラッチ回路のラッチ状態の変化、即ち、前記第３のトランジスタのＯＮからＯＦＦへの変化及び前記第４のトランジスタのＯＦＦからＯＮへの変化と、前記第３のトランジスタのＯＦＦからＯＮへの変化及び前記第４のトランジスタのＯＮからＯＦＦへの変化をスムースに行うことができる。更に、前記入力デジタル信号がＨレベルからＬレベル変化した場合に、前記第３のトランジスタがＯＦＦからＯＮとなる時間を短くすることができ、第１の出力デジタル信号の遅延時間を短くすることができる。

したがって、開示したレベルアップ変換回路によれば、高電圧側の電源電圧の変動による出力デジタル信号の遅延時間の変動を小さくすることができ、本発明をクロック出力用に使用する場合には、クロックジッタを低減し、高信頼性を得ることができる。また、高電圧側の電源電圧が低くなっても、遅延時間を短くすることができるので、高電圧側の電源電圧を低くした高速信号ラインにも使用することができる。

以下、図１〜図１０を参照して、本発明の第１実施形態〜第３実施形態について説明する。なお、図１〜図４及び図６〜図１０において、図１１に示す部分と同一の部分には同一符号を付し、その重複説明は省略する。

（第１実施形態）
図１は本発明の第１実施形態を示す回路図である。本発明の第１実施形態は、レベルアップ変換部として、図１１に示す従来のレベルアップ変換部ＬＵＣ１とは回路構成の異なるＬＵＣ２を設け、その他については、図１１に示す従来のレベルアップ変換回路と同様に構成したものである。

レベルアップ変換部ＬＵＣ２は、ＰＭＯＳトランジスタＰＭ７、ＰＭ８からなる電位引き上げ回路を設け、その他については、図１１に示すレベルアップ変換部ＬＵＣ１と同様に構成したものである。

ＰＭＯＳトランジスタＰＭ７、ＰＭ８は、そのゲート酸化膜をＰＭＯＳトランジスタＰＭ４、ＰＭ５等と同様にするものである。ＰＭＯＳトランジスタＰＭ７は、ソースをＶＤＤＨ電源線Ｌ２に接続し、ドレインをノードＮ５に接続し、ゲートをノードＮ３に接続している。ＰＭＯＳトランジスタＰＭ８は、ソースをＶＤＤＨ電源線Ｌ２に接続し、ドレインをノードＮ６に接続し、ゲートをノードＮ４に接続している。

図２〜図４は本発明の第１実施形態の動作を説明するための回路図である。例えば、図２に示すように、入力デジタル信号ＳＩＮが０Ｖ（Ｌレベル）の場合、インバータＩＮＶ１の出力デジタル信号／ＳＩＮはＶＤＤＬ（Ｈレベル）となる。

この結果、レベルアップ変換部ＬＵＣ２では、ＮＭＯＳトランジスタＮＭ２がＯＦＦ、ＮＭＯＳトランジスタＮＭ３がＯＮ、ＰＭＯＳトランジスタＰＭ２がＯＮ、ＰＭＯＳトランジスタＰＭ３がＯＦＦ、ＰＭＯＳトランジスタＰＭ７がＯＦＦ、ＰＭＯＳトランジスタＰＭ８がＯＮとなる。また、この場合、ノードＮ５及びノードＮ３の電位は（ＶＤＤＨ−｜Ｖthp｜）、ノードＮ６の電位はＶＤＤＨ、ノードＮ４の電位は０Ｖとなる。したがって、出力デジタル信号ＳＯＵＴは０Ｖ（Ｌレベル）となる。

この状態から、図３に示すように、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）に変化すると、ＮＭＯＳトランジスタＮＭ２がＯＮとなる。また、インバータＩＮＶ１の出力デジタル信号／ＳＩＮはＶＤＤＬ（Ｈレベル）から０Ｖ（Ｌレベル）に変化し、ＮＭＯＳトランジスタＮＭ３がＯＦＦとなる。

この結果、ＰＭＯＳトランジスタＰＭ４、ＰＭ２及びＮＭＯＳトランジスタＮＭ２に貫通電流が流れ、ノードＮ３の電位が（ＶＤＤＨ−｜Ｖthp｜）から下降する。この場合、ＰＭＯＳトランジスタＰＭ３のゲート電位も（ＶＤＤＨ−｜Ｖthp｜）から下降するので、ＰＭＯＳトランジスタＰＭ５、ＰＭ３にも貫通電流が流れ、ノードＮ４の電位が０Ｖから上昇する。

したがって、この場合には、ＰＭＯＳトランジスタＰＭ２のソース・ゲート間電圧は小さくなる方向に変化し、ＰＭＯＳトランジスタＰＭ３のソース・ゲート間電圧は大きくなる方向に変化する。そして、ＰＭＯＳトランジスタＰＭ２がＯＦＦ、ＰＭＯＳトランジスタＰＭ３がＯＮ、ＰＭＯＳトランジスタＰＭ７がＯＮ、ＰＭＯＳトランジスタＰＭ８がＯＦＦとなる。この場合、ノードＮ５の電位はＶＤＤＨ、ノードＮ３の電位は０Ｖ、ノードＮ６及びノードＮ４の電位は（ＶＤＤＨ−｜Ｖthp｜）となる。したがって、インバータＩＮＶ２の出力デジタル信号ＳＯＵＴは０Ｖ（Ｌレベル）からＶＤＤＨ（Ｈレベル）に変化する。

なお、ノードＮ６及びノードＮ４の電位が（ＶＤＤＨ−｜Ｖthp｜）となる理由は、ＮＭＯＳトランジスタＮＭ３にリーク電流があるためである。ノードＮ６及びノードＮ４の電位の大きさは、トランジスタのサイズや温度などにより異なるものである。

その後、図４に示すように、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）から０Ｖ（Ｌレベル）に変化すると、ＮＭＯＳトランジスタＮＭ２がＯＦＦとなる。また、インバータＩＮＶ１の出力デジタル信号／ＳＩＮは０Ｖ（Ｌレベル）からＶＤＤＬ（Ｈレベル）に変化し、ＮＭＯＳトランジスタＮＭ３がＯＮとなる。

この結果、ＰＭＯＳトランジスタＰＭ５、ＰＭ３及びＮＭＯＳトランジスタＮＭ３に貫通電流が流れ、ノードＮ４の電位が（ＶＤＤＨ−｜Ｖthp｜）から下降する。この場合、ＰＭＯＳトランジスタＰＭ２のゲート電位も（ＶＤＤＨ−｜Ｖthp｜）から下降するので、ＰＭＯＳトランジスタＰＭ４、ＰＭ２に貫通電流が流れ、ノードＮ３の電位が０Ｖから上昇する。

したがって、この場合には、ＰＭＯＳトランジスタＰＭ２のソース・ゲート間電圧が大きくなる方向に変化し、ＰＭＯＳトランジスタＰＭ３のソース・ゲート間電圧が小さくなる方向に変化する。そして、ＰＭＯＳトランジスタＰＭ２がＯＮ、ＰＭＯＳトランジスタＰＭ３がＯＦＦ、ＰＭＯＳトランジスタＰＭ７はＯＦＦ、ＰＭＯＳトランジスタＰＭ８はＯＮとなる。この場合、ノードＮ５及びノードＮ３の電位は（ＶＤＤＨ−｜Ｖthp｜）、ノードＮ６の電位はＶＤＤＨ、ノードＮ４の電位は０Ｖとなる。したがって、インバータＩＮＶ２の出力デジタル信号ＳＯＵＴはＶＤＤＨ（Ｈレベル）から０Ｖ（Ｌレベル）に変化する。

このように、本発明の第１実施形態においては、入力デジタル信号ＳＩＮが０Ｖ（Ｌレベル）からＶＤＤＬ（Ｈレベル）に変化すると、出力デジタル信号ＳＯＵＴは０Ｖ（Ｌレベル）からＶＤＤＨ（Ｈレベル）に変化する。また、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）から０Ｖ（Ｌレベル）に変化すると、出力デジタル信号ＳＯＵＴはＶＤＤＨ（Ｈレベル）から０Ｖ（Ｌレベル）に変化する。

本発明の第１実施形態においては、図４に示すように、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）から０Ｖ（Ｌレベル）に変化すると、ＮＭＯＳトランジスタＮＭ２がＯＮからＯＦＦ、ＮＭＯＳトランジスタＮＭ３がＯＦＦからＯＮ、ＰＭＯＳトランジスタＰＭ２がＯＦＦからＯＮ、ＰＭＯＳトランジスタＰＭ３がＯＮからＯＦＦに変化する。そして、ノードＮ３の電位は０Ｖから（ＶＤＤＨ−｜Ｖthp｜）に上昇し、ノードＮ４の電位は（ＶＤＤＨ−｜Ｖthp｜）から０Ｖに下降する。

ここで、ＮＭＯＳトランジスタＮＭ３がＯＦＦからＯＮに変化するとき、ノードＮ５の電位は、図１１に示す従来のレベルアップ変換回路の場合（ＶＤＤＨ−｜Ｖthp｜）と異なり、電源電圧ＶＤＤＨとなっている。この結果、ＰＭＯＳトランジスタＰＭ２のソース・ドレイン間電圧が｜Ｖthp｜となるまでの時間、即ち、ＰＭＯＳトランジスタＰＭ２がＯＮとなるまでの時間が短くなる。したがって、ノードＮ３の電位が０Ｖから（ＶＤＤＨ−｜Ｖthp｜）に上昇するまでの時間が短くなり、出力デジタル信号ＳＯＵＴがＶＤＤＨ（Ｈレベル）から０Ｖ（Ｌレベル）に変化するまでの時間が短くなる。

図５は本発明の第１実施形態における高電圧側の電源電圧ＶＤＤＨと遅延時間（入力デジタル信号ＳＩＮが遷移してから出力デジタル信号ＳＯＵＴが遷移するまでの時間）との関係をシミュレーションによって解析した結果を示す図であり、低電圧側の電源電圧ＶＤＤＬを１.８Ｖとした場合である。

図５中、Ｑ３は、入力デジタル信号ＳＩＮが０Ｖ（Ｌレベル）からＶＤＤＬ（Ｈレベル）に立ち上がり、この結果、出力デジタル信号ＳＯＵＴが０Ｖ（Ｌレベル）からＶＤＤＨ（Ｈレベル）に立ち上がる場合の電源電圧ＶＤＤＨ対遅延時間特性を示している。Ｑ４は、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）から０Ｖ（Ｌレベル）に立ち下がり、この結果、出力デジタル信号ＳＯＵＴがＶＤＤＨ（Ｈレベル）から０Ｖ（Ｌレベル）に立ち下がる場合の電源電圧ＶＤＤＨ対遅延時間特性を示している。

ここで、出力デジタル信号ＳＯＵＴの立ち上がり時の遅延時間は、電源電圧ＶＤＤＨが５Ｖの場合も２.５Ｖの場合も約１ｎｓであり、電源電圧ＶＤＤＨの低下の影響を大きく受けることはない。また、出力デジタル信号ＳＯＵＴの立ち下がり時の遅延時間は、電源電圧ＶＤＤＨが５Ｖの場合は約１ｎｓであり、２.５Ｖの場合には約２.２ｎｓである。即ち、電源電圧ＶＤＤＨの変動による出力デジタル信号ＳＯＵＴの立ち下がりの遅延時間の変動は、図１１に示すレベルアップ変換回路に比較して大幅に小さくなる。

以上のように、本発明の第１実施形態によれば、高電圧側の電源電圧ＶＤＤＨの変動による出力デジタル信号ＳＯＵＴの立ち下がり時の遅延時間の変動を小さくすることができる。したがって、本発明の第１実施形態を、例えば、クロック出力用に使用する場合には、クロックジッタを低減し、高信頼性を得ることができる。また、高電圧側の電源電圧ＶＤＤＨが低くなっても、立ち下がり時の遅延時間を短くすることができるので、高電圧側の電源電圧ＶＤＤＨを低くした高速信号ラインにも使用することができる。

（第２実施形態）
図６は本発明の第２実施形態を示す回路図である。本発明の第２実施形態は、レベルアップ変換部として、本発明の第１実施形態が設けるレベルアップ変換部ＬＵＣ２と構成の異なるレベルアップ変換部ＬＵＣ３設け、その他については、本発明の第１実施形態と同様に構成したものである。

レベルアップ変換部ＬＵＣ３は、カレントミラー回路として、図１に示すレベルアップ変換部ＬＵＣ２が設けるカレントミラー回路ＣＭ１と構成の異なるカレントミラー回路ＣＭ２を設け、その他については、図１に示すレベルアップ変換部ＬＵＣ２と同様に構成したものである。

カレントミラー回路ＣＭ２は、ＰＭＯＳトランジスタＰＭ４のゲートをノードＮ５に接続する代わりに、ＰＭＯＳトランジスタＰＭ５のゲートをノードＮ６に接続し、その他については、図１に示すカレントミラー回路ＣＭ１と同様に構成したものである。

図７〜図９は本発明の第２実施形態の動作を説明するための回路図である。例えば、図７に示すように、入力デジタル信号ＳＩＮが０Ｖ（Ｌレベル）の場合、インバータＩＮＶ１の出力デジタル信号／ＳＩＮはＶＤＤＬ（Ｈレベル）となる。

この結果、レベルアップ変換部ＬＵＣ３では、ＮＭＯＳトランジスタＮＭ２がＯＦＦ、ＮＭＯＳトランジスタＮＭ３がＯＮ、ＰＭＯＳトランジスタＰＭ２がＯＮ、ＰＭＯＳトランジスタＰＭ３がＯＦＦ、ＰＭＯＳトランジスタＰＭ７がＯＦＦ、ＰＭＯＳトランジスタＰＭ８がＯＮとなる。また、この場合、ノードＮ５及びノードＮ３の電位は（ＶＤＤＨ−｜Ｖthp｜）、ノードＮ６の電位はＶＤＤＨ、ノードＮ４の電位は０Ｖとなる。したがって、出力デジタル信号ＳＯＵＴは０Ｖ（Ｌレベル）となる。

なお、ノードＮ５及びノードＮ３の電位が（ＶＤＤＨ−｜Ｖthp｜）となる理由は、ＮＭＯＳトランジスタＮＭ２にリーク電流があるためである。ノードＮ５及びノードＮ３の電位の大きさは、トランジスタのサイズや温度などにより異なるものである。

この状態から、図８に示すように、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）に変化すると、ＮＭＯＳトランジスタＮＭ２がＯＮとなる。また、インバータＩＮＶ１の出力デジタル信号／ＳＩＮは０Ｖ（Ｌレベル）となり、ＮＭＯＳトランジスタＮＭ３はＯＦＦとなる。

この結果、ＰＭＯＳトランジスタＰＭ４、ＰＭ２及びＮＭＯＳトランジスタＮＭ２に貫通電流が流れ、ノードＮ３の電位が（ＶＤＤＨ−｜Ｖthp｜）から下降する。この場合、ＰＭＯＳトランジスタＰＭ３のゲート電位も（ＶＤＤＨ−｜Ｖthp｜）から下降するので、ＰＭＯＳトランジスタＰＭ５、ＰＭ３にも貫通電流が流れ、ノードＮ４の電位が０Ｖから上昇する。

したがって、この場合には、ＰＭＯＳトランジスタＰＭ２のソース・ゲート間電圧は小さくなる方向に変化し、ＰＭＯＳトランジスタＰＭ３のソース・ゲート間電圧は大きくなる方向に変化する。そして、ＰＭＯＳトランジスタＰＭ２がＯＦＦ、ＰＭＯＳトランジスタＰＭ３がＯＮ、ＰＭＯＳトランジスタＰＭ７がＯＮ、ＰＭＯＳトランジスタＰＭ８がＯＦＦとなる。この場合、ノードＮ５の電位はＶＤＤＨ、ノードＮ３の電位は０Ｖ、ノードＮ６及びノードＮ４の電位は（ＶＤＤＨ−｜Ｖthp｜）となる。したがって、インバータＩＮＶ２の出力デジタル信号ＳＯＵＴはＶＤＤＨ（Ｈレベル）となる。

その後、図９に示すように、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）から０Ｖ（Ｌレベル）に変化すると、ＮＭＯＳトランジスタＮＭ２がＯＦＦとなる。また、インバータＩＮＶ１の出力デジタル信号／ＳＩＮはＶＤＤＬ（Ｈレベル）となり、ＮＭＯＳトランジスタＮＭ３がＯＮとなる。

この結果、ＰＭＯＳトランジスタＰＭ５、ＰＭ３及びＮＭＯＳトランジスタＮＭ３に貫通電流が流れ、ノードＮ４の電位が（ＶＤＤＨ−｜Ｖthp｜）から下降する。この場合、ＰＭＯＳトランジスタＰＭ２のゲート電位も（ＶＤＤＨ−｜Ｖthp｜）から下降するので、ＰＭＯＳトランジスタＰＭ４、ＰＭ２に貫通電流が流れ、ノードＮ３の電位が０Ｖから上昇する。

したがって、この場合には、ＰＭＯＳトランジスタＰＭ２のソース・ゲート間電圧が大きくなる方向に変化し、ＰＭＯＳトランジスタＰＭ３のソース・ゲート間電圧が小さくなる方向に変化する。そして、ＰＭＯＳトランジスタＰＭ２がＯＮ、ＰＭＯＳトランジスタＰＭ３がＯＦＦ、ＰＭＯＳトランジスタＰＭ７がＯＦＦ、ＰＭＯＳトランジスタＰＭ８がＯＮとなる。この場合、ノードＮ５及びノードＮ３の電位は（ＶＤＤＨ−｜Ｖthp｜）、ノードＮ６の電位はＶＤＤＨ、ノードＮ４の電位は０Ｖとなる。したがって、インバータＩＮＶ２の出力デジタル信号ＳＯＵＴはＶＤＤＨ（Ｈレベル）から０Ｖ（Ｌレベル）に変化する。

このように、本発明の第２実施形態においては、入力デジタル信号ＳＩＮが０Ｖ（Ｌレベル）からＶＤＤＬ（Ｈレベル）に変化すると、出力デジタル信号ＳＯＵＴは０Ｖ（Ｌレベル）からＶＤＤＨ（Ｈレベル）に変化する。また、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）から０Ｖ（Ｌレベル）に変化すると、出力デジタル信号ＳＯＵＴはＶＤＤＨ（Ｈレベル）から０Ｖ（Ｌレベル）に変化する。

本発明の第２実施形態においては、図９に示すように、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）から０Ｖ（Ｌレベル）に変化すると、ＮＭＯＳトランジスタＮＭ２がＯＮからＯＦＦ、ＮＭＯＳトランジスタＮＭ３がＯＦＦからＯＮ、ＰＭＯＳトランジスタＰＭ２がＯＦＦからＯＮ、ＰＭＯＳトランジスタＰＭ３がＯＮからＯＦＦに変化する。そして、ノードＮ３の電位は０Ｖから（ＶＤＤＨ−｜Ｖthp｜）に上昇し、ノードＮ４の電位は（ＶＤＤＨ−｜Ｖthp｜）から０Ｖに下降する。

ここで、ＮＭＯＳトランジスタＮＭ３がＯＦＦからＯＮに変化したとき、ノードＮ５の電位は、図１１に示す従来のレベルアップ変換回路の場合（ＶＤＤＨ−｜Ｖthp｜）と異なり、電源電圧ＶＤＤＨとなっている。この結果、ＰＭＯＳトランジスタＰＭ２のソース・ドレイン間電圧が｜Ｖthp｜となるまでの時間、即ち、ＰＭＯＳトランジスタＰＭ２がＯＮとなるまでの時間が短くなる。したがって、ノードＮ３の電位が０Ｖから（ＶＤＤＨ−｜Ｖthp｜）に上昇するまでの時間が短くなり、出力デジタル信号ＳＯＵＴがＶＤＤＨ（Ｈレベル）から０Ｖ（Ｌレベル）に変化するまでの時間が短くなる。

以上のように、本発明の第２実施形態によれば、高電圧側の電源電圧ＶＤＤＨの変動による出力デジタル信号ＳＯＵＴの立ち下がり時の遅延時間の変動を小さくすることができる。したがって、本発明の第２実施形態を、例えば、クロック出力用に使用する場合には、クロックジッタを低減し、高信頼性を得ることができる。また、高電圧側の電源電圧ＶＤＤＨが低くなっても、立ち下がり時の遅延時間を短くすることができるので、高電圧側の電源電圧ＶＤＤＨを低くした高速信号ラインにも使用することができる。

（第３実施形態）
図１０は本発明の第３実施形態を示す回路図である。本発明の第３実施形態は、高電圧側の電源電圧ＶＤＤＨがインバータＩＮＶ１を構成するＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１の耐圧以下であることを前提としたものである。

本発明の第３実施形態では、ＮＭＯＳトランジスタＮＭ２、ＮＭ３、ＮＭ４及びＰＭＯＳトランジスタＰＭ２〜ＰＭ８のゲート酸化膜をＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ２のゲート酸化膜と同一とし、回路構成は本発明の第１実施形態と同様にしている。

本発明の第３実施形態によれば、高電圧側の電源電圧ＶＤＤＨがインバータＩＮＶ１を構成するＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１の耐圧以下である場合において、高電圧側の電源電圧ＶＤＤＨの変動による出力デジタル信号ＳＯＵＴの立ち下がり時の遅延時間の変動を小さくすることができる。したがって、本発明の第３実施形態を、例えば、クロック出力用に使用する場合には、クロックジッタを低減し、高信頼性を得ることができる。また、高電圧側の電源電圧ＶＤＤＨが低くなっても、立ち下がり時の遅延時間を短くすることができるので、高電圧側の電源電圧ＶＤＤＨを低くした高速信号ラインにも使用することができる。

なお、本発明の第３実施形態においては、ＰＭＯＳトランジスタＰＭ４のゲートをＰＭＯＳトランジスタＰＭ４のドレインに接続しているが、この代わりに、ＰＭＯＳトランジスタＰＭ５のゲートをＰＭＯＳトランジスタＰＭ５のドレインに接続するようにしても良い。

本発明の第１実施形態を示す回路図である。 本発明の第１実施形態の動作を説明するための回路図である。 本発明の第１実施形態の動作を説明するための回路図である。 本発明の第１実施形態の動作を説明するための回路図である。 本発明の第１実施形態における高電圧側の電源電圧と遅延時間との関係をシミュレーションによって解析した結果を示す図である。 本発明の第２実施形態を示す回路図である。 本発明の第２実施形態の動作を説明するための回路図である。 本発明の第２実施形態の動作を説明するための回路図である。 本発明の第２実施形態の動作を説明するための回路図である。 本発明の第３実施形態を示す回路図である。 従来のレベルアップ変換回路の一例を示す回路図である。 図１１に示す従来のレベルアップ変換回路の動作を説明するための図である。 図１１に示す従来のレベルアップ変換回路の動作を説明するための図である。 図１１に示す従来のレベルアップ変換回路の動作を説明するための図である。 図１１に示す従来のレベルアップ変換回路における高電圧側の電源電圧と遅延時間との関係をシミュレーションによって解析した結果を示す図である。

符号の説明

ＳＩＮ…入力デジタル信号
Ｐ１…入力端子
ＳＯＵＴ…出力デジタル信号
Ｐ２…出力端子
ＩＮＶ１、ＩＮＶ２…インバータ
ＬＵＣ１〜ＬＵＣ３…レベルアップ変換部
ＩＮＰＵＴ１…入力回路
ＬＴ１…ラッチ回路
ＣＭ１、ＣＭ２…カレントミラー回路
ＰＭ１〜ＰＭ８…ＰＭＯＳトランジスタ
ＮＭ１〜ＮＭ４…ＮＭＯＳトランジスタ

Claims (4)

1. 第１導電型の第１及び第２のトランジスタを有し、前記第１のトランジスタのゲートに入力デジタル信号が与えられ、前記第２のトランジスタのゲートに前記入力デジタル信号を反転した反転入力デジタル信号が与えられる入力回路と、
   第２導電型の第３及び第４のトランジスタを有し、前記第３のトランジスタのドレインを前記第１のトランジスタのドレインに接続し、前記第４のトランジスタのドレインを前記第２のトランジスタのドレインに接続し、前記第３のトランジスタのゲートを前記第４のトランジスタのドレインに接続し、前記第４のトランジスタのゲートを前記第３のトランジスタのドレインに接続し、前記第３のトランジスタのドレインに第１の出力デジタル信号を得るようにされたラッチ回路と、
   第２導電型の第５及び第６のトランジスタを有し、前記第５及び前記第６のトランジスタのソースを前記入力デジタル信号の高レベル電圧よりも高い高電圧側の電源電圧を供給する第１の電源線に接続し、前記第５のトランジスタのドレインを前記第３のトランジスタのソースに接続し、前記第６のトランジスタのドレインを前記第４のトランジスタのソースに接続し、前記第５のトランジスタのゲートを前記第５のトランジスタのドレインに接続するか又は前記第６のトランジスタのゲートを前記第６のトランジスタのドレインに接続したカレントミラー回路と、
   第２導電型の第７及び第８のトランジスタを有し、前記第７のトランジスタのソース、ドレイン及びゲートをそれぞれ前記第１の電源線、前記第５のトランジスタのドレイン及び前記第３のトランジスタのドレインに接続し、前記第８のトランジスタのソース、ドレイン及びゲートをそれぞれ前記第１の電源線、前記第６のトランジスタのドレイン及び前記第４のトランジスタのドレインに接続した電位引き上げ回路と、
   を有することを特徴とするレベルアップ変換回路。
2. 前記入力デジタル信号の高レベル電圧と同一電圧の電源電圧が供給され、前記入力デジタル信号を反転して前記反転入力デジタル信号を出力する第２のインバータを有し、
   前記第１乃至第８のトランジスタのゲート酸化膜は、前記インバータを構成するトランジスタのゲート酸化膜よりも厚くされていること
   を特徴とする請求項１に記載のレベルアップ変換回路。
3. 前記入力デジタル信号の高レベル電圧と同一電圧の電源電圧が供給され、前記入力デジタル信号を反転して前記反転入力デジタル信号を出力する第２のインバータを有し、
   前記第１乃至第８のトランジスタのゲート酸化膜は、前記インバータを構成するトランジスタのゲート酸化膜と同一の厚さとされていること
   を特徴とする請求項１に記載のレベルアップ変換回路。
4. 前記高電圧側の電源電圧が供給され、入力端子に前記第１の出力デジタル信号を入力し、出力端子に第２の出力デジタル信号を得るようにされた第３のインバータを有することを特徴とする請求項１乃至３のいずれか一項に記載のレベルアップ変換回路。

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