JP2010004155A - 半導体集積回路 - Google Patents

Abstract

【課題】負荷短絡状態を検出することで、負荷短絡に起因する焼損を回避する。
【解決手段】半導体集積回路２０は、負荷２４に接続され、かつ負荷２４を介して電源Ｖｃｃを受ける端子Ｔ３と、電源Ｖｓｓを受ける端子Ｔ４と、電源Ｖｃｃを用いて、電源Ｖｒｅｇを生成するレギュレータ３０と、電源Ｖｒｅｇが供給されるセンサ２１からの検知信号に基づいて、電源Ｖｃｃを降下電圧Ｖｄｅｓ以下に設定するシャント回路３２と、シャント回路３２によるシャント動作時に、負荷２４が短絡したか否かを判定し、かつ負荷２４が短絡したと判定した場合に負荷２４が短絡したことを示す出力信号ＳＴＰを出力する保護回路３３とを含む。
【選択図】 図３

Description

本発明は、半導体集積回路に係り、例えば可動部の位置を検出する２線式磁気近接センサに関する。

シリンダ等の可動部に固定された磁石によって印加される磁界の変化を検出することで、可動部の位置を検知する磁気近接センサが知られている。この磁気近接センサは、電源電圧Ｖｃｃ及び接地電圧Ｖｓｓのみ給電され、可動部の接近に反応して電源電圧Ｖｃｃをある規定の降下電圧まで引き込む、いわゆるシャント動作を行う。通常では、磁気近接センサと電源間には規定の負荷インピーダンスが存在し、この負荷インピーダンスと降下電圧と引き込み電流とが全て規定されているため、磁気近接センサが焼損することは少ない。

しかしながら、磁気近接センサに接続される負荷としてのフォトダイオードやコイルなどの内部インピーダンスの故障が発生した場合や、取り付け方法を誤って磁気近接センサが逆接された状態で起動された場合において、この状態で磁気近接センサがシャント動作を行うと、磁気近接センサに過大な電力が加わり、磁気近接センサが焼損してしまう。

電力が加わらない制御部はモノリシックＩＣ、高電圧が印加されるスイッチ部はディスクリート部品を使ったハイブリッドモジュールで磁気近接センサを構成すれば、特段の保護機能を設けなくとも部品単体の放熱効果と、ハイブリット構成による熱の分散とにより、過大な電力が加わった場合でも磁気近接センサの焼損は免れることが可能である。

この磁気近接センサの電気的仕様を全て踏襲した１チップにより磁気近接センサを構成した場合、磁気近接センサは小型で薄いパッケージに封止され、全ての機能回路が１つのシリコン基板上に存在するため、熱の分散は不可能となる。このような１チップ構成では、負荷短絡状態を検知して磁気近接センサの動作を停止する保護機能の搭載が必須となる。

負荷短絡状態を検知するには短絡時の高電力により昇温する温度を検出するサーマルシャットダウンや、負荷短絡時の過大電流を検出する過電流検出回路による保護対策が考えられるが、これは使用状況により左右され、例えば非常に高い熱抵抗を有するパッケージに封止せざるを得ないケースや、最大駆動電流及び最大印加電圧などのスペックがこれらの保護可能な仕様を逸脱するケースにおいてはこれらの手法を使うことができない。これら以外で対策するには、直接出力電圧を監視して異常か否かを判断する手法が考えられるが、電圧検出及び判定回路等は自身を支える安定的な電源電圧に接続されるのが一般的であり、シャントされる電源電圧が自身の電源である２線式近接センサの場合、検出手段とその信号を伝達する手段の実現が困難となる。

また、この種の関連技術として、部品点数を削減でき、かつ小型化が可能な磁気近接センサが開示されている（特許文献１参照）。
特開平１１−３１２４４７号公報

本発明は、負荷短絡状態を検出することで、負荷短絡に起因する焼損を回避することが可能な半導体集積回路を提供する。

本発明の一視点に係る半導体集積回路は、負荷に接続され、かつ前記負荷を介して第１の電源を受ける第１の端子と、第２の電源を受ける第２の端子と、前記第１の電源を用いて、前記第１の電源より低い第３の電源を生成するレギュレータと、前記第３の電源が供給されるセンサからの検知信号に基づいて、前記第１の電源を降下電圧以下に設定するシャント回路と、前記シャント回路によるシャント動作時に、前記負荷が短絡したか否かを判定し、かつ前記負荷が短絡したと判定した場合に前記負荷が短絡したことを示す出力信号を出力する保護回路とを具備する。

本発明によれば、負荷短絡状態を検出することで、負荷短絡に起因する焼損を回避することが可能な半導体集積回路を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［１．全体構成］
図１は、本発明の一実施形態に係る磁気近接センサモジュール１０の基本動作を説明する概略図である。

磁気近接センサモジュール１０は、磁石１２の接近に反応し、磁石１２との位置関係をインジケータ等を利用してユーザに通知する。例えば、磁気近接センサモジュール１０はシリンダ等の固定部に固定されており、一方、磁石はピストン等の可動部１１に固定されている。この可動部１１は、外力により移動するようになっている。そして、可動部１１とともに磁石１２が移動し、磁石１２の位置を磁気近接センサモジュール１０が検出する。

図２は、磁気近接センサモジュール１０の構成を示す概略図である。磁気近接センサモジュール１０は、半導体集積回路（ＩＣチップ）２０、センサ２１、ダイオード２２、２３を備えている。

半導体集積回路２０の端子Ｔ５〜Ｔ７には、センサ２１が接続されている。本実施形態では、センサ２１に磁気抵抗（ＭＲ：magnetoresistive）素子を用いる場合を一例として説明する。センサ２１は、２個のＭＲ素子２１−１、２１−２を備えている。ＭＲ素子２１−１、２１−２は、直列に接続されている。ＭＲ素子２１−１の一端は、半導体集積回路２０の端子Ｔ５に接続されている。ＭＲ素子２１−１の他端は、半導体集積回路２０の端子Ｔ６に接続されている。ＭＲ素子２１−２の一端は、半導体集積回路２０の端子Ｔ６に接続されている。ＭＲ素子２１−２の他端は、半導体集積回路２０の端子Ｔ７に接続されている。

ＭＲ素子２１−１、２１−２は、それらに印加される磁界の大きさに基づいて抵抗値が変化する。従って、本実施形態の場合、ＭＲ素子２１−１、２１−２は、磁石１２との位置関係によってそれらの抵抗値が変化する。端子Ｔ５に内部電圧Ｖｒｅｇ、端子Ｔ７に接地電圧Ｖｓｓ（０Ｖ）が印加されるとすると、ＭＲ素子２１−１、２１−２の抵抗値が変化することで、センサ２１から端子Ｔ６へ供給される電圧（センサ入力）Ｖｓｅｎが変化する。半導体集積回路２０は、センサ入力Ｖｓｅｎのレベル変化を検知して、所定の動作を実行する。

半導体集積回路２０には、端子Ｔ３及びＴ４から電源電圧Ｖｃｃ及び接地電圧Ｖｓｓが供給される。すなわち、本実施形態の磁気近接センサは、２線式磁気近接センサである。半導体集積回路２０の端子Ｔ３には、ダイオード２２のカソードが接続されている。ダイオード２２のアノードには、例えば、フォトカプラ２５が接続されている。具体的には、フォトカプラ２５は、発光ダイオード２５Ａ及びフォトトランジスタ２５Ｂから構成されている。発光ダイオード２５Ａのカソードは、ダイオード２２のアノードに接続されている。フォトトランジスタ２５Ｂのエミッタ及びコレクタには、端子Ｔ１及びＴ２を介して、シーケンサ（ＰＬＣ：programmable logic controller）が接続される。フォトカプラ２５は、発光ダイオード２５Ａに流れる電流に応じてオン／オフする。ＰＬＣは、フォトカプラ２５の出力を利用して所定の制御を実行する。なお、ダイオード２２のアノードに接続される素子は、フォトカプラに限らず、リレー等であってもよい。

フォトカプラ２５に含まれる発光ダイオード２５Ａのアノードには、負荷抵抗２４の一端が接続されている。負荷抵抗２４の他端には、外部電源Ｖｅｘが供給されている。

半導体集積回路２０の端子Ｔ４には、ダイオード２３のアノードが接続されている。ダイオード２３のカソードは、接地されている。

［２．半導体集積回路２０の構成］
図３は、半導体集積回路２０の構成を示すブロック図である。半導体集積回路２０は、レギュレータ３０、判定回路３１、シャント回路３２、及び短絡保護回路３３を備えている。半導体集積回路２０は、これらの回路が同一基板上に形成された１チップとして構成される。

レギュレータ３０は、電源電圧Ｖｃｃ及び接地電圧Ｖｓｓを受ける。レギュレータ３０は、この電源電圧Ｖｃｃを用いて電源電圧Ｖｃｃより低い内部電圧Ｖｒｅｇを生成する。この内部電圧Ｖｒｅｇは、判定回路３１、短絡保護回路３３、及び端子Ｔ５を介してセンサ２１に供給される。

判定回路３１は、内部電圧Ｖｒｅｇ及び接地電圧Ｖｓｓを受ける。また、判定回路３１には、端子Ｔ６を介してセンサ２１からセンサ入力Ｖｓｅｎが供給される。判定回路３１は、センサ入力Ｖｓｅｎと所定の閾値電圧とを比較し、この比較結果を判定信号Ｓｊとしてシャント回路３２及び短絡保護回路３３に送る。

シャント回路３２は、判定信号Ｓｊが活性化された場合に、電源電圧Ｖｃｃを所定の降下電圧Ｖｄｅｓ以下になるまで引き込む（降下させる）、いわゆるシャント動作を実行する。電源電圧Ｖｃｃが降下電圧Ｖｄｅｓ以下になることで、発光ダイオード２５Ａに電流が流れ、フォトトランジスタ２５Ｂをオンさせることができる。

短絡保護回路３３は、シャント回路３２によるシャント動作時に電源電圧Ｖｃｃのレベルを判定することで、負荷としての負荷抵抗２４或いはフォトカプラ２５が短絡しているか否かを判定する。そして、負荷が短絡していると判定した場合に、スイッチ停止信号ＳＴＰを外部に出力する。短絡保護回路３３の具体的な構成については後述する。

［３．半導体集積回路２０の動作］
図４は、半導体集積回路２０の動作を説明するタイミングチャートである。図４に示すセンサ入力Ｖｓｅｎの波形は、例えば、磁石１２が磁気近接センサモジュール１０から最も離れている場合にセンサ入力Ｖｓｅｎが最も高い電圧となり、磁石１２が磁気近接センサモジュール１０に近づくにつれてセンサ入力Ｖｓｅｎが低下する。そして、磁石１２が磁気近接センサモジュール１０に最も近い場合にセンサ入力Ｖｓｅｎが最も低い電圧となり、磁石１２が磁気近接センサモジュール１０から離れるにつれてセンサ入力Ｖｓｅｎが高くなるものとする。

判定回路３１は、センサ入力Ｖｓｅｎと、閾値電圧ＶＴＨ１とを比較する。また、判定回路３１は、センサ入力Ｖｓｅｎと、閾値電圧ＶＴＨ２（＜ＶＴＨ１）とを比較する。そして、センサ入力Ｖｓｅｎが閾値電圧ＶＴＨ１以下かつ閾値電圧ＶＴＨ２より大きい場合に、判定回路３１は、例えば、インジケータに含まれる赤色ＬＥＤ（図示せず）を点灯させる。また、センサ入力Ｖｓｅｎが閾値電圧ＶＴＨ２以下の場合に、判定回路３１は、例えば、インジケータに含まれる緑色ＬＥＤ（図示せず）を点灯させる。このような動作により、ユーザは、インジケータを確認することで、磁石１２と磁気近接センサモジュール１０との位置関係を認識することが可能となる。

一方で、判定回路３１によってセンサ入力Ｖｓｅｎが閾値電圧ＶＴＨ１以下と判定された場合、判定回路３１は、判定信号Ｓｊを活性化する。この判定信号Ｓｊは、シャント回路３２及び短絡保護回路３３に送られる。

シャント回路３２は、判定信号Ｓｊが活性化されると、シャント動作を実行する。すなわち、シャント回路３２は、電源電圧Ｖｃｃを降下電圧Ｖｄｅｓ以下になるまで引き込む（降下させる）。なお、シャント回路３２によるシャント動作が行われる前の電源電圧Ｖｃｃは、例えば３０Ｖであるものとする。降下電圧Ｖｄｅｓは、３０Ｖより低くかつＶｓｓ以上の範囲で任意に設定可能であり、本実施形態では例えば３．５Ｖに設定される。電源電圧Ｖｃｃが３０Ｖの場合は、フォトカプラ２５に含まれる発光ダイオード２５Ａには電流が流れないため、フォトトランジスタ２５Ｂはオフしている。一方、電源電圧Ｖｃｃが３．５Ｖ以下に低下すると、発光ダイオード２５Ａに電流が流れ、フォトトランジスタ２５Ｂがオンする。このフォトトランジスタ２５Ｂの動作を受けて、ＰＬＣは所定の制御を実行する。

［４．短絡保護回路３３の構成］
図５は、短絡保護回路３３の構成を示す回路図である。電源線３４は、端子Ｔ３に接続されており、電源電圧Ｖｃｃが供給される。電源線３５は、端子Ｔ４に接続されており、接地電圧Ｖｓｓが供給される。電源線３６は、レギュレータ３０から内部電圧Ｖｒｅｇが供給される。短絡保護回路３３は、電圧検出回路４０、タイマー４１、コンパレータ４２、ラッチ回路４３、及びパワーオンリセット回路（ＰＯＲ）４４を備えている。

電圧検出回路４０は、電源電圧Ｖｃｃが降下電圧Ｖｄｅｓ以下であるか否かを判定する。電圧検出回路４０は、固定電圧生成回路４５、定電流源４６、ＮＰＮ型トランジスタＱ１〜Ｑ４，Ｑ７，Ｑ９、及びＰＮＰ型トランジスタＱ５、Ｑ６、Ｑ８、Ｑ１０を備えている。

定電流源４６の一端は、電源線３６に接続されている。定電流源４６の他端は、ＮＰＮ型トランジスタＱ１のコレクタに接続されている。ＮＰＮ型トランジスタＱ１は、それのコレクタとベースとが接続されている（ダイオード接続されている）。ＮＰＮ型トランジスタＱ１のエミッタは、電源線３５に接続されている。

ＮＰＮ型トランジスタＱ１及びＱ２、Ｑ１及びＱ３、Ｑ１及びＱ４のペアはそれぞれ、カレントミラー回路を構成している。これらのカレントミラー回路は、定電流源として機能する。ＮＰＮ型トランジスタＱ２のベースは、ＮＰＮ型トランジスタＱ１のベースに接続されている。ＮＰＮ型トランジスタＱ２のエミッタは、電源線３５に接続されている。ＮＰＮ型トランジスタＱ３、Ｑ４についても、ＮＰＮ型トランジスタＱ２と同様の接続である。

ＰＮＰ型トランジスタＱ５のエミッタは、電源線３４に接続されている。ＰＮＰ型トランジスタＱ５は、それのコレクタとベースとが接続されている（ダイオード接続されている）。ＰＮＰ型トランジスタＱ５及びＱ６は、カレントミラー回路を構成している。ＰＮＰ型トランジスタＱ６のエミッタは、電源線３４に接続されている。ＰＮＰ型トランジスタＱ６のベースは、ＰＮＰ型トランジスタＱ５のベースに接続されている。

ＰＮＰ型トランジスタＱ５のコレクタは、ＮＰＮ型トランジスタＱ７のコレクタに接続されている。ＮＰＮ型トランジスタＱ７のベースは、電源線３６に接続されている。ＮＰＮ型トランジスタＱ７のエミッタは、ＮＰＮ型トランジスタＱ２によって定電流で駆動される。

ＰＮＰ型トランジスタＱ６のコレクタは、ＰＮＰ型トランジスタＱ８のエミッタに接続されている。ＰＮＰ型トランジスタＱ８のベースは、電源線３６に接続されている。ＰＮＰ型トランジスタＱ８のコレクタは、電源線３５に接続されている。

固定電圧生成回路４５は、電源線３４とＮＰＮ型トランジスタＱ９のコレクトとの間に接続されている。固定電圧生成回路４５は、固定電圧ＶＸを生成する。ＮＰＮ型トランジスタＱ９のベースは、ＰＮＰ型トランジスタＱ８のエミッタに接続されている。ＮＰＮ型トランジスタＱ９のエミッタは、ＮＰＮ型トランジスタＱ３によって定電流で駆動される。

ＰＮＰ型トランジスタＱ１０のエミッタは、電源線３６に接続されている。ＰＮＰ型トランジスタＱ１０のベースは、ＮＰＮ型トランジスタＱ９のエミッタに接続されている。ＰＮＰ型トランジスタＱ１０のコレクタは、ＮＰＮ型トランジスタＱ４によって定電流で駆動される。

ＰＮＰ型トランジスタＱ１０のコレクタ電圧に対応する電圧検出回路４０の出力電圧ＯＵＴ１は、２個のインバータＩＮＶ１、ＩＮＶ２を介して、タイマー４１に供給される。タイマー４１は、定電流源４７、キャパシタＣ、及びＮチャネルＭＯＳトランジスタ（metal oxide semiconductor field effect transistor）ＮＭ１，ＮＭ２を備えている。

定電流源４７の一端は、電源線３６に接続されている。定電流源４７の他端は、キャパシタＣの第１の電極に接続されている。キャパシタＣの第２の電極は、電源線３５に接続されている。

ＭＯＳトランジスタＮＭ１のドレインは、キャパシタＣの第１の電極に接続されている。ＭＯＳトランジスタＮＭ１のゲートは、インバータＩＮＶ２の出力に接続されている。ＭＯＳトランジスタＮＭ１のソースは、電源線３５に接続されている。ＭＯＳトランジスタＮＭ２のドレインは、キャパシタＣの第１の電極に接続されている。ＭＯＳトランジスタＮＭ２のゲートには、判定回路３１から判定信号Ｓｊが供給されている。ＭＯＳトランジスタＮＭ２のソースは、電源線３５に接続されている。

キャパシタＣの第１の電極の電圧に対応するタイマー４１の出力電圧ＯＵＴ２は、コンパレータ４２の第１の入力に供給されている。コンパレータ４２の第２の入力には、基準電圧Ｖｔ２が供給されている。コンパレータ４２は、２つの入力に供給される電圧を比較し、タイマー４１の出力電圧ＯＵＴ２が基準電圧Ｖｔ２を超えた場合に、ハイレベル信号を生成する。コンパレータ４２の出力信号は、ラッチ回路４３にラッチされる。ラッチ回路４３は、ラッチした信号をスイッチ停止信号ＳＴＰとして外部に出力する。

負荷が短絡した状態で電源電圧Ｖｃｃが変動すると、電圧検出回路４０の出力がハイレベルとローレベルを繰り返す可能性があり、これに伴い、スイッチ停止信号ＳＴＰもハイレベルとローレベルを繰り返すようになる。このような動作を防ぐために、コンパレータ４２の出力信号が一度活性化されると、ラッチ回路４３は、活性化されたスイッチ停止信号ＳＴＰを出力しつづける。これにより、半導体集積回路２０の出力が発振動作するのを防ぐことが可能となる。

パワーオンリセット回路（ＰＯＲ）４４は、ラッチ回路４３をリセットするために設けられている。パワーオンリセット回路（ＰＯＲ）４４は、半導体集積回路２０の電源（電源電圧Ｖｃｃ）がリセットされたか否かを監視し、半導体集積回路２０の電源がリセットされ場合に、ラッチ回路４３をリセットする。これにより、ラッチ回路４３は、スイッチ停止信号ＳＴＰを非活性化する。

［５．短絡保護回路３３の動作］
図６は、正常時における短絡保護回路３３の動作を示すタイミングチャートである。なお、「正常時」とは、負荷としての負荷抵抗２４或いはフォトカプラ２５が短絡していない状態をいう。

センサ入力Ｖｓｅｎが閾値電圧ＶＴＨ１より大きい場合、判定回路３１は判定信号Ｓｊを非活性化（ハイレベル）しており、従ってシャント回路３２はシャント動作を行っていない。この場合、電源電圧Ｖｃｃが３０Ｖである。

ＮＰＮ型トランジスタＱ７がオンし、ＮＰＮ型トランジスタＱ９のベース電圧は、内部電圧ＶｒｅｇからＰＮＰ型トランジスタＱ８の閾値電圧分大きい電圧に設定される。よって、ＮＰＮ型トランジスタＱ９はオンする。

固定電圧生成回路４５が生成する固定電圧をＶＸ、ＮＰＮ型トランジスタＱ９の閾値電圧をＶＦ（Ｑ９）とすると、ＰＮＰ型トランジスタＱ１０のベース電圧Ｖｔ１は以下の式で表される。
Ｖｔ１＝Ｖｃｃ−ＶＸ−ＶＦ（Ｑ９）
シャント回路３２によるシャント動作が行われていない（すなわち、Ｖｃｃ＝３０Ｖ）状態で、固定電圧ＶＸは、Ｖｔ１≧Ｖｒｅｇの関係を満たすように設定される。よって、固定電圧ＶＸは、以下のように設定される。
ＶＸ≦Ｖｃｃ−Ｖｒｅｇ−ＶＦ（Ｑ９）
例えば、固定電圧生成回路４５の固定電圧ＶＸ＝１Ｖ、ＮＰＮ型トランジスタＱ９の閾値電圧ＶＦ（Ｑ９）＝０．７Ｖとすると、Ｖｔ１＝２８．３Ｖとなる。レギュレータ３０の内部電圧Ｖｒｅｇ＝２Ｖとすると、Ｖｔ１≧Ｖｒｅｇの関係が成り立つ。ＰＮＰ型トランジスタＱ１０のエミッタ電圧は内部電圧Ｖｒｅｇであるため、ＰＮＰ型トランジスタＱ１０はオフする。

この時、電圧検出回路４０の出力電圧ＯＵＴ１はローレベルとなり、従ってＭＯＳトランジスタＮＭ１はオフする。ＭＯＳトランジスタＮＭ２のゲートには、判定回路３１から非活性化された（ハイレベルの）判定信号Ｓｊが供給されており、従ってＭＯＳトランジスタＮＭ２はオンする。これにより、キャパシタＣは充電されず、タイマー４１の出力電圧ＯＵＴ２は接地電圧Ｖｓｓ（０Ｖ）である。

基準電圧Ｖｔ２は接地電圧Ｖｓｓより大きい電圧に設定されている。よって、コンパレータ４２は、ローレベルの出力信号を出力し、この出力信号はラッチ回路４３にラッチされる。この時、スイッチ停止信号ＳＴＰは非活性化される。

次に、負荷抵抗２４（或いはフォトカプラ２５）が正常（短絡されていない）であり、かつシャント回路３２によるシャント動作が行われた場合の短絡保護回路３３の動作について説明する。

センサ入力Ｖｓｅｎが閾値電圧ＶＴＨ１より小さくなると、判定回路３１は判定信号Ｓｊを活性化（ローレベル）する。これにより、シャント回路３２によってシャント動作が行われ、電源電圧Ｖｃｃが降下する。これと同時に、ローレベルの判定信号Ｓｊをゲートで受けるＭＯＳトランジスタＮＭ２がオフし、キャパシタＣの充電が開始される。これにより、タイマー４１が起動し、タイマー４１の出力電圧ＯＵＴ２が上昇する。

電源電圧Ｖｃｃが降下していき、Ｖｔ１＜Ｖｒｅｇになると、ＰＮＰ型トランジスタＱ１０がオンする。具体的には、電源電圧Ｖｃｃが以下の式を満たす場合に、ＰＮＰ型トランジスタＱ１０がオンする。
Ｖｃｃ＜Ｖｒｅｇ＋ＶＸ＋ＶＦ（Ｑ９）
タイマー４１が起動してから電源電圧Ｖｃｃが“Ｖｒｅｇ＋ＶＸ＋ＶＦ（Ｑ９）”になるまでの時間をＴ１とする。

この時、電圧検出回路４０の出力電圧ＯＵＴ１はハイレベルとなり、従ってＭＯＳトランジスタＮＭ１はオンする。これにより、キャパシタＣの電荷がＭＯＳトランジスタＮＭ１を介して放電され、タイマー４１の出力電圧ＯＵＴ２は接地電圧Ｖｓｓ（０Ｖ）となり、タイマー４１が停止する。基準電圧Ｖｔ２は、タイマー４１停止時の出力電圧ＯＵＴ１より大きく設定される。これにより、コンパレータ４２は、ローレベルの出力信号を出力し、この出力信号はラッチ回路４３にラッチされる。この時、スイッチ停止信号ＳＴＰは非活性化される。

次に、負荷抵抗２４（或いはフォトカプラ２５）が短絡しており、かつシャント回路３２によるシャント動作が行われた場合の短絡保護回路３３の動作について説明する。図７は、負荷短絡時における短絡保護回路３３の動作を示すタイミングチャートである。

センサ入力Ｖｓｅｎが閾値電圧ＶＴＨ１より小さくなると、判定回路３１は判定信号Ｓｊを活性化（ローレベル）する。これにより、シャント回路３２によってシャント動作が行われる。これと同時に、ローレベルの判定信号Ｓｊをゲートで受けるＭＯＳトランジスタＮＭ２がオフし、キャパシタＣの充電が開始される。これにより、タイマー４１が起動し、タイマー４１の出力電圧ＯＵＴ２が上昇する。

ここで、負荷抵抗２４（或いはフォトカプラ２５）が短絡しているため、電源電圧Ｖｃｃは降下していかない。これにより、Ｖｔ１＜Ｖｒｅｇとならないため、ＰＮＰ型トランジスタＱ１０はオフのままである。

この時、電圧検出回路４０の出力電圧ＯＵＴ１はローレベルとなり、従ってＭＯＳトランジスタＮＭ１もオフのままである。これにより、キャパシタＣへの充電が継続され、タイマー４１の出力電圧ＯＵＴ２は上昇する。

タイマー４１の出力電圧ＯＵＴ２が基準電圧Ｖｔ２以上になると、コンパレータ４２は、ハイレベルの出力信号を出力し、この出力信号はラッチ回路４３にラッチされる。この時、スイッチ停止信号ＳＴＰは活性化される。このスイッチ停止信号ＳＴＰにより、ユーザは、負荷抵抗２４（或いはフォトカプラ２５）が短絡していることを認識することができる。

短絡した負荷抵抗２４（或いはフォトカプラ２５）をユーザが修理した後、半導体集積回路２０への電源が投入されると、パワーオンリセット回路（ＰＯＲ）４４が電源リセットを検出し、ラッチ回路４３をリセットする。これにより、ラッチ回路４３は、スイッチ停止信号ＳＴＰを非活性化する。

なお、基準電圧Ｖｔ２は、正常時と負荷短絡時とを切り分けるために用いられる。タイマー４１の出力電圧ＯＵＴ２が基準電圧Ｖｔ２になるまでの時間をＴ２、定電流源４７の電流をＩ、キャパシタＣの容量をＣとすると、時間Ｔ２は以下の式で表される。
Ｔ２＝Ｖｔ２×Ｃ／Ｉ
スイッチ停止信号ＳＴＰの誤動作を防ぐために、時間Ｔ１、Ｔ２は以下の関係を満たすように設定される。
Ｔ２＞Ｔ１
従って、Ｔ２＞Ｔ１の関係を満たすように、基準電圧Ｖｔ２が設定される。なお、基準電圧Ｖｔ２が大きすぎると、負荷短絡状態でのシャント動作が長く継続されることになる。よって、Ｔ２＞Ｔ１の関係を満たしつつ、時間Ｔ２は極力短く設定することが好ましい。なお、基準電圧Ｖｔ２は、トランジスタ及びキャパシタ等の特性を考慮して決定される。

［６．固定電圧生成回路４５の構成］
図８は、固定電圧生成回路４５の第１の構成例を示す回路図である。固定電圧生成回路４５は、複数のＮＰＮ型トランジスタ４５Ａを備えている。各ＮＰＮ型トランジスタ４５Ａは、それのコレクタとベースとが接続されている（ダイオード接続されている）。そして、複数のＮＰＮ型トランジスタ４５Ａは、直列に接続されている。

このように構成された固定電圧生成回路４５は、複数のＮＰＮ型トランジスタ４５Ａの閾値電圧を足した電圧に対応する固定電圧ＶＸを生成することができる。固定電圧ＶＸの大きさは、ＮＰＮ型トランジスタ４５Ａの数によって任意に設定することが可能である。

図９は、固定電圧生成回路４５の第２の構成例を示す回路図である。固定電圧生成回路４５は、複数のツェナーダイオード（定電圧ダイオード）４５Ａを備えている。複数のツェナーダイオード４５Ａは、電源線３４側にカソードが接続されるようにして直列に接続されている。

このように構成された固定電圧生成回路４５は、複数のツェナーダイオード４５Ａの電圧降下を足した電圧に対応する固定電圧ＶＸを生成することができる。固定電圧ＶＸの大きさは、ツェナーダイオード４５Ａの数によって任意に設定することが可能である。

図１０は、固定電圧生成回路４５の第３の構成例を示す回路図である。固定電圧生成回路４５は、ＮＰＮ型トランジスタ４５Ａ、抵抗４５Ｂ、４５Ｃを備えている。ＮＰＮ型トランジスタ４５Ａのコレクタ及びベース間には、抵抗４５Ｂが接続されている。ＮＰＮ型トランジスタ４５Ａのベース及びエミッタ間には、抵抗４５Ｃが接続されている。ＮＰＮ型トランジスタ４５Ａのコレクタは、電源線３４に接続されている。ＮＰＮ型トランジスタ４５Ａのエミッタは、ＮＰＮ型トランジスタＱ９のコレクタに接続されている。

図１０に示したような定電圧回路を用いて固定電圧生成回路４５を構成した場合、ＮＰＮ型トランジスタ４５Ａのベース−エミッタ間電圧Ｖｂｅに比例する固定電圧ＶＸを生成することができる。

以上詳述したように本実施形態では、シャント回路３２によるシャント動作が行われた場合に、短絡保護回路３３に含まれる電圧検出回路４０によって、電源電圧Ｖｃｃが降下電圧Ｖｄｅｓ以下であるか否かを判定する。これにより、電源電圧Ｖｃｃが降下電圧Ｖｄｅｓ以下である場合は、負荷が短絡していないと判定し、一方、電源電圧Ｖｃｃが降下電圧Ｖｄｅｓより大きい場合は、負荷が短絡していると判定するようにしている。さらに、短絡保護回路３３に含まれるタイマー４１によって、負荷が短絡しているか否かを判定するタイミングを設定するようにしている。

従って本実施形態によれば、シャント回路３２によるシャント動作時に、負荷としての負荷抵抗２４或いはフォトカプラ２５等が短絡しているか否かを検出することが可能となる。これにより、半導体集積回路２０を１チップで構成した場合でも、半導体集積回路２０が焼損するのを防ぐことが可能となる。

また、負荷が短絡しているか否かを判定するタイミングをタイマー４１によって設定することができるため、正常時のシャント動作と、負荷短絡時のシャント動作とを正確に識別することが可能となる。これにより、負荷短絡の判定を正確に行うことができる。

また、電源として電源電圧Ｖｃｃと接地電圧Ｖｓｓとの２つのみ供給され、かつ半導体集積回路２０に供給される電源電圧Ｖｃｃ自身が変動するような２線式の磁気近接センサに対して、半導体集積回路２０に接続される負荷が短絡しているか否かを判定することができる。

また、負荷短絡が一度でも検出されると、その状態は不具合の起こっている負荷状態を人為的に補修しない限り、負荷が自己復帰することはありえない。このため、負荷短絡が一度でも検出されると、ラッチ回路４３によって、スイッチ停止信号ＳＴＰを出力しつづけるようにしている。これにより、負荷短絡条件下において、半導体集積回路２０の出力が発振動作するのを防止することが可能となる。

また、電源起動時に、パワーオンリセット回路４４によってラッチ回路４３をリセットするようにしいている。これにより、電源が起動されてから回路が安定して動作が可能となる前の段階でラッチ回路４３が誤ロックするのを防ぐことが可能となる。

また、半導体集積回路２０を１チップで構成することができるため、微細化、低コスト化、及び低消費電力化が可能となる。

［７．短絡保護回路３３の変形例］
上記実施形態では、電源電圧Ｖｃｃを主に扱う電圧検出回路４０はバイポーラトランジスタを用いて構成している。しかし、電源電圧Ｖｃｃのレベルに応じて、電圧検出回路４０にＭＯＳトランジスタを用いるようにしてもよい。同様に、タイマー４１に用いるトランジスタとしては、内部電圧Ｖｒｅｇのレベルに応じて、バイポーラトランジスタを用いるようにしてもよい。

図１１は、短絡保護回路３３の他の構成例を示す回路図である。電圧検出回路４０は、固定電圧生成回路４５、定電流源４６、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ４，Ｑ７，Ｑ９、及びＰチャネルＭＯＳトランジスタＱ５、Ｑ６、Ｑ８、Ｑ１０を備えている。電圧検出回路４０に用いられるＭＯＳトランジスタＱ５〜Ｑ９としては、高耐圧のＭＯＳトランジスタが使用される。高耐圧のＭＯＳトランジスタは、それのゲート絶縁膜が厚く構成され、高電圧での動作が可能である。電圧検出回路４０に用いられるＭＯＳトランジスタＱ１〜Ｑ４、Ｑ１０としては、高耐圧でない通常のＭＯＳトランジスタ（タイマー４１に使用されるＭＯＳトランジスタと同じもの）が使用される。

定電流源４６の一端は、電源線３６に接続されている。定電流源４６の他端は、ＮチャネルＭＯＳトランジスタＱ１のドレインに接続されている。ＮチャネルＭＯＳトランジスタＱ１は、それのドレインとゲートとが接続されている（ダイオード接続されている）。ＮチャネルＭＯＳトランジスタＱ１のソースは、電源線３５に接続されている。

ＮチャネルＭＯＳトランジスタＱ１及びＱ２、Ｑ１及びＱ３、Ｑ１及びＱ４のペアはそれぞれ、カレントミラー回路を構成している。これらのカレントミラー回路は、定電流源として機能する。ＮチャネルＭＯＳトランジスタＱ２のゲートは、ＮチャネルＭＯＳトランジスタＱ１のゲートに接続されている。ＮチャネルＭＯＳトランジスタＱ２のソースは、電源線３５に接続されている。ＮチャネルＭＯＳトランジスタＱ３、Ｑ４についても、ＮチャネルＭＯＳトランジスタＱ２と同様の接続である。

ＰチャネルＭＯＳトランジスタＱ５のソースは、電源線３４に接続されている。ＰチャネルＭＯＳトランジスタＱ５は、それのドレインとゲートとが接続されている（ダイオード接続されている）。ＰチャネルＭＯＳトランジスタＱ５及びＱ６は、カレントミラー回路を構成している。ＰチャネルＭＯＳトランジスタＱ６のソースは、電源線３４に接続されている。ＰチャネルＭＯＳトランジスタＱ６のゲートは、ＰチャネルＭＯＳトランジスタＱ５のゲートに接続されている。

ＰチャネルＭＯＳトランジスタＱ５のドレインは、ＮチャネルＭＯＳトランジスタＱ７のドレインに接続されている。ＮチャネルＭＯＳトランジスタＱ７のゲートは、電源線３６に接続されている。ＮチャネルＭＯＳトランジスタＱ７のソースは、ＮチャネルＭＯＳトランジスタＱ２によって定電流で駆動される。

ＰチャネルＭＯＳトランジスタＱ６のドレインは、ＰチャネルＭＯＳトランジスタＱ８のソースに接続されている。ＰチャネルＭＯＳトランジスタＱ８のゲートは、電源線３６に接続されている。ＰチャネルＭＯＳトランジスタＱ８のドレインは、電源線３５に接続されている。

固定電圧生成回路４５は、電源線３４とＮチャネルＭＯＳトランジスタＱ９のコレクトとの間に接続されている。固定電圧生成回路４５は、固定電圧ＶＸを生成する。ＮチャネルＭＯＳトランジスタＱ９のゲートは、ＰチャネルＭＯＳトランジスタＱ８のソースに接続されている。ＮチャネルＭＯＳトランジスタＱ９のソースは、ＮチャネルＭＯＳトランジスタＱ３によって定電流で駆動される。

ＰチャネルＭＯＳトランジスタＱ１０のソースは、電源線３６に接続されている。ＰチャネルＭＯＳトランジスタＱ１０のゲートは、ＮチャネルＭＯＳトランジスタＱ９のソースに接続されている。ＰチャネルＭＯＳトランジスタＱ１０のドレインは、ＮチャネルＭＯＳトランジスタＱ４によって定電流で駆動される。

電源電圧Ｖｃｃが降下していき、Ｖｔ１＜Ｖｒｅｇになると、ＰチャネルＭＯＳトランジスタＱ１０がオンする。具体的には、ＮチャネルＭＯＳトランジスタＱ９の閾値電圧をＶｔｈ（Ｑ９）とすると、電源電圧Ｖｃｃが以下の式を満たす場合に、ＰチャネルＭＯＳトランジスタＱ１０がオンする。
Ｖｃｃ＜Ｖｒｅｇ＋ＶＸ＋ＶＦ（Ｑ９）
その他の関係式についても、ＶＦ（Ｑ９）がＶｔｈ（Ｑ９）に変わる以外は同じである。

このようにして短絡保護回路３３を構成した場合でも、バイポーラトランジスタを用いた場合と同様の動作が可能であり、また同様の効果を得ることが可能である。

なお、ＭＯＳトランジスタの種類には特に限定されず、電源電圧Ｖｃｃや内部電圧Ｖｒｅｇのレベルに応じて、様々な種類のトランジスタを使用することが可能である。具体的には、ドレイン及びゲート間の電界強度を緩和する構造を有するＬＤＭＯＳ（lateral double diffusion MOS）トランジスタ、高耐圧用ＭＯＳトランジスタ、低耐圧用ＭＯＳトランジスタなどが挙げられる。さらに、バイポーラトランジスタ、ＬＤＭＯＳトランジスタ、高耐圧用ＭＯＳトランジスタ、及び低耐圧用ＭＯＳトランジスタを組み合わせて、短絡保護回路３３を構成するようにしてもよい。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の一実施形態に係る磁気近接センサモジュール１０の基本動作を説明する概略図。 磁気近接センサモジュール１０の構成を示す概略図。 半導体集積回路２０の構成を示すブロック図。 半導体集積回路２０の動作を説明するタイミングチャート。 短絡保護回路３３の構成を示す回路図。 正常時における短絡保護回路３３の動作を示すタイミングチャート。 負荷短絡時における短絡保護回路３３の動作を示すタイミングチャート。 固定電圧生成回路４５の第１の構成例を示す回路図。 固定電圧生成回路４５の第２の構成例を示す回路図。 固定電圧生成回路４５の第３の構成例を示す回路図。 短絡保護回路３３の他の構成例を示す回路図。

符号の説明

１０…磁気近接センサモジュール、１１…可動部、１２…磁石、２０…半導体集積回路、２１…センサ、２１−１，２１−２…ＭＲ素子、２２，２３…ダイオード、２４…負荷抵抗、２５…フォトカプラ、２５Ａ…発光ダイオード、２５Ｂ…フォトトランジスタ、３０…レギュレータ、３１…判定回路、３２…シャント回路、３３…短絡保護回路、３４〜３６…電源線、４０…電圧検出回路、４１…タイマー、４２…コンパレータ、４３…ラッチ回路、４４…パワーオンリセット回路、４５…固定電圧生成回路、４６…定電流源、４７…定電流源、Ｔ１〜Ｔ７…端子、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ７，Ｑ９…ＮＰＮ型トランジスタ、Ｑ５，Ｑ６，Ｑ８，Ｑ１０…ＰＮＰ型トランジスタ、Ｃ…キャパシタ、ＮＭ１，ＮＭ２…ＮチャネルＭＯＳトランジスタ、ＩＮＶ１，ＩＮＶ２…インバータ。

Claims (6)

1. 負荷に接続され、かつ前記負荷を介して第１の電源を受ける第１の端子と、
   第２の電源を受ける第２の端子と、
   前記第１の電源を用いて、前記第１の電源より低い第３の電源を生成するレギュレータと、
   前記第３の電源が供給されるセンサからの検知信号に基づいて、前記第１の電源を降下電圧以下に設定するシャント回路と、
   前記シャント回路によるシャント動作時に、前記負荷が短絡したか否かを判定し、かつ前記負荷が短絡したと判定した場合に前記負荷が短絡したことを示す出力信号を出力する保護回路と、
   を具備することを特徴とする半導体集積回路。
2. 前記保護回路は、前記第１の電源が前記降下電圧以下であるか否かを検出する電圧検出回路を含むことを特徴とする請求項１に記載の半導体集積回路。
3. 前記電圧検出回路は、
   前記第１の電源に接続されたエミッタを有しかつダイオード接続された第１のＰＮＰトランジスタと、前記第１の電源に接続されたエミッタと、前記第１のＰＮＰトランジスタのベースに接続されたベースとを有する第２のＰＮＰトランジスタとから構成されるカレントミラーと、
   前記第１のＰＮＰトランジスタのコレクタに接続されたコレクタと、前記第３の電源に接続されたベースと、定電流駆動されるエミッタとを有する第１のＮＰＮトランジスタと、
   前記第２のＰＮＰトランジスタのコレクタに接続されたエミッタと、前記第３の電源に接続されたベースと、前記第２の電源に接続されたコレクタとを有する第３のＰＮＰトランジスタと、
   前記第３のＰＮＰトランジスタのエミッタに接続されたベースと、定電流駆動されるエミッタとを有する第２のＮＰＮトランジスタと、
   前記第１の電源と前記第２のＮＰＮトランジスタのコレクタとの間に接続され、かつ固定電圧を生成する電圧生成回路と、
   前記第３の電源に接続されたエミッタと、前記第２のＮＰＮトランジスタのエミッタに接続されたベースと、定電流駆動されるコレクタとを有する第４のＰＮＰトランジスタと、
   を含み、
   前記電圧検出回路の出力は、前記第４のＰＮＰトランジスタのコレクタ電圧に対応し、かつ前記第１の電源Ｖｃｃ、前記第３の電源Ｖｒｅｇ、前記固定電圧ＶＸ、前記第２のＮＰＮトランジスタの閾値電圧ＶＦとすると、
   Ｖｃｃ＜Ｖｒｅｇ＋ＶＸ＋ＶＦ
   の関係を満たす場合に活性化されることを特徴とする請求項２に記載の半導体集積回路。
4. 前記電圧検出回路は、
   前記第１の電源に接続されたソースを有しかつダイオード接続された第１のＰ型ＭＯＳトランジスタと、前記第１の電源に接続されたソースと、前記第１のＰ型ＭＯＳトランジスタのゲートに接続されたゲートとを有する第２のＰ型ＭＯＳトランジスタとから構成されるカレントミラーと、
   前記第１のＰ型ＭＯＳトランジスタのドレインに接続されたドレインと、前記第３の電源に接続されたゲートと、定電流駆動されるソースとを有する第１のＮ型ＭＯＳトランジスタと、
   前記第２のＰ型ＭＯＳトランジスタのドレインに接続されたソースと、前記第３の電源に接続されたゲートと、前記第２の電源に接続されたドレインとを有する第３のＰ型ＭＯＳトランジスタと、
   前記第３のＰ型ＭＯＳトランジスタのソースに接続されたゲートと、定電流駆動されるソースとを有する第２のＮ型ＭＯＳトランジスタと、
   前記第１の電源と前記第２のＮ型ＭＯＳトランジスタのドレインとの間に接続され、かつ固定電圧を生成する電圧生成回路と、
   前記第３の電源に接続されたソースと、前記第２のＮ型ＭＯＳトランジスタのソースに接続されたゲートと、定電流駆動されるドレインとを有する第４のＰ型ＭＯＳトランジスタと、
   を含み、
   前記電圧検出回路の出力は、前記第４のＰ型ＭＯＳトランジスタのドレイン電圧に対応し、かつ前記第１の電源Ｖｃｃ、前記第３の電源Ｖｒｅｇ、前記固定電圧ＶＸ、前記第２のＮ型ＭＯＳトランジスタの閾値電圧Ｖｔｈとすると、
   Ｖｃｃ＜Ｖｒｅｇ＋ＶＸ＋Ｖｔｈ
   の関係を満たす場合に活性化されることを特徴とする請求項２に記載の半導体集積回路。
5. 前記保護回路は、前記負荷が短絡したか否かを判定するタイミングを設定するタイマーを含むことを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。
6. 前記タイマーは、
   定電流源と、
   前記定電流源に接続された第１の電極と、前記第２の電源に接続された第２の電極とを有するキャパシタと、
   前記キャパシタの第１の電極に接続されたドレインと、前記電圧検出回路の出力を受けるゲートと、前記第２の電源に接続されたソースとを有するＮ型ＭＯＳトランジスタと、
   を含み、
   前記保護回路は、前記キャパシタの電圧が基準電圧以上である場合に、前記出力信号を活性化するコンパレータを含むことを特徴とする請求項５に記載の半導体集積回路。

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