JP2010004056A - Method of manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To activate a stress given in the gate width direction in a channel region toward the direction of increasing the mobility, and to prevent a leakage when a silicide layer is formed on the surface of a source drain region. <P>SOLUTION: The method includes the steps of: inserting an element formation region 12 in a semiconductor substrate 11 and forming an element isolation region 13 to be embedded in the semiconductor substrate 11; forming a dummy gate 52 in a manner crossing across over the element formation region 12; forming source drain regions 27, 28 at positions where connection positions of the source drain regions to the element formation region 12 at both sides of the dummy gate 52 are deeper than the surface of the element isolation region 13; forming a first interlayer dielectric 42 by exposing the surface of the dummy gate 52 on the semiconductor substrate 11; forming a groove 29 by eliminating the dummy gate 52; eliminating the upper part of the element isolation region 13 in the groove 29; and forming a gate electrode 22 on the semiconductor substrate 11 in the groove 29 with an interposing gate insulation film 21. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、チャネル領域に応力が印加される半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device in which stress is applied to a channel region.

近年、スケーリング則によらず駆動能力を向上させる技術が多く報告されている。チャネル領域が形成されるシリコン領域(例えばシリコン基板)に応力を与え、電子や正孔の移動度を上げることにより駆動能力を上げる技術で知られている。これらの技術としては、ソース・ドレイン部をシリコンエッチングにより掘り下げて、シリコン(Si)と格子定数の異なるシリコン化合物をエピタキシャル成長法により成長させることで、チャネルに応力を加える方法が実用化されている(例えば、特許文献1参照。)。   In recent years, many techniques for improving the driving ability without depending on the scaling law have been reported. It is known in the art to increase the driving capability by applying stress to a silicon region (for example, a silicon substrate) in which a channel region is formed and increasing the mobility of electrons and holes. As these techniques, a method of applying stress to the channel by digging the source / drain portion by silicon etching and growing a silicon compound having a lattice constant different from that of silicon (Si) by an epitaxial growth method has been put into practical use ( For example, see Patent Document 1.)

また、トランジスタ形成後にストレスをもつ窒化シリコン膜を被覆形成することによりチャネルを歪ませるという、ストレスライナー技術や、STI(Shallow Trench Isolation)の埋め込み材料の一部にストレスを持つ膜を使ってチャネルを歪ませる技術などさまざまな試みがなされている。   In addition, the channel can be formed using stress liner technology that distorts the channel by coating a stressed silicon nitride film after the transistor is formed or a part of the STI (Shallow Trench Isolation) embedding material. Various attempts have been made, such as distorting technology.

そのメカニズムを、模式的に示した図で説明する。まず、図23は、(1)に示したpMOSFET、(2)に示したnMOSFETそれぞれのトランジスタに対して応力を加えてチャネルを歪ませる際に、もっとも有効なそれぞれの3次元方向の応力の向きを示している。NMOS/PMOSで共通に有効なストレスの方向としては、x方向でアクティブ領域を引っ張る方向に応力を加えることである。   The mechanism will be described with reference to a schematic diagram. First, FIG. 23 shows the most effective three-dimensional stress directions when applying stress to the transistors of the pMOSFET shown in (1) and the nMOSFET shown in (2) to distort the channel. Is shown. An effective stress direction common to NMOS / PMOS is to apply stress in the direction of pulling the active region in the x direction.

従来の2次元型(プレーナー)のMOSトランジスタのゲート幅方向(ソース・ドレイン領域間方向とは直交する方向)の断面を図24の概略構成断面図によって説明する。図24に示すように、半導体基板111に形成したトレンチ115に絶縁膜(高密度プラズマ(HDP)など)を埋め込んでSTI構造の素子分離領域113を形成する際の上記絶縁膜は、圧縮応力を持つことが知られており、トランジスタのチャネル領域114に与える応力の方向としては、移動度を劣化させる方向(矢印方向)に働く。   A cross section of the conventional two-dimensional (planar) MOS transistor in the gate width direction (direction perpendicular to the direction between the source and drain regions) will be described with reference to the schematic configuration cross-sectional view of FIG. As shown in FIG. 24, when the insulating film (high density plasma (HDP) or the like) is buried in the trench 115 formed in the semiconductor substrate 111 to form the element isolation region 113 having the STI structure, the insulating film has a compressive stress. As a direction of stress applied to the channel region 114 of the transistor, it acts in a direction (arrow direction) in which mobility is deteriorated.

一方、トランジスタの世代が進む中で、これまでの2次元型(プレーナー)のトランジスタに変わって、3次元の構造をもつトランジスタが多く研究されるようになってきた。代表的なものはフィンゲート(Fin Gate)トランジスタと呼ばれ、シリコン基板上にフィン形状に突出させて形成されたフィン部のチャネル領域部を被覆したゲート誘電体を介してゲート電極が配置されたトランジスタである(例えば、特許文献2参照。)。さらに、トレンチを形成した半導体基板の上側表面だけではなく、トレンチの上側の側壁部分もチャネルとして用いるトリゲート(Tri Gate)トランジスタなども報告されている(例えば、特許文献3参照。)。   On the other hand, as the generation of transistors progresses, many transistors having a three-dimensional structure have been studied instead of the conventional two-dimensional (planar) transistors. A typical one is called a Fin Gate transistor, and a gate electrode is arranged through a gate dielectric covering a channel region portion of a fin portion formed on a silicon substrate so as to protrude into a fin shape. It is a transistor (see, for example, Patent Document 2). Furthermore, not only the upper surface of the semiconductor substrate in which the trench is formed but also a trigate transistor using the upper side wall portion of the trench as a channel has been reported (for example, see Patent Document 3).

一般的なMOSトランジスタの3次元模式図を図25に示す。また図25のA−A’線を含む縦断面図を図26に示す。図25および図26に示すように、チャネル領域114やソース・ドレイン領域127、128がシリコン基板111表面より突出した構造のトランジスタ101において、ソース・ドレイン領域127、128表面に、低抵抗化のためのシリサイド層131、132を形成した場合、そのシリサイド層131、132と、イオンインプラによって形成されたシリコン基板111表面より突出した構造のソース・ドレイン領域127、128のPN接合が近づく、または接触することにより、リークが発生するという問題である。   A three-dimensional schematic diagram of a general MOS transistor is shown in FIG. FIG. 26 is a longitudinal sectional view including the A-A ′ line in FIG. 25. As shown in FIGS. 25 and 26, in the transistor 101 having a structure in which the channel region 114 and the source / drain regions 127 and 128 protrude from the surface of the silicon substrate 111, the surfaces of the source / drain regions 127 and 128 are reduced in resistance. When the silicide layers 131 and 132 are formed, the PN junctions of the source / drain regions 127 and 128 having a structure protruding from the surface of the silicon substrate 111 formed by ion implantation approach or come into contact with the silicide layers 131 and 132. This is a problem that a leak occurs.

特開2000-315789号公報JP 2000-315789 A 特開2006-12924号公報JP 2006-12924 A 特開2002-198532号公報JP 2002-198532 A

解決しようとする問題点は、素子分離領域にSTI構造を用いた場合、トランジスタのチャネル領域のゲート幅方向(以下、ゲート幅方向とはソース・ドレイン領域間方向に直交する方向をいう)に与える応力の方向が移動度を劣化させる方向に働く点であり、また、ソース・ドレイン領域がシリコン基板よりも突出させた状態に形成した場合で、ソース・ドレイン領域の低抵抗化のためにシリサイド層を形成した場合、リークが発生するという点である。   The problem to be solved is that when the STI structure is used for the element isolation region, it is given in the gate width direction of the channel region of the transistor (hereinafter, the gate width direction is a direction perpendicular to the direction between the source and drain regions). The direction of the stress works in the direction of degrading the mobility, and when the source / drain region is formed so as to protrude from the silicon substrate, the silicide layer is used to reduce the resistance of the source / drain region. In the case of forming, a leak occurs.

本発明は、チャネル領域および素子分離領域の構造を改良して、チャネル領域のゲート幅方向に与える応力の方向を移動度が向上する方向に働かすとともに、ソース・ドレイン領域表面に低抵抗化のためのシリサイド層を形成した際のリークの発生を防止することを課題とする。   The present invention improves the structure of the channel region and the element isolation region so that the direction of stress applied in the gate width direction of the channel region works in the direction in which the mobility is improved, and the resistance on the surface of the source / drain region is reduced. It is an object to prevent the occurrence of leakage when the silicide layer is formed.

本発明の半導体装置の製造方法は、半導体基板に素子形成領域を挟むようにかつ該半導体基板に埋め込まれるように素子分離領域を形成する工程と、前記素子形成領域上に前記素子形成領域を横切るようにダミーゲートを形成する工程と、前記ダミーゲートの両側の前記素子形成領域にソース・ドレイン領域の接合位置が前記素子分離領域の表面より深い位置になるように該ソース・ドレイン領域を形成する工程と、前記半導体基板上に前記ダミーゲートの表面を露出させた状態に第1絶縁膜を形成する工程と、前記ダミーゲートを除去して溝を形成する工程と、前記溝内の前記素子分離領域の上部を除去する工程と、前記溝内の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程とを備えたことを特徴とする。 According to a method of manufacturing a semiconductor device of the present invention , a step of forming an element isolation region so as to sandwich an element formation region in a semiconductor substrate and be embedded in the semiconductor substrate, and the element formation region across the element formation region Forming the dummy gate, and forming the source / drain regions in the element formation regions on both sides of the dummy gate so that the junction position of the source / drain regions is deeper than the surface of the element isolation region. Forming a first insulating film with the surface of the dummy gate exposed on the semiconductor substrate; removing the dummy gate to form a groove; and isolating the element in the groove The method includes a step of removing an upper portion of the region and a step of forming a gate electrode on the semiconductor substrate in the trench through a gate insulating film.

本発明の半導体装置の製造方法では、ゲート電極下における素子形成領域からなるチャネル領域が素子分離領域より突出するように形成されることから、ゲート電極直下のチャネル領域は、チャネル領域下部のゲート幅方向の素子分離領域から受ける応力によって生じる圧縮応力がチャネル領域で解放されるので、チャネル領域のゲート幅方向に強い引張応力が働くようになる。また、ソース・ドレイン領域の接合位置を素子分離領域の表面より深い位置に形成することから、ソース・ドレイン領域表面に低抵抗化のためのシリサイド層を形成しても、そのシリサイド層がソース・ドレイン領域下部の半導体基板と接近もしくは接触することがなくなるので、リークの発生が防止される。 In the method for manufacturing a semiconductor device of the present invention, the channel region formed of the element formation region under the gate electrode is formed so as to protrude from the element isolation region. Since the compressive stress generated by the stress received from the element isolation region in the direction is released in the channel region, a strong tensile stress acts in the gate width direction of the channel region. In addition, since the junction position of the source / drain region is formed deeper than the surface of the element isolation region, even if a silicide layer for reducing resistance is formed on the surface of the source / drain region, the silicide layer is Since it does not approach or come into contact with the semiconductor substrate below the drain region, the occurrence of leakage is prevented.

本発明の半導体装置の製造方法によれば、ゲート電極直下のチャネル領域にトランジスタ特性(キャリア移動度)有利なゲート幅方向に応力を発生させることができるため、トランジスタのオン電流Ionを向上させることができるので、トランジスタ性能の向上が図れるという利点がある。また、ソース・ドレイン領域の接合位置が素子分離領域の表面より深い位置にあることから、ソース・ドレイン領域表面に低抵抗化のためのシリサイドを形成したとしても、シリサイド層と半導体基板との間で電流リークが発生することがない。これによって、トランジスタの信頼性の向上が図れる。さらに、上記効果は、ゲート幅の小さいトランジスタほど大きな効果が得られる。 According to the method for manufacturing a semiconductor device of the present invention , stress can be generated in the gate width direction which is advantageous in transistor characteristics (carrier mobility) in the channel region directly under the gate electrode, so that the on-current Ion of the transistor is improved. Therefore, there is an advantage that transistor performance can be improved. In addition, since the junction position of the source / drain region is deeper than the surface of the element isolation region, even if silicide for reducing the resistance is formed on the surface of the source / drain region, it is between the silicide layer and the semiconductor substrate. Current leakage does not occur. Thereby, the reliability of the transistor can be improved. Further, the above effect is more significant as the transistor has a smaller gate width.

本発明の製造方法で製造される半導体装置の第1例を模式的に示した概略斜視図である。 It is the schematic perspective view which showed typically the 1st example of the semiconductor device manufactured with the manufacturing method of this invention. 図1のA−A’線を含む縦断面図である。It is a longitudinal cross-sectional view containing the A-A 'line | wire of FIG. 図1のB−B’線を含む縦断面図である。It is a longitudinal cross-sectional view containing the B-B 'line | wire of FIG. 図1のC−C’線を含む縦断面図である。It is a longitudinal cross-sectional view containing the C-C 'line | wire of FIG. 図1のD−D’線を含む縦断面図である。FIG. 2 is a longitudinal sectional view including a D-D ′ line in FIG. 1. 本発明の半導体装置の製造方法の一実施の形態(第1実施例)を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (1st Example) of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一実施の形態(第1実施例)を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (1st Example) of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一実施の形態(第1実施例)を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (1st Example) of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一実施の形態(第1実施例)を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (1st Example) of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一実施の形態(第1実施例)を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (1st Example) of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一実施の形態(第1実施例)を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (1st Example) of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一実施の形態(第1実施例)を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (1st Example) of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一実施の形態(第1実施例)を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (1st Example) of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一実施の形態(第1実施例)を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (1st Example) of the manufacturing method of the semiconductor device of this invention. 本発明の製造方法で製造される半導体装置の第2例を示した概略構成断面図である。 It is schematic structure sectional drawing which showed the 2nd example of the semiconductor device manufactured with the manufacturing method of this invention. 本発明の製造方法で製造される半導体装置の第3例を示した概略構成断面図である。 It is schematic structure sectional drawing which showed the 3rd example of the semiconductor device manufactured with the manufacturing method of this invention. 本発明の半導体装置の製造方法の一実施の形態(第2実施例)を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (2nd Example) of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一実施の形態(第2実施例)を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (2nd Example) of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一実施の形態(第2実施例)を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (2nd Example) of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一実施の形態(第2実施例)を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (2nd Example) of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一実施の形態(第2実施例)を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (2nd Example) of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の一実施の形態(第2実施例)を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (2nd Example) of the manufacturing method of the semiconductor device of this invention. トランジスタのアクティブ領域にかかる応力を説明する模式的な平面レイアウト図である。It is a typical plane layout figure explaining the stress concerning the active region of a transistor. 従来の2次元型(プレーナー)のMOSトランジスタのゲート幅方向の断面を示した概略構成断面図である。It is a schematic cross-sectional view showing a cross section in the gate width direction of a conventional two-dimensional (planar) MOS transistor. 一般的なMOSトランジスタの3次元構造を模式的に示した概略斜視図である。It is the schematic perspective view which showed typically the three-dimensional structure of the general MOS transistor. 図25のA−A’線を含む縦断面図である。FIG. 26 is a longitudinal sectional view including the A-A ′ line in FIG. 25.

本発明の製造方法で製造される半導体装置の第1例を、図1の概略斜視図、図2のA−A’線を含む縦断面図、図3のB−B’線を含む縦断面図、図4のC−C’線を含む縦断面図および図5のD−D’線を含む縦断面図によって説明する。なお、図1は概略構成を示す図であり、構成部品の一部の図示は省略されている。また図3、図5では層間絶縁膜の図示を省略している。 The first example of a semiconductor device manufactured by the manufacturing method of the present invention, longitudinal section including schematic perspective view of FIG. 1, 'longitudinal sectional view including a line, B-B in FIG. 3' A-A of FIG. 2 the line This will be described with reference to FIG. 1, a longitudinal sectional view including the line CC ′ in FIG. 4, and a longitudinal sectional view including the line DD ′ in FIG. In addition, FIG. 1 is a figure which shows schematic structure, and illustration of some components is abbreviate | omitted. 3 and 5, the illustration of the interlayer insulating film is omitted.

以下、主に図1および図2を参照して、半導体装置1の構成を説明する。   Hereinafter, the configuration of the semiconductor device 1 will be described mainly with reference to FIGS. 1 and 2.

半導体基板11にトランジスタが形成される素子形成領域12を電気的に分離する素子分離領域13が形成されている。上記半導体基板11には、例えばシリコン基板を用い、上記素子分離領域13は、通常のSTI(Shallow Trench Isolation)構造のものが形成されている。したがって、上記素子分離領域13に挟まれた半導体基板11部分が素子形成領域12となっている。   An element isolation region 13 is formed in the semiconductor substrate 11 to electrically isolate an element formation region 12 where a transistor is formed. For example, a silicon substrate is used as the semiconductor substrate 11, and the element isolation region 13 has a normal STI (Shallow Trench Isolation) structure. Therefore, the portion of the semiconductor substrate 11 sandwiched between the element isolation regions 13 is an element formation region 12.

上記素子形成領域12に形成されるチャネル領域14の両側に形成された上記素子分離領域13の上部は、その素子分離領域13表面よりチャネル領域14が突き出るように、素子分離領域13に窪み15が形成されている(図3のB−B’線を含む縦断面図および図のC−C’線を含む縦断面図も参照)。したがって、チャネル領域14の両側の素子分離領域13に対してチャネル領域14のみが素子分離領域13より突き出るように形成されている。ここで、窪み15の底面における素子分離領域13表面からのチャネル領域14の突き出し量は、例えば3nm以上30nm以下とする。(またチャネル幅を0.5μm以下とする。)こうすることにより、チャネル領域14のゲート幅方向(X方向)に有効な応力が印加される。なお、突き出し量が3nmよりも少ないと、素子分離領域13の応力の影響を受けて、窪み15を形成することでチャネル領域14を突き出すように形成した効果が得られない。また30nmよりも高く突き出させると、チャネル領域14の下部に働く素子分離領域13の応力の開放が飽和し、それ以上、チャネル領域14に応力が発生しなくなる。 The upper part of the element isolation region 13 formed on both sides of the channel region 14 formed in the element formation region 12 has a recess 15 in the element isolation region 13 so that the channel region 14 protrudes from the surface of the element isolation region 13. (See also the longitudinal sectional view including the line BB ′ in FIG. 3 and the longitudinal sectional view including the line CC ′ in FIG. 5 ). Accordingly, only the channel region 14 is formed so as to protrude from the element isolation region 13 with respect to the element isolation regions 13 on both sides of the channel region 14. Here, the protruding amount of the channel region 14 from the surface of the element isolation region 13 at the bottom surface of the recess 15 is, for example, 3 nm or more and 30 nm or less. (Also, the channel width is 0.5 μm or less.) By doing so, an effective stress is applied in the gate width direction (X direction) of the channel region 14. If the protruding amount is less than 3 nm, the effect of forming the channel region 14 by protruding the recess 15 due to the influence of the stress of the element isolation region 13 cannot be obtained. Further, when protruding higher than 30 nm, the release of the stress of the element isolation region 13 acting below the channel region 14 is saturated, and no more stress is generated in the channel region 14.

図3のB−B’線を含む縦断面図に示すように、チャネル領域14では、素子分離領域13からの直接の応力の影響が抑制される。すなわち、チャネル領域14では、素子分離領域13からの応力の影響を直接受けるチャネル領域14下部の半導体基板11部分の応力(矢印Aで示す)が解放される方向に応力(矢印Bで示す)が発生する。また窪み15の深さを制御することで、チャネル領域14の突き出し量を調整することができる。なお、上記チャネル領域14を含めてソース・ドレイン領域27、28の表面は、例えば、他の領域の半導体基板11表面とほぼ同じ高さに形成されている。   As shown in the longitudinal sectional view including the B-B ′ line in FIG. 3, the channel region 14 suppresses the influence of the direct stress from the element isolation region 13. That is, in the channel region 14, stress (indicated by arrow B) is applied in a direction in which the stress (indicated by arrow A) of the semiconductor substrate 11 under the channel region 14 that is directly affected by the stress from the element isolation region 13 is released. appear. Further, by controlling the depth of the recess 15, the protruding amount of the channel region 14 can be adjusted. The surfaces of the source / drain regions 27 and 28 including the channel region 14 are formed, for example, at substantially the same height as the surface of the semiconductor substrate 11 in other regions.

一般に、STI構造の素子分離領域13を形成するために埋め込む絶縁膜(例えば高密度プラズマ(HDP)酸化シリコン膜など)は、圧縮応力を持つことが知られており、チャネル領域14のゲート幅方向に与える応力の方向としては、移動度を劣化させる方向に働く。上記説明した本発明の構成では、チャネル領域14は、素子分離領域13からの直接の圧縮応力の影響が抑制され、素子分離領域13からの圧縮応力の影響を直接受けるチャネル領域14下部の半導体基板11部分の圧縮応力が解放される方向、すなわち引張応力が発生する。これによって、チャネル領域14のゲート幅方向には、トランジスタの移動度を向上させる方向の引張応力が働くことになる。   In general, it is known that an insulating film (for example, a high-density plasma (HDP) silicon oxide film) embedded to form the element isolation region 13 having the STI structure has a compressive stress, and the gate width direction of the channel region 14 As the direction of stress applied to the film, it works in the direction of degrading mobility. In the configuration of the present invention described above, the channel region 14 is suppressed from the influence of the direct compressive stress from the element isolation region 13, and the semiconductor substrate below the channel region 14 is directly affected by the compressive stress from the element isolation region 13. A direction in which the compression stress of 11 parts is released, that is, a tensile stress is generated. As a result, tensile stress in the direction of improving the mobility of the transistor acts in the gate width direction of the channel region 14.

上記半導体基板11上には、ゲート絶縁膜21を介してゲート電極22が形成されている。このゲート電極22は、上記チャネル領域14上を通り、例えば上記窪み15上に至るように形成されている。上記ゲート絶縁膜21には、例えば、高誘電率(High−k)膜を用いることができる。高誘電率膜には、例えば窒化ハフニウムシリケート(HfSiON)膜、窒化もしくは酸化もしくは窒酸化ハフニウム膜、窒化もしくは酸化もしくは窒酸化アルミニウム膜等を上げることができる。なお、上記ゲート絶縁膜21には、通常の酸化シリコン膜を用いることもできる。上記ゲート電極22には、例えば、金属ゲート用の金属もしくは金属化合物の単層構造もしくは積層構造のものを用いることができる。なお、上記ゲート電極22にはポリシリコンを用いることもできる。上記ハードマスク23には、例えば窒化シリコン膜を用いる。   A gate electrode 22 is formed on the semiconductor substrate 11 via a gate insulating film 21. The gate electrode 22 is formed so as to pass over the channel region 14 and reach, for example, the recess 15. For the gate insulating film 21, for example, a high dielectric constant (High-k) film can be used. Examples of the high dielectric constant film include a hafnium nitride silicate (HfSiON) film, a nitrided or oxidized or hafnium nitride oxide film, a nitrided or oxidized or aluminum nitride oxide film, and the like. The gate insulating film 21 can be a normal silicon oxide film. For the gate electrode 22, for example, a metal or metal compound having a single layer structure or a stacked structure for a metal gate can be used. Note that polysilicon can also be used for the gate electrode 22. For the hard mask 23, for example, a silicon nitride film is used.

上記ゲート電極22(上記ゲート絶縁膜21も含む)の側壁にはオフセットスペーサ23が形成されている。このオフセットスペーサ23は、例えば1nm〜10nm程度の絶縁薄膜で形成されている。この絶縁薄膜は、例えば、上記素子分離領域13に対してエッチング選択性を有する絶縁膜が用いられ、例えば窒化シリコン(SiN)で形成する。   Offset spacers 23 are formed on the side walls of the gate electrode 22 (including the gate insulating film 21). The offset spacer 23 is formed of an insulating thin film of about 1 nm to 10 nm, for example. For example, an insulating film having etching selectivity with respect to the element isolation region 13 is used as the insulating thin film, and the insulating thin film is formed of, for example, silicon nitride (SiN).

上記ゲート電極22の両側において、上記オフセットスペーサ23を介した半導体基板11には、エクステンション領域24、25が形成されている。このエクステンション領域24、25は、例えばNMOSトランジスタを形成する場合にはヒ素(As+)、リン(P+)等のn型の不純物が用いられ、PMOSトランジスタを形成する場合にはホウ素(B+)、インジウム(In+)等のp型の不純物が用いられて、浅い接合で形成されている。 On both sides of the gate electrode 22, extension regions 24 and 25 are formed in the semiconductor substrate 11 via the offset spacers 23. The extension regions 24 and 25 use, for example, n-type impurities such as arsenic (As + ) and phosphorus (P + ) when forming an NMOS transistor, and boron (B +) when forming a PMOS transistor. ) And p-type impurities such as indium (In + ) are used to form a shallow junction.

さらに、上記ゲート電極22の両側には、上記オフセットスペーサ23を介してサイドウォールスペーサ26が形成されている。上記ゲート電極22の両側における半導体基板11には、上記エクステンション領域24、25をそれぞれに介して、ソース・ドレイン領域27、28が形成されている。上記ソース・ドレイン領域27、28上には、低抵抗化層31、32が形成されている。この低抵抗化層31、32は、例えば、コバルト(Co)、ニッケル(Ni)、白金(Pt)またはそれらの化合物により形成される。化合物としては、それらの金属の金属シリサイドがあげられる。このソース・ドレイン領域27、28は、図のD−D’線を含む縦断面図にも示すように、その両側(ゲート幅方向)に形成されている素子分離領域13部分の表面よりも、深い位置まで形成されている。したがって、ソース・ドレイン領域27、28(27、28:図には図示せず)表面に例えばサリサイドプロセスによって低抵抗化層31、32(31、32:図には図示せず)を形成しても、低抵抗化層31、32が半導体基板11に接近するもしくは接続されることはない。これによって、低抵抗化層31、32から半導体基板11への電流リークが発生することはない。 Further, side wall spacers 26 are formed on both sides of the gate electrode 22 via the offset spacers 23. Source / drain regions 27 and 28 are formed on the semiconductor substrate 11 on both sides of the gate electrode 22 through the extension regions 24 and 25, respectively. Low resistance layers 31 and 32 are formed on the source / drain regions 27 and 28. The low resistance layers 31 and 32 are formed of, for example, cobalt (Co), nickel (Ni), platinum (Pt), or a compound thereof. Examples of the compound include metal silicides of these metals. As shown in the longitudinal sectional view including the line DD ′ in FIG. 4 , the source / drain regions 27 and 28 are located more than the surface of the element isolation region 13 formed on both sides (gate width direction). It is formed to a deep position. Therefore, the low resistance layers 31, 32 ( 31, 32: not shown in FIG. 4 ) are formed on the surfaces of the source / drain regions 27, 28 ( 27, 28: not shown in FIG. 4 ) by, for example, a salicide process. Even so, the low resistance layers 31 and 32 do not approach or be connected to the semiconductor substrate 11. Thus, current leakage from the low resistance layers 31 and 32 to the semiconductor substrate 11 does not occur.

さらに、上記半導体基板11に形成された上記構成の半導体装置1を被覆するように、上記半導体基板11上には層間絶縁膜41が形成されている。なお、図示はしていないが、上記層間絶縁膜41には、上記ゲート電極22、ソース・ドレイン領域27、28に接着されるコンタクト部、各コンタクト部に接続される配線等が形成される。   Further, an interlayer insulating film 41 is formed on the semiconductor substrate 11 so as to cover the semiconductor device 1 having the above structure formed on the semiconductor substrate 11. Although not shown, the interlayer insulating film 41 is formed with contact portions bonded to the gate electrode 22 and the source / drain regions 27 and 28, wirings connected to the contact portions, and the like.

上記構成の半導体装置1によれば、ゲート電極22直下のチャネル領域14にトランジスタ特性(キャリア移動度)有利なゲート幅方向に応力を発生させることができるため、トランジスタのオン電流Ionを向上させることができるので、トランジスタ性能の向上が図れるという利点がある。また、ソース・ドレイン領域27、28の接合位置が素子分離領域の表面より深い位置にあることから、ソース・ドレイン領域27、28表面に低抵抗化のためのシリサイド層からなる低抵抗化層31、32を形成したとしても、低抵抗化層31、32と半導体基板11との間で電流リークが発生することがない。これによって、半導体装置(トランジスタ)1の信頼性の向上が図れる。さらに、上記効果は、ゲート幅の小さい半導体装置(トランジスタ)1ほど大きな効果が得られる。   According to the semiconductor device 1 having the above-described structure, stress can be generated in the gate width direction which is advantageous in transistor characteristics (carrier mobility) in the channel region 14 immediately below the gate electrode 22, thereby improving the on-current Ion of the transistor. Therefore, there is an advantage that transistor performance can be improved. Further, since the junction position of the source / drain regions 27 and 28 is deeper than the surface of the element isolation region, the resistance reduction layer 31 made of a silicide layer for reducing the resistance is formed on the surface of the source / drain regions 27 and 28. , 32, current leakage does not occur between the low resistance layers 31, 32 and the semiconductor substrate 11. Thereby, the reliability of the semiconductor device (transistor) 1 can be improved. Further, the above effect can be obtained more as the semiconductor device (transistor) 1 having a smaller gate width.

さらに、前記図23(1)、(2)に示したように、このオン電流Ion改善の効果は、チャネル領域にもともとかかっているy方向の応力が大きいほど大きく、pMOSFETに対しては、ソース・ドレイン領域をシリコンゲルマニウムエピタキシャル層で形成したり、コンプレッシブストレスライナーを被覆することでy方向への応力を加えておくこと、またnMOSFETに対しては、ソース・ドレイン領域を炭化シリコンエピタキシャル層で形成したり、テンサイルストレスライナーを被覆することでy方向への応力を加えておくことが、より大きな効果を得ることができる。これらについては、後に本発明の半導体装置の第2実施例、第3実施例として説明する。   Further, as shown in FIGS. 23 (1) and (2), the effect of improving the on-current Ion increases as the stress in the y direction applied to the channel region increases. -The drain region is formed with a silicon germanium epitaxial layer, or a stress in the y direction is applied by covering a compressive stress liner. For nMOSFETs, the source / drain region is formed with a silicon carbide epitaxial layer. A greater effect can be obtained by forming or applying stress in the y-direction by covering the tensile stress liner. These will be described later as second and third embodiments of the semiconductor device of the present invention.

次に、本発明の半導体装置の製造方法の一実施の形態(第1実施例)を、図6〜図14の製造工程断面図によって説明する。この製造方法では、前記半導体装置1の構成を製造する一例を説明する。なお、図6、図10、図11、図14等はいわゆるゲート幅方向の断面(前記図1中のB−B’線を含む縦断面に相当する位置の断面)であり、図7〜図9、図12〜図13はいわゆるゲート長方向の断面(前記図1中のA−A’線を含む縦断面に相当する位置の断面)である。 Next, an embodiment (first example) of a method for manufacturing a semiconductor device according to the present invention will be described with reference to manufacturing process cross-sectional views of FIGS. In this manufacturing method, an example of manufacturing the configuration of the semiconductor device 1 will be described. Incidentally, FIG. 6, 10, 11, a 14, etc. is called the gate width direction cross section (cross section at a position corresponding to a vertical plane including the line B-B 'in FIG. 1), FIGS. 7 9 and FIGS. 12 to 13 are so-called cross sections in the gate length direction (cross sections at positions corresponding to the vertical cross section including the AA ′ line in FIG. 1).

図6に示すように、半導体基板11にトランジスタが形成される素子形成領域12を電気的に分離する素子分離領域13を形成する。上記半導体基板11には、例えばシリコン基板を用い、上記素子分離領域13は、通常のSTI(Shallow Trench Isolation)構造のものを形成する。   As shown in FIG. 6, an element isolation region 13 that electrically isolates an element formation region 12 in which a transistor is formed is formed in a semiconductor substrate 11. For example, a silicon substrate is used as the semiconductor substrate 11, and the element isolation region 13 has a normal STI (Shallow Trench Isolation) structure.

次に、図7(1)に示すように、上記半導体基板11上に、この半導体基板11中に不純物を導入するイオンインプランテーション(Ion Implantation)を行う際のチャネリング防止用の保護膜(図示せず)を形成する。この保護膜は、例えば酸化シリコン(SiO2)膜で形成する。その形成方法は、一例として、半導体基板11表面を酸化することによる。 Next, as shown in FIG. 7A, a protective film (not shown) for preventing channeling when ion implantation is performed on the semiconductor substrate 11 to introduce impurities into the semiconductor substrate 11. Z). This protective film is formed of, for example, a silicon oxide (SiO 2 ) film. For example, the formation method is by oxidizing the surface of the semiconductor substrate 11.

次に、トランジスタの素子分離およびしきい値調整を行うための不純物注入をイオンインプランテーションにより行う。イオンインプランテーション後、先ほどのイオンインプランテーション保護膜の酸化シリコン(SiO2)膜を除去し、半導体基板11表面を露出させる。 Next, impurity implantation for element isolation and threshold adjustment of the transistor is performed by ion implantation. After the ion implantation, the silicon oxide (SiO 2 ) film of the previous ion implantation protective film is removed to expose the surface of the semiconductor substrate 11.

次に、上記半導体基板11上に、ダミーゲート絶縁膜51、ダミーゲート52、ハードマスク53を順に形成する。   Next, a dummy gate insulating film 51, a dummy gate 52, and a hard mask 53 are sequentially formed on the semiconductor substrate 11.

まず、半導体基板11上に、ダミーゲート絶縁膜51を、例えば酸化膜を約1nm〜3nmの厚さに形成する。次いで、上記ダミーゲート絶縁膜51上にダミーゲート形成膜を形成する。このダミーゲート形成膜は、例えば多結晶シリコン(ポリシリコン)を100nm〜200nm程度の厚さに堆積して形成される。その成膜方法は、例えば化学気相成長(CVD)法を用いる。さらに、ダミーゲート形成膜上にハードマスク層を、例えば窒化シリコン膜で形成する。この窒化シリコン膜は、例えば30nm〜100nmの厚さに、例えば化学気相成長(CVD)法を用いて形成される。   First, on the semiconductor substrate 11, a dummy gate insulating film 51, for example, an oxide film is formed to a thickness of about 1 nm to 3 nm. Next, a dummy gate forming film is formed on the dummy gate insulating film 51. This dummy gate formation film is formed by depositing, for example, polycrystalline silicon (polysilicon) to a thickness of about 100 nm to 200 nm. For example, a chemical vapor deposition (CVD) method is used as the film forming method. Further, a hard mask layer is formed on the dummy gate formation film by, for example, a silicon nitride film. This silicon nitride film is formed to a thickness of, for example, 30 nm to 100 nm using, for example, a chemical vapor deposition (CVD) method.

次いで、上記ハードマスク層上にリソグラフィー用のレジスト膜(図示せず)を形成する。このレジスト膜は、露光源に合わせたものを用いる。そして、上記レジスト膜を露光して、ダミーゲートパターン(図示せず)を形成した後、そのダミーゲートパターンをエッチングマスクに用いて、上記ハードマスク層をエッチング加工してハードマスク53を形成する。上記リソグラフィーにおける露光では、例えばKrF、ArF、F2等を光源とした光リソグラフィーもしくは電子線リソグラフィーを用いる。また上記ハードマスク層のエッチングでは、ハードマスク層はレジストのパターンよりも細い線幅に加工(例えば、スリミング(Sliming)/トリミング(Trimming))して、ゲート長を細くすることが可能である。次にレジスト膜からなるダミーゲートパターンを除去し、エッチング加工して形成されたハードマスク53をエッチングマスクにして、ダミーゲート形成膜をドライエッチングにより加工し、ダミーゲート52を形成する。この時のダミーゲート52の線幅を数nm〜十数nmとする。このエッチングでは、ダミーゲート絶縁膜51もエッチング加工される。 Next, a resist film (not shown) for lithography is formed on the hard mask layer. This resist film is used in accordance with the exposure source. Then, the resist film is exposed to form a dummy gate pattern (not shown), and then the hard mask layer is etched using the dummy gate pattern as an etching mask to form a hard mask 53. In the exposure in the lithography, for example, optical lithography or electron beam lithography using KrF, ArF, F 2 or the like as a light source is used. In the etching of the hard mask layer, the gate length can be reduced by processing the hard mask layer to a line width narrower than that of the resist pattern (for example, slimming / trimming). Next, the dummy gate pattern made of the resist film is removed, and the dummy gate forming film is processed by dry etching using the hard mask 53 formed by etching as an etching mask, thereby forming the dummy gate 52. At this time, the line width of the dummy gate 52 is set to several nm to several tens of nm. In this etching, the dummy gate insulating film 51 is also etched.

次に、図7(2)に示すように、ダミーゲート32(以下、ダミーゲート絶縁膜51およびハードマスク53も含めてダミーゲートという。)の側壁にオフセットスペーサ23を形成する。このオフセットスペーサ23は、例えば1nm〜10nm程度の絶縁薄膜を、ダミーゲート52を被覆するように形成した後、エッチバックを行い、ダミーゲート52の側壁のみに絶縁薄膜を残すようにしてオフセットスペーサ23を形成する。上記オフセットスペーサ23を形成する絶縁薄膜は、例えば、酸化シリコン(SiO2)もしくは窒化シリコン(SiN)などで形成する。上記エッチバックにより、上記半導体基板11上の絶縁薄膜は除去される。 Next, as shown in FIG. 7B, an offset spacer 23 is formed on the side wall of the dummy gate 32 (hereinafter referred to as a dummy gate including the dummy gate insulating film 51 and the hard mask 53). The offset spacer 23 is formed by, for example, forming an insulating thin film with a thickness of about 1 nm to 10 nm so as to cover the dummy gate 52, and then performing etch back so that the insulating thin film is left only on the sidewall of the dummy gate 52. Form. The insulating thin film that forms the offset spacer 23 is formed of, for example, silicon oxide (SiO 2 ) or silicon nitride (SiN). The insulating thin film on the semiconductor substrate 11 is removed by the etch back.

次に、上記ダミーゲート52の両側において、上記オフセットスペーサ23を介した半導体基板11に、エクステンション領域24、25を形成する。このエクステンション領域24、25は、例えばイオンインプランテーションにより形成する。NMOSトランジスタを形成する場合にはヒ素(As+)、リン(P+)等のn型の不純物を用い、PMOSトランジスタを形成する場合にはホウ素(B+)、インジウム(In+)等のp型の不純物を用い、例えば、低加速エネルギー(100eV〜300eV)で5×1014(/cm2)〜2×1015(/cm2)のドーズ量で注入して浅い接合で形成する。 Next, extension regions 24 and 25 are formed on the semiconductor substrate 11 via the offset spacers 23 on both sides of the dummy gate 52. The extension regions 24 and 25 are formed by, for example, ion implantation. When forming an NMOS transistor, n-type impurities such as arsenic (As + ) and phosphorus (P + ) are used. When forming a PMOS transistor, p (such as boron (B + ) and indium (In + )) is used. For example, a shallow junction is formed by using a type impurity and implanting at a dose of 5 × 10 14 (/ cm 2 ) to 2 × 10 15 (/ cm 2 ) with low acceleration energy (100 eV to 300 eV).

次に、図7(3)に示すように、ダミーゲート52の両側に上記オフセットスペーサ23を介してサイドウォールスペーサ26を形成する、このサイドウォールスペーサ26を形成するエッチバック時には、上記ハードマスク53を残すようにエッチングを行う。   Next, as shown in FIG. 7 (3), sidewall spacers 26 are formed on both sides of the dummy gate 52 via the offset spacers 23. At the time of etch back for forming the sidewall spacers 26, the hard mask 53 is formed. Etching is performed to leave

次に、図8(4)に示すように、上記ダミーゲート52の両側半導体基板11に上記エクステンション領域24、25をそれぞれに介して、ソース・ドレイン領域27、28を形成する。その後、活性化処理を、例えば1000℃前後の急速加熱アニーリング(RTA)で行う。   Next, as shown in FIG. 8 (4), source / drain regions 27 and 28 are formed in the semiconductor substrate 11 on both sides of the dummy gate 52 through the extension regions 24 and 25, respectively. Thereafter, the activation process is performed by rapid heating annealing (RTA) at about 1000 ° C., for example.

なお、半導体基板11にPMOSトランジスタとNMOSトランジスタとを形成する場合には、上記トランジスタのしきい値調整を行うための不純物注入、エクステンション領域24、25を形成するイオンインプランテーション、ソース・ドレイン領域27、28を形成するイオンインプランテーションは、それぞれについて、NMOS領域およびPMOS領域に分けて行う。例えば、NMOS領域の第1マスクを形成してPMOS領域にイオンインプランテーション行った後、上記第1マスクを除去する。次いで、PMOS領域の第2マスクを形成してNMOS領域にイオンインプランテーション行えばよい。その後、第2マスクを除去する。   When forming a PMOS transistor and an NMOS transistor on the semiconductor substrate 11, impurity implantation for adjusting the threshold value of the transistor, ion implantation for forming extension regions 24 and 25, and source / drain regions 27. , 28 are formed separately for the NMOS region and the PMOS region. For example, after forming a first mask for the NMOS region and performing ion implantation on the PMOS region, the first mask is removed. Next, a second mask for the PMOS region may be formed and ion implantation may be performed on the NMOS region. Thereafter, the second mask is removed.

次に、図8(5)に示すように、上記ソース・ドレイン領域27、28上に低抵抗化層31、32を形成する。この低抵抗化層31、32は、サリサイドプロセスによって、上記ソース・ドレイン領域27、28表面に選択的に形成される。この低抵抗化層31,32は、例えば、コバルト(Co)、ニッケル(Ni)、白金(Pt)またはそれらの化合物により形成される。化合物としては、それらの金属の金属シリサイドがあげられる。   Next, as shown in FIG. 8 (5), low resistance layers 31 and 32 are formed on the source / drain regions 27 and 28. The low resistance layers 31 and 32 are selectively formed on the surfaces of the source / drain regions 27 and 28 by a salicide process. The low resistance layers 31 and 32 are formed of, for example, cobalt (Co), nickel (Ni), platinum (Pt), or a compound thereof. Examples of the compound include metal silicides of these metals.

次に、図9(6)に示すように、ダミーゲート52等を被覆する第1層間絶縁膜42を形成する。   Next, as shown in FIG. 9 (6), a first interlayer insulating film 42 covering the dummy gate 52 and the like is formed.

次に、図9(7)に示すように、上記第1層間絶縁膜42の上部を除去して、上記ハードマスク53表面を露出させる。上記第1層間絶縁膜42の除去には、例えば化学的機械研磨(CMP)法を用いる。なお、別の研磨方法を用いてもよく、またエッチバックにより行うこともできる。なお、化学的機械研磨法では、研磨表面の平坦化が可能になる。   Next, as shown in FIG. 9 (7), the upper portion of the first interlayer insulating film 42 is removed to expose the surface of the hard mask 53. For example, a chemical mechanical polishing (CMP) method is used to remove the first interlayer insulating film 42. It should be noted that another polishing method may be used, and etching can be performed. The chemical mechanical polishing method makes it possible to flatten the polishing surface.

次に、ハードマスク53およびダミーゲート52を除去する。この除去加工には、例えばドライエッチングを用いる。蒸気ドライエッチングにおいて、ダミーゲート絶縁膜51を残しておくことで、半導体基板11へのドライエッチングダメージを抑える。さらにダミーゲート絶縁膜51を除去する。この除去加工には、例えばウエットエッチングを用いる。この除去加工をウエットエッチングにより行うことで、半導体基板11へのエッチングダメージを抑制する。この結果、図9(8)に示すように、オフセットスペーサ23に囲まれた溝29が形成される。ここで、図10のゲート幅方向の断面図に示すように、ダミーゲート52が形成されていた領域直下の半導体基板11に形成されるチャネル領域14は、素子分離領域13表面とほぼ同じ高さになっている。そして、素子分離領域11の応力がチャネル領域14にかかっている。そのため、チャネル領域14では、素子分離領域11の応力の影響を直接受けることになる。   Next, the hard mask 53 and the dummy gate 52 are removed. For this removal process, for example, dry etching is used. By leaving the dummy gate insulating film 51 in the vapor dry etching, the dry etching damage to the semiconductor substrate 11 is suppressed. Further, the dummy gate insulating film 51 is removed. For this removal processing, for example, wet etching is used. Etching damage to the semiconductor substrate 11 is suppressed by performing this removal process by wet etching. As a result, as shown in FIG. 9 (8), a groove 29 surrounded by the offset spacer 23 is formed. Here, as shown in the cross-sectional view in the gate width direction of FIG. 10, the channel region 14 formed in the semiconductor substrate 11 immediately below the region where the dummy gate 52 was formed is substantially the same height as the surface of the element isolation region 13. It has become. The stress in the element isolation region 11 is applied to the channel region 14. Therefore, the channel region 14 is directly affected by the stress of the element isolation region 11.

そして、図11のゲート幅方向の断面図に示すように、上記ウエットエッチングでは、ダミーゲート52が形成されていた領域下の素子分離領域13表面をエッチングにより窪み15を形成して低くすることができる。これによって、ダミーゲート52が形成されていた領域下の素子分離領域13の高さを半導体基板11(チャネル領域14)表面よりも低くすることができる。またウエットエッチング量でこの高さを制御することができ、素子分離領域13表面からのチャネル領域14の突き出し量は、例えば3nm以上30nm以下の高さに形成する。また上記ウエットエッチングによって、ソース・ドレイン領域27、28両側(ゲート幅方向)の素子分離領域13の高さは低くなることはない。また、上記チャネル領域14を含めてソース・ドレイン領域27、28は、他の領域の半導体基板11とほぼ同じ高さに維持することができる。   Then, as shown in the cross-sectional view in the gate width direction of FIG. 11, in the wet etching, the surface of the element isolation region 13 below the region where the dummy gate 52 is formed is etched to form a recess 15 to be lowered. it can. Thereby, the height of the element isolation region 13 under the region where the dummy gate 52 is formed can be made lower than the surface of the semiconductor substrate 11 (channel region 14). The height can be controlled by the wet etching amount, and the protruding amount of the channel region 14 from the surface of the element isolation region 13 is formed to a height of, for example, 3 nm or more and 30 nm or less. Further, the height of the element isolation region 13 on both sides (in the gate width direction) of the source / drain regions 27 and 28 is not lowered by the wet etching. The source / drain regions 27 and 28 including the channel region 14 can be maintained at substantially the same height as the semiconductor substrate 11 in other regions.

次に、図9(9)に示すように、上記溝29内の上記半導体基板11上にゲート絶縁膜21を形成する。このゲート絶縁膜21は、実際には、溝29の内面および第1層間絶縁膜42表面にも形成される。上記ゲート絶縁膜21は、例えば、高誘電率(High−k)膜、酸化シリコン膜などの絶縁膜で形成することができる。ここでは、一例として、高誘電率膜で形成した。この場合、上記ゲート絶縁膜21の改質のための熱処理(アニール処理)を行う。   Next, as shown in FIG. 9 (9), a gate insulating film 21 is formed on the semiconductor substrate 11 in the trench 29. In practice, the gate insulating film 21 is also formed on the inner surface of the trench 29 and the surface of the first interlayer insulating film 42. The gate insulating film 21 can be formed of an insulating film such as a high dielectric constant (High-k) film or a silicon oxide film, for example. Here, as an example, a high dielectric constant film is used. In this case, a heat treatment (annealing process) for modifying the gate insulating film 21 is performed.

次に、図12(10)に示すように、上記溝29の内部を埋め込むように、上記ゲート絶縁膜21上にゲート電極形成膜61を形成する。このゲート電極形成膜61は、例えば、金属ゲート用の金属もしくは金属化合物を積層したものもしくは単層構造のもので形成される。   Next, as shown in FIG. 12 (10), a gate electrode formation film 61 is formed on the gate insulating film 21 so as to fill the inside of the groove 29. The gate electrode formation film 61 is formed of, for example, a laminated metal or metal compound for a metal gate or a single layer structure.

次に、図12(11)に示すように、上記ゲート電極形成膜61の余剰な部分を除去し、上記溝29内の半導体基板11上にゲート絶縁膜21を介してゲート電極22を上記ゲート電極形成膜61で形成する。この除去加工は、例えば化学的機械研磨(CMP)法により形成する。   Next, as shown in FIG. 12 (11), an excessive portion of the gate electrode formation film 61 is removed, and the gate electrode 22 is formed on the semiconductor substrate 11 in the trench 29 via the gate insulating film 21. An electrode forming film 61 is used. This removal processing is formed by, for example, a chemical mechanical polishing (CMP) method.

次に、図13(12)に示すように、上記ゲート電極22被覆するように上記第1層間絶縁膜42上に第2層間絶縁膜43を形成して、第1層間絶縁膜42と第2層間絶縁膜43とで層間絶縁膜41を構成する。そして、図14のこの時点でのゲート幅方向の断面図に示すように、この時点でのチャネル領域14の応力は、前記図11によって説明したダミーゲート52が形成されていた領域下の素子分離領域13の上部を除去した際に生じた応力状態が維持されている。   Next, as shown in FIG. 13 (12), a second interlayer insulating film 43 is formed on the first interlayer insulating film 42 so as to cover the gate electrode 22, and the first interlayer insulating film 42 and the second interlayer insulating film 42 are formed. An interlayer insulating film 41 is constituted by the interlayer insulating film 43. As shown in the cross-sectional view in the gate width direction at this point in FIG. 14, the stress of the channel region 14 at this point is due to the element isolation under the region where the dummy gate 52 described with reference to FIG. 11 is formed. The stress state generated when the upper portion of the region 13 is removed is maintained.

図示はしないが、その後、上記層間絶縁膜41に、各ソース・ドレイン領域27、28に電気的に接続されるコンタクト部、このコンタクト部に配線される金属配線等の形成を行って、半導体装置が完成される。   Although not shown, a contact portion electrically connected to each of the source / drain regions 27 and 28 and a metal wiring routed to the contact portion are formed on the interlayer insulating film 41, and then the semiconductor device is formed. Is completed.

上記第1実施例の半導体装置の製造方法によれば、ゲート電極22直下のチャネル領域14にトランジスタ特性(キャリア移動度)有利なゲート幅方向に応力を発生させることができるため、トランジスタのオン電流Ionを向上させることができるので、トランジスタ性能の向上が図れるという利点がある。また、ソース・ドレイン領域27、28の接合位置が素子分離領域13の表面より深い位置にあることから、ソース・ドレイン領域27、28表面に低抵抗化のためのシリサイド層からなる低抵抗化層31、32を形成したとしても、低抵抗化層31、32と半導体基板11との間で電流リークが発生することがない。これによって、半導体装置(トランジスタ)1の信頼性の向上が図れる。さらに、上記効果は、ゲート幅の小さい半導体装置(トランジスタ)1ほど大きな効果が得られる。   According to the method of manufacturing the semiconductor device of the first embodiment, stress can be generated in the gate width direction which is advantageous in transistor characteristics (carrier mobility) in the channel region 14 immediately below the gate electrode 22, so that the on-current of the transistor Since Ion can be improved, there is an advantage that transistor performance can be improved. Further, since the junction position of the source / drain regions 27 and 28 is deeper than the surface of the element isolation region 13, the surface of the source / drain regions 27 and 28 has a low resistance layer made of a silicide layer for reducing the resistance. Even if 31 and 32 are formed, current leakage does not occur between the low resistance layers 31 and 32 and the semiconductor substrate 11. Thereby, the reliability of the semiconductor device (transistor) 1 can be improved. Further, the above effect can be obtained as much as the semiconductor device (transistor) 1 having a smaller gate width.

次に、本発明の製造方法で製造される半導体装置の第2例を、図15の概略構成断面図によって説明する。図15では、(1)にゲート長方向断面を示し、(2)ゲート幅方向断面を示す。図15に示す半導体装置2は、前記第1実施例の半導体装置1において、ソース・ドレイン領域27、28にチャネル領域14に応力を印加する応力印加層を用いたものである。 Next, a second example of the semiconductor device manufactured by the manufacturing method of the present invention will be described with reference to the schematic cross-sectional view of FIG. In FIG. 15, (1) shows a cross section in the gate length direction, and (2) shows a cross section in the gate width direction. The semiconductor device 2 shown in FIG. 15 uses the stress applying layer for applying stress to the channel region 14 in the source / drain regions 27 and 28 in the semiconductor device 1 of the first embodiment.

すなわち、図15に示すように、半導体基板11にトランジスタが形成される素子形成領域12を電気的に分離する素子分離領域13が形成されている。上記半導体基板11には、例えばシリコン基板を用い、上記素子分離領域13は、通常のSTI(Shallow Trench Isolation)構造のものが形成されている。したがって、上記素子分離領域(図示せず)に挟まれた半導体基板11部分が素子形成領域12となっている。   That is, as shown in FIG. 15, an element isolation region 13 that electrically isolates an element formation region 12 in which a transistor is formed is formed in a semiconductor substrate 11. For example, a silicon substrate is used as the semiconductor substrate 11, and the element isolation region 13 has a normal STI (Shallow Trench Isolation) structure. Therefore, a portion of the semiconductor substrate 11 sandwiched between the element isolation regions (not shown) serves as an element formation region 12.

上記素子形成領域12に形成されるチャネル領域14の両側に形成された上記素子分離領域13の上部は、その素子分離領域13表面よりチャネル領域14が突き出るように、素子分離領域13に窪み15が形成されている。したがって、チャネル領域14の両側の素子分離領域13に対してチャネル領域14のみが素子分離領域13より突き出るように形成されている。ここで、窪み15の底面における素子分離領域13表面からのチャネル領域14の突き出し量は、前記第1実施例と同様に、例えば3nm以上30nm以下とする。これによって、チャネル領域14では、素子分離領域13からの直接の応力の影響が抑制される。すなわち、チャネル領域14では、素子分離領域13からの応力の影響を直接受けるチャネル領域14下部の半導体基板11部分の応力(矢印Aで示す)が解放される方向に応力(矢印Bで示す)が発生する。また窪み15の深さを制御することで、チャネル領域14の突き出し量を調整することができる。   The upper part of the element isolation region 13 formed on both sides of the channel region 14 formed in the element formation region 12 has a recess 15 in the element isolation region 13 so that the channel region 14 protrudes from the surface of the element isolation region 13. Is formed. Accordingly, only the channel region 14 is formed so as to protrude from the element isolation region 13 with respect to the element isolation regions 13 on both sides of the channel region 14. Here, the protruding amount of the channel region 14 from the surface of the element isolation region 13 at the bottom surface of the recess 15 is, for example, not less than 3 nm and not more than 30 nm, as in the first embodiment. Thereby, in the channel region 14, the influence of the direct stress from the element isolation region 13 is suppressed. That is, in the channel region 14, stress (indicated by arrow B) is applied in a direction in which the stress (indicated by arrow A) of the semiconductor substrate 11 under the channel region 14 that is directly affected by the stress from the element isolation region 13 is released. appear. Further, by controlling the depth of the recess 15, the protruding amount of the channel region 14 can be adjusted.

上記半導体基板11上には、ゲート絶縁膜21を介してゲート電極22が形成されている。このゲート電極22は、上記チャネル領域14上を通り、例えば上記窪み15上に至るように形成されている。上記ゲート絶縁膜21には、例えば、高誘電率(High−k)膜を用いることができ、もしくは通常の酸化シリコン膜を用いることもできる。上記ゲート電極22には、例えば、金属ゲート用の金属もしくは金属化合物の単層構造もしくは積層構造のものを用いることができる。なお、上記ゲート電極22にはポリシリコンを用いることもできる。上記ハードマスク23には、例えば窒化シリコン膜を用いる。   A gate electrode 22 is formed on the semiconductor substrate 11 via a gate insulating film 21. The gate electrode 22 is formed so as to pass over the channel region 14 and reach, for example, the recess 15. As the gate insulating film 21, for example, a high dielectric constant (High-k) film can be used, or a normal silicon oxide film can also be used. For the gate electrode 22, for example, a metal or metal compound having a single layer structure or a stacked structure for a metal gate can be used. Note that polysilicon can also be used for the gate electrode 22. For the hard mask 23, for example, a silicon nitride film is used.

上記ゲート電極22(上記ゲート絶縁膜21も含む)の側壁にはオフセットスペーサ23が形成されている。このオフセットスペーサ23は、例えば1nm〜10nm程度の絶縁薄膜で形成されている。この絶縁薄膜は、例えば、上記素子分離領域13に対してエッチング選択性を有する絶縁膜が用いられ、例えば窒化シリコン(SiN)で形成する。   Offset spacers 23 are formed on the side walls of the gate electrode 22 (including the gate insulating film 21). The offset spacer 23 is formed of an insulating thin film of about 1 nm to 10 nm, for example. As this insulating thin film, for example, an insulating film having etching selectivity with respect to the element isolation region 13 is used, and is formed of, for example, silicon nitride (SiN).

上記ゲート電極22の両側において、上記オフセットスペーサ23を介した半導体基板11には、エクステンション領域24、25が形成されている。このエクステンション領域24、25は、例えばNMOSトランジスタを形成する場合にはヒ素(As+)、リン(P+)等のn型の不純物が用いられ、PMOSトランジスタを形成する場合にはホウ素(B+)、インジウム(In+)等のp型の不純物が用いられて、浅い接合で形成されている。 On both sides of the gate electrode 22, extension regions 24 and 25 are formed in the semiconductor substrate 11 via the offset spacers 23. The extension regions 24 and 25 use, for example, n-type impurities such as arsenic (As + ) and phosphorus (P + ) when forming an NMOS transistor, and boron (B +) when forming a PMOS transistor. ) And p-type impurities such as indium (In + ) are used to form a shallow junction.

さらに、上記ゲート電極22の両側には、上記オフセットスペーサ23を介してサイドウォールスペーサ26が形成されている。上記ゲート電極22の両側における半導体基板11には、上記エクステンション領域24、25をそれぞれに介して、ソース・ドレイン領域27、28が形成されている。このソース・ドレイン領域27、28はソース・ドレイン領域27、28間のチャネル領域14に応力を印加する応力印加層で形成されている。例えば、半導体装置2が、p型のFET(電界効果トランジスタ)の場合、そのソース・ドレイン領域27、28は、エピタキシャル成長により成長させたシリコンゲルマニウム層で形成され、チャネル領域14に圧縮応力を与える。また、n型のFET(電界効果トランジスタ)の場合、そのソース・ドレイン領域27、28は、エピタキシャル成長により成長させた炭化シリコン層で形成され、チャネル領域14に引張応力を与える。いずれも、半導体基板11表面より盛り上げたエンベデッドソース・ドレイン構造とすることが有効である。上記ソース・ドレイン領域27、28上には、低抵抗化層31、32が形成されている。この低抵抗化層31、32は、例えば、コバルト(Co)、ニッケル(Ni)、白金(Pt)またはそれらの化合物により形成される。化合物としては、それらの金属の金属シリサイドがあげられる。   Further, side wall spacers 26 are formed on both sides of the gate electrode 22 via the offset spacers 23. Source / drain regions 27 and 28 are formed on the semiconductor substrate 11 on both sides of the gate electrode 22 through the extension regions 24 and 25, respectively. The source / drain regions 27 and 28 are formed of a stress applying layer that applies stress to the channel region 14 between the source / drain regions 27 and 28. For example, when the semiconductor device 2 is a p-type FET (field effect transistor), the source / drain regions 27 and 28 are formed of a silicon germanium layer grown by epitaxial growth, and apply compressive stress to the channel region 14. In the case of an n-type FET (field effect transistor), the source / drain regions 27 and 28 are formed of a silicon carbide layer grown by epitaxial growth, and give a tensile stress to the channel region 14. In any case, an embedded source / drain structure raised from the surface of the semiconductor substrate 11 is effective. Low resistance layers 31 and 32 are formed on the source / drain regions 27 and 28. The low resistance layers 31 and 32 are formed of, for example, cobalt (Co), nickel (Ni), platinum (Pt), or a compound thereof. Examples of the compound include metal silicides of these metals.

このソース・ドレイン領域27、28は、その両側(ゲート幅方向)に形成されている素子分離領域13部分の表面よりも、深い位置まで形成されている。したがって、ソース・ドレイン領域27、28表面に例えばサリサイドプロセスによって低抵抗化層31、32を形成しても、低抵抗化層31、32が半導体基板11に接近するもしくは接続されることはない。これによって、低抵抗化層31、32から半導体基板11への電流リークが発生することはない。   The source / drain regions 27 and 28 are formed deeper than the surface of the element isolation region 13 formed on both sides (in the gate width direction). Therefore, even if the low resistance layers 31 and 32 are formed on the surfaces of the source / drain regions 27 and 28 by, for example, a salicide process, the low resistance layers 31 and 32 do not approach or be connected to the semiconductor substrate 11. Thus, current leakage from the low resistance layers 31 and 32 to the semiconductor substrate 11 does not occur.

さらに、上記半導体基板11に形成された上記構成の半導体装置2を被覆するように、上記半導体基板11上には層間絶縁膜41が形成されている。なお、図示はしていないが、上記層間絶縁膜41には、上記ゲート電極22、ソース・ドレイン領域27、28に接着されるコンタクト部、各コンタクト部に接続される配線等が形成される。   Further, an interlayer insulating film 41 is formed on the semiconductor substrate 11 so as to cover the semiconductor device 2 having the above structure formed on the semiconductor substrate 11. Although not shown, the interlayer insulating film 41 is formed with contact portions bonded to the gate electrode 22 and the source / drain regions 27 and 28, wirings connected to the contact portions, and the like.

上記半導体装置2では、前記半導体装置1と同様な作用効果が得られるとともに、ソース・ドレイン領域27、28からも移動度を向上させるために有効な応力がチャネル領域14に印加されることから、半導体装置1よりもさらに移動度の向上がなされる。   In the semiconductor device 2, the same effect as that of the semiconductor device 1 is obtained, and effective stress is applied to the channel region 14 from the source / drain regions 27 and 28 in order to improve mobility. The mobility is further improved as compared with the semiconductor device 1.

次に、本発明の製造方法で製造される半導体装置の第3例を、図16の概略構成断面図によって説明する。図16では、(1)にゲート長方向断面を示し、(2)ゲート幅方向断面を示す。図16に示す半導体装置3は、前記第1実施例の半導体装置1において、チャネル領域14に応力を印加するストレスライナー膜を形成したものである。 Next, a third example of the semiconductor device manufactured by the manufacturing method of the present invention will be described with reference to the schematic cross-sectional view of FIG. In FIG. 16, (1) shows a cross section in the gate length direction, and (2) shows a cross section in the gate width direction. A semiconductor device 3 shown in FIG. 16 is obtained by forming a stress liner film for applying stress to the channel region 14 in the semiconductor device 1 of the first embodiment.

すなわち、図16に示すように、半導体基板11にトランジスタが形成される素子形成領域12を電気的に分離する素子分離領域13が形成されている。上記半導体基板11には、例えばシリコン基板を用い、上記素子分離領域13は、通常のSTI(Shallow Trench Isolation)構造のものが形成されている。したがって、上記素子分離領域(図示せず)に挟まれた半導体基板11部分が素子形成領域12となっている。   That is, as shown in FIG. 16, an element isolation region 13 that electrically isolates an element formation region 12 in which a transistor is formed is formed in a semiconductor substrate 11. For example, a silicon substrate is used as the semiconductor substrate 11, and the element isolation region 13 has a normal STI (Shallow Trench Isolation) structure. Therefore, a portion of the semiconductor substrate 11 sandwiched between the element isolation regions (not shown) serves as an element formation region 12.

上記素子形成領域12に形成されるチャネル領域14の両側に形成された上記素子分離領域13の上部は、その素子分離領域13表面よりチャネル領域14が突き出るように、素子分離領域13に窪み15が形成されている。したがって、チャネル領域14の両側の素子分離領域13に対してチャネル領域14のみが素子分離領域13より突き出るように形成されている。ここで、窪み15の底面における素子分離領域13表面からのチャネル領域14の突き出し量は、前記第1実施例と同様に、例えば3nm以上30nm以下とする。これによって、チャネル領域14では、素子分離領域13からの直接の応力の影響が抑制される。すなわち、チャネル領域14では、素子分離領域13からの応力の影響を直接受けるチャネル領域14下部の半導体基板11部分の応力(矢印Aで示す)が解放される方向に応力(矢印Bで示す)が発生する。また窪み15の深さを制御することで、チャネル領域14の突き出し量を調整することができる。   The upper part of the element isolation region 13 formed on both sides of the channel region 14 formed in the element formation region 12 has a recess 15 in the element isolation region 13 so that the channel region 14 protrudes from the surface of the element isolation region 13. Is formed. Accordingly, only the channel region 14 is formed so as to protrude from the element isolation region 13 with respect to the element isolation regions 13 on both sides of the channel region 14. Here, the protruding amount of the channel region 14 from the surface of the element isolation region 13 at the bottom surface of the recess 15 is, for example, not less than 3 nm and not more than 30 nm, as in the first embodiment. Thereby, in the channel region 14, the influence of the direct stress from the element isolation region 13 is suppressed. That is, in the channel region 14, stress (indicated by arrow B) is applied in a direction in which the stress (indicated by arrow A) of the semiconductor substrate 11 under the channel region 14 that is directly affected by the stress from the element isolation region 13 is released. appear. Further, by controlling the depth of the recess 15, the protruding amount of the channel region 14 can be adjusted.

上記半導体基板11上には、ゲート絶縁膜21を介してゲート電極22が形成されている。このゲート電極22は、上記チャネル領域14上を通り、例えば上記窪み15上に至るように形成されている。上記ゲート絶縁膜21には、例えば、高誘電率(High−k)膜を用いることができ、もしくは通常の酸化シリコン膜を用いることもできる。上記ゲート電極22には、例えば、金属ゲート用の金属もしくは金属化合物の単層構造もしくは積層構造のものを用いることができる。なお、上記ゲート電極22にはポリシリコンを用いることもできる。上記ハードマスク23には、例えば窒化シリコン膜を用いる。   A gate electrode 22 is formed on the semiconductor substrate 11 via a gate insulating film 21. The gate electrode 22 is formed so as to pass over the channel region 14 and reach, for example, the recess 15. As the gate insulating film 21, for example, a high dielectric constant (High-k) film can be used, or a normal silicon oxide film can also be used. For the gate electrode 22, for example, a metal or metal compound having a single layer structure or a stacked structure for a metal gate can be used. Note that polysilicon can also be used for the gate electrode 22. For the hard mask 23, for example, a silicon nitride film is used.

上記ゲート電極22(上記ゲート絶縁膜21も含む)の側壁にはオフセットスペーサ23が形成されている。このオフセットスペーサ23は、例えば1nm〜10nm程度の絶縁薄膜で形成されている。この絶縁薄膜は、例えば、上記素子分離領域13に対してエッチング選択性を有する絶縁膜が用いられ、例えば窒化シリコン(SiN)で形成する。   Offset spacers 23 are formed on the side walls of the gate electrode 22 (including the gate insulating film 21). The offset spacer 23 is formed of an insulating thin film of about 1 nm to 10 nm, for example. For example, an insulating film having etching selectivity with respect to the element isolation region 13 is used as the insulating thin film, and the insulating thin film is formed of, for example, silicon nitride (SiN).

上記ゲート電極22の両側において、上記オフセットスペーサ23を介した半導体基板11には、エクステンション領域24、25が形成されている。このエクステンション領域24、25は、例えばNMOSトランジスタを形成する場合にはヒ素(As+)、リン(P+)等のn型の不純物が用いられ、PMOSトランジスタを形成する場合にはホウ素(B+)、インジウム(In+)等のp型の不純物が用いられて、浅い接合で形成されている。 On both sides of the gate electrode 22, extension regions 24 and 25 are formed in the semiconductor substrate 11 via the offset spacers 23. The extension regions 24 and 25 use, for example, n-type impurities such as arsenic (As + ) and phosphorus (P + ) when forming an NMOS transistor, and boron (B +) when forming a PMOS transistor. ) And p-type impurities such as indium (In + ) are used to form a shallow junction.

さらに、上記ゲート電極22の両側には、上記オフセットスペーサ23を介してサイドウォールスペーサ26が形成されている。上記ゲート電極22の両側における半導体基板11には、上記エクステンション領域24、25をそれぞれに介して、ソース・ドレイン領域27、28が形成されている。上記ソース・ドレイン領域27、28上には、低抵抗化層31、32が形成されている。この低抵抗化層31、32は、例えば、コバルト(Co)、ニッケル(Ni)、白金(Pt)またはそれらの化合物により形成される。化合物としては、それらの金属の金属シリサイドがあげられる。   Further, side wall spacers 26 are formed on both sides of the gate electrode 22 via the offset spacers 23. Source / drain regions 27 and 28 are formed on the semiconductor substrate 11 on both sides of the gate electrode 22 through the extension regions 24 and 25, respectively. Low resistance layers 31 and 32 are formed on the source / drain regions 27 and 28. The low resistance layers 31 and 32 are formed of, for example, cobalt (Co), nickel (Ni), platinum (Pt), or a compound thereof. Examples of the compound include metal silicides of these metals.

このソース・ドレイン領域27、28は、その両側(ゲート幅方向)に形成されている素子分離領域13部分の表面よりも、深い位置まで形成されている。したがって、ソース・ドレイン領域27、28表面に例えばサリサイドプロセスによって低抵抗化層31、32を形成しても、低抵抗化層31、32が半導体基板11に接近するもしくは接続されることはない。これによって、低抵抗化層31、32から半導体基板11への電流リークが発生することはない。   The source / drain regions 27 and 28 are formed deeper than the surface of the element isolation region 13 formed on both sides (in the gate width direction). Therefore, even if the low resistance layers 31 and 32 are formed on the surfaces of the source / drain regions 27 and 28 by, for example, a salicide process, the low resistance layers 31 and 32 do not approach or be connected to the semiconductor substrate 11. Thus, current leakage from the low resistance layers 31 and 32 to the semiconductor substrate 11 does not occur.

さらに、上記半導体基板11に形成された上記構成の半導体装置3を被覆するように、
チャネル領域14に応力を印加するためのストレスライナー膜71が形成されている。このストレスライナー膜71は、例えば窒化シリコン膜で形成され、例えばプラズマCVD法によって成膜される。この成膜条件を変更することによって、引張応力を有する窒化シリコン膜を形成することも、圧縮応力を有する窒化シリコン膜を形成することもできる。例えば、半導体装置3が、p型のFET(電界効果トランジスタ)の場合、ストレスライナー膜71にはコンプレッシブストレスライナー膜を用い、チャネル領域14に圧縮応力を与える。また、n型のFET(電界効果トランジスタ)の場合、ストレスライナー膜71には、テンサイルストレスライナー膜を用い、チャネル領域14に引張応力を与える。
Furthermore, so as to cover the semiconductor device 3 having the above structure formed on the semiconductor substrate 11,
A stress liner film 71 for applying stress to the channel region 14 is formed. The stress liner film 71 is formed of, for example, a silicon nitride film, and is formed by, for example, a plasma CVD method. By changing the film formation conditions, a silicon nitride film having tensile stress can be formed, or a silicon nitride film having compressive stress can be formed. For example, when the semiconductor device 3 is a p-type FET (field effect transistor), a compressive stress liner film is used as the stress liner film 71 and compressive stress is applied to the channel region 14. In the case of an n-type FET (field effect transistor), a tensile stress liner film is used as the stress liner film 71 and tensile stress is applied to the channel region 14.

さらに、層間絶縁膜41が形成されている。なお、図示はしていないが、上記層間絶縁膜41には、上記ゲート電極22、ソース・ドレイン領域27、28に接着されるコンタクト部、各コンタクト部に接続される配線等が形成される。   Further, an interlayer insulating film 41 is formed. Although not shown, the interlayer insulating film 41 is formed with contact portions bonded to the gate electrode 22 and the source / drain regions 27 and 28, wirings connected to the contact portions, and the like.

上記半導体装置を形成するには、前記第1実施例の製造方法において、溝29内にゲート絶縁膜21を介してゲート電極22を形成した後、上記第1層間絶縁膜42を除去する。次に、ゲート電極22、サイドウォールスペーサ26を被覆するように、ストレスライナー膜71形成する。次に、再度、第1層間絶縁膜41を形成し、さらに第2層間絶縁膜43を形成すればよい。再度形成した第1層間絶縁膜41は、表面を平坦化しておくことが好ましい。 In order to form the semiconductor device 3 , in the manufacturing method of the first embodiment, after forming the gate electrode 22 in the trench 29 via the gate insulating film 21, the first interlayer insulating film 42 is removed. Next, a stress liner film 71 is formed so as to cover the gate electrode 22 and the sidewall spacer 26. Next, the first interlayer insulating film 41 may be formed again, and the second interlayer insulating film 43 may be formed again. The first interlayer insulating film 41 formed again preferably has a planarized surface.

上記半導体装置3では、前記半導体装置1と同様な作用効果が得られるとともに、ストレスライナー膜71からも移動度を向上させるために有効な応力がチャネル領域14に印加されることから、半導体装置1よりもさらに移動度の向上がなされる。   In the semiconductor device 3, the same effect as that of the semiconductor device 1 is obtained, and stress effective to improve the mobility is also applied from the stress liner film 71 to the channel region 14. The mobility is further improved than that.

また、上記第2実施例の半導体装置2に、上記第3実施例の半導体装置3で用いたのと同様なストレスライナー膜71を形成することもできる。言い換えれば、上記第3実施例の半導体装置3に、上記第2実施例の半導体装置2で用いたのと同様な応力印加層で形成したソース・ドレイン領域27、28を形成することもできる。   Further, a stress liner film 71 similar to that used in the semiconductor device 3 of the third embodiment can be formed on the semiconductor device 2 of the second embodiment. In other words, the source / drain regions 27 and 28 formed of the same stress application layer as that used in the semiconductor device 2 of the second embodiment can be formed in the semiconductor device 3 of the third embodiment.

次に、本発明の半導体装置の製造方法の一実施の形態(第実施例)を、図17〜図22の製造工程断面図によって説明する。この製造方法では、前記半導体装置2の構成を製造する方法を説明する。 Next, an embodiment ( second example) of the method for manufacturing a semiconductor device according to the present invention will be described with reference to the manufacturing process cross-sectional views of FIGS. In this manufacturing method, a method for manufacturing the configuration of the semiconductor device 2 will be described.

前記図6によって説明したのと同様に、半導体基板11にトランジスタが形成される素子形成領域12を電気的に分離する素子分離領域(図示せず)を形成する。上記半導体基板11には、例えばシリコン基板を用い、上記素子分離領域13は、通常のSTI(Shallow Trench Isolation)構造のものを形成する。   As described with reference to FIG. 6, an element isolation region (not shown) for electrically isolating the element formation region 12 where the transistor is formed is formed on the semiconductor substrate 11. For example, a silicon substrate is used as the semiconductor substrate 11, and the element isolation region 13 has a normal STI (Shallow Trench Isolation) structure.

次に、図17(1)に示すように、上記半導体基板11上に、この半導体基板11中に不純物を導入するイオンインプランテーション(Ion Implantation)を行う際のチャネリング防止用の保護膜(図示せず)を形成する。この保護膜は、例えば酸化シリコン(SiO2)膜で形成する。その形成方法は、一例として、半導体基板11表面を酸化することによる。 Next, as shown in FIG. 17A, a protective film (not shown) for preventing channeling when ion implantation for introducing impurities into the semiconductor substrate 11 is performed on the semiconductor substrate 11. Z). This protective film is formed of, for example, a silicon oxide (SiO 2 ) film. For example, the formation method is by oxidizing the surface of the semiconductor substrate 11.

次に、トランジスタの素子分離およびしきい値調整を行うための不純物注入をイオンインプランテーションにより行う。イオンインプランテーション後、先ほどのイオンインプランテーション保護膜の酸化シリコン(SiO2)膜を除去し、半導体基板11表面を露出させる。 Next, impurity implantation for element isolation and threshold adjustment of the transistor is performed by ion implantation. After the ion implantation, the silicon oxide (SiO 2 ) film of the previous ion implantation protective film is removed to expose the surface of the semiconductor substrate 11.

次に、上記半導体基板11上に、ダミーゲート絶縁膜51、ダミーゲート52、ハードマスク53を順に形成する。   Next, a dummy gate insulating film 51, a dummy gate 52, and a hard mask 53 are sequentially formed on the semiconductor substrate 11.

まず、半導体基板11上に、ダミーゲート絶縁膜51を、例えば酸化膜を約1nm〜3nmの厚さに形成する。次いで、上記ダミーゲート絶縁膜51上にダミーゲート形成膜を形成する。このダミーゲート形成膜は、例えば多結晶シリコン(ポリシリコン)を100nm〜200nm程度の厚さに堆積して形成される。その成膜方法は、例えば化学気相成長(CVD)法を用いる。さらに、ダミーゲート形成膜上にハードマスク層を、例えば窒化シリコン膜で形成する。この窒化シリコン膜は、例えば30nm〜100nmの厚さに、例えば化学気相成長(CVD)法を用いて形成される。   First, on the semiconductor substrate 11, a dummy gate insulating film 51, for example, an oxide film is formed to a thickness of about 1 nm to 3 nm. Next, a dummy gate forming film is formed on the dummy gate insulating film 51. This dummy gate formation film is formed by depositing, for example, polycrystalline silicon (polysilicon) to a thickness of about 100 nm to 200 nm. For example, a chemical vapor deposition (CVD) method is used as the film forming method. Further, a hard mask layer is formed on the dummy gate formation film by, for example, a silicon nitride film. This silicon nitride film is formed to a thickness of, for example, 30 nm to 100 nm using, for example, a chemical vapor deposition (CVD) method.

次いで、上記ハードマスク層上にリソグラフィー用のレジスト膜(図示せず)を形成する。このレジスト膜は、露光源に合わせたものを用いる。そして、上記レジスト膜を露光して、ダミーゲートパターン(図示せず)を形成した後、そのダミーゲートパターンをエッチングマスクに用いて、上記ハードマスク層をエッチング加工してハードマスク53を形成する。上記リソグラフィーにおける露光では、例えばKrF、ArF、F2等を光源とした光リソグラフィーもしくは電子線リソグラフィーを用いる。また上記ハードマスク層のエッチングでは、ハードマスク層はレジストのパターンよりも細い線幅に加工(例えば、スリミング(Sliming)/トリミング(Trimming))して、ゲート長を細くすることが可能である。次にレジスト膜からなるダミーゲートパターンを除去し、エッチング加工して形成されたハードマスク53をエッチングマスクにして、ダミーゲート形成膜をドライエッチングにより加工し、ダミーゲート52を形成する。この時のダミーゲート52の線幅を数nm〜十数nmとする。このエッチングでは、ダミーゲート絶縁膜51もエッチング加工される。 Next, a resist film (not shown) for lithography is formed on the hard mask layer. This resist film is used in accordance with the exposure source. Then, the resist film is exposed to form a dummy gate pattern (not shown), and then the hard mask layer is etched using the dummy gate pattern as an etching mask to form a hard mask 53. In the exposure in the lithography, for example, optical lithography or electron beam lithography using KrF, ArF, F 2 or the like as a light source is used. In the etching of the hard mask layer, the gate length can be reduced by processing the hard mask layer to a line width narrower than the resist pattern (for example, slimming / trimming). Next, the dummy gate pattern made of the resist film is removed, and the dummy gate forming film is processed by dry etching using the hard mask 53 formed by etching as an etching mask, thereby forming the dummy gate 52. At this time, the line width of the dummy gate 52 is set to several nm to several tens of nm. In this etching, the dummy gate insulating film 51 is also etched.

次に、図17(2)に示すように、ダミーゲート32(以下、ダミーゲート絶縁膜51およびハードマスク53も含めてダミーゲートという。)の側壁にオフセットスペーサ23を形成する。このオフセットスペーサ23は、例えば1nm〜10nm程度の絶縁薄膜を、ダミーゲート52を被覆するように形成した後、エッチバックを行い、ダミーゲート52の側壁のみに絶縁薄膜を残すようにしてオフセットスペーサ23を形成する。上記オフセットスペーサ23を形成する絶縁薄膜は、例えば、酸化シリコン(SiO2)もしくは窒化シリコン(SiN)などで形成する。上記エッチバックにより、上記半導体基板11上の絶縁薄膜は除去される。 Next, as shown in FIG. 17B, an offset spacer 23 is formed on the side wall of the dummy gate 32 (hereinafter referred to as a dummy gate including the dummy gate insulating film 51 and the hard mask 53). The offset spacer 23 is formed by, for example, forming an insulating thin film with a thickness of about 1 nm to 10 nm so as to cover the dummy gate 52, and then performing etch back so that the insulating thin film is left only on the side wall of the dummy gate 52. Form. The insulating thin film that forms the offset spacer 23 is formed of, for example, silicon oxide (SiO 2 ) or silicon nitride (SiN). The insulating thin film on the semiconductor substrate 11 is removed by the etch back.

次に、図17(3)に示すように、ダミーゲート52の両側に上記オフセットスペーサ23を介してダミーサイドウォール55を形成する、このダミーサイドウォール55を形成するエッチバック時には、上記ハードマスク53を残すようにエッチングを行う。   Next, as shown in FIG. 17 (3), dummy sidewalls 55 are formed on both sides of the dummy gate 52 via the offset spacers 23, and the hard mask 53 is formed at the time of etch back for forming the dummy sidewalls 55. Etching is performed to leave

次に、図18(4)に示すように、上記ダミーゲート52の両側半導体基板11に上記エクステンション領域24、25をそれぞれに介して、ソース・ドレイン領域を形成する領域に溝33、34を形成する。その後、活性化処理を、例えば1000℃前後の急速加熱アニーリング(RTA)で行う。   Next, as shown in FIG. 18 (4), grooves 33 and 34 are formed in the regions where the source / drain regions are to be formed in the semiconductor substrate 11 on both sides of the dummy gate 52 through the extension regions 24 and 25, respectively. To do. Thereafter, the activation process is performed by rapid heating annealing (RTA) at about 1000 ° C., for example.

次に、図18(5)に示すように、エピタキシャル成長法によって、上記溝33、34に応力印加層を成長させて、ソース・ドレイン領域27、28を形成する。例えば、半導体装置2が、p型のFET(電界効果トランジスタ)の場合、そのソース・ドレイン領域27、28は、エピタキシャル成長により成長させたシリコンゲルマニウム層で形成し、チャネル領域14に圧縮応力を与えるようにする。この成膜条件は、一例として、処理温度(基板温度)を650℃〜750℃、成長雰囲気の圧力を6.7kPa〜13.3kPaに設定する。また、シリコン原料ガスに例えばジクロロシラン(SiCl22:DCS)を用い、ゲルマニウム原料ガスにゲルマン(GeH4)を用いる。また、n型のFET(電界効果トランジスタ)の場合、そのソース・ドレイン領域27、28は、エピタキシャル成長により成長させた炭化シリコン層で形成し、チャネル領域14に引張応力を与えるようにする。いずれも、半導体基板11表面より盛り上げたエンベデッドソース・ドレイン構造とすることが有効である。 Next, as shown in FIG. 18 (5), a source / drain region 27, 28 is formed by growing a stress applying layer in the grooves 33, 34 by an epitaxial growth method. For example, when the semiconductor device 2 is a p-type FET (field effect transistor), the source / drain regions 27 and 28 are formed of a silicon germanium layer grown by epitaxial growth so as to apply a compressive stress to the channel region 14. To. As an example of the film forming conditions, the processing temperature (substrate temperature) is set to 650 ° C. to 750 ° C., and the pressure of the growth atmosphere is set to 6.7 kPa to 13.3 kPa. Further, for example, dichlorosilane (SiCl 2 H 2 : DCS) is used as the silicon source gas, and germane (GeH 4 ) is used as the germanium source gas. In the case of an n-type FET (field effect transistor), the source / drain regions 27 and 28 are formed of a silicon carbide layer grown by epitaxial growth so as to give a tensile stress to the channel region 14. In any case, an embedded source / drain structure raised from the surface of the semiconductor substrate 11 is effective.

次に、上記ダミーサイドウォール55を除去して、図18(6)に示すように、ダミーゲート52とソース・ドレイン領域27、28との間の半導体基板11を露出させる。   Next, the dummy sidewall 55 is removed, and the semiconductor substrate 11 between the dummy gate 52 and the source / drain regions 27 and 28 is exposed as shown in FIG.

次に、図19(7)に示すように、上記ダミーゲート52の両側において、上記オフセットスペーサ23を介した半導体基板11に、エクステンション領域24、25を形成する。このエクステンション領域24、25は、例えばイオンインプランテーションにより形成する。NMOSトランジスタを形成する場合にはヒ素(As+)、リン(P+)等のn型の不純物を用い、PMOSトランジスタを形成する場合にはホウ素(B+)、インジウム(In+)等のp型の不純物を用い、例えば、低加速エネルギー(100eV〜300eV)で5×1014(/cm2)〜2×1015(/cm2)のドーズ量で注入して浅い接合で形成する。したがって、ダミーゲート52の両側の半導体基板11に、エクステンション領域24、25を介してソース・ドレイン領域27、28が形成されることになる。 Next, as shown in FIG. 19 (7), extension regions 24 and 25 are formed on the semiconductor substrate 11 via the offset spacers 23 on both sides of the dummy gate 52. The extension regions 24 and 25 are formed by, for example, ion implantation. When forming an NMOS transistor, n-type impurities such as arsenic (As + ) and phosphorus (P + ) are used. When forming a PMOS transistor, p (such as boron (B + ) and indium (In + )) is used. For example, a shallow junction is formed by using a type impurity and implanting at a dose of 5 × 10 14 (/ cm 2 ) to 2 × 10 15 (/ cm 2 ) with low acceleration energy (100 eV to 300 eV). Therefore, source / drain regions 27 and 28 are formed on the semiconductor substrate 11 on both sides of the dummy gate 52 via the extension regions 24 and 25.

次に、図19(8)に示すように、ダミーゲート52の両側に上記オフセットスペーサ23を介してサイドウォールスペーサ26を形成する。このとき、サイドウォールスペーサ26によって、エクステンション領域24、25表面が被覆されるようにする。このサイドウォールスペーサ26を形成するエッチバック時には、上記ハードマスク53を残すようにエッチングを行う。   Next, as shown in FIG. 19 (8), sidewall spacers 26 are formed on both sides of the dummy gate 52 via the offset spacers 23. At this time, the surface of the extension regions 24 and 25 is covered with the sidewall spacer 26. At the time of etching back for forming the sidewall spacer 26, etching is performed so as to leave the hard mask 53.

次に、上記ソース・ドレイン領域27、28上に低抵抗化層31、32を形成する。この低抵抗化層31、32は、サリサイドプロセスによって、上記ソース・ドレイン領域27、28表面に選択的に形成される。この低抵抗化層31,32は、例えば、コバルト(Co)、ニッケル(Ni)、白金(Pt)またはそれらの化合物により形成される。化合物としては、それらの金属の金属シリサイドがあげられる。   Next, low resistance layers 31 and 32 are formed on the source / drain regions 27 and 28. The low resistance layers 31 and 32 are selectively formed on the surfaces of the source / drain regions 27 and 28 by a salicide process. The low resistance layers 31 and 32 are formed of, for example, cobalt (Co), nickel (Ni), platinum (Pt), or a compound thereof. Examples of the compound include metal silicides of these metals.

次に、図19(9)に示すように、ダミーゲート52、サイドウォールスペーサ26、低抵抗化層31、32等を被覆する第1層間絶縁膜42を形成する。   Next, as shown in FIG. 19 (9), a first interlayer insulating film 42 that covers the dummy gate 52, the sidewall spacer 26, the low resistance layers 31, 32, and the like is formed.

次に、図20(10)に示すように、上記第1層間絶縁膜42の上部を除去して、上記ハードマスク53表面を露出させる。上記第1層間絶縁膜42の除去には、例えば化学的機械研磨(CMP)法を用いる。なお、別の研磨方法を用いてもよく、またエッチバックにより行うこともできる。なお、化学的機械研磨法では、研磨表面の平坦化が可能になる。   Next, as shown in FIG. 20 (10), the upper portion of the first interlayer insulating film 42 is removed to expose the surface of the hard mask 53. For example, a chemical mechanical polishing (CMP) method is used to remove the first interlayer insulating film 42. It should be noted that another polishing method may be used, and etching can be performed. The chemical mechanical polishing method makes it possible to flatten the polishing surface.

次に、ハードマスク53およびダミーゲート52を除去する。この除去加工には、例えばドライエッチングを用いる。上記ドライエッチングにおいて、ダミーゲート絶縁膜51を残しておくことで、半導体基板11へのドライエッチングダメージを抑える。さらにダミーゲート絶縁膜51を除去する。この除去加工には、例えばウエットエッチングを用いる。この除去加工をウエットエッチングにより行うことで、半導体基板11へのエッチングダメージを抑制する。この結果、図20(11)に示すように、オフセットスペーサ23に囲まれた溝29が形成される。ここで、前記図10のゲート幅方向の断面図に示すように、ダミーゲート52が形成されていた領域直下の半導体基板11に形成されるチャネル領域14は、素子分離領域13表面とほぼ同じ高さになっている。そして、素子分離領域11の応力がチャネル領域14にかかっている。そのため、チャネル領域14では、素子分離領域11の応力の影響を直接受けることになる。   Next, the hard mask 53 and the dummy gate 52 are removed. For this removal process, for example, dry etching is used. In the dry etching, by leaving the dummy gate insulating film 51, the dry etching damage to the semiconductor substrate 11 is suppressed. Further, the dummy gate insulating film 51 is removed. For this removal processing, for example, wet etching is used. Etching damage to the semiconductor substrate 11 is suppressed by performing this removal process by wet etching. As a result, a groove 29 surrounded by the offset spacer 23 is formed as shown in FIG. Here, as shown in the cross-sectional view in the gate width direction of FIG. 10, the channel region 14 formed in the semiconductor substrate 11 immediately below the region where the dummy gate 52 was formed has substantially the same height as the surface of the element isolation region 13. It has become. The stress in the element isolation region 11 is applied to the channel region 14. Therefore, the channel region 14 is directly affected by the stress of the element isolation region 11.

そして、前記図11のゲート幅方向の断面図に示すように、上記ウエットエッチングでは、ダミーゲート52が形成されていた領域下の素子分離領域13表面をエッチングにより窪み15を形成して低くすることができる。これによって、ダミーゲート52が形成されていた領域下の素子分離領域13の高さを半導体基板11(チャネル領域14)表面よりも低くすることができる。またウエットエッチング量でこの高さを制御することができ、素子分離領域13表面からのチャネル領域14の突き出し量は、例えば3nm以上30nm以下の高さに形成する。また上記ウエットエッチングによって、ソース・ドレイン領域27、28両側(ゲート幅方向)の素子分離領域13の高さは低くなることはない。また、上記チャネル領域14を含めてソース・ドレイン領域27、28は、他の領域の半導体基板11とほぼ同じ高さに維持することができる。   Then, as shown in the cross-sectional view in the gate width direction of FIG. 11, in the wet etching, the surface of the element isolation region 13 below the region where the dummy gate 52 is formed is etched to form a recess 15 to be lowered. Can do. Thereby, the height of the element isolation region 13 under the region where the dummy gate 52 is formed can be made lower than the surface of the semiconductor substrate 11 (channel region 14). The height can be controlled by the wet etching amount, and the protruding amount of the channel region 14 from the surface of the element isolation region 13 is formed to a height of, for example, 3 nm or more and 30 nm or less. Further, the height of the element isolation region 13 on both sides (in the gate width direction) of the source / drain regions 27 and 28 is not lowered by the wet etching. The source / drain regions 27 and 28 including the channel region 14 can be maintained at substantially the same height as the semiconductor substrate 11 in other regions.

次に、図20(12)に示すように、上記溝29内の上記半導体基板11上にゲート絶縁膜21を形成する。このゲート絶縁膜21は、実際には、溝29の内面および第1層間絶縁膜42表面にも形成される。上記ゲート絶縁膜21は、例えば、高誘電率(High−k)膜、酸化シリコン膜などの絶縁膜で形成することができる。ここでは、一例として、高誘電率膜で形成した。この場合、上記ゲート絶縁膜21の改質のための熱処理(アニール処理)を行う。   Next, as shown in FIG. 20 (12), a gate insulating film 21 is formed on the semiconductor substrate 11 in the trench 29. In practice, the gate insulating film 21 is also formed on the inner surface of the trench 29 and the surface of the first interlayer insulating film 42. The gate insulating film 21 can be formed of an insulating film such as a high dielectric constant (High-k) film or a silicon oxide film, for example. Here, as an example, a high dielectric constant film is used. In this case, a heat treatment (annealing process) for modifying the gate insulating film 21 is performed.

次に、図21(13)に示すように、上記溝29の内部を埋め込むように、上記ゲート絶縁膜21上にゲート電極形成膜61を形成する。このゲート電極形成膜61は、例えば、金属ゲート用の金属もしくは金属化合物を積層したものもしくは単層構造のもので形成される。   Next, as shown in FIG. 21 (13), a gate electrode formation film 61 is formed on the gate insulating film 21 so as to fill the inside of the trench 29. The gate electrode formation film 61 is formed of, for example, a laminated metal or metal compound for a metal gate or a single layer structure.

次に、図21(14)に示すように、上記ゲート電極形成膜61の余剰な部分を除去し、上記溝29内の半導体基板11上にゲート絶縁膜21を介してゲート電極22を上記ゲート電極形成膜61で形成する。この除去加工は、例えば化学的機械研磨(CMP)法により形成する。   Next, as shown in FIG. 21 (14), an excessive portion of the gate electrode formation film 61 is removed, and the gate electrode 22 is formed on the semiconductor substrate 11 in the trench 29 via the gate insulating film 21. An electrode forming film 61 is used. This removal processing is formed by, for example, a chemical mechanical polishing (CMP) method.

次に、図22(15)に示すように、上記ゲート電極22被覆するように上記第1層間絶縁膜42上に第2層間絶縁膜43を形成して、第1層間絶縁膜42と第2層間絶縁膜43とで層間絶縁膜41を構成する。そして、この時点でのチャネル領域14の応力は、ダミーゲート52(前記図20(10)参照)が形成されていた領域下の素子分離領域13の上部を除去した際に生じた応力状態が維持されている。   Next, as shown in FIG. 22 (15), a second interlayer insulating film 43 is formed on the first interlayer insulating film 42 so as to cover the gate electrode 22, and the first interlayer insulating film 42 and the second interlayer insulating film 42 are formed. An interlayer insulating film 41 is constituted by the interlayer insulating film 43. At this time, the stress in the channel region 14 is maintained as the stress generated when the upper portion of the element isolation region 13 below the region where the dummy gate 52 (see FIG. 20 (10)) is formed is removed. Has been.

図示はしないが、その後、上記層間絶縁膜41に、各ソース・ドレイン領域27、28に電気的に接続されるコンタクト部、このコンタクト部に配線される金属配線等の形成を行って、半導体装置が完成される。   Although not shown, a contact portion electrically connected to each of the source / drain regions 27 and 28 and a metal wiring routed to the contact portion are formed on the interlayer insulating film 41, and then the semiconductor device is formed. Is completed.

上記半導体装置の製造方法では、前記半導体装置の製造方法のl第1実施例と同様な作用効果が得られるとともに、ソース・ドレイン領域27、28からも移動度を向上させるために有効な応力がチャネル領域14に印加されることから、第1実施例の半導体装置の製造方法により形成される半導体装置よりもさらに移動度の向上がなされる。   In the method for manufacturing a semiconductor device, the same effects as those of the first embodiment of the method for manufacturing a semiconductor device can be obtained, and stress effective to improve mobility from the source / drain regions 27 and 28 can be obtained. Since the voltage is applied to the channel region 14, the mobility is further improved as compared with the semiconductor device formed by the semiconductor device manufacturing method of the first embodiment.

また、上記各実施例において、ゲート電極22に応力を有する膜を用いることもできる。例えば、ゲート電極22に適用する場合、n型MOSFET(電界効果トランジスタ)の場合、チャネル領域14のゲート長方向に引張応力を与えるようにするハフニウム、ハフニウムシリサイド、タンタル、タンタルシリサイドなどを用い、p型MOSFET(電界効果トランジスタ)の場合、チャネル領域14に圧縮応力を与えるようにするチタン、チタン窒化物、ルテニウム、タングステンなどを用いてもよい。このような膜を用いることで、さらに移動度の向上が図れる。   In each of the above embodiments, a film having stress may be used for the gate electrode 22. For example, in the case of application to the gate electrode 22, in the case of an n-type MOSFET (field effect transistor), hafnium, hafnium silicide, tantalum, tantalum silicide or the like that applies tensile stress in the gate length direction of the channel region 14 is used, and p In the case of a type MOSFET (field effect transistor), titanium, titanium nitride, ruthenium, tungsten or the like that applies compressive stress to the channel region 14 may be used. By using such a film, the mobility can be further improved.

1…半導体基板、12…素子形成領域、13…素子分離領域、14…チャネル領域、21…ゲート絶縁膜、22…ゲート電極、27,28…ソース・ドレイン領域   DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 12 ... Element formation region, 13 ... Element isolation region, 14 ... Channel region, 21 ... Gate insulating film, 22 ... Gate electrode, 27, 28 ... Source / drain region

Claims (3)

半導体基板に素子形成領域を挟むようにかつ該半導体基板に埋め込まれるように素子分離領域を形成する工程と、
前記素子形成領域上に前記素子形成領域を横切るようにダミーゲートを形成する工程と、
前記ダミーゲートの両側の前記素子形成領域にソース・ドレイン領域の接合位置が前記素子分離領域の表面より深い位置になるように該ソース・ドレイン領域を形成する工程と、
前記半導体基板上に前記ダミーゲートの表面を露出させた状態に第1絶縁膜を形成する工程と、
前記ダミーゲートを除去して溝を形成する工程と、
前記溝内の前記素子分離領域の上部を除去する工程と、
前記溝内の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と
を備えた半導体装置の製造方法。
Forming an element isolation region so that the element formation region is sandwiched between the semiconductor substrate and embedded in the semiconductor substrate;
Forming a dummy gate on the element formation region so as to cross the element formation region;
Forming the source / drain region so that the junction position of the source / drain region is deeper than the surface of the element isolation region in the element formation region on both sides of the dummy gate;
Forming a first insulating film in a state in which the surface of the dummy gate is exposed on the semiconductor substrate;
Removing the dummy gate to form a trench;
Removing an upper portion of the element isolation region in the trench;
The method of manufacturing a semiconductor device including a step of forming a gate electrode via a gate insulating film on the semiconductor substrate in the groove.
前記ソース・ドレイン領域は前記チャネル領域に応力を印加する応力印加層で形成する
請求項1記載の半導体装置の製造方法。
The source / drain regions are formed by a stress application layer that applies stress to the channel region.
A method for manufacturing a semiconductor device according to claim 1 .
前記ゲート電極を形成した後、
前記第1絶縁膜を除去する工程と、
前記半導体基板上に前記ゲート電極上を被覆して前記チャネル領域に応力を印加する応力印加絶縁膜を形成する工程と
を備えた請求項1記載の半導体装置の製造方法。
After forming the gate electrode,
Removing the first insulating film;
A method of manufacturing a semiconductor device according to claim 1 , further comprising: forming a stress applying insulating film that covers the gate electrode and applying stress to the channel region on the semiconductor substrate.
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