JP2009531767A - Ｌｄｐｃおよびインターリーブによるマルチレベル信号メモリ - Google Patents

Abstract

本発明の実施形態は、ＬＤＰＣおよびインターリーブによるマルチレベル信号メモリを提供する。したがって、本発明のさまざまな実施形態は、複数のメモリセルを有するメモリブロックを備えるメモリ装置を提供する。各メモリセルは、マルチレベル信号により動作する。このようなメモリ装置は、メモリセルに書き込まれるデータ値をＬＤＰＣ符号化する低密度パリティチェック（ＬＤＰＣ）コーダと、ビットインターリーブ符号化変調（ＢＩＣＭ）をＬＤＰＣ符号化データ値に適用することにより、ＢＩＣＭ符号化データ値を生成するインターリーバとをさらに備える。他の実施形態も記載されかつ請求される。
【選択図】図１

Description

関連出願

本発明は、２００６年３月３１日に出願された米国特許出願番号第６０／７８８、２９１号、発明の名称「ＬＤＰＣ Ｃｏｄｅｓ ｆｏｒ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｆｌａｓｈ Ｍｅｍｏｒｙ」の優先権を主張し、その開示内容のすべては参照により本願明細書に組み込まれる。

本発明の実施形態は、集積回路の分野に関し、より詳しくは、ＬＤＰＣおよびインターリーブによるマルチレベル信号メモリを提供することに関する。

メモリ容量を増やすべく、製造業者は、メモリチップ、または、オンチップメモリ（フラッシュメモリなど）をここ数年どんどん小さく製造するようになってきている。最近では、フラッシュメモリの容量を増やすためにマルチレベル信号メモリセルが用いられるようになってきている。マルチレベル信号メモリセルでは、各セルが異なる信号閾値レベルを生じるようになっており、その結果、異なるリードバックレベルが生成される。セルごとに４つのレベル信号がある場合、各フラッシュメモリセルは２ビットを有しうる。４つの信号レベルを各セルに書き込むことには１つ問題点があり、それは、隣接するレベル間の違いを識別するのが難しくなる可能性があるということである。このことは、従来技術でもしばしば信号距離の短縮化（最小距離（Ｄｍｉｎ）の短縮化）として言及されている。

信号レベルを所定のセルに書き込む場合、一般的に書き込まれる信号レベルには不確定度が存在する。各信号レベルの推定分布が隣接する信号レベルの推定分布と重なる場合、一般的に、従来技術における単純なスライサ回路を用いても、信号レベルが決定できないことがある。その結果、すべてのセルに書き込むために用いることができる信号レベルの数に限界が生じる。現時点での最高水準の技術では、信号レベルは４つであるか、または、セルにつき２ビットである。

本発明のさまざまな実施形態によれば、メモリ装置は、複数のメモリセルを有するメモリブロックを備える。各メモリセルは、マルチレベル信号により動作する。メモリ装置は、メモリセルに書き込まれるデータ値をＬＤＰＣ符号化する低密度パリティチェック（ＬＤＰＣ）コーダと、ビットインターリーブ符号化変調（ＢＩＣＭ）をＬＤＰＣ符号化データ値に適用することにより、ＢＩＣＭ符号化データ値を生成するインターリーバをさらに備える。

さまざまな実施形態によれば、メモリ装置は、ＬＤＰＣコーダによる符号化と、インターリーバによるインターリーブと、メモリブロックによるマルチレベル信号の受信とを制御するコントローラをさらに備える。

さまざまな実施形態によれば、メモリ装置は、配置マップに従いＢＩＣＭ符号化データ値を変調コードにマップするマッパをさらに備える。

さまざまな実施形態によれば、配置マップは、グレイコードに基づく。

さまざまな実施形態によれば、配置マップは、８つの変調コードを含む。

さまざまな実施形態によれば、最低伝送電圧レベルに対応する変調コードに一組の最下位ビットがマップされ、最高伝送電圧レベルに対応する変調コードに一組の最上位ビットがマップされる。

さまざまな実施形態によれば、メモリ装置は、インターリーバとメモリブロックとに結合されて、メモリブロックのためのマルチレベル信号を変調するパルス振幅変調器（ＰＡＭ）をさらに備える。

さまざまな実施形態によれば、メモリ装置は、インターリーバとＰＡＭとを有するチャネルブロックをさらに備える。

さまざまな実施形態によれば、メモリ装置は、インターリーバと、ＬＤＰＣコーダおよびマッパの少なくとも１つを有するチャネルブロックをさらに備える。

さまざまな実施形態によれば、少なくともメモリブロックは、フラッシュメモリデバイスとして構成される。

さまざまな実施形態によれば、メモリブロックは、フローティングゲートデバイス、ＯＮＯ（酸化膜−窒化膜−酸化膜）電荷トラップデバイス、および、相変化メモリデバイスのうちの１つを含む。

さまざまな実施形態によれば、メモリ装置は、パルス振幅変調器（ＰＡＭ）と、ＰＡＭおよびメモリブロックに結合されたデジタルバスインターフェースとをさらに備える。ＰＡＭは、マルチレベル信号をメモリブロックにシリアルに出力する。

さまざまな実施形態によれば、メモリ装置は、メモリブロックに結合されて、当該メモリブロックから受け取ったマルチレベル信号から、ＢＩＣＭ符号化データ値をデインターリーブするデインターリーバをさらに備える。

さまざまな実施形態によれば、メモリ装置は、デインターリーバに結合されて、デインターリーブされたＬＤＰＣ符号化データ値を復号化するＬＤＰＣデコーダをさらに備える。

さまざまな実施形態によれば、メモリ装置は、デインターリーバ、および、ＬＤＰＣデコーダを有するチャネルブロックをさらに備える。

本発明のさまざまな実施形態によれば、方法は、対応する低密度パリティ（ＬＤＰＣ）コードにより複数のマルチレベル信号データ値を符号化することと、ビットインターリーブ符号化変調（ＢＩＣＭ）によりＬＤＰＣ符号化マルチレベル信号データ値をインターリーブすることと、マルチレベル信号を用いた記憶のためのインターリーブＬＤＰＣ符号化データ値を出力することと、を含む。

本発明のさまざまな実施形態によれば、方法は、低密度パリティチェックコード（ＬＤＰＣ）により符号化され、かつ、ビットインターリーブ符号化変調（ＢＩＣＭ）によりインターリーブされている符号化マルチレベル信号データ値を受信することと、当該符号化マルチレベル信号データ値を復号化してマルチレベル信号データ値に戻すことと、を含む。

添付の図面を伴う以下の詳細な説明によって本発明の実施形態は直ちに理解できるであろう。説明を簡単にすべく、同様の参照符号は同様の構成要素を表す。本発明の実施形態は、例に過ぎず、添付の図面における数字に限定されない。

本発明のさまざまな実施形態におけるメモリ装置を概略的に示す。

本発明のさまざまな実施形態を実施するために用いられるのに適したフラッシュメモリセル用の典型的なトランジスタを概略的に示す。

異なる電荷レベルに対応するトランジスタ特性を示すグラフである。

４つの電荷レベルのフラッシュメモリセルのシステムにおける閾値電圧の確率密度分布を示すグラフである。

４つの電荷レベルのフラッシュメモリセルのシステムにおける閾値電圧の確率分布の推移プロフィールを示すグラフである。

本発明のさまざまな実施形態における高利得コード体系を概略的に示す。

本発明のさまざまな実施形態における典型的なチャネルブロックの実装を概略的に示す。

以下の詳細な説明において、本願明細書の一部をなす添付の図面への参照がなされるが、図面全体を通じて同様の数字は、同様の構成要素を示す。図面は、本発明が実施されうる実施形態を例として示す。他の実施形態が利用されてもよく、本発明の趣旨から逸脱せずに構造または論理の変更がなされてもよいことを理解されたい。したがって、以下の詳細な説明は、限定の意味合いでとられるべきでなく、本発明における実施形態の範囲は、添付の請求項およびそれらの均等物によって定義される。

さまざまな動作は、本発明の実施形態を理解しやすい方法で多数の別々の動作として順に記載されるが、それらの動作は、必ずしも記載の順番どおりに実行されると解釈すべきではない。

本発明において、フレーズ「Ａ／Ｂ」は、ＡまたはＢを意味する。また、本発明において、フレーズ「Ａおよび／またはＢ」は、「（Ａ）、（Ｂ）、または、（ＡおよびＢ）」を意味する。さらに、本発明において、フレーズ「Ａ、Ｂ、および、Ｃの少なくとも１つ」は、「（Ａ）、（Ｂ）、（Ｃ）（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）、または、（Ａ、Ｂ、または、Ｃ）」を意味する。さらに本発明では、フレーズ「（Ａ）Ｂ」は、「（Ｂ）または（ＡＢ）」、すなわち、Ａが任意の要素であることを意味する。

説明に用いられる「一実施形態において」または、「複数の実施形態において」というフレーズは、それぞれ、１つ以上の同じまたは異なる実施形態のことを指す。さらに、「備える」、「含む」「有する」などという用語は、本発明の実施形態に関して用いられる際には同義である。

本発明の実施形態は、ＬＤＰＣおよびインターリーブによるマルチレベル信号メモリを提供する。

本発明のさまざまな実施形態におけるメモリ装置１００の概略ブロック図が図１に示されている。メモリ装置１００は、読み書き回路、および、メモリセルアレイをそれぞれ有する１つ以上のメモリブロック１０２を備える。メモリ装置１００は、メモリブロック１０２から受け取った信号レベルを復号化するのに用いられる信号処理を実行するチャネルブロック１０４をさらに備える。さまざまな実施形態によれば、チャネルブロック１０４は、さらに、信号処理を実行することにより、メモリブロック１０２に書き込むためのさまざまなデータ値を符号化する。外部システムとのインターフェースとなるコントローラ１０８が設けられ、その外部データインターフェースを介してチャネルブロック１０４との間でデータ信号を送受信する。コントローラ１０６は、その外部インターフェースを介して受信された命令に従い、データ値がメモリブロック１０２との間で読み書きされる必要がある場所を示すタスクを含むさまざまなタスクを実行する。さまざまな実施形態では、メモリブロック１０２は、フラッシュメモリブロックであってよい。

本発明のさまざまな実施形態によれば、例えばトレリス符号化変調（ＴＣＭ）などの高利得符号化がチャネルブロック１０４によって用いられることにより、メモリブロックとの間でマルチレベル信号データ値が符号化および／または復号化される。ＴＣＭを追加することにより、前後のサンプル列に隣接しうるサンプルセットはどれかということに関して一定の制約が課される。さまざまなコードが用いられることにより、互いに重複することが少なくなるようにマルチレベル信号データ値の分布の広がりを可能にし、マルチレベル信号データ値は、例えば、最尤検出、および、トレリス符号化による復号化を用いてより正確に検出されるようになる。パルス振幅変調コード（ＰＡＭ）、直交振幅変調コード（ＱＡＭ）、および、低密度パリティチェックコード（ＬＤＰＣ）は、用いられうるコードの例である。高利得符号化、および／または、ＰＡＭ、ＱＡＭ、および、ＬＤＰＣの１つ以上によってマルチレベル信号データ値を符号化することにより、マルチレベル信号を読み書きすることについてのより高い信頼性がメモリセルごとに得られ、その結果、メモリアレイのデータ密度を増やす（補助的な情報のためのメモリセルの使用を減らす）ことにつながる。

一般的に、図２に示される本発明のさまざまな実施形態における典型的なフラッシュメモリセルは、チャネル２０４と制御ゲート２０６との間のフローティングゲート２０２を含む絶縁ゲートトランジスタ２００を有する。フローティングゲート２０２内で捕獲された電荷は、ターンオン閾値電圧を変更する。フローティングゲート２０２に格納された異なる電荷レベルに対応するトランジスタ特性が図３に示される。複数のメモリセルアレイを含むデバイスでは、不完全なプロセス制御によって、デバイスごとに当然異なる多くのパラメータがデバイスのプログラムされた閾値に影響を及ぼしうる。したがって、一定の閾値を目標としている多くのデバイスに書き込みを行った場合、最終結果は、所定の明確な目標閾値ではなく、分散した目標閾値になってしまう。図４は、各セルが４つの目標電荷レベルを有するフラッシュメモリセルのシステムにおける目標閾値電圧に対する典型的な確率密度関数（ＰＤＦ）を示す。

時間が経つにつれ、フローティングゲート２０２内で捕獲された電荷は、一般的に、ゆっくりと漏れ、閾値電圧は、低い値へと推移する。一般的に漏れはゆっくりだが、市販される記憶装置のスペックでは、１０年後でもデータが読み取り可能であることが要求される。フローティングゲート電荷の漏れ速度は、フローティングゲート２０２の電圧に依存する。図５は、経時による閾値ＰＤＦの典型的な推移プロフィールを示す。さらに、メモリセルにおける電荷の漏れの物理的特性は、それぞれの信号レベルが他の信号レベルとは異なる速度で漏れる可能性があるということである。このように、時間が経つにつれ、信号レベルは、一般的に同じ速度では低下しなくなる。

したがって、本発明のさまざまな実施形態における一例では、書き込みモードの間に、メモリブロック内のメモリセルにさまざまなデータを書き込むために用いられるマルチレベル信号が、高利得符号化によって符号化される。高利得符号化されたデータ信号がメモリブロックに出力されることにより、データはメモリブロックセルに書き込まれる。

本発明のさまざまな実施形態では、読み取りモードの間に、メモリブロック１０２は、コントローラ１０８のコマンドに応答して少なくとも１つのメモリセルに格納されるデータを出力する。さまざまな実施形態によれば、メモリセルのすべての行に格納されたデータは、異なるリードバック信号レベルで出力されうる。セルごとのマルチレベルリードバック信号は、チャネルブロック１０４に転送される。小型のインターフェースが望まれる場合、信号は、シリアル転送される。一実施形態では、メモリブロック１０２に含まれるアナログデジタル変換器（ＡＤＣ）により（このようなＡＤＣを含むことが実際的であれば）、アナログデジタル変換、または、ディジタイジング機能（図示せず）が実行されうる。したがって、信号レベルは、シリアルにデジタルデータとして転送され、チャネルブロック１０４へと戻ることができる。あるいは、さまざまな実施形態によれば、アナログ信号は、メモリブロック１０２から、離散時間アナログ信号としてチャネルブロック１０４に返送されてもよい。さまざまな実施形態におけるこのような転送は、必要に応じてシリアルに、または、他の実施形態ではパラレルに実行されうる。シリアル転送の実施形態では、チャネルブロックは、アナログまたはデジタルチャネル実装のどちらを用いるかに応じて、信号をデジタル化してもしなくてもよい。本発明のさまざまな実施形態によれば、デジタルチャネル実装が用いられることにより、チャネルブロックはＡＤＣを含み、メモリブロック１０２およびチャネルブロック１０４は、デジタルバスインターフェースを介して互いに結合される。

より詳しくは、図６を参照すると、本発明のさまざまな実施形態におけるコード体系は、チャネルブロック１０４がコントローラ１０８から受け取ったマルチレベル信号データ値を含む。受け取られたデータ値は、ＬＤＰＣエンコーダ／デコーダ６００を介してＬＤＰＣにより符号化される。その後、ＬＤＰＣ符号化値は、インターリーバ６０２を通過する。６０４において、インターリーブ値は、配置マッパにより配置ポイントにマップされる。このようにして、システムは、ビットインターリーブ符号化変調（ＢＩＣＭ）を実装する。さまざまな実施形態によれば、グレーコードマッピングが用いられる。さまざまな実施形態によれば、配置マップは、８つの配置ポイントを含む。当業者であれば、必要に応じて、配置ポイントの数は、４または２などに減らしても、あるいは、可能であれば、１６、３２などに増やしてもかまわないことが理解できよう。マップされた値は、チャネルブロック１０４からメモリブロック１０２へと転送され、メモリブロック１０２のメモリセルに書き込まれる。

本発明のさまざまな実施形態によれば、チャネルブロック１０４とメモリブロック１０２との間の信号伝送にＰＡＭが用いられる。したがって、さまざまな実施形態によれば、ＰＡＭには８つのチャネルが存在する。一例として、チャネルは、−７ｖ、−５ｖ、−３ｖ、−１ｖ、＋１ｖ、＋３ｖ、＋５ｖ、および、＋７ｖの伝送電圧レベルを含みうる。本発明のさまざまな実施形態によれば、最下位ビット（例えば」ビット０）は、最低または「最悪」のチャネルを表し、最上位ビット（例えばビット１００）は、最高または「最良」のチャネルを表す。

メモリブロック１０２からデータを取り出す必要がある場合、符号化マルチレベル信号データ値は、メモリブロックから、それらが復号化されるチャネルブロック１０４へと転送される。したがって、さまざまな実施形態によれば、チャネルブロック１０４は、ＬＤＰＣエンコーダ／デコーダ、インターリーバ、および、マッパを有する。

したがって、本発明のさまざまな実施形態におけるコード体系を用いれば、符号化によりメモリからより信頼性の高いデータ値を取り出せるので、レベル間の距離が短くても、マルチレベルメモリデバイスにおいてより多くのレベルを実現できる。

さまざまな実施形態では、図７に示されるように、典型的なチャネルブロック１０４は、一般的に知られる通信または磁気ハードディスクドライブ（ＨＤＤ）チャネルと同様の構成であってよい。図７で見られるような典型的なチャネルブロック１０４は、書き込み通路に沿い、インターフェース７００、ランレングス制限（ＲＬＬ）エンコーダ７０２、および、チャネル変調７０４を含む。典型的なチャネルブロック１０４は、読み取り通路に沿い、図示するように実質的に互いに結合された可変利得増幅器（ＶＧＡ）７０６、オフセット設定７０８、連続時間フィルタ（ＣＴＦ）ブロック７１０、ＡＤＣ７１２、有限インパルス応答（ＦＩＲ）ブロック７１４、ビタビ検出器７１６、ＲＬＬデコーダ７１８、エラージェネレータ７２０、オフセット制御ループ７２２、利得制御ループ７２４、クロックリカバリ７２６、および、クロックジェネレータ７２８をさらに含む。

従来のチャネルブロックよりいくぶん簡略化されうる。例えば、さまざまな実施形態において、データサンプリングおよび転送が同期して計時されるので、チャネルブロック１０４は、タイミングリカバリ回路（７２６、７２８）を有する必要がない。必要に応じて、例えば、超高データレートのための、このようなタイミングリカバリ回路を有してもよい。しかしながら、一般的には、サンプリングクロック周波数は、着信データ信号周波数と正確に一致するので、わずかな遅延の可能性も知られていない。このようなシステムでは、タイプＩのタイミングリカバリループのみが望ましいだろう。

さらに、メモリブロック１０２から戻る信号は、チャネルブロック（ＣＴＦ７１０およびＦＴＲ７１４）における線形等化器が必要なくなるくらいターゲット応答、すなわちオリジナル信号とよく一致しうる。本発明のさまざまな実施形態におけるメモリ装置１００では、通信／ＨＤＤチャネルを代表する他の機能ブロックが含まれてよい。特に、上記のごとく、自動利得制御ループ７２４、（トレリス制御を有する）ビタビ検出器７１６、および、チャネルエンコーダ／デコーダ（７０２、７１８）も含まれうる。

各ターゲット信号レベルの分布における標準偏差は、多くの場合互いに異なり、２つの隣接する理想的な信号レベル間の平均距離は、設計目標に対し一定でなくてもよい。したがって、さまざまな実施形態によれば、ビタビ検出器７１６は、適応性のある非線形のブランチメトリック計算機を実装しうる（例えば、ビタビ検出器は、磁気ＨＤＤで用いられる非線形検出器アルゴリズムのサブセットを用いてよい）。

本発明のさまざまな実施形態によれば、チャネルブロック１０４は、データサンプルの大きいセクションを格納することができるサンプルデータバッファも有しうるので、反復的またはブロック全体の処理が実行されうる（例えば、利得制御のためのブロック平均化により、信号レベルは、チャネルブロックによる他の処理の前に正規化され始める）。このようなチャネルブロック１０４の構成例が図８に概略的に示されている。図からわかるように、このような典型的なチャネルブロック１０４は、書き込み通路に沿って、インターフェース８００、ＲＬＬエンコーダ８０２、および、チャネル変調８０４を有しうる。典型的なチャネルブロック１０４は、図に示すように実質的に互いに結合された、ＶＧＡ８０６、オフセット設定８０８、ＡＤＣ８１０、サンプルバッファ８１２、オフセット設定８１４、利得制御８１６、オフセット設定８１８、フィードフォワードオフセット制御８２０、オフセット設定８２２、利得制御８２４、オフセット設定８２６、オフセット制御８２８、エラージェネレータ８３０、ビタビ検出器８３２、およびＲＬＬデコーダ８３４をさらに有してよい。

本発明のさまざまな実施形態によれば、少なくともメモリブロック、および、さらに、メモリ装置全体がフラッシュメモリデバイスである。説明を明確にすべく、本発明は、実質的にこのように説明されてきたが、当業者であれば、他のタイプのメモリでも本発明から利益を得られることが理解できよう。さらに、本発明のさまざまな実施形態によれば、本発明は、これらに限定されないが、例えば、フローティングゲートデバイス、ＯＮＯ（酸化膜−窒化膜−酸化膜）電荷トラップデバイス、および、相変化メモリデバイスなどのさまざまなタイプのメモリデバイスに役立つ。

本発明は、メモリを用いるあらゆるタイプのデバイスに役立つが、例えば、携帯電話、ラップトップコンピュータ、パーソナル携帯情報機器、ゲーム機、音楽プレーヤ、および、ビデオプレーヤなどの携帯電子デバイスに特に役立つ。さまざまな実施形態では、携帯電子デバイスは、ＲＩＳＣ（縮小命令セット）プロセッサ、および、米国電気電子学会（ＩＥＥＥ）の規格である８０２．１１ファミリーの１つ以上に従う無線通信などの無線通信サポートを含みうる。

好適な実施形態を説明する目的で特定の実施形態が図示されて説明されてきたが、当業者であれば、同じ目的を達成するよう計算されたさまざまな変形例および／または同等な実施形態または実装が、本発明の範囲から逸脱せずに例示された実施形態と置き換えうることが理解できよう。当業者は、本発明における実施形態が非常に多くの方法で実装されうることを直ちに理解できよう。本出願は、本願明細書で採り上げられた実施形態のあらゆる変形または変更を含むことが意図される。したがって、本発明における実施形態は、請求項およびその均等物によってのみ制限されることが明白に意図される。

Claims (34)

1. マルチレベル信号によりそれぞれ動作する複数のメモリセルを有するメモリブロックと、
   前記メモリセルに書き込まれるデータ値をＬＤＰＣ符号化する低密度パリティチェック（ＬＤＰＣ）コーダと、
   前記ＬＤＰＣ符号化データ値にビットインターリーブ符号化変調（ＢＩＣＭ）を適用することにより、ＢＩＣＭ符号化データ値を生成するインターリーバと、
   を備えるメモリ装置。
2. 前記ＬＤＰＣコーダによる符号化と、前記インターリーバによるインターリーブと、前記メモリブロックによる前記マルチレベル信号の受信とを制御するコントローラをさらに備える、請求項１に記載のメモリ装置。
3. 前記ＢＩＣＭ符号化データ値を、配置マップに従い変調コードにマップするマッパをさらに備える、請求項１に記載のメモリ装置。
4. 前記配置マップは、グレイコードに基づく、請求項３に記載のメモリ装置。
5. 前記配置マップは、８つの変調コードを有する、請求項４に記載のメモリ装置。
6. 最低伝送電圧レベルに対応する変調コードに一組の最下位ビットがマップされ、最高伝送電圧レベルに対応する変調コードに一組の最上位ビットがマップされる、請求項５に記載のメモリ装置。
7. 前記インターリーバおよび前記メモリブロックに結合されて、前記メモリブロックのための前記マルチレベル信号を変調するパルス振幅変調器（ＰＡＭ）をさらに備える、請求項１に記載のメモリ装置。
8. 前記インターリーバおよび前記ＰＡＭを有するチャネルブロックをさらに備える、請求項７に記載のメモリ装置。
9. 前記インターリーバと、前記ＬＤＰＣコーダおよび前記マッパの少なくとも１つとを有するチャネルブロックをさらに備える、請求項３に記載のメモリ装置。
10. 少なくとも前記メモリブロックは、フラッシュメモリデバイスとして構成される、請求項１に記載のメモリ装置。
11. 前記メモリブロックは、フローティングゲートデバイス、ＯＮＯ（酸化膜−窒化膜−酸化膜）電荷トラップデバイス、および、相変化メモリデバイスのうちの１つを有する、請求項１に記載のメモリ装置。
12. パルス振幅変調器（ＰＡＭ）と、前記ＰＡＭおよび前記メモリブロックに結合されたデジタルバスインターフェースとをさらに備え、前記ＰＡＭは、前記メモリブロックにマルチレベル信号をシリアルに出力する、請求項１に記載のメモリ装置。
13. 前記メモリブロックに結合されて、前記メモリブロックから受け取ったマルチレベル信号から、ＢＩＣＭ符号化データ値をデインターリーブするデインターリーバをさらに備える、請求項１に記載のメモリ装置。
14. 前記デインターリーバに結合されて、デインタリーブされた前記ＬＤＰＣ符号化データ値を復号化するＬＤＰＣデコーダをさらに備える、請求項１３に記載のメモリ装置。
15. 前記デインターリーバおよび前記ＬＤＰＣデコーダを有するチャネルブロックをさらに備える、請求項１４に記載のメモリ装置。
16. 複数のマルチレベル信号データ値を、対応する低密度パリティ（ＬＤＰＣ）コードで符号化することと、
    前記ＬＤＰＣ符号化マルチレベル信号データ値を、ビットインターリーブ符号化変調（ＢＩＣＭ）によりインターリーブすること、
    前記インターリーブＬＤＰＣ符号化データ値を、マルチレベル信号を用いた記憶のために出力することと、
    を含む方法。
17. 前記インターリーブＬＤＰＣ符号化データ値を、配置マップに従い変調コードにマップすることをさらに含む、請求項１６に記載の方法。
18. 前記配置マップは、グレイコードに基づく、請求項１７に記載の方法。
19. 前記配置マップは、８つの配置ポイントを有する、請求項１７に記載の方法。
20. 前記インターリーブＬＤＰＣ符号化データ値を配置マップにマップすることは、最低伝送電圧レベルに対応する変調コードに一組の最下位ビットをマップすることと、最高伝送電圧レベルに対応する変調コードに一組の最上位ビットをマップすることとをさらに含む、請求項１７に記載の方法。
21. 記憶のための前記インターリーブＬＤＰＣ符号化データ値を変調することをさらに含む、請求項１６に記載の方法。
22. 前記変調することは、パルス振幅変調器（ＰＡＭ）により行われる、請求項２１に記載の方法。
23. 符号化マルチレベル信号データ値を受信することと、
    前記符号化マルチレベル信号データ値を復号化してマルチレベル信号データ値に戻すことと、
    をさらに含む方法であって、
    前記符号化マルチレベル信号データ値は、低密度パリティチェックコード（ＬＤＰＣ）により符号化され、かつ、ビットインターリーブ符号化変調（ＢＩＣＭ）によりインターリーブされている、方法。
24. 前記符号化マルチレベル信号データ値は、さらに、配置マップに従い、変調コードにマップされている、請求項２３に記載の方法。
25. 前記配置マップは、グレイコードマッピングに基づく、請求項２４に記載の方法。
26. 前記配置マップは、８つの配置ポイントを有する、請求項２４に記載の方法。
27. 最低伝送電圧レベルに対応する変調コードに一組の最下位ビットがマップされ、最高伝送電圧レベルに対応する変調コードに一組の最上位ビットがマップされる、請求項２６に記載の方法。
28. データ値を低密度パリティチェック（ＬＤＰＣ）コードにより符号化して符号化データ値を発生させる手段と、
    ビットインターリーブ符号化変調（ＢＩＣＭ）による符号化データ値を生成する手段と、
    ＢＩＣＭ符号化データ値を格納する手段と、
    を備えるメモリ装置であって、
    前記ＢＩＣＭ符号化データ値を格納する手段は、マルチレベル信号により動作する、メモリ装置。
29. 前記符号化する手段と、前記生成する手段と、前記格納する手段とを制御する手段をさらに備える、請求項２８に記載のメモリ装置。
30. 前記ＢＩＣＭ符号化データ値を、配置マップに従い、変調コードにマップする手段をさらに備える、請求項２８に記載のメモリ装置。
31. 最低伝送電圧レベルに対応する変調コードに一組の最下位ビットがマップされ、最高伝送電圧レベルに対応する変調コードに一組の最上位ビットがマップされる、請求項３０に記載のメモリ装置。
32. 前記マルチレベル信号を変調する手段をさらに備える、請求項２８に記載のメモリ装置。
33. 前記ＢＩＣＭ符号化データ値を格納する手段から受け取ったマルチレベル信号から、ＢＩＣＭ符号化データ値をデインターリーブする手段をさらに備える、請求項２８に記載のメモリ装置。
34. 前記デインターリーブされたＢＩＣＭ符号化データ値を復号化する手段をさらに備える、請求項３３に記載のメモリ装置。

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