JP2009506320A - アパーチャに基づくサイジングシステムによって生成される粒子サイズを表すパルスの中心振幅を見つける方法および装置 - Google Patents

Abstract

自動化された血液学的なシステムにおいて利用されるような、粒子サイズの測定システムで使用するパイプラインデジタル処理回路は、コールター原理に基づいた電子的粒子分析システムの検出アパーチャのようなフローセル測定アパーチャを通過する粒子または細胞によって生成されるパルスの「中心」振幅を測定する。本発明の回路は、半ピーク／半分の幅の方法によって、連続するパルスのサンプルを処理し、該半ピーク／半分の幅の方法は、各パルスが連続的にサンプリングされ、メモリに一時的に格納されると、各パルスを分析する。格納の間のメモリ内のデータの同時分析は、パルスの所定の割合のピーク振幅におけるパルスの幅を特定する。次に、このパルスの幅のデータは処理され、パルスの上昇縁の部分と下降縁の部分とにおける中間ピークの値の間のパルスの幅の中間点におけるパルスの振幅を決定する。

Description

本発明は、概して、自動化された血液学的システムにおいて利用されるような粒子のサイズの測定システムに関し、特に、コールター原理に基づいた電子的粒子分析システムの検出アパーチャのようなフローセル測定アパーチャを通過する粒子または細胞によって生成されるパルスの「中心」振幅を測定する新しい改善されたデジタル処理に基づく方法および装置に向けられている。

今日用いられているほとんどの血液分析システムは、電気および／または光学に基づいた測定によって、血液サンプル内の微細な粒子／細胞を測定する。コールター／インピーダンスに基づいた電気的測定システムにおいて、検出アパーチャを通過するキャリア流体の中の粒子は、粒子の体積に比例する電気パルスの生成をもたらし、パルスに関する一部の形式の閾値化技術を使用して、パルスを発生させる粒子は、血小板、赤血球（ｒｅｄ ｂｌｏｏｄ ｃｅｌｌ（ＲＢＣ））、または白血球（ｗｈｉｔｅ ｂｌｏｏｄ ｃｅｌｌ）として分類され得る。図１に示されているように、理想的な事例において、検出アパーチャ１２を通過する粒子１０の軌道は、図２における２００で示されるようなパルスを生成するように、中心軸１４に一致し、パルスは、一対の比較的対称的な上昇傾斜部分２０２と下降傾斜部分２０３によって境界を示す中心ピーク２０１を有する。しかしながら、実世界においては、多数のパルスが、図１の１１で示されるような、軸方向ではない軌道に沿って検出アパーチャを通って進む。電界の強度がアパーチャ全体を通して均一ではないので、アパーチャの縁の近くを通る粒子は、一般的に、パルスの中心３０３のいずれかの側で、図２において３０１と３０２で示されるような一対のピークを有するような、３００で示される「Ｍ」字形状のパルスと伝統的に呼ばれるものを発生させる。従って、同一の粒子に対するピーク値は、アパーチャを通る粒子の経路に依存して変化する。

本出願の譲受人によって開発され、Ｄｏｔｙらに対する特許文献１に記述されている１つの非常に成功した従来技術の手法は、ピークの５０％および７５％における幅に基づいて、望ましからぬパルスを捨てる編集技術を含む。しかしながら、編集は捕らえた事象を失い、それにより粒子のサイズの分布に関する正確なヒストグラムを作り上げるために、さらなる時間を必要とするという不利な点を、編集は有する。さらに、この技術は、全てのパルスの高さに対して同じパルス幅の限界を適用し、潜在的に、一部の粒子数を多く編集し、他の粒子数を少なく編集する。粒子がアパーチャの途中にあるときにおけるパルスの振幅を使用する代替のサイジングスキームが、編集を用いることなく、より少ないパルスを用いてより素早く、正確な結果をもたらすより高精度の優れた技術と考えられている。Ｄｏｔｙに対する特許文献２は、このアプローチを達成するアナログのシステムを記述する。このアナログのシステムは、積分線および遅延線を使用して、中央の飛行地点を見つけるが、それは、残念ながら、非対称的なパルスに関しては不正確であり、固定された遅延と回路の状態のオーバヘッドにより限定された情報処理量を有し、公差のスタックアップにより構成することが困難である。
米国特許第３，７１０，２６３号明細書 米国特許第３，８６３，１６０号明細書

本発明に従って、アパーチャ測定回路によって生成されるパルスをデジタル化し、パイプラインデジタル処理回路を介してデジタル化されたパルスを処理することによって、上に記述されたような従来の粒子のサイズの測定スキームの欠点は効果的に取り除かれている。この目的のために、パルスが連続的にサンプリングされ、メモリに一時的に格納される。格納の間のメモリ内のデータの同時分析は、パルスのピークの振幅の所定の割合（例えば、５０％）におけるパルスの幅を特定する。次に、このパルスの幅のデータは処理され（例えば、半分に除算され）、パルスの上昇縁の部分と下降縁の部分とにおける中間ピークの値の間のパルスの幅の中間点における所定の割合のパルスの振幅を決定する。

この目的のために、本発明のデジタル処理回路は、パルスのピーク値を捕らえるために、かつ、分析されるパルスの持続期間の間、クロックサイクルをサンプリングする際にカウンタを駆動するために動作する論理回路を含む。システムの先端に設置されるアナログデジタル（Ａ−Ｄ）変換器は、継続的に、フローセルのアパーチャ監視回路の出力をサンプリングしている。Ａ−Ｄ変換器の出力は、サンプリングされたデータを構成し、該サンプリングされたデータは、検出アパーチャを通過する粒子によって生成されるパルスの存在を捜して調べられる。この目的に関して、有効なパルスとして受け入れられるものの最小値（すなわち、確立されたパルスアバブノイズ（ＰＡＮ）のフロアを上回る一部の値）に関連する所定のパルス検出の閾値は、パルスの閾値のコンパレータの第１入力に結合される。パルスの閾値のコンパレータは、アパーチャ監視センサの出力の各サンプルに関するデジタル値を受信するために結合される第２入力を有する。サンプリングされたデータの値が、パルス検出の閾値を超過しない（粒子がフローセルのアパーチャに存在しないということを示す）限り、コンパレータの出力は、第１の論理状態にある。これは、ピーク値格納レジスタを消去させ、インバータを介して、パルスの持続期間のカウンタのエネーブル入力において「０」以下をアサートし、パルスの持続期間のカウンタの消去入力において「１」をアサートすることによって、カウンタの内容を消去もする。以下で記述されるように、パルスの持続期間のカウンタの内容は、ランダムアクセスメモリ（ＲＡＭ）に、サンプリングされたデータ値を格納するための書き込みアドレスを規定する。

最終的に、粒子がフローセルアパーチャに入ると、アパーチャ監視センサの出力は、パルスの閾値のコンパレータに提供されるパルス検出の閾値を上回る（ノイズを上回るパルスまたはＰＡＮ）値に増加される。これが起こるときに、パルスの閾値のコンパレータのサンプリングされたデータの入力値の入力とコンパレータの出力とは、状態を変える。これは、ピーク値格納レジスタの消去入力と、パルスの持続期間のカウンタの消去入力とに以前に加えられた「１」を取り除くことに役立つ。つまり、インバータのノイズを上回るパルス（ＰＡＮ）の出力は、ここで、高いとアサートされ、ＰＡＮ−ＮＯＴは、低いとアサートされる。結果として、論理的「１」が、パルスの持続期間のカウンタのエネーブル入力に加えられ、その結果、データのサンプリングに関連し、かつ、カウンタのクロック入力において加えられるクロックパルスを、カウンタはカウントし始め得る。

論理的「１」から論理的「０」に変化するＰＡＮ−ＮＯＴ値を用いると、ピーク値格納レジスタのＣＬＲ入力に対してアサートされる継続的な消去はもはや存在しない。ピーク値格納レジスタの現在の内容は、レジスタが継続的に消去されたので、全てゼロであり、ピークコンパレータに加えられ、レジスタの現在の内容は、コンパレータに加えられ、パルス検出の閾値を現在超過しているサンプリングされたデータの値と比較される。サンプリングされたデータの値が、ピーク値格納レジスタの以前に消去された値を超過するので、ピークコンパレータの出力は状態を変え、それによりピーク値格納レジスタのエネーブル入力において「１」をアサートする。結果として、サンプリングされたデータの値は、ピーク値格納レジスタに加えられ、クロック入力に加えられるサンプリングクロック信号によってそのレジスタにクロックパルスを送り込まれる。このクロック信号はまた、パルスの持続期間のカウンタに加えられ、その結果、パルスの持続期間のカウンタの以前に消去された内容が、次の連続するアドレスの値を表すアドレス（アドレス位置１）に増加される。

その後に、サンプリングされたデータの次の値が、ピークコンパレータに加えられると、その値は、たった今ピーク値格納レジスタにロードされたサンプリングされたデータの最初の値と比較される。サンプリングされたデータの次の値が、レジスタに現在格納されている値を超過する（そしてサンプリングされたデータの次の値が、パルスの上昇傾斜に沿った連続的なサンプリング位置に対して超過することを予期され、サンプリングされたデータの次の値が、パルスの閾値のコンパレータに加えられるパルス検出の閾値と、ピーク値格納レジスタに現在格納されているサンプリングされた値との両方を超過する）場合には、サンプリングされたデータの新たな値は、以前の値の代わりにピーク値格納レジスタに書き込まれ、パルスの持続期間のカウンタは、クロック信号によって再び増加される。

すなわち、パルスの値がパルスの持続期間の閾値を上回ったままである限り、一連の事象が、パルスの持続期間全体を通して、各データのサンプルに対して繰り返される。このプロセスの間、新たにサンプリングされたデータの値が、ピーク値格納レジスタに現在存在する値に置き換えられるか否かは、新たにサンプリングされたデータの値が、そのレジスタの内容を超過しているか否かに従う。パルスの実際のピーク値がピーク値格納レジスタにラッチされると、残りのパルスに対して追加のパルスデータサンプルの値があることが予期され得る。しかしながら、それらの値は、ピークコンパレータに加えられるそのレジスタの中の値を下回るので、これらの値は、ピーク値格納レジスタに書き込まれない。最終的に（パルスの終了において）、パルスの閾値のコンパレータに加えられるサンプリングされたデータの値は、もはやパルス検出の閾値を超過せず、そのときにおいて、パルスの持続期間のカウンタのさらなる増加は、エネーブル入力に加えられるＰＡＮ信号の状態に関する変化によって終了される。パルスの終了に応答して、パルスの閾値のコンパレータの出力の状態に関する変化は、次の信号処理における使用のための一組の関連するパラレルレジスタにピーク値格納レジスタおよびパルスの持続期間のカウンタの内容を転送するために使用される。

本発明の制御論理はさらに、パルスの連続するサンプルを格納し、ピーク増幅値の半分に対応するパルスの上昇縁の上で位置を識別するために使用される本発明のデジタル処理回路を含む。この目的に対して、ピーク値格納レジスタの内容は、乗算器の第１の入力に結合され、乗算器の第２の入力に所定の割合（本例においては０．５）が加えられる。０．５の特定の事例に関する限定ではない例として、ピーク値格納レジスタに格納されるデジタル値を含むレジスタの内容は、単に、１ビットだけ右側に移動され、半ピークのコンパレータに加えられ得る。半ピークのコンパレータ７０は、読み取りアドレス入力に供給されるデジタルコードによって示される、ＲＡＭにおけるその位置またはアドレスに格納されるデータサンプルの値を受信するように結合される。上記のように、関心対象のパルスのデータサンプルが、ピークコンパレータ５０に供給されると、データサンプルは、パルスの持続期間のカウンタの内容に従って規定される連続するアドレスにおいて、ＲＡＭの中に連続して書き込まれる。この目的に対して、サンプリングされたデータがＲＡＭのデータ入力ポートに結合され、一方、パルスの持続期間のカウンタの内容は、ＲＡＭの書き込みアドレスのポートに結合される。サンプリングクロックは、ＲＡＭのクロック入力ポートに結合され、書き込みストロボとして機能する。

最初に、サンプリングされたデータの値は、読み取りアドレスカウンタの内容に従ってメモリから読み取られ、該読み取りアドレスカウンタは、クロック入力に加えられる読み取りクロックによって、連続的にクロックパルスを送り込まれる。論理的「１」をエネーブル入力に加える、半ピークのコンパレータの出力によって可能にされたときには、（高い「１」をアサートされたＰＡＮ−ＮＯＴ出力によって最初に消去される）読み取りアドレスカウンタの内容は、連続して増加される。これらの内容のデジタルコードの値は、マルチプレクサを介して、ＲＡＭの読み取りアドレスポートに結合される。マルチプレクサは、最初、マルチプレクサの選択ポートにおいてアサートされているＰＡＮ−ＮＯＴ信号によって、１／２ピークの上昇アドレスを受信するように結合される出力ポートを有する。結果として、読み取りアドレスカウンタの内容は、ＲＡＭに対する読み取りアドレスとして働く。上に記述されたように、ＰＡＮ−ＮＯＴ信号は、パルスの持続期間の間、デアサートされる。パルスの処理が完了すると、ＰＡＮ＿ＮＯＴ信号は、再び、高い（論理的「１」）とアサートされ、そのときにおいて、パルスのピーク値の半分の振幅に等しい値を有するパルスの上昇部分と下降部分とのそれらの位置の間のパルスの中ほどの位置におけるパルスの値のアドレスは、マルチプレクサを介して、ＲＡＭの読み取りアドレスポートに結合される。

この論理回路は以下のように動作する。ＰＡＮ−ＮＯＴ信号によって消去された読み取りアドレスカウンタを用いて、ＲＡＭにおけるアドレスを示すために、内容は最初に全てゼロになり、ＲＡＭにおけるアドレスの中に、第１の有効なデータサンプルは書き込まれている。そのアドレスにおけるデータサンプルの値は、ピーク値格納レジスタに現在格納されているピーク値の１／２と比較される半ピークのコンパレータに結合される。レジスタに現在格納されているピークコードの半分の値が、読み取りアドレスカウンタの内容によって示されているデータサンプルの値を上回るときには、そのカウンタは使用可能にされクロックポートに供給される読み取りクロックによって増加される。しかしながら、ピーク値格納レジスタに現在格納されているピークコードの半分の値が、カウンタの内容によって示されるデータサンプルの値を超過しないと、カウンタは一時的に停止され、それにより増加を防止される。ピーク値格納レジスタの内容が、パルスのピーク値に向けて連続して増加されると、読み取りアドレスカウンタが一時的に停止し、次に増加を再開するので、これは、読み取りアドレスカウンタを繰り返し増加させる効果を有する。これは、論理回路にパルスの上昇縁を登らせる効果を有する。パルスのピーク値が、ピーク値格納レジスタに書き込まれると、そのレジスタの内容のさらなる増加は生じない。読み取りアドレスカウンタの中のカウント値は、繰り返しの後に、パルスのピーク値の半分に等しいか、またはそれを上回る第１のパルスサンプルの値を含む、ＲＡＭおけるそのアドレスを含む。このアドレスは、１／２ピークの上昇アドレスとして識別され、記述されるように、振幅値がピーク値の半分に等しいか、または丁度それを通るパルスの上昇縁と下降縁とのそれらのサンプルの間のパルスの幅を決定する目的のためにさらなる論理に供給される。論理の一部分が、１／２ピークの上昇アドレスを特定すると、論理の対となる部分は、１／２ピークの下降アドレスを特定するために動作する。

この目的に対して、サンプリングされたデータは、単一のクロック遅延レジスタにクロックパルスを送り込まれ、１／２ピークを上回るサンプルコンパレータにさらに供給される。１／２ピークのレジスタの値は、コンパレータと、１／２ピークを上回るか、またはそれに等しい遅延されたサンプルのコンパレータとに結合される。遅延されたデータサンプルはまた、コンパレータに結合される。これら２つのコンパレータの出力はＡＮＤゲートに結合され、ＡＮＤゲートの出力は、１／２ピークのレジスタのエネーブル入力に結合される。１／２ピークのレジスタ１５０のＤ入力は、パルスの持続期間アドレスに受信するように結合され、一方、Ｑ出力は、１／２下降ピークのアドレスを提供するように結合される。１／２下降ピークのレジスタは、クロックポートに加えられるクロック信号によってクロックパルスを送り込まれる。１／２下降ピークの論理は、以下のように動作する。連続するデータサンプルが、単一のクロック遅延に加えられ、連続するデータサンプルは、１クロックサイクルだけ遅延され、次に１／２ピークのコンパレータに、コンパレータに供給される１／２ピークの値が加えられる。同時に、遅延されていないデータは、１／２ピークを上回るサンプルのコンパレータにおいて比較される。単一のクロックが遅延されたデータサンプルが、１／２ピーク値を上回るか、またはそれに等しいときには、その結果として、コンパレータの出力が、高いつまり「１」となり、遅延されていないデータサンプルが、１／２ピーク値を下回るときには、その結果として、他のコンパレータの出力が、高いつまり「１」となり、ＡＮＤゲートの出力が、高いつまり「１」となる。高くなるＡＮＤゲートの出力は、パルスの下降縁における１／２ピークの位置が２つのコンパレータによって分類されていることを示す。それによりＡＮＤゲートは、エネーブル入力をレジスタに供給し、その結果、パルスの下降縁における１／２ピーク値の位置を現在示しているパルスの持続期間のカウントが、その下降縁の１／２ピークの位置を示す、ＲＡＭにおけるアドレスとして捕捉され得る。このアドレスは、レジスタの出力から、中間点の幅および高さを決定する論理に結合される。

さらに詳細には、下降縁の１／２ピークのアドレス値は、減算ユニットの第１の被減数（＋）入力に結合され、該減算ユニットは、カウンタによって供給される上昇縁の１／２ピークのアドレスを受信するように結合された第２の減数（−）入力を有する。出力において、減算ユニットは、下降縁の１／２ピークのアドレス値のアドレスと上昇縁の１／２ピークのアドレス値のアドレスとの間の差に対応するアドレスコード「ｔ５０」を生成する。このアドレスコードの差を半分に除算することによって、システムは、上昇縁および下降縁における２つの中間ピーク値の間の中間点において、パルスの中間の位置を決める。このために、除算ユニットの出力は、乗算器に結合され、該乗算器は、差のアドレス値に０．５を乗算する（上記のように、これはアドレスの差のコードの右への移動によって容易に達成され得る）。乗算器の出力は、上昇縁および下降縁における２つの中間ピーク値の間の中ほどに位置を決めるパルスの値に対するパルスの上昇縁における１／２ピークのパルス値のアドレスからのアドレスの微分である。この中ほどのアドレスの位置におけるパルスの値の実際のアドレスを引き出すために、減算ユニットの入力に供給される上昇縁の１／２ピークのアドレス値に対して０．５の乗算によって生成されるアドレスの微分を加算することが必要である。この目的に対して、乗算器の出力は、加算器の第１の合計入力に結合され、一方、上昇縁の１／２ピークのアドレスに対するアドレスコードは、加算器の第２の合計入力に供給される。従って、加算器の出力は、１／２ピークの上昇縁の値と１／２ピークの下降縁の値との間の中ほどに位置を決められたパルスの値の実際のアドレスである。アドレスが上昇縁および下降縁における１／２ピーク値の間のパルスの幅の５０％の高さ（Ｈ）のアドレスを指すので、アドレスは「Ｈ５０」アドレスと呼ばれる。Ｈ５０アドレスは、マルチプレクサに結合され、その結果、ＰＡＮ−ＮＯＴが「１」としてアサートされるときに、Ｈ５０アドレスはメモリにロードされ得る。

減算ユニットによって生成されるようなｔ５０値と呼ばれるクロックにおけるパルスの幅と、ＲＡＭによって提供されるパルスの中間点におけるパルスの高さＨ５０は、パルスデータのさらなる処理および分析のための下流の処理回路に結合される。パルスの高さの値Ｈ５０は、パルスの終了に続く単一のサンプリングのクロックサイクルにおいて直ちに引き出され、その結果、獲得におけるむだ時間は存在しないということに留意されたい。明瞭なパルスは、定義上、それらの間の検出の閾値の間の少なくとも１つのクロックサイクルを有する。ノイズパルスまたはグリッチは、その場で処理され、時間の近接に関わらず、次のパルスの分析に影響しない。

フローセル測定アパーチャを通過する粒子によって生成されるパルスの「中心」振幅を測定するための方法論およびアーキテクチャを述べる前に、本発明は、主に、従来のデジタル処理回路およびコンポーネントの所定の新たな配置にあるということが認められるべきである。従って、このような回路およびコンポーネントの構成は、容易に理解可能な論理と、関連する波形図とによって図面に示されており、該容易に理解可能な論理と、該関連する波形図とは、本明細書における記述の利益を有する当業者にとって非常に明らかである詳細を有する本開示を不明瞭にしないように、本発明に対して適切なそれらの特定の局面のみを示す。従って、デジタル処理論理図は、主に、便利な機能的分類において、本発明の主要なコンポーネントを示すことを意図されており、それにより本発明はさらに容易に理解され得る。

最初に、注意を図３に向けると、図３は、パルスのピーク値を捕らえるために、かつ、分析されるパルスの持続期間の間、クロックサイクルをサンプリングする際にカウンタを駆動するために使用される回路の論理図である。システムの先端に設置されるアナログデジタル（Ａ−Ｄ）変換器（図示せず）は、継続的に、フローセルのアパーチャ監視回路の出力をサンプリングしている。Ａ−Ｄ変換器の出力は、サンプリングされたデータを構成し、該サンプリングされたデータは、検出アパーチャを通過する粒子によって生成されるパルスの存在に関して、図３の回路によって調べられる。この目的に関して、有効なパルスとして受け入れられるものの最小値（すなわち、確立されたノイズフロアを上回る一部の値）に関連する所定のパルス検出の閾値は、パルスの閾値のコンパレータ１０の第１（Ｂ）入力１１に結合される。パルスの閾値のコンパレータ１０は、アパーチャ監視センサの出力の各サンプルに関するデジタル値を受信するために結合される第２（Ａ）入力１２を有する。サンプリングされたデータの値（Ａ）が、パルス検出の閾値（Ｂ）を超過せず、このことが、粒子がフローセルのアパーチャに存在しないということを示す限り、コンパレータ１０の出力１３は、第１の論理状態（例えば、「１」以上）の下で、消去（ＣＬＲ）入力２１においてピーク値格納レジスタ２０を消去させ、インバータ３０を介して、パルスの持続期間のカウンタ４０のエネーブル（ＥＮ）入力４１において「０」以下をアサートし、パルスの持続期間のカウンタ４０の消去（ＣＬＲ）入力４２において「１」をアサートすることによって、カウンタ４０の内容を消去もする。図４を参照して以下で記述されるように、パルスの持続期間のカウンタ４０の内容は、ランダムアクセスメモリ（ＲＡＭ）に、サンプリングされたデータ値を格納するための書き込みアドレスを規定する。

しかしながら、最終的に、粒子がフローセルアパーチャに入ると、アパーチャ監視センサの出力は、パルスの閾値のコンパレータ１０の入力１１に提供されるパルス検出の閾値（Ｂ）を上回る値に増加される。これが起こるときに、パルスの閾値のコンパレータ１０のサンプリングされたデータの入力値（Ａ）の入力１２は、入力１１に供給される閾値（Ｂ）を超過し、コンパレータ１０の出力１３は状態を変える（「０」論理レベルに下がる）。これは、ピーク値格納レジスタ２０の消去入力２１と、パルスの持続期間のカウンタ４０の消去入力４２とに以前に加えられた「１」を取り除くことに役立つ。つまり、インバータ３０のノイズを上回るパルス（ＰＡＮ）の出力は、ここで、高いとアサートされ、ＰＡＮ−ＮＯＴは、低いとアサートされる。結果として、論理的「１」が、パルスの持続期間のカウンタ４０のエネーブル（ＥＮ）入力４１に加えられ、その結果、データのサンプリングに関連し、かつ、カウンタのクロック入力４３において加えられるクロックパルスを、カウンタ４０はカウントし始め得る。

論理的「１」から論理的「０」に変化するＰＡＮ−ＮＯＴ値を用いると、ピーク値格納レジスタ２０のＣＬＲ入力２１に対してアサートされる継続的な消去はもはや存在しない。レジスタ２０の現在の内容は、（レジスタ２０は継続的に消去されたので）全てゼロであり、ピークコンパレータ５０の（Ｂ）入力５１に加えられ、レジスタ２０の現在の内容は、コンパレータ５０の（Ａ）入力５２に加えられ、パルス検出の閾値を現在超過しているサンプリングされたデータの値と比較される。サンプリングされたデータ（Ａ）の値が、レジスタ２０の以前に消去された内容の値（Ｂ）を超過するので、ピークコンパレータ５０の中では、関係Ａ＞Ｂが満足され、ピークコンパレータ５０の出力５３は段階を変化させ（論理的「１」へと高くなる）、それによりピーク値格納レジスタ２０のエネーブル（ＥＮ）入力２２において「１」をアサートする。結果として、サンプリングされたデータの値は、レジスタ２０のＤ入力２３に加えられ、クロック入力２４に加えられるサンプリングクロック信号によってレジスタ２０にクロックパルスを送り込まれる。このクロック信号はまた、クロック入力４３に加えられ、その結果、パルスの持続期間のカウンタ４０の以前に消去された内容が、１の値に増加される。

その後に、サンプリングされたデータの次の値が、ピークコンパレータ５０の（Ａ）入力５２に加えられると、たった今レジスタ２０にロードされたサンプリングされたデータの最初の値と比較される。サンプリングされたデータの次の値が、レジスタ２０に現在格納されている値を超過する（そしてサンプリングされたデータの次の値が、図２に示されているパルス２００の上昇縁２０２またはパルス３００の上昇縁３０４のようなパルスの上昇傾斜に沿った連続的なサンプリング位置に対して超過することを予期される）場合には、サンプリングされたデータの次の値は、パルスの閾値のコンパレータ１０の（Ｂ）入力１１に加えられるパルス検出の閾値と、ピーク値格納レジスタ２０に現在格納されているサンプリングされた値との両方を超過する。結果として、サンプリングされたデータの新たな値は、以前の値の代わりにレジスタ２０に書き込まれ、パルスの持続期間のカウンタ４０は、クロック入力４３に加えられるクロック信号によって再び増加される。

すなわち、パルスの値が、パルスの持続期間の閾値を上回ったままである限り、上記のルーチンは、パルスの持続期間全体を通して、各データのサンプルに対して繰り返される。このプロセスの間、新たにサンプリングされたデータの値が、ピーク値格納レジスタ２０に現在存在する値に置き換えられるか否かは、新たにサンプリングされたデータの値が、そのレジスタの内容（例えば、図２におけるパルス２００に対するピーク値２０１およびパルス３００に対するピーク値３０１）を超過しているか否かに従う。パルスの実際のピーク値がレジスタ２０にラッチされると、残りのパルスに対してさらなるパルスデータサンプルの値があることが予期され得る。しかしながら、それらの値は、ピークコンパレータ５０の（Ｂ）入力５１に加えられるそのレジスタの中の値を下回るので、これらの値は、ピーク値格納レジスタ２０に書き込まれない。最終的に（パルスの終了において）、パルスの閾値のコンパレータ１０のＡ入力１２に加えられるサンプリングされたデータの値は、もはやＢ入力１１に加えられるパルス検出の閾値を超過せず、そのときにおいて、パルスの持続期間のカウンタ４０のさらなる増加は、エネーブル入力４１に加えられるＰＡＮ信号の状態に関する変化によって終了される。パルスの終了に応答して、パルスの閾値のコンパレータ１０の出力１３の状態に関する変化は、これから記述される次の信号処理における使用のための一組の関連するパラレルレジスタにレジスタ２０およびカウンタ４０の内容を転送するために使用される。

図４は、パルスの連続するサンプルを格納し、ピーク増幅値の半分に対応するパルスの上昇縁の上で位置を識別するために使用される本発明のデジタル処理回路の一部分の論理図である。図２に示されているパルスに関して、これは、概ね対称的なパルス２００に対するピーク２０１の高さの半分に等しい上昇縁２０２に沿ったパルスの値と、概ねＭ字形状のパルス３００に対するピーク３１０の高さの半分に等しい上昇縁３０４に沿ったパルスの値とに対応する。この目的に対して、ピーク値格納レジスタ２０（図３）の内容は、乗算器６０の第１の入力６１に結合され、乗算器の第２の入力６２に所定の割合（本例においては０．５）が加えられる。０．５の特定の事例に関する限定ではない例として、ピーク値格納レジスタに格納されるデジタル値を含むレジスタの内容は、単に、１ビットだけ右側に移動され、半ピークのコンパレータ７０の（Ａ）入力７１に加えられ得る。半ピークのコンパレータ７０の第２の（Ｂ）入力７２は、読み取りアドレス入力８１に供給されるデジタルコードによって示される、ＲＡＭ８０におけるその位置またはアドレスに格納されるデータサンプルの値を受信するように結合される。

上記のように、関心のパルスのデータサンプルが、図３のコンパレータの回路に供給されると、データサンプルは、パルスの持続期間のカウンタ４０の内容に従って規定される連続するアドレスにおいて、ＲＡＭ８０の中に連続して書き込まれる。この目的に対して、サンプリングされたデータがＲＡＭのデータ入力ポート８２に結合され、一方、パルスの持続期間のカウンタ４０の内容は、書き込みアドレスのポート８３に結合される。サンプリングクロックは、ＲＡＭのクロック入力ポート８４に結合される。データが、読み取りクロックポート８１に加えられる読み取りクロックによって、ＲＡＭ８０から読み取られると、データはデータ出力ポート８５からシステムデータバス８６にアサートされる。最初に、サンプリングされたデータの値は、読み取りアドレスカウンタ９０の内容に従ってメモリから読み取られ、該読み取りアドレスカウンタ９０は、クロック入力９１に加えられる読み取りクロックによって、連続的にクロックパルスを送り込まれる。カウンタ９０は、消去ポート９４に加えられるＰＡＮ−ＮＯＴ信号によって消去される。論理的「１」をエネーブル（ＥＮ）入力９２に加える、半分のコンパレータ７０の出力７３によって可能にされたときには、（高い「１」をアサートされた図３の論理のＰＡＮ−ＮＯＴ出力によって最初に消去される）読み取りアドレスカウンタ９０の内容は、連続して増加される。これらの内容のデジタルコードの値は、マルチプレクサ１００を介して、ＲＡＭ８０の読み取りアドレスポート８１に結合される。マルチプレクサ１００は、最初、マルチプレクサの選択された（ＳＥＬ）ポート１０４においてアサートされているＰＡＮ−ＮＯＴ信号によって入力ポート１０１に結合される出力ポート１０３を有する。結果として、読み取りアドレスカウンタ９０の内容は、ＲＡＭ８０に対する読み取りアドレスとして働く。上に記述されたように、ＰＡＮ−ＮＯＴ信号は、パルスの持続期間の間、デアサートされる。パルスの処理が完了すると、ＰＡＮ＿ＮＯＴ信号は、再び、高い（論理的「１」）とアサートされ、そのときにおいて、パルスのピーク値の半分の振幅に等しい値を有するパルスの上昇部分と下降部分とのそれらの位置の間のパルスの中ほどの位置におけるパルスの値のアドレスは、マルチプレクサ１００を介して、ＲＡＭ８０の読み取りアドレスポート８１に結合される。

図４の論理は以下のように動作する。ＰＡＮ−ＮＯＴ信号によって消去された読み取りアドレスカウンタ９０を用いて、ＲＡＭ８０におけるアドレスを示すために、内容は最初に全てゼロになり、ＲＡＭ８０におけるアドレスの中に、第１の有効なデータサンプルは書き込まれている。そのアドレスにおけるデータサンプルの値は、ピーク値格納レジスタ２０（図３）に現在格納されているピーク値の１／２と比較される半分のピークのコンパレータ７０のＢ入力７２に結合される。レジスタ２０に現在格納されているピークコードの半分の値が、読み取りアドレスカウンタ９０の内容によって示されているデータサンプルの値を上回る場合でなければ、カウンタ９０は一時的に停止され、それにより増加することを防止される。しかしながら、レジスタ２０に現在格納されているピークコードの半分の値が、カウンタ９０の内容によって示されるデータサンプルの値を超過すると、カウンタ９０は使用可能にされ、それによりクロックポート９１に供給される読み取りクロックによって増加される。ピーク値格納レジスタ２０の内容が、パルスのピーク値に向けて連続して増加されると、読み取りアドレスカウンタ９０が一時的に停止し、次に増加を再開するので、これは、読み取りアドレスカウンタ９０を繰り返し増加させる効果を有する。これは、図４の回路にパルスの上昇縁、例えば図２におけるパルス２００に対する上昇縁２０２およびパルス３００に対する上昇縁３０４を登らせる効果を有する。パルスのピーク値が、レジスタ２０に書き込まれると、上記のように、レジスタ２０のさらなる内容は生じない。次に、読み取りアドレスカウンタ９０の中のカウント値は、繰り返しの後に、パルスのピーク値の半分に等しいか、またはそれを上回る第１のパルスサンプルの値を含む、ＲＡＭ８０おけるそのアドレスを含む。図２のパルス図において、これは、パルス２００の上昇縁２０２の１／２ピークポイント２０５と、Ｍ字形状のパルス３００の上昇縁３０４の１／２ピークポイント３０６とに対応する。このアドレスは、１／２ピークの上昇アドレスとして、図４において識別され、記述されるように、増幅値がピーク値の半分に等しい、パルスの上昇縁と下降縁とのそれらの部分の間のパルスの幅を決定する目的のために、図６に示される論理に供給される。図４の論理が、１／２ピークの上昇アドレスを特定すると、図５の対となる論理は、１／２ピークの下降アドレスを特定するために動作する。

この目的に対して、サンプリングされたデータは、単一のクロック遅延レジスタ１１０にクロックパルスを送り込まれ、１／２ピークを上回るサンプルコンパレータ１２０の（Ｂ）入力ポート１２１にさらに供給される。乗算器６０からの１／２ピーク値は、コンパレータ１２０の第２の（Ａ）入力１２２と、１／２ピークを上回るか、またはそれに等しい遅延されたサンプルのコンパレータ１３０の第１の（Ｂ）入力１３１とに結合される。遅延されたデータサンプルは、コンパレータ１３０の第２の（Ａ）入力１３２に結合される。コンパレータ１２０および１３０の出力はＡＮＤゲート１４０に結合され、ＡＮＤゲート１４０の出力は、１／２ピークのレジスタ１５０のエネーブル（ＥＮ）入力１５１に結合される。レジスタ１５０のＤ入力１５２は、パルスの持続期間アドレスに受信するように結合され、一方、Ｑ出力１５３は、１／２の下降ピークのアドレスを提供するように結合される。１／２下降ピークのレジスタ１５０は、クロックポート１５４に加えられるクロック信号によってクロックパルスを送り込まれる。図５の１／２下降ピークの論理は、以下のように動作する。連続するデータサンプルが、遅延１１０に加えられ、連続するデータサンプルは、１クロックサイクルだけ遅延され、次に１／２ピークのコンパレータ１３０に、コンパレータ１３０における（Ｂ）入力１３１に供給される１／２ピークの値を加えられる。同時に、遅延されていないデータは、１／２ピークを上回るサンプルのコンパレータ１２０において比較される。単一のクロックが遅延されたデータサンプルが、１／２ピーク値を上回るか、またはそれに等しいときには、その結果、コンパレータ１３０の出力が、高いつまり「１」となり、遅延されていないデータサンプルが、１／２ピーク値を下回るときには、その結果、コンパレータ１２０の出力が、高いつまり「１」となり、ＡＮＤゲート１４０の出力が、高いつまり「１」となる。高くなるＡＮＤゲートの出力は、パルスの下降縁における１／２ピークの位置が２つのコンパレータによって分類されていることを示す。それによりＡＮＤゲート１４０は、エネーブル入力をレジスタ１５０に供給し、その結果、パルスの下降縁における１／２ピーク値の位置を現在示しているパルスの持続期間のカウントが、その下降縁の１／２ピークの位置を示す、ＲＡＭにおけるアドレスとして捕捉され得る。図２のパルス図において、これは、パルスの下降縁２０３における１／２ピークの位置２０６と、Ｍ字形状のパルス３００の下降縁３０５における１／２ピークの位置３０７とに対応する。このアドレスは、レジスタ１５０の出力１５３から、図６における、中間点の幅および高さを決定する論理に結合される。

さらに詳細には、図６に示されているように、図５におけるレジスタ１５０によって生成される下降縁の１／２ピークのアドレス値は、減算ユニット１６０の第１の被減数（＋）入力１６１に結合され、該減算ユニット１６０は、カウンタ９０（図４）によって供給される上昇縁の１／２ピークのアドレスを受信するように結合された第２の減数（−）入力１６２を有する。出力１６３において、減算ユニット１６０は、ｔ５０としてラベル付けされ、下降縁の１／２ピークのアドレス値のアドレスと上昇縁の１／２ピークのアドレス値のアドレスとの間の相違に対応するアドレスコードを生成する。このアドレスコードの相違を半分に除算し、それを１／２ピークのアドレスコードに加算することによって、システムは、上昇縁および下降縁における２つの中間ピーク値の間の中間点において、パルスの中間の位置を決める。このために、除算ユニット１６０の出力１６３は、乗算器１７０に結合され、該乗算器１７０は、相違のアドレス値を０．５で乗算する（上記のように、これはアドレスの相違のコードの右への移動によって達成され得る）。乗算器１７０の出力は、上昇縁および下降縁における２つの中間ピーク値の間の中ほどに位置を決めるパルスの値に対するパルスの上昇縁における１／２ピークのパルス値のアドレスからのアドレスの微分である。この中ほどのアドレスの位置におけるパルスの値の実際のアドレスを引き出すために、減算ユニット１６０の入力１６２に供給される１／２ピークのアドレスのアドレスに対して乗算器１７０によって生成されるアドレスの微分を加算することが必要である。この目的に対して、乗算器１７０の出力は、加算器１８０の第１の合計入力１８１に結合され、一方、除算ユニット１６０の入力１６２に供給される１／２ピークのアドレスに対するアドレスコードは、加算器１８０の第２の合計入力１８２に供給される。従って、加算器１８０の出力は、１／２ピークの上昇縁の値と１／２ピークの下降縁の値との間の中ほどに位置を決められたパルスの値の実際のアドレスである。図２のパルス図において、この結果のアドレスは、パルス２００に対する中間パルスの位置２１０と、パルス３００に対する中間パルスの位置３１０とに対応する。アドレスが上昇縁および下降縁における１／２ピーク値の間のパルスの幅の５０％の高さ（Ｈ）のアドレスを指すので、アドレスはＨ５０アドレスと呼ばれる。Ｈ５０アドレスは、マルチプレクサ１００の入力ポート１０２に結合され、その結果、ＰＡＮ−ＮＯＴが「１」としてアサートされるときに、Ｈ５０アドレスはメモリ８０にロードされ得る。

減算ユニット１６０の出力１６３によって生成されるようなｔ５０値と呼ばれるクロックにおけるパルスの幅と、ＲＡＭ８０によって提供されるパルスの中間点におけるパルスの高さＨ５０は、パルスデータのさらなる処理および分析のための下流の処理回路に結合される。ピークのパルス値Ｈ５０は、パルスの終了に続く単一のサンプリングのクロックサイクルにおいて直ちに引き出され、その結果、獲得におけるむだ時間は存在しないということに留意されたい。明瞭なパルスは、定義上、それらの間の検出の閾値を下回る少なくとも１つのクロックサイクルを有する。ノイズパルスまたはグリッチは、その場で処理され、時間の近接に関わらず、次のパルスの分析に影響しない。

上記の記述から理解されるように、本発明の粒子のサイズの測定システムに従ったパイプラインデジタル処理回路は、アパーチャ測定回路によって生成されるパルスをデジタル化し、次に半ピーク／半分の幅の方法によって処理することによって、上に記述されたような従来の粒子のサイズの測定スキームの欠点をうまく改善しており、該半ピーク／半分の幅の方法は、各パルスが連続的にサンプリングされ、メモリに一時的に格納されると、各パルスを分析する。格納の間のメモリ内のデータの同時分析は、パルスの所定の割合（例えば、５０％）のピークの振幅におけるパルスの幅を特定する。次に、このパルスの幅のデータは処理され、パルスの上昇縁の部分と下降縁の部分とにおける中間ピークの値の間のパルスの幅の中間点におけるパルスの振幅を決定する。

本発明者らは、本発明に従った実施形態を示しかつ記述してきたが、本発明はそれらに限定されず、当業者には公知であるような、様々な変更および改変が可能であることが理解されるべきである。例えば、データがメモリに書き込まれる速度よりも速い速度（例えば、限定ではない例として二倍）で、データメモリは読み出され得る。さらに、本発明は、複数の様々なタイプのセンサを有するマルチチャンネルシステムにおいて利用され得る。その上、本発明は、ピーク値以外の様々なタイプの測定に組み込まれ、例えば、限定するものではないが、相関および高速フーリエ変換処理システムに組み込まれ得る。さらに、例示されかつ記述された例は、ピークの半分または５０パーセントの値の測定を参照したが、本発明は、他のピークの割合、例えば、限定するものではないが、ピークの７５パーセントに適用可能である。従って、本発明者らは、本明細書に示されかつ記述された詳細に限定されることを望まず、当業者には明らかであるような、全てのそのような変更および改変を含むことを意図している。

図１は、検出アパーチャを通過する粒子の軸方向および非軸方向の軌道を概略的に例示する。 図２は、図１に示される検出アパーチャを通過する軸方向および非軸方向の軌道に沿って通る粒子によって生成されるパルスの形状の例を示す。 図３は、本発明に従った、粒子を表すパルスのピーク値を捕らえるために、かつ、フローセルアパーチャにおける粒子によって生成されるパルスの持続期間の間、クロックサイクルをサンプリングする際に、カウンタを駆動するために利用される回路の論理図である。 図４は、パルスの連続するサンプルを格納し、ピーク増幅値の半分に対応するパルスの上昇縁の上で位置を識別するために使用される本発明のデジタル処理回路の一部分の論理図である。 図５は、図４の論理と対になる論理であり、１／２ピークの下降アドレスを特定するために動作する。 図６は、増幅値がピーク値の半分に等しい、パルスの上昇縁および下降縁のそれらの部分の間のパルスの幅を決定し、メモリ内のＨ５０の値のアドレスを計算するために動作する論理である。

Claims (10)

1. フローセル測定装置において、粒子測定アパーチャを通過する粒子を表すパルスを処理する方法であって、該方法は、
   （ａ）該パルスの連続するデジタル化されたサンプルをメモリに書き込み、該パルスの上昇縁におけるピーク値の所定の割合および該パルスの下降縁におけるピーク値の所定の割合の位置を特定するために該パルスの連続するデジタル化されたサンプルを処理する、ステップと、
   （ｂ）該パルスの該上昇縁におけるピーク値の該所定の割合と該パルスの該下降縁におけるピーク値の該所定の割合との間の所定の割合の距離における該パルスの振幅を決定するために、該パルスの該上昇縁おけるピーク値の該所定の割合と該パルスの該下降縁におけるピーク値の該所定の割合との発生回数を処理するステップと
   を包含する、方法。
2. 前記ステップ（ａ）は、前記パルスの上昇縁における半ピーク値および該パルスの下降縁における半ピーク値の位置を特定するために、該パルスの前記連続するデジタル化されたサンプルを処理することを包含し、前記ステップ（ｂ）は、該パルスの該上昇縁における該半ピーク値と該パルスの該下降縁における該半ピーク値との間の中ほどにある該パルス上のポイントにおける、該パルスの振幅を決定するために、該パルスの該上昇縁における半ピーク値および該パルスの該下降縁における該半ピーク値の発生回数を処理することを包含する、請求項１に記載の方法。
3. 前記ステップ（ａ）は、
   （ａ１）前記パルスの前記ピークを格納するために、該パルスの持続期間にわたって、ピークレジスタに該パルスの連続するサンプルを選択的に書き込むステップと、
   （ａ２）該パルスの各サンプルに対して、パルスの持続期間のカウンタの中のカウントを増加させるステップと、
   （ａ３）該パルスの前記上昇縁における前記半ピーク値の位置を特定するために、該ステップ（ａ１）において格納されたような該パルスの該ピークを処理するステップと、
   （ａ４）該パルスの前記下降縁における前記半ピーク値の位置を特定するために、該パルスの連続するデジタル化されたサンプルと該パルスの該上昇縁における該サンプリングされた半ピーク値とを処理するステップと
   を包含する、請求項２に記載の方法。
4. 前記ステップ（ｂ）は、前記パルスの前記上昇縁における前記半ピーク値と該パルスの前記下降縁における前記半ピーク値との間の中ほどにある該パルス上の前記ポイントにおける該パルスの振幅を含む前記メモリにおけるアドレスを決定するために、該パルスの該上昇縁における該半ピーク値と該パルスの該下降縁における該半ピーク値とを含む該メモリのアドレスを処理することを包含する、請求項３に記載の方法。
5. １−前記パルスの前記上昇縁における前記半ピーク値と該パルスの前記下降縁における前記半ピーク値との間の中ほどにある該パルス上のポイントにおける該パルスの振幅、および２−該パルスの該上昇縁における該半ピーク値と該パルスの該下降縁における該半ピーク値との間の該パルスの幅を、出力として提供するステップ（ｃ）をさらに含む、請求項４に記載の方法。
6. 粒子測定アパーチャを通過する粒子を表すパルスの連続するデジタル化されたサンプルを処理するフローセル測定システムを用いて使用するデジタル処理装置であって、
   該パルスの連続してデジタル化されたサンプルが書き込まれるデータ格納メモリと、
   該パルスの上昇縁におけるピーク値の所定の割合と該パルスの下降縁におけるピーク値の所定の割合との位置を特定するために、該パルスの連続するデジタル化されたサンプルを処理するように動作する第１のデジタル処理回路と、
   該パルスの該上昇縁におけるピーク値の該所定の割合と該パルスの該下降縁におけるピーク値の該所定の割合との間の所定の割合の距離における該パルスの振幅を決定するために、該パルスの該上昇縁おけるピーク値の該所定の割合と該パルスの該下降縁におけるピーク値の該所定の割合との発生回数を処理するように動作する第２のデジタル処理回路と
   を備えている、デジタル処理装置。
7. 前記第１のデジタル処理回路は、前記パルスの上昇縁における半ピーク値と該パルスの下降縁における半ピーク値との位置を特定するために、該パルスの前記連続するデジタル化されたサンプルを処理するように動作し、前記第２のデジタル処理回路は、該パルスの該上昇縁における該半ピーク値と該パルスの該下降縁における該半ピーク値との間の中ほどにある該パルス上のポイントにおける該パルスの振幅を決定するために、該パルスの該上昇縁における該ピーク値と該パルスの該下降縁における該半ピーク値との発生回数を処理するように動作する、請求項１に記載のデジタル処理装置。
8. 前記第１のデジタル処理回路は、前記パルスの連続するサンプルが、該パルスの持続期間にわたり選択的に書き込まれるピーク値格納レジスタを含み、その結果、該パルスの終了において、該ピーク値格納レジスタは該パルスのピーク振幅に対応する値と、該パルスの持続期間に対応するカウントを提供するために、該パルスのサンプリングクロックによって増加されるパルスの持続期間カウンタとを含み、
   前記第２のデジタル処理回路は、該パルスの前記上昇縁における前記半ピーク値の位置を特定するために、前記ピーク値格納レジスタに格納されるような前記パルスの前記ピーク値を処理するように、かつ、該パルスの前記下降縁における前記半ピーク値の位置を特定するために、該パルスの連続するデジタル化されたサンプルと、該パルスの該上昇縁における該サンプリングされた半ピーク値とを処理するように動作する、請求項７に記載のデジタル処理装置。
9. 前記第２のデジタル処理回路は、前記パルスの上昇縁における前記半ピーク値と該パルスの下降縁における前記半ピーク値との間の中ほどにある該パルス上のポイントにおける該パルスの前記振幅を含む前記メモリにおける前記アドレスを決定するために、該パルスの該上昇縁における該半ピーク値と該パルスの該下降縁における該半ピーク値とを含む該メモリのアドレスを処理するように動作する、請求項８に記載のデジタル処理装置。
10. 前記装置は、１−前記パルスの前記上昇縁における前記半ピーク値と該パルスの前記下降縁における前記半ピーク値との間の中ほどにある該パルス上のポイントにおける該パルスの振幅、および２−該パルスの該上昇縁における該半ピーク値と該パルスの該下降縁における該半ピーク値との間の該パルスの幅を、出力として提供するように動作する、請求項９に記載のデジタル処理装置。

Images