JP2009302103A

JP2009302103A - Solid-state imaging device and method of manufacturing the same, and imaging device

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Publication number: JP2009302103A
Application number: JP2008151503A
Authority: JP
Inventors: Ryosuke Nakamura; 良助中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2008-06-10
Filing date: 2008-06-10
Publication date: 2009-12-24

Abstract

PROBLEM TO BE SOLVED: To prevent the occurrence of a random noise of a transistor by ensuring an effective gate width (W length) of the transistor of a transistor part within pixels. SOLUTION: In a semiconductor substrate 11, there are provided: a photoelectric conversion section 12 which converts an incident light to an electrical signal; a transistor part 13 within pixels which converts a signal charge read from the photoelectric conversion section 12 to a voltage; and an element isolation region 14 consisting of an impurity diffusion region, which isolates the photoelectric conversion section 12 from the transistor part 13 within the pixels. The transistor part 13 within the pixels includes a plurality of transistors containing an amplifier transistor TrA. Each of the transistors includes: a groove 21 formed in the semiconductor substrate 11; a channel region 22 formed at a bottom of the groove 21; a gate insulating film 31 formed on a surface of the groove 21; a gate electrode 32 formed in the groove 21 through the gate insulating film 31; and source-drain regions 34, 35 formed at both sides in the channel length direction of the gate electrode 32. COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、固体撮像装置およびその製造方法および撮像装置に関するものである。 The present invention relates to a solid-state imaging device, a manufacturing method thereof, and an imaging device.

ＣＭＯＳイメージセンサーは、例えば図１４示すレイアウトを有する。すなわち、図１４に示すように、半導体基板１１１には、入射光を電気信号に変換する光電変換部１１２が形成され、同半導体基板１１１に光電変換部１１２から読み出した信号電荷を電圧に変換する画素内トランジスタ部１１３が形成されている。上記光電変換部１１２と上記画素内トランジスタ部１１３とは半導体基板１１１に形成された不純物拡散領域からなる素子分離領域１１４によって分離されている。
上記画素内トランジスタ部１１３は、上記半導体基板１１１に形成された活性化領域１１５に形成され、リセットトランジスタＴｒＲ、増幅トランジスタＴｒＡ、選択トランジスタＴｒＳからなる。また、上記素子分離領域１１４は、隣接する画素間も分離している。 The CMOS image sensor has a layout shown in FIG. 14, for example. That is, as shown in FIG. 14, a photoelectric conversion unit 112 that converts incident light into an electrical signal is formed on the semiconductor substrate 111, and a signal charge read from the photoelectric conversion unit 112 on the semiconductor substrate 111 is converted into a voltage. An in-pixel transistor portion 113 is formed. The photoelectric conversion unit 112 and the in-pixel transistor unit 113 are separated by an element isolation region 114 formed of an impurity diffusion region formed in the semiconductor substrate 111.
The in-pixel transistor unit 113 is formed in an activation region 115 formed in the semiconductor substrate 111, and includes a reset transistor TrR, an amplification transistor TrA, and a selection transistor TrS. The element isolation region 114 also isolates adjacent pixels.

上記ＣＭＯＳイメージセンサーは、歩留まりを向上させることを目的としたチップ面積の縮小によって、画素、画素トランジスタの微細化が進んでいる。従来の技術では、チップサイズの縮小分、画素、画素トランジスタの領域が小さくなる対応をしている。それが、特性値に悪影響を及ぼしている。 In the CMOS image sensor, miniaturization of pixels and pixel transistors is progressing due to the reduction of the chip area for the purpose of improving the yield. In the conventional technique, the area of the pixel and the pixel transistor is reduced by the reduction of the chip size. This adversely affects the characteristic value.

ここで、上記画素内トランジスタ部１１３の一つのトランジスタに着目して、そのトランジスタ構造についてさらに詳しく説明する。 Here, paying attention to one transistor in the in-pixel transistor portion 113, the transistor structure will be described in more detail.

一般的に用いられている従来の画素内トランジスタ部のトランジスタの断面構造を、図１５に示す。図１５（１）はトランジスタのゲート長の長さ方向を示す断面図であり、ゲート長の長さ方向をＬ方向と定義する。図１５（２）はトランジスタのゲート幅方向を示す断面図であり、ゲート幅方向をＷ方向と定義する。 FIG. 15 shows a cross-sectional structure of a transistor in a conventional in-pixel transistor portion that is generally used. FIG. 15A is a cross-sectional view illustrating the length direction of the gate length of the transistor, and the length direction of the gate length is defined as the L direction. FIG. 15B is a cross-sectional view showing the gate width direction of the transistor, and the gate width direction is defined as the W direction.

図１５に示すように、半導体基板１１１に形成されたｐ型のウエル領域１１５に画素内トランジスタ部の形成領域１１６を画定するようにｐ型の不純物拡散層からなる素子分離領域１１４が形成されている。
上記画素内トランジスタ部の形成領域１１６上にはゲート絶縁膜１３１を介してゲート電極１３２が形成され、このゲート電極１３２下部のウエル領域１１５にチャネル領域１２１が形成されている。またゲート電極１３２の両側（ゲート長（Ｌ）方向）の上記半導体基板１１１にはソース・ドレイン領域１３３、１３４が形成されている。また上記ゲート電極１３２は、ゲート幅（Ｗ）方向において、上記素子分離領域１１４上に絶縁膜１４１を介して乗り上げるように形成されている。
したがって、ゲート電極１３２は、上記画素内トランジスタ部の形成領域１１６よりも素子分離領域１１４側に突き出した状態に形成されている。 As shown in FIG. 15, an element isolation region 114 composed of a p-type impurity diffusion layer is formed in a p-type well region 115 formed in a semiconductor substrate 111 so as to demarcate a formation region 116 of the in-pixel transistor portion. Yes.
A gate electrode 132 is formed on the formation region 116 of the in-pixel transistor portion via a gate insulating film 131, and a channel region 121 is formed in the well region 115 below the gate electrode 132. Further, source / drain regions 133 and 134 are formed in the semiconductor substrate 111 on both sides of the gate electrode 132 (in the gate length (L) direction). The gate electrode 132 is formed on the element isolation region 114 via the insulating film 141 in the gate width (W) direction.
Accordingly, the gate electrode 132 is formed so as to protrude from the formation region 116 of the in-pixel transistor portion toward the element isolation region 114.

次に、上記画素内トランジスタ部のトランジスタの特性についても述べる。
トランジスタの微細化に伴い、トランジスタのＷ方向の寸法が狭くなると、急激にトランジスタのしきい値電圧は高くなる。このような急激なしきい値電圧の上昇は、設計で許容されなくなってきている。また、急激な変化でしきい値電圧のばらつきが非常に大きくなってきている。
これら点について、従来の技術では、設計マージンを確保する対応しかなされていない。また、画素内トランジスタ部の増幅トランジスタについては、ランダムノイズがトランジスタの面積に強い相関があることも知られており、トランジスタの面積が小さくなるとランダムノイズが悪化してくる問題が起こる。この点も従来技術ではノイズ特性が面積縮小分、悪いままとなっている。 Next, the characteristics of the transistors in the in-pixel transistor section will be described.
Along with the miniaturization of the transistor, the threshold voltage of the transistor rapidly increases as the dimension of the transistor in the W direction becomes narrower. Such a rapid increase in threshold voltage has become unacceptable in design. Also, the variation in threshold voltage has become very large due to abrupt changes.
With respect to these points, the conventional techniques only deal with ensuring a design margin. Further, it is also known that the random noise has a strong correlation with the area of the transistor in the amplifying transistor in the in-pixel transistor portion, and there is a problem that the random noise is deteriorated when the area of the transistor is reduced. In this respect as well, in the prior art, the noise characteristics remain bad for the area reduction.

例えば、画素トランジスタの形成領域の面積を縮小化するため、画素内トランジスタ部のトランジスタのチャネルを垂直にして形成しているものがある（例えば、特許文献１参照）。したがって、画素トランジスタの領域を小さくして、一チップあたりの画素のサイズを拡大することができる。ただし、Ｗ方向の長さは長くならない。 For example, in order to reduce the area of the formation region of the pixel transistor, there is one in which the channel of the transistor in the in-pixel transistor portion is formed vertically (see, for example, Patent Document 1). Therefore, the pixel transistor area can be reduced and the size of the pixel per chip can be increased. However, the length in the W direction does not increase.

また、シリコン基板を掘り込み、ゲートを埋め込むことでトランジスタのチャネルをＵ字に形成しているものがある（例えば、特許文献２参照）。これにより、トランジスタのＬ方向の長さを確保することが可能である。 Further, there is a transistor in which a channel of a transistor is formed in a U shape by digging a silicon substrate and embedding a gate (see, for example, Patent Document 2). Thus, the length of the transistor in the L direction can be ensured.

特開２００２-２４６５８１号公報Japanese Patent Laid-Open No. 2002-246581 特開平２−３２８３号公報Japanese Unexamined Patent Publication No. 2-3283

解決しようとする問題点は、画素サイズ縮小による、画素内トランジスタ部の面積縮小によって、特に、不純物拡散層で形成される素子分離領域の影響を受けて増幅トランジスタのゲート幅（Ｗ長）が短くなることで、ランダムノイズの悪化が起こる点である。 The problem to be solved is that the gate width (W length) of the amplifying transistor is shortened due to the reduction in the area of the transistor portion in the pixel due to the reduction in the pixel size, in particular due to the influence of the element isolation region formed by the impurity diffusion layer. As a result, random noise worsens.

本発明は、画素内トランジスタ部のトランジスタの実効ゲート幅（Ｗ長）を確保して、トランジスタのランダムノイズの発生を抑制することを可能にする。 The present invention makes it possible to secure the effective gate width (W length) of the transistor in the in-pixel transistor portion and suppress the generation of random noise in the transistor.

本発明の固体撮像装置は、半導体基板に形成された入射光を電気信号に変換する光電変換部と、前記半導体基板に形成されていて前記光電変換部から読み出した信号電荷を電圧に変換する画素内トランジスタ部と、前記半導体基板に形成されていて前記光電変換部と前記画素内トランジスタ部とを分離する不純物拡散領域からなる素子分離領域とを有し、前記画素内トランジスタ部は増幅トランジスタを含む複数のトランジスタからなり、前記複数のトランジスタは、それぞれ、前記半導体基板に形成された前記素子分離領域よりも深い溝と、前記溝の底部に形成されたチャネル領域と、前記溝表面に形成されたゲート絶縁膜と、前記溝内に前記ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極のチャネル長方向の両側に形成されたソース・ドレイン領域を有する。 The solid-state imaging device according to the present invention includes a photoelectric conversion unit that converts incident light formed on a semiconductor substrate into an electrical signal, and a pixel that is formed on the semiconductor substrate and converts a signal charge read from the photoelectric conversion unit into a voltage. An internal transistor portion; and an element isolation region formed in the semiconductor substrate and made of an impurity diffusion region that separates the photoelectric conversion portion and the in-pixel transistor portion, and the in-pixel transistor portion includes an amplification transistor Each of the plurality of transistors is formed in a groove deeper than the element isolation region formed in the semiconductor substrate, a channel region formed in the bottom of the groove, and the groove surface. A gate insulating film, a gate electrode formed in the trench through the gate insulating film, and formed on both sides of the gate electrode in the channel length direction Having a source-drain regions.

本発明の固体撮像装置では、素子分離領域よりも深い溝の底部にチャネル領域が形成されていることから、チャネル領域は不純物拡散領域からなる素子分離領域よりも深い位置に形成されている。これによって、チャネル領域が不純物拡散領域で形成される素子分離領域の影響を受けにくくなる。それとともに、溝内にゲート絶縁膜を介してゲート電極が形成されていることから、実効ゲート幅（Ｗ長）を十分な長さに確保することが可能となる。 In the solid-state imaging device of the present invention, since the channel region is formed at the bottom of the groove deeper than the element isolation region, the channel region is formed at a position deeper than the element isolation region including the impurity diffusion region. This makes the channel region less susceptible to the element isolation region formed by the impurity diffusion region. At the same time, since the gate electrode is formed in the trench through the gate insulating film, the effective gate width (W length) can be secured to a sufficient length.

本発明の固体撮像装置の製造方法は、半導体基板に入射光を電気信号に変換する光電変換部を形成する工程と、前記半導体基板に前記光電変換部から読み出した信号電荷を電圧に変換する画素内トランジスタ部を形成する工程と、前記半導体基板に前記光電変換部と前記画素内トランジスタ部とを分離する不純物拡散領域からなる素子分離領域を形成する工程を有し、前記画素内トランジスタ部を形成する工程は、前記素子分離領域を形成した後、前記半導体基板に前記画素内トランジスタ部のゲート電極が形成される領域に前記素子分離領域よりも深い溝を形成する工程と、前記溝の底部にチャネル領域を形成する工程と、前記溝表面にゲート絶縁膜を形成する工程と、前記溝内に前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極のチャネル長方向の両側の前記半導体基板にソース・ドレイン領域を形成する工程を有する。 The method of manufacturing a solid-state imaging device according to the present invention includes a step of forming a photoelectric conversion unit that converts incident light into an electrical signal on a semiconductor substrate, and a pixel that converts signal charges read from the photoelectric conversion unit into a voltage on the semiconductor substrate. Forming an inner transistor portion, and forming an element isolation region including an impurity diffusion region for separating the photoelectric conversion portion and the pixel transistor portion in the semiconductor substrate, and forming the pixel transistor portion. Forming a trench deeper than the element isolation region in a region where the gate electrode of the transistor part in the pixel is formed in the semiconductor substrate after forming the element isolation region; and Forming a channel region; forming a gate insulating film on the groove surface; forming a gate electrode in the groove through the gate insulating film; On both sides of the channel length direction of the semiconductor substrate of the serial gate electrode includes a step of forming the source and drain regions.

本発明の固体撮像装置の製造方法では、素子分離領域よりも深い溝の底部にチャネル領域を形成することから、チャネル領域は不純物拡散領域からなる素子分離領域よりも深い位置に形成される。これによって、チャネル領域が不純物拡散領域で形成される素子分離領域の影響を受けにくくなる。それとともに、溝内にゲート絶縁膜を介してゲート電極を形成することから、実効ゲート幅（Ｗ長）を十分な長さに確保することが可能となる。 In the method for manufacturing a solid-state imaging device according to the present invention, the channel region is formed at the bottom of the groove deeper than the element isolation region, so that the channel region is formed at a position deeper than the element isolation region including the impurity diffusion region. This makes the channel region less susceptible to the element isolation region formed by the impurity diffusion region. At the same time, since the gate electrode is formed in the trench through the gate insulating film, the effective gate width (W length) can be secured to a sufficient length.

本発明の撮像装置は、入射光を集光する集光光学部と、前記集光光学部で集光した光を受光して光電変換する固体撮像装置と、光電変換された信号を処理する信号処理部を有し、前記固体撮像装置は、半導体基板に形成された入射光を電気信号に変換する光電変換領域と、前記半導体基板に形成されていて前記光電変換領域から読み出した信号電荷を電圧に変換する画素内トランジスタ部と、前記半導体基板に形成されていて前記光電変換領域と前記画素内トランジスタ部とを分離する不純物拡散領域からなる素子分離領域とを有し、前記画素内トランジスタ部は増幅トランジスタを含む複数のトランジスタからなり、前記複数のトランジスタは、それぞれ、前記半導体基板に形成された前記素子分離領域よりも深い溝と、前記溝の底部に形成されたチャネル領域と、前記溝表面に形成されたゲート絶縁膜と、前記溝内に前記ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極のチャネル長方向の両側に形成されたソース・ドレイン領域を有する。 The imaging device of the present invention includes a condensing optical unit that collects incident light, a solid-state imaging device that receives and photoelectrically converts the light collected by the condensing optical unit, and a signal that processes the photoelectrically converted signal The solid-state imaging device includes a processing unit, the photoelectric conversion region for converting incident light formed on the semiconductor substrate into an electric signal, and a signal charge formed on the semiconductor substrate and read from the photoelectric conversion region. An in-pixel transistor portion for conversion into a semiconductor substrate, and an element isolation region formed in the semiconductor substrate and including an impurity diffusion region that separates the photoelectric conversion region and the in-pixel transistor portion. A plurality of transistors including an amplifying transistor, each of the plurality of transistors being formed in a groove deeper than the element isolation region formed in the semiconductor substrate and in a bottom portion of the groove; A channel region, a gate insulating film formed on the groove surface, a gate electrode formed in the groove via the gate insulating film, and a source formed on both sides of the gate electrode in the channel length direction -It has a drain region.

本発明の撮像装置では、本発明の固体撮像装置を用いることから、固体撮像装置の画素内トランジスタ部に形成される複数のトランジスタにおいて、そのチャネル領域が不純物拡散領域で形成される素子分離領域の影響を受けにくくなる。それとともに、溝内にゲート絶縁膜を介してゲート電極を形成することから、実効ゲート幅（Ｗ長）を十分な長さに確保することが可能となる。 In the imaging device of the present invention, since the solid-state imaging device of the present invention is used, in the plurality of transistors formed in the in-pixel transistor portion of the solid-state imaging device, the channel isolation region of the element isolation region formed by the impurity diffusion region Less affected. At the same time, since the gate electrode is formed in the trench through the gate insulating film, the effective gate width (W length) can be secured to a sufficient length.

本発明の固体撮像装置は、画素内トランジスタ部に形成される複数のトランジスタの実効ゲート幅（Ｗ長）を十分な長さに確保することが可能となる。このため、トランジスタのしきい値電圧のゲート幅（Ｗ長）依存性を低減できるので、トランジスタのしきい値電圧のばらつきを低減することができるという利点がある。また、素子分離領域の影響を受けない分、トランジスタのゲート幅（Ｗ長）を長くできることから、特に、増幅トランジスタのランダムノイズを低減することができるので、ノイズ特性が改善できるという利点がある。 In the solid-state imaging device of the present invention, the effective gate width (W length) of a plurality of transistors formed in the in-pixel transistor portion can be secured to a sufficient length. For this reason, since the gate width (W length) dependence of the threshold voltage of the transistor can be reduced, there is an advantage that variations in the threshold voltage of the transistor can be reduced. Further, since the gate width (W length) of the transistor can be increased by the amount not affected by the element isolation region, in particular, the random noise of the amplification transistor can be reduced, so that there is an advantage that noise characteristics can be improved.

本発明の固体撮像装置の製造方法は、トランジスタのしきい値電圧のばらつきを低減することができ、増幅トランジスタのランダムノイズを低減することができるので、固体撮像装置の画質の向上を図ることができるという利点がある。 The method for manufacturing a solid-state imaging device according to the present invention can reduce variations in the threshold voltage of the transistors and can reduce random noise of the amplifying transistor, thereby improving the image quality of the solid-state imaging device. There is an advantage that you can.

本発明の撮像装置は、本発明の固体撮像装置を用いているため、トランジスタのしきい値電圧のばらつきを低減することができ、増幅トランジスタのランダムノイズを低減することができるので、固体撮像装置の画質の向上を図ることができる。よって、その固体撮像装置を用いている撮像装置の画質の向上を図ることができるという利点がある。 Since the imaging device of the present invention uses the solid-state imaging device of the present invention, it is possible to reduce variations in threshold voltage of transistors and to reduce random noise of amplification transistors. Image quality can be improved. Therefore, there is an advantage that the image quality of the imaging device using the solid-state imaging device can be improved.

本発明の固体撮像装置に係る一実施の形態（第１実施例）を、図１の平面レイアウト図および概略構成断面図によって説明する。図１（２）は図１（１）中のＡ−Ａ線断面を示す。また、図１では、固体撮像装置に形成される複数の画素のうちの一つの画素を代表して示す。 An embodiment (first example) according to a solid-state imaging device of the present invention will be described with reference to a plan layout diagram and a schematic configuration sectional view of FIG. FIG. 1 (2) shows a cross section taken along line AA in FIG. 1 (1). In FIG. 1, one pixel among a plurality of pixels formed in the solid-state imaging device is shown as a representative.

図１に示すように、半導体基板１１には、入射光を電気信号に変換する光電変換部１２が形成されている。上記半導体基板１１には、例えばシリコン基板が用いられる。
上記光電変換部１２は、例えばフォトダイオードで形成されている。
また上記半導体基板１１の上層には、上記光電変換部１２から読み出した信号電荷を電圧に変換する画素内トランジスタ部１３が形成されている。
さらに、上記半導体基板１１には、上記光電変換部１２と上記画素内トランジスタ部１３とを分離するｐ型不純物の拡散領域からなる素子分離領域１４が形成されている。この素子分離領域１４は、上記ウエル領域１５よりも高濃度に形成されている。この素子分離領域１４は、隣接する画素間の素子分離も行っている。 As shown in FIG. 1, a photoelectric conversion unit 12 that converts incident light into an electrical signal is formed on a semiconductor substrate 11. For example, a silicon substrate is used as the semiconductor substrate 11.
The photoelectric conversion unit 12 is formed of, for example, a photodiode.
In the upper layer of the semiconductor substrate 11, an in-pixel transistor unit 13 that converts a signal charge read from the photoelectric conversion unit 12 into a voltage is formed.
Further, the semiconductor substrate 11 has an element isolation region 14 formed of a p-type impurity diffusion region that separates the photoelectric conversion unit 12 and the in-pixel transistor unit 13. The element isolation region 14 is formed at a higher concentration than the well region 15. The element isolation region 14 also performs element isolation between adjacent pixels.

上記画素内トランジスタ部１３は、素子分離領域１４の一部を介して光電変換領域１２の１辺にそって形成されている。上記画素内トランジスタ部１３には、複数のトランジスタとして、リセットトランジスタＴｒＲ、増幅トランジスタＴｒＡ、選択トランジスタＴｒＳが順に直列に配列されている。 The in-pixel transistor portion 13 is formed along one side of the photoelectric conversion region 12 through a part of the element isolation region 14. In the in-pixel transistor section 13, a reset transistor TrR, an amplification transistor TrA, and a selection transistor TrS are arranged in series as a plurality of transistors.

次に、上記複数のトランジスタの一つについて説明する。
上記半導体基板１１の上層には、上記画素内トランジスタ部１３が形成されるｐ型のウエル領域１５が形成されている。このウエル領域１５は、上記素子分離領域１４よりも低濃度に形成されている。上記ウエル領域１５には上記素子分離領域１４よりも深い溝２１が形成されている。この溝２１の底部にはｎ型のチャネル領域２２が形成されている。したがって、上記チャネル領域２２は上記素子分離領域１４よりも深い位置に形成されていることになる。
また、上記溝２１の内面にはゲート絶縁膜３１が形成されている。このゲート絶縁膜３１は、酸化シリコン膜、窒化シリコン膜、もしくは酸化ハフニウム、酸化アルミニウム等の金属酸化膜、酸窒化ハフニウム、酸窒化アルミニウム等の酸窒化金属膜等の絶縁膜で形成されている。もしくは、これらの膜の複数種を選択した積層膜で形成されている。
さらに、上記溝２１の内部には、上記ゲート絶縁膜３１を介して形成されたゲート電極３２が埋め込まれている。このゲート電極３２は、例えばポリシリコン、タングステン、アルミニウム等の金属で形成されている。もしくは一部または全てをシリサイド化した金属シリサイド層を有しているもよい。 Next, one of the plurality of transistors will be described.
A p-type well region 15 in which the in-pixel transistor portion 13 is formed is formed on the semiconductor substrate 11. The well region 15 is formed at a lower concentration than the element isolation region 14. A trench 21 deeper than the element isolation region 14 is formed in the well region 15. An n-type channel region 22 is formed at the bottom of the groove 21. Therefore, the channel region 22 is formed at a position deeper than the element isolation region 14.
A gate insulating film 31 is formed on the inner surface of the groove 21. The gate insulating film 31 is formed of an insulating film such as a silicon oxide film, a silicon nitride film, or a metal oxide film such as hafnium oxide or aluminum oxide, or a metal oxynitride film such as hafnium oxynitride or aluminum oxynitride. Or it is formed with the laminated film which selected several types of these films | membranes.
Further, a gate electrode 32 formed through the gate insulating film 31 is buried in the trench 21. The gate electrode 32 is made of a metal such as polysilicon, tungsten, or aluminum. Or you may have the metal silicide layer which silicided one part or all part.

さらに上記ゲート電極３２のチャネル長方向の両側の上記半導体基板１１に、ｎ型のＬＤＤ（Lightly Doped Drain ）領域（図示せず）を介して、ｎ型のソース・ドレイン領域３３、３４、３５、３６が形成されている。このＬＤＤ領域は上記チャネル領域２２よりも濃度が高く、上記ソース・ドレイン領域３３、３４、３５、３６はＬＤＤ領域よりも濃度が高い。図面では、リセットトランジスタＴｒＲと増幅トランジスタＴｒＡとのソース・ドレイン領域３４、増幅トランジスタＴｒＡと選択トランジスタＴｒＳとのソース・ドレイン領域３５は共通化されている。 Further, n-type source / drain regions 33, 34, 35, and the like are connected to the semiconductor substrate 11 on both sides of the gate electrode 32 in the channel length direction via n-type LDD (Lightly Doped Drain) regions (not shown). 36 is formed. The LDD region has a higher concentration than the channel region 22, and the source / drain regions 33, 34, 35, and 36 have a higher concentration than the LDD region. In the drawing, the source / drain region 34 of the reset transistor TrR and the amplification transistor TrA and the source / drain region 35 of the amplification transistor TrA and the selection transistor TrS are shared.

したがって、固体撮像装置１には、上記素子分離領域１４によって分離された光電変換部１２および画素内トランジスタ部１３が形成された画素１０が複数形成されている。 Therefore, the solid-state imaging device 1 is formed with a plurality of pixels 10 in which the photoelectric conversion unit 12 and the in-pixel transistor unit 13 separated by the element isolation region 14 are formed.

ここで、前記図１４によって説明した従来の固体撮像装置１０１と本発明の固体撮像装置１とを、図２の平面レイアウト図によって比較する。
図２（２）に示すように、従来の固体撮像装置１０１は、素子分離領域１１４上に画素内トランジスタ部１１３の各トランジスタのゲート電極１３２が絶縁膜（図示せず）を介して乗り上げるように形成されている。ゲート電極が乗り上げて形成される領域Ｓ分、光電変換部１１２の面積を小さく形成する必要があった。
一方、図２（１）に示すように、本発明の固体撮像装置１は、溝２１内にゲート電極３２が形成されるため、素子分離領域１４上にゲート電極３２が乗り上げるようなことがない。したがって、トランジスタサイズを小さくできる。
よって、画素１０の面積を同一として比較した場合、従来のゲート電極１３２が素子分離領域１１４上に乗り上げていた領域Ｓ分だけ、固体撮像装置１では光電変換部１２を画素内トランジスタ部１３側に大きく形成できる。なお、図面を見やすくするため、領域Ｓは大きめに記載してある。実際には、光電変換部１２の画素内トランジスタ部１３側に重なる。
これによって、本発明の固体撮像装置１のほうが従来の固体撮像装置１０１よりも感度を高めることができる。
また、溝２１内にゲート電極３２が埋め込まれて形成されているので、従来の固体撮像装置１０１のように電界集中が起こりやすいゲート電極１３２の素子分離領域１１４上への突き出し角部が無くなるので、ゲート電極３２の角部の電界が緩和される。このため、暗電流の低減が見込める。 Here, the conventional solid-state imaging device 101 described with reference to FIG. 14 and the solid-state imaging device 1 of the present invention are compared with each other in the plan layout diagram of FIG.
As shown in FIG. 2B, in the conventional solid-state imaging device 101, the gate electrode 132 of each transistor of the in-pixel transistor unit 113 runs on the element isolation region 114 via an insulating film (not shown). Is formed. The area of the photoelectric conversion unit 112 has to be formed to be small by the amount of the region S formed by running over the gate electrode.
On the other hand, as shown in FIG. 2A, in the solid-state imaging device 1 according to the present invention, since the gate electrode 32 is formed in the groove 21, the gate electrode 32 does not run on the element isolation region 14. . Therefore, the transistor size can be reduced.
Therefore, when comparing the areas of the pixels 10 to be the same, in the solid-state imaging device 1, the photoelectric conversion unit 12 is placed on the in-pixel transistor unit 13 side by the amount of the region S where the conventional gate electrode 132 rides on the element isolation region 114. Can be formed large. In order to make the drawing easy to see, the region S is shown larger. Actually, it overlaps the in-pixel transistor unit 13 side of the photoelectric conversion unit 12.
As a result, the solid-state imaging device 1 of the present invention can be more sensitive than the conventional solid-state imaging device 101.
In addition, since the gate electrode 32 is embedded in the groove 21, there is no protruding corner portion on the element isolation region 114 of the gate electrode 132 that tends to cause electric field concentration unlike the conventional solid-state imaging device 101. The electric field at the corner of the gate electrode 32 is relaxed. For this reason, reduction of dark current can be expected.

以上、説明したように、本発明の固体撮像装置１では、素子分離領域１４よりも深い溝２１の底部にチャネル領域２２が形成されていることから、チャネル領域２２は不純物拡散領域からなる素子分離領域１４よりも深い位置に形成されている。これによって、チャネル領域２２が不純物拡散領域で形成される素子分離領域１４の影響を受けにくくなる。それとともに、溝２１内にゲート絶縁膜３１を介してゲート電極３２が形成されていることから、実効ゲート幅（Ｗ長）を十分な長さに確保することが可能となる。 As described above, in the solid-state imaging device 1 of the present invention, since the channel region 22 is formed at the bottom of the groove 21 deeper than the element isolation region 14, the channel region 22 is an element isolation composed of an impurity diffusion region. It is formed at a position deeper than the region 14. As a result, the channel region 22 is less affected by the element isolation region 14 formed by the impurity diffusion region. At the same time, since the gate electrode 32 is formed in the trench 21 via the gate insulating film 31, the effective gate width (W length) can be secured to a sufficient length.

これによって、以下のような問題点が解決される。
すなわち、一般に、不純物拡散領域からなる素子分離領域１４を用いているＣＭＯＳイメージセンサーでは、特にゲート幅（Ｗ長）方向が狭くなることに敏感であり、顕著な特性の劣化が起こる。具体的な特性値としては、トランジスタのしきい値電圧の上昇がある。これは、ゲート幅（Ｗ長）方向が狭くなると不純物分離に用いられているＰ型不純物の拡散の影響を受けるからである。これにより、実効のゲート幅（Ｗ長）方向は狭くなり、トランジスタのしきい値電圧のゲート幅（Ｗ長）依存が急激に変化することになる。よって、しきい値電圧のばらつきが大きくなることや絶対値が高くなることが起こるという問題点である。 This solves the following problems.
That is, in general, a CMOS image sensor using the element isolation region 14 formed of an impurity diffusion region is particularly sensitive to the narrowing of the gate width (W length) direction, resulting in significant deterioration of characteristics. A specific characteristic value is an increase in the threshold voltage of the transistor. This is because when the gate width (W length) direction is narrowed, it is affected by the diffusion of P-type impurities used for impurity separation. As a result, the effective gate width (W length) direction becomes narrow, and the gate width (W length) dependence of the threshold voltage of the transistor changes abruptly. Therefore, there is a problem that the variation in threshold voltage increases and the absolute value increases.

上記問題点に対して、本発明の固体撮像装置１では、溝２１内にゲート電極３２が形成されることで、ゲート電極３２のゲート幅（Ｗ長）方向が規定されるので、ゲート電極３２のゲート幅（Ｗ長）方向のばらつきが抑えられる。また、素子分離領域１４よりも深い溝２１の底部にチャネル領域２２が形成されることから、素子分離領域１４とチャネル領域２２とは離間されて形成されている。これによって、素子分離領域１４中の不純物の影響をチャネル領域２２が受けなくなるので、ゲート幅（Ｗ長）方向が狭くなるという問題が起きなくなる。すなわち、実効のゲート幅（Ｗ長）方向は一定に形成されるので、トランジスタのしきい値電圧のゲート幅（Ｗ長）依存がなくなる。よって、しきい値電圧のばらつきがなくなり、しきい値電圧の絶対値が高くなることが抑えられる。 In the solid-state imaging device 1 according to the present invention, the gate electrode 32 is formed in the groove 21 to define the gate width (W length) direction of the gate electrode 32. Variation in the gate width (W length) direction is suppressed. In addition, since the channel region 22 is formed at the bottom of the groove 21 deeper than the element isolation region 14, the element isolation region 14 and the channel region 22 are formed apart from each other. As a result, the channel region 22 is not affected by the impurities in the element isolation region 14, so that the problem of narrowing the gate width (W length) direction does not occur. That is, since the effective gate width (W length) direction is formed constant, the dependence of the threshold voltage of the transistor on the gate width (W length) is eliminated. Therefore, variations in the threshold voltage are eliminated, and an increase in the absolute value of the threshold voltage can be suppressed.

このように、トランジスタのしきい値電圧のゲート幅（Ｗ長）依存性を低減できるので、トランジスタのしきい値電圧のばらつきを低減することができるという利点がある。また、素子分離領域１４の影響を受けない分、トランジスタのゲート幅（Ｗ長）を長くできることから、特に、増幅トランジスタＴｒＡのランダムノイズを低減することができるので、ノイズ特性が改善できるという利点がある。
なお、１／ｆノイズの式は、ノイズをＶｎ、係数をＫ、ゲート絶縁膜の容量をＣｏｘ、ゲート幅をＷ、ゲート長をＬとすると、Ｖｎ²＝Ｋ／（Ｃｏｘ・Ｗ・Ｌ）・（１/ｆ）で表される。したがって、ゲート幅（Ｗ）を大きくすることで、ノイズを低減できることがわかる。 As described above, since the gate width (W length) dependency of the threshold voltage of the transistor can be reduced, there is an advantage that variations in the threshold voltage of the transistor can be reduced. Further, since the gate width (W length) of the transistor can be increased by the amount that is not affected by the element isolation region 14, in particular, the random noise of the amplification transistor TrA can be reduced, so that the noise characteristic can be improved. is there.
The 1 / f noise equation is expressed as follows: Vn ² = K / (Cox · W · L) where Vn is the noise, the coefficient is K, the capacitance of the gate insulating film is Cox, the gate width is W, and the gate length is L. -It is represented by (1 / f). Therefore, it can be seen that noise can be reduced by increasing the gate width (W).

また、溝２１の幅を制御することによりトランジスタのゲート幅（Ｗ長）を制御できるので、しきい値電圧の絶対値を容易に制御することができる。
さらに光電変換部１２と画素内トランジスタ部１３との間の素子分離領域１４の長さを十分にとることが可能になるので、画素内トランジスタ部１３のトランジスタで発生したリーク電流が光電変換部１２に対して悪影響を及ぼして暗電流の増加を引き起こすこともない。 In addition, since the gate width (W length) of the transistor can be controlled by controlling the width of the trench 21, the absolute value of the threshold voltage can be easily controlled.
Furthermore, since the element isolation region 14 between the photoelectric conversion unit 12 and the in-pixel transistor unit 13 can be sufficiently long, a leak current generated in the transistor of the in-pixel transistor unit 13 is caused by the photoelectric conversion unit 12. The dark current is not adversely affected to increase the dark current.

次に、本発明の固体撮像装置に係る一実施の形態（第２実施例）を、図３の平面レイアウト図および概略構成断面図によって説明する。図３（２）は図３（１）中のＢ−Ｂ線断面を示す。また、図３では、固体撮像装置に形成される複数の画素のうちの一つの画素を代表して示す。 Next, an embodiment (second example) according to the solid-state imaging device of the present invention will be described with reference to the plan layout diagram and schematic configuration sectional view of FIG. FIG. 3 (2) shows a cross section taken along line BB in FIG. 3 (1). In FIG. 3, one pixel among a plurality of pixels formed in the solid-state imaging device is shown as a representative.

図３に示すように、半導体基板１１には、入射光を電気信号に変換する光電変換部１２が形成されている。上記半導体基板１１には、例えばシリコン基板が用いられる。
上記光電変換部１２は、例えばフォトダイオードで形成されている。
また上記半導体基板１１の上層には、上記光電変換部１２から読み出した信号電荷を電圧に変換する画素内トランジスタ部１３が形成されている。
さらに、上記半導体基板１１には、上記光電変換部１２と上記画素内トランジスタ部１３とを分離するｐ型不純物の拡散領域からなる素子分離領域１４が形成されている。この素子分離領域１４は、上記ウエル領域１５よりも高濃度に形成されている。この素子分離領域１４は、隣接する画素間の素子分離も行っている。 As shown in FIG. 3, a photoelectric conversion unit 12 that converts incident light into an electrical signal is formed on the semiconductor substrate 11. For example, a silicon substrate is used as the semiconductor substrate 11.
The photoelectric conversion unit 12 is formed of, for example, a photodiode.
In the upper layer of the semiconductor substrate 11, an in-pixel transistor unit 13 that converts a signal charge read from the photoelectric conversion unit 12 into a voltage is formed.
Further, the semiconductor substrate 11 has an element isolation region 14 formed of a p-type impurity diffusion region that separates the photoelectric conversion unit 12 and the in-pixel transistor unit 13. The element isolation region 14 is formed at a higher concentration than the well region 15. The element isolation region 14 also performs element isolation between adjacent pixels.

次に、上記複数のトランジスタの一つについて説明する。
上記半導体基板１１の上層には、上記画素内トランジスタ部１３が形成されるｐ型のウエル領域１５が形成されている。このウエル領域１５は、上記素子分離領域１４よりも低濃度に形成されている。上記ウエル領域１５には上記素子分離領域１４よりも深い溝２１が形成されている。この溝２１の底部にはｎ型のチャネル領域２２が形成され、このチャネル領域２２は溝２１の側壁にも形成されている。しかしながら、上記チャネル領域２２は上記素子分離領域１４よりも深い位置に形成されている。
また、上記溝２１の内面にはゲート絶縁膜３１が形成されている。このゲート絶縁膜３１は、酸化シリコン膜、窒化シリコン膜、もしくは酸化ハフニウム、酸化アルミニウム等の金属酸化膜、酸窒化ハフニウム、酸窒化アルミニウム等の酸窒化金属膜等の絶縁膜で形成されている。もしくは、これらの膜の複数種を選択した積層膜で形成されている。
さらに、上記溝２１の内部には、上記ゲート絶縁膜３１を介して形成されたゲート電極３２が埋め込まれている。このゲート電極３２は、例えばポリシリコン、タングステン、アルミニウム等の金属で形成されている。もしくは一部または全てをシリサイド化した金属シリサイド層を有しているもよい。
さらに上記ゲート電極３２のチャネル長方向の両側の上記半導体基板１１に、ｎ型のＬＤＤ（Lightly Doped Drain ）領域（図示せず）を介して、ｎ型のソース・ドレイン領域３３、３４、３５、３６が形成されている。このＬＤＤ領域は上記チャネル領域２２よりも濃度が高く、上記ソース・ドレイン領域３３、３４、３５、３６はＬＤＤ領域よりも濃度が高い。図面では、リセットトランジスタＴｒＲと増幅トランジスタＴｒＡとのソース・ドレイン領域３４、増幅トランジスタＴｒＡと選択トランジスタＴｒＳとのソース・ドレイン領域３５は共通化されている。 Next, one of the plurality of transistors will be described.
A p-type well region 15 in which the in-pixel transistor portion 13 is formed is formed on the semiconductor substrate 11. The well region 15 is formed at a lower concentration than the element isolation region 14. A trench 21 deeper than the element isolation region 14 is formed in the well region 15. An n-type channel region 22 is formed at the bottom of the groove 21, and the channel region 22 is also formed on the side wall of the groove 21. However, the channel region 22 is formed at a position deeper than the element isolation region 14.
A gate insulating film 31 is formed on the inner surface of the groove 21. The gate insulating film 31 is formed of an insulating film such as a silicon oxide film, a silicon nitride film, or a metal oxide film such as hafnium oxide or aluminum oxide, or a metal oxynitride film such as hafnium oxynitride or aluminum oxynitride. Or it is formed with the laminated film which selected several types of these films | membranes.
Further, a gate electrode 32 formed through the gate insulating film 31 is buried in the trench 21. The gate electrode 32 is made of a metal such as polysilicon, tungsten, or aluminum. Or you may have the metal silicide layer which silicided one part or all part.
Further, n-type source / drain regions 33, 34, 35, and the like are connected to the semiconductor substrate 11 on both sides of the gate electrode 32 in the channel length direction via n-type LDD (Lightly Doped Drain) regions (not shown). 36 is formed. The LDD region has a higher concentration than the channel region 22, and the source / drain regions 33, 34, 35, and 36 have a higher concentration than the LDD region. In the drawing, the source / drain region 34 of the reset transistor TrR and the amplification transistor TrA and the source / drain region 35 of the amplification transistor TrA and the selection transistor TrS are shared.

したがって、固体撮像装置２には、上記素子分離領域１４によって分離された光電変換部１２および画素内トランジスタ部１３が形成された画素１０が複数形成されている。 Therefore, the solid-state imaging device 2 is formed with a plurality of pixels 10 in which the photoelectric conversion unit 12 and the in-pixel transistor unit 13 separated by the element isolation region 14 are formed.

ここで、前記図１４によって説明した従来の固体撮像装置１０１と本発明の固体撮像装置１とを、前記図２の平面レイアウト図によって比較する。
前記図２（２）に示すように、従来の固体撮像装置１０１は、素子分離領域１１４上に画素内トランジスタ部１１３の各トランジスタのゲート電極１３２が絶縁膜（図示せず）を介して乗り上げるように形成されている。ゲート電極が乗り上げて形成される領域Ｓ分、光電変換部１１２の面積を小さく形成する必要があった。
一方、前記図２（１）に示すように、本発明の固体撮像装置１は、溝２１内にゲート電極３２が形成されるため、素子分離領域１４上にゲート電極３２が乗り上げるようなことがない。したがって、トランジスタサイズを小さくできる。
よって、画素１０の面積を同一として比較した場合、従来のゲート電極１３２が素子分離領域１１４上に乗り上げていた領域Ｓ分だけ、固体撮像装置１では光電変換部１２を画素内トランジスタ部１３側に大きく形成できる。これによって、本発明の固体撮像装置１のほうが従来の固体撮像装置１０１よりも感度を高めることができる。
また、溝２１内にゲート電極３２が埋め込まれて形成されているので、従来の固体撮像装置１０１のように電界集中が起こりやすいゲート電極１３２の素子分離領域１１４上への突き出し角部が無くなるので、ゲート電極３２の角部の電界が緩和される。このため、暗電流の低減が見込める。 Here, the conventional solid-state imaging device 101 described with reference to FIG. 14 and the solid-state imaging device 1 of the present invention are compared with each other in the plan layout diagram of FIG.
As shown in FIG. 2B, in the conventional solid-state imaging device 101, the gate electrode 132 of each transistor of the in-pixel transistor unit 113 runs on the element isolation region 114 via an insulating film (not shown). Is formed. The area of the photoelectric conversion unit 112 has to be formed to be small by the amount of the region S formed by running over the gate electrode.
On the other hand, as shown in FIG. 2A, in the solid-state imaging device 1 of the present invention, since the gate electrode 32 is formed in the groove 21, the gate electrode 32 may run on the element isolation region 14. Absent. Therefore, the transistor size can be reduced.
Therefore, when comparing the areas of the pixels 10 to be the same, in the solid-state imaging device 1, the photoelectric conversion unit 12 is placed on the in-pixel transistor unit 13 side by the amount of the region S where the conventional gate electrode 132 rides on the element isolation region 114. Can be formed large. As a result, the solid-state imaging device 1 of the present invention can be more sensitive than the conventional solid-state imaging device 101.
In addition, since the gate electrode 32 is embedded in the groove 21, there is no protruding corner portion on the element isolation region 114 of the gate electrode 132 that tends to cause electric field concentration unlike the conventional solid-state imaging device 101. The electric field at the corner of the gate electrode 32 is relaxed. For this reason, reduction of dark current can be expected.

本発明の固体撮像装置２では、素子分離領域１４よりも深い溝２１の底部にチャネル領域２２が形成されていることから、チャネル領域２２は不純物拡散領域からなる素子分離領域１４よりも深い位置に形成されている。これによって、チャネル領域２２が不純物拡散領域で形成される素子分離領域１４の影響を受けにくくなる。それとともに、溝２１内にゲート絶縁膜３１を介してゲート電極３２が形成されていることから、実効ゲート幅（Ｗ長）を長く保つことが可能となる。 In the solid-state imaging device 2 of the present invention, since the channel region 22 is formed at the bottom of the groove 21 deeper than the element isolation region 14, the channel region 22 is deeper than the element isolation region 14 formed of the impurity diffusion region. Is formed. As a result, the channel region 22 is less affected by the element isolation region 14 formed by the impurity diffusion region. At the same time, since the gate electrode 32 is formed in the trench 21 via the gate insulating film 31, the effective gate width (W length) can be kept long.

これによって、第１実施例で説明したのと同様な問題点が解決される。
すなわち、溝２１内にゲート電極３２が形成されることで、ゲート電極３２のゲート幅（Ｗ長）方向が規定される。これによりゲート電極３２のゲート幅（Ｗ長）方向のばらつきが抑えられる。また、素子分離領域１４よりも深い溝２１の底部および側部にチャネル領域２２が形成されていることから、素子分離領域１４の下部側にチャネル領域２２が形成されている。このことから、素子分離領域１４中の不純物の影響をチャネル領域２２が受けにくくなるので、ゲート幅（Ｗ長）方向が狭くなるという問題が起きなくなる。たとえ、素子分離領域１４の影響がでたとしても、チャネル領域２２は溝２１の側部にも形成されているので、実効ゲート幅（Ｗ長）が十分に確保されている。このため、素子分離領域１４からの拡散の影響は少ない。また、実効のゲート幅（Ｗ長）方向は、溝２１によって規定されるので一定に形成されるため、トランジスタのしきい値電圧のゲート幅（Ｗ長）依存が少なくなる。よって、しきい値電圧のばらつきが少なくなり、しきい値電圧の絶対値が高くなることが抑えられる。 This solves the same problem as described in the first embodiment.
That is, when the gate electrode 32 is formed in the groove 21, the gate width (W length) direction of the gate electrode 32 is defined. This suppresses variations in the gate width (W length) direction of the gate electrode 32. Further, since the channel region 22 is formed at the bottom and side of the trench 21 deeper than the element isolation region 14, the channel region 22 is formed below the element isolation region 14. This makes the channel region 22 less susceptible to the influence of impurities in the element isolation region 14, thereby preventing the problem that the gate width (W length) direction becomes narrow. Even if the element isolation region 14 is affected, the channel region 22 is also formed on the side of the groove 21, so that the effective gate width (W length) is sufficiently secured. For this reason, the influence of the diffusion from the element isolation region 14 is small. Further, since the effective gate width (W length) direction is defined by the groove 21 and is formed constant, the dependence of the threshold voltage of the transistor on the gate width (W length) is reduced. Therefore, variations in threshold voltage are reduced, and an increase in the absolute value of the threshold voltage can be suppressed.

次に、上記説明した固体撮像装置１（２）のレイアウトの一例を、図４の平面レイアウト図によって説明する。 Next, an example of the layout of the solid-state imaging device 1 (2) described above will be described with reference to the plan layout diagram of FIG.

図４に示すように、固体撮像装置１（２）には、入射光を電気信号に変換する光電変換部（例えばフォトダイオード）１２を有する複数の画素１０が備えられている。上記複数の画素１０は、隣接する画素に対して行方向もしくは列方向にずらして配列された、いわゆるハニカム画素配列となっている。ここでは、一例として、走査方向に対して斜め４５度方向にずらした斜め格子画素配列とした。上記複数の画素１０のうち対角方向に隣接し合う二つの画素１０（１０Ａ）、１０（１０Ｂ）間に、光電変換部１２（１２Ａ）、１２（１２Ｂ）から読み出した信号電荷を電圧に変換する電荷電圧変換部１６が配置され、この電荷電圧変換部１６は上記二つの画素１０Ａ、１０Ｂに共有されている。さらに、画素の対角方向に隣接し合う二つの画素１０Ａ、１０Ｂで構成される画素対１８（１８Ａ）とこの画素対１８Ａに隣接する画素対１８（１８Ｂ）とで構成される２対の画素対と、各画素対１８Ａ、１８Ｂの上記電荷電圧変換部１６（１６Ａ）、１６（１６Ｂ）を接続した制御信号配線（図示せず）とを有する共有ブロックを備え、共有ブロックに一組の画素内トランジスタ部１３が配置されている。 As shown in FIG. 4, the solid-state imaging device 1 (2) includes a plurality of pixels 10 having photoelectric conversion units (for example, photodiodes) 12 that convert incident light into electrical signals. The plurality of pixels 10 has a so-called honeycomb pixel arrangement in which the pixels 10 are arranged shifted in the row direction or the column direction with respect to adjacent pixels. Here, as an example, an oblique grid pixel array shifted in a 45 ° oblique direction with respect to the scanning direction is used. The signal charges read from the photoelectric conversion units 12 (12A) and 12 (12B) are converted into voltages between two pixels 10 (10A) and 10 (10B) adjacent to each other in the diagonal direction among the plurality of pixels 10. The charge voltage conversion unit 16 is disposed, and the charge voltage conversion unit 16 is shared by the two pixels 10A and 10B. Further, two pairs of pixels composed of a pixel pair 18 (18A) composed of two pixels 10A and 10B adjacent in the diagonal direction of the pixel and a pixel pair 18 (18B) adjacent to the pixel pair 18A. A common block having a pair and a control signal wiring (not shown) connected to the charge voltage converters 16 (16A) and 16 (16B) of each of the pixel pairs 18A and 18B. An inner transistor portion 13 is disposed.

上記画素内トランジスタ部１３には、例えば、リセットトランジスタＴｒＲ、信号増幅手段となる増幅トランジスタＴｒＡ、選択トランジスタＴｒＳを有する。すなわち、４画素で一つの画素内トランジスタ部１３を有する。そして例えば４行分の画素が１つのブロックに含まれるレイアウトとなっている。また各光電変換部１２の転送ゲートＴＧは光電変換部１２の角部に配置されており、垂直方向（光電変換部１２の対角方向）に隣接する画素１０Ａ、１０Ｂ間で電荷電圧変換部１６のフローティングディフュージョンＦＤを共有する。また、フローティングディフュージョンＦＤと光電変換部１２との間には転送ゲートＴＧが設けられている。 The in-pixel transistor unit 13 includes, for example, a reset transistor TrR, an amplification transistor TrA serving as a signal amplification unit, and a selection transistor TrS. That is, each pixel has one in-pixel transistor portion 13. For example, the layout includes four rows of pixels included in one block. The transfer gate TG of each photoelectric conversion unit 12 is arranged at the corner of the photoelectric conversion unit 12, and the charge-voltage conversion unit 16 between the pixels 10 A and 10 B adjacent in the vertical direction (diagonal direction of the photoelectric conversion unit 12). Share the floating diffusion FD. A transfer gate TG is provided between the floating diffusion FD and the photoelectric conversion unit 12.

上記転送ゲートＴＧは、光電変換部１２のフォトダイオードのカソード電極と電荷電圧変換部であるフローティングディフュージョン部ＦＤとの間に接続され、光電変換部１２で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲート電極（制御電極）に転送パルスが与えられることによってフローティングディフュージョン部ＦＤに転送する。 The transfer gate TG is connected between the cathode electrode of the photodiode of the photoelectric conversion unit 12 and the floating diffusion unit FD which is a charge-voltage conversion unit, and is subjected to photoelectric conversion by the photoelectric conversion unit 12 and accumulated signal charges therein. (Here, electrons) are transferred to the floating diffusion portion FD when a transfer pulse is applied to the gate electrode (control electrode).

リセットトランジスタＴｒＲは、ドレイン電極がリセット線（図示せず）に接続され、ソース電極がフローティングディフュージョン部ＦＤに接続されている。そして、光電変換部１２からフローティングディフュージョン部ＦＤへの信号電荷の転送に先立って、ゲート電極にリセットパルスＲＳＴが与えられることによって、フローティングディフュージョン部ＦＤの電位をリセット電圧Ｖｒｓｔにリセットする。 The reset transistor TrR has a drain electrode connected to a reset line (not shown) and a source electrode connected to the floating diffusion portion FD. Prior to the transfer of signal charges from the photoelectric conversion unit 12 to the floating diffusion unit FD, the reset pulse RST is applied to the gate electrode, thereby resetting the potential of the floating diffusion unit FD to the reset voltage Vrst.

増幅トランジスタＴｒＡは、ゲート電極がフローティングディフュージョン部ＦＤに接続され、ドレイン電極が画素電源Ｖｄｄに接続されている。そして、リセットトランジスタＴｒＲによってリセットされた後のフローティングディフュージョン部ＦＤの電位をリセットレベルとして出力する。さらに転送ゲートＴＧによって信号電荷が転送された後のフローティングディフュージョン部ＦＤの電位を信号レベルとして出力する。 The amplification transistor TrA has a gate electrode connected to the floating diffusion portion FD and a drain electrode connected to the pixel power supply Vdd. Then, the potential of the floating diffusion portion FD after being reset by the reset transistor TrR is output as a reset level. Further, the potential of the floating diffusion portion FD after the signal charge is transferred by the transfer gate TG is output as a signal level.

選択トランジスタＴｒＳは、例えば、ドレイン電極が増幅トランジスタＴｒＡのソース電極に接続され、ソース電極が出力信号線（図示せず）に接続されている。そしてゲート電極に選択パルスＳＥＬが与えられることによってオン状態となり、画素１０を選択状態として増幅トランジスタＴｒＡから出力される信号を出力信号線（図示せず）に出力する。
なお、選択トランジスタＴｒＳについては、画素電源Ｖｄｄと増幅トランジスタＴｒＡのドレイン電極との間に接続した構成を採ることも可能である。 For example, the drain electrode of the selection transistor TrS is connected to the source electrode of the amplification transistor TrA, and the source electrode is connected to an output signal line (not shown). When the selection pulse SEL is applied to the gate electrode, the pixel 10 is turned on, and the signal output from the amplification transistor TrA is output to an output signal line (not shown) with the pixel 10 selected.
Note that the selection transistor TrS may be configured to be connected between the pixel power supply Vdd and the drain electrode of the amplification transistor TrA.

次に、本発明の固体撮像装置の製造方法に係る一実施の形態（第１実施例）を、図５〜図７の製造工程図によって説明する。図５〜図７では、本発明の要部である固体撮像装置の画素内トランジスタ部の複数のトランジスタのうちの一つのトランジスタを代表して示す。例えば、増幅トランジスタを示す。なお、図５（１）〜図７（１）はトランジスタのゲート幅（Ｗ長）方向の断面を示し、図７（２）はトランジスタの平面図を示す。 Next, an embodiment (first example) according to a method for manufacturing a solid-state imaging device of the present invention will be described with reference to manufacturing process diagrams of FIGS. 5 to 7 representatively show one transistor among a plurality of transistors in the in-pixel transistor portion of the solid-state imaging device which is the main part of the present invention. For example, an amplification transistor is shown. 5A to 7A are cross-sectional views in the gate width (W length) direction of the transistor, and FIG. 7B is a plan view of the transistor.

本発明の固体撮像装置の製造方法では、まず、図５（１）に示すように、半導体基板１１に光電変換部と画素内トランジスタ部とを分離する不純物拡散領域からなる素子分離領域１４を形成する。上記半導体基板１１にはシリコン基板を用い、上記素子分離領域１４は、例えばイオン注入により、例えばｐ型不純物であるホウ素（Ｂ）を１×１０¹³／ｃｍ²程度のドーズ量で半導体基板１１の上層部に導入することで形成される。その後、図示はしないが、半導体基板１１の上記素子分離領域１４で分離された光電変換部を形成する領域に、入射光を電気信号に変換する光電変換部を形成する。
また、半導体基板１１の上記素子分離領域１４で分離された画素内トランジスタ部を形成する領域に、光電変換部から読み出した信号電荷を電圧に変換する画素内トランジスタ部を形成する。
以下、画素内トランジスタ部の複数のトランジスタを形成する工程を説明する。ここでは代表して、一つのトランジスタ、例えば増幅トランジスタに着目して製造工程を説明する。したがって、増幅トランジスタ以外の選択トランジスタ、リセットトランジスタも増幅トランジスタと同様なプロセスで同時に形成することができる。 In the method for manufacturing a solid-state imaging device according to the present invention, first, as shown in FIG. 5A, an element isolation region 14 including an impurity diffusion region that separates a photoelectric conversion portion and an in-pixel transistor portion is formed on a semiconductor substrate 11. To do. The semiconductor substrate 11 is a silicon substrate, and the element isolation region 14 is formed by, for example, ion implantation of, for example, boron (B), which is a p-type impurity, at a dose of about 1 × 10 ¹³ / cm ² . It is formed by introducing it into the upper layer part. Thereafter, although not shown, a photoelectric conversion unit that converts incident light into an electrical signal is formed in a region where the photoelectric conversion unit separated by the element isolation region 14 of the semiconductor substrate 11 is formed.
In addition, an in-pixel transistor unit that converts the signal charge read from the photoelectric conversion unit into a voltage is formed in a region where the in-pixel transistor unit separated by the element isolation region 14 of the semiconductor substrate 11 is formed.
Hereinafter, a process of forming a plurality of transistors in the in-pixel transistor portion will be described. Here, as a representative, the manufacturing process will be described focusing on one transistor, for example, an amplification transistor. Therefore, the selection transistor and the reset transistor other than the amplification transistor can be simultaneously formed in the same process as the amplification transistor.

上記素子分離領域を形成した後、図５（２）に示すように、上記半導体基板１１にウエル領域１５を形成する。このウエル領域１５は、例えばイオン注入により、例えばｐ型不純物であるホウ素（Ｂ）を１×１０¹²／ｃｍ²程度のドーズ量で半導体基板１１の上記素子分離領域１４の下部に導入することで形成される。
なお、上記素子分離領域１４とウエル領域１５はどちらを先に形成してもよい。 After forming the element isolation region, a well region 15 is formed in the semiconductor substrate 11 as shown in FIG. The well region 15 is formed by introducing, for example, boron (B), which is a p-type impurity, at a dose of about 1 × 10 ¹² / cm ^{2 into} the lower portion of the element isolation region 14 of the semiconductor substrate 11 by ion implantation, for example. It is formed.
Either the element isolation region 14 or the well region 15 may be formed first.

次に、図５（３）に示すように、通常のレジスト塗布、リソグラフィ技術により、画素内トランジスタのゲート電極を形成する領域上に開口部を有するレジストパターンを形成し、そのレジストパターンをエッチングマスクに用いて、上記半導体基板１１をエッチングする。これによって、上記半導体基板１１に上記素子分離領域１４よりも深い溝２１を形成する。ただし、上記溝２１は上記ウエル領域１５内に形成されている。 Next, as shown in FIG. 5 (3), a resist pattern having an opening is formed on the region for forming the gate electrode of the transistor in the pixel by a normal resist coating and lithography technique, and the resist pattern is used as an etching mask. Then, the semiconductor substrate 11 is etched. As a result, a trench 21 deeper than the element isolation region 14 is formed in the semiconductor substrate 11. However, the groove 21 is formed in the well region 15.

次に、図６（４）に示すように、上記溝２１の底部の上記半導体基板１１にチャネル領域２２を形成する。このチャネル領域２２は、例えばイオン注入法によって、例えばｎ型不純物であるリン（Ｐ）もしくはヒ素（Ａｓ）を１×１０¹³／ｃｍ²程度のドーズ量で上記溝２１の底部の上記半導体基板１１に導入することで形成される。したがって、チャネル領域２２は、素子分離領域１４よりも深い位置に形成されることになるので、素子分離領域１４の不純物拡散の影響を受けない。 Next, as shown in FIG. 6 (4), a channel region 22 is formed in the semiconductor substrate 11 at the bottom of the groove 21. The channel region 22 is formed by, for example, ion implantation using, for example, phosphorus (P) or arsenic (As), which are n-type impurities, at a dose of about 1 × 10 ¹³ / cm ^{2 and the} semiconductor substrate 11 at the bottom of the groove 21. It is formed by introducing into. Therefore, the channel region 22 is formed at a deeper position than the element isolation region 14 and is not affected by the impurity diffusion of the element isolation region 14.

次に、図６（５）に示すように、上記溝２１の表面にゲート絶縁膜３１を形成する。このゲート絶縁膜３１は、例えば熱酸化によって、溝２１表面を酸化することで、酸化シリコン（Ｓｉ）膜で形成される。もちろん、化学気相成長法等の成膜技術によって形成することもできる。
なお、半導体基板１１表面にもゲート絶縁膜３１は形成される。
また、このゲート絶縁膜３１は、酸化シリコン膜、窒化シリコン膜、もしくは酸化ハフニウム、酸化アルミニウム等の金属酸化膜、酸窒化ハフニウム、酸窒化アルミニウム等の酸窒化金属膜等の絶縁膜で形成することもできる。もしくは、これらの膜の複数種を選択した積層膜で形成することもできる。 Next, as shown in FIG. 6 (5), a gate insulating film 31 is formed on the surface of the groove 21. The gate insulating film 31 is formed of a silicon oxide (Si) film by oxidizing the surface of the groove 21 by, for example, thermal oxidation. Of course, it can also be formed by a film forming technique such as chemical vapor deposition.
A gate insulating film 31 is also formed on the surface of the semiconductor substrate 11.
The gate insulating film 31 is formed of an insulating film such as a silicon oxide film, a silicon nitride film, a metal oxide film such as hafnium oxide or aluminum oxide, or a metal oxynitride film such as hafnium oxynitride or aluminum oxynitride. You can also. Or it can also form with the laminated film which selected multiple types of these films | membranes.

次に、図６（６）に示すように、上記ゲート絶縁膜３１上に上記溝２１の内部を埋め込むように導電膜５１を形成する。この導電膜５１は、例えばポリシリコンで形成する。もしくは、タングステン、アルミニウム等の金属で形成することもできる。
その後、上記半導体基板１１上の余剰な導電膜５１を除去する。例えば、化学的機械研磨（ＣＭＰ）法を用いる。もしくはエッチバック法を用いることもできる。
その結果、図７（７）に示すように、上記溝２１の内部にゲート絶縁膜３１を介して導電膜５１からなるゲート電極３２が形成される。 Next, as shown in FIG. 6 (6), a conductive film 51 is formed on the gate insulating film 31 so as to fill the inside of the trench 21. The conductive film 51 is made of, for example, polysilicon. Alternatively, it can be formed of a metal such as tungsten or aluminum.
Thereafter, the excessive conductive film 51 on the semiconductor substrate 11 is removed. For example, a chemical mechanical polishing (CMP) method is used. Alternatively, an etch back method can be used.
As a result, as shown in FIG. 7 (7), the gate electrode 32 made of the conductive film 51 is formed in the trench 21 via the gate insulating film 31.

次に、図７（８）に示すように、上記ゲート電極３２の両側における素子分離領域１４で囲まれた活性化領域を形成する領域の半導体基板１１に、ｎ型のＬＤＤ（Lightly Doped Drain ）領域（図示せず）を形成する。さらにｎ型のＬＤＤ領域（図示せず）を介して、ｎ型のソース・ドレイン領域３４、３５を形成する。
上記ＬＤＤ領域は、例えばイオン注入により、ｎ型不純物のリン（Ｐ）もしくはヒ素（Ａｓ）を１×１０¹³／ｃｍ²程度のドーズ量で半導体基板１１に導入して形成する。また上記ソース・ドレイン領域３４、３５は、例えばイオン注入により、ｎ型不純物のリン（Ｐ）もしくはヒ素（Ａｓ）を１×１０¹⁵／ｃｍ²程度のドーズ量で半導体基板１１に導入して形成する。 Next, as shown in FIG. 7 (8), an n-type LDD (Lightly Doped Drain) is formed on the semiconductor substrate 11 in the region forming the activation region surrounded by the element isolation region 14 on both sides of the gate electrode 32. Regions (not shown) are formed. Further, n-type source / drain regions 34 and 35 are formed through an n-type LDD region (not shown).
The LDD region is formed by introducing an n-type impurity such as phosphorus (P) or arsenic (As) into the semiconductor substrate 11 at a dose of about 1 × 10 ¹³ / cm ² by ion implantation, for example. The source / drain regions 34 and 35 are formed by introducing n-type impurity phosphorus (P) or arsenic (As) into the semiconductor substrate 11 at a dose of about 1 × 10 ¹⁵ / cm ² by, for example, ion implantation. To do.

次に、活性化アニールを行い、チャネル領域２２、ソース・ドレイン領域３４、３５等の活性化を行う。このようにして、画素内トランジスタ部の増幅トランジスタＴｒＡが形成される。
上記製造工程は、図７（９）に示すように、増幅トランジスタＴｒＡを形成すると同時にリセットトランジスタＴｒＲ、選択トランジスタＴｒＳも同時に形成することができる。
その結果、リセットトランジスタＴｒＲ、選択トランジスタＴｒＳも、半導体基板１１に形成された溝２１内にゲート絶縁膜３１を介してゲート電極３２が形成される上記増幅トランジスタＴｒＡと同一構造をとる。そして、各ゲート電極３２の両側には、ソース・ドレイン領域３３、３４、３５、３６が形成される。なお各ソース・ドレイン領域３３、３４、３５、３６のゲート電極３２側にＬＤＤ領域を形成してもよい。また、図示したように、リセットトランジスタＴｒＲと増幅トランジスタＴｒＡとのソース・ドレイン領域３４、増幅トランジスタＴｒＡと選択トランジスタＴｒＳとのソース・ドレイン領域３５は共通化されていてもよい。 Next, activation annealing is performed to activate the channel region 22 and the source / drain regions 34 and 35. In this way, the amplification transistor TrA in the in-pixel transistor portion is formed.
In the manufacturing process, as shown in FIG. 7 (9), the reset transistor TrR and the selection transistor TrS can be formed simultaneously with the formation of the amplification transistor TrA.
As a result, the reset transistor TrR and the selection transistor TrS also have the same structure as the amplification transistor TrA in which the gate electrode 32 is formed in the groove 21 formed in the semiconductor substrate 11 via the gate insulating film 31. Source / drain regions 33, 34, 35, and 36 are formed on both sides of each gate electrode 32. An LDD region may be formed on the side of the gate electrode 32 of each of the source / drain regions 33, 34, 35, and 36. Further, as illustrated, the source / drain regions 34 of the reset transistor TrR and the amplification transistor TrA and the source / drain regions 35 of the amplification transistor TrA and the selection transistor TrS may be shared.

このようにして、上記素子分離領域１４によって分離された光電変換部１２および画素内トランジスタ部１３が形成された画素１０が縦横に配列された固体撮像装置１が形成される。 In this manner, the solid-state imaging device 1 is formed in which the pixels 10 in which the photoelectric conversion unit 12 and the in-pixel transistor unit 13 separated by the element isolation region 14 are arranged vertically and horizontally.

上記製造方法では、素子分離領域１４よりも深い溝２１の底部にチャネル領域２２を形成することから、チャネル領域２２は不純物拡散領域からなる素子分離領域１４よりも深い位置に形成される。これによって、チャネル領域２２が不純物拡散領域で形成される素子分離領域１４の影響を受けにくくなる。それとともに、溝２１内にゲート絶縁膜３１を介してゲート電極３２を形成することから、実効ゲート幅（Ｗ長）を長く保つことが可能となる。
よって、トランジスタのしきい値電圧のばらつきを低減することができ、増幅トランジスタＴｒＡのランダムノイズを低減することができるので、固体撮像装置１の画質の向上を図ることができるという利点がある。 In the above manufacturing method, since the channel region 22 is formed at the bottom of the trench 21 deeper than the element isolation region 14, the channel region 22 is formed at a position deeper than the element isolation region 14 formed of an impurity diffusion region. As a result, the channel region 22 is less affected by the element isolation region 14 formed by the impurity diffusion region. At the same time, since the gate electrode 32 is formed in the trench 21 via the gate insulating film 31, the effective gate width (W length) can be kept long.
Therefore, variations in the threshold voltage of the transistor can be reduced, and random noise of the amplification transistor TrA can be reduced. Therefore, there is an advantage that the image quality of the solid-state imaging device 1 can be improved.

次に、本発明の固体撮像装置の製造方法に係る一実施の形態（第２実施例）を、図８〜図１０の製造工程図によって説明する。図８〜図１０では、本発明の要部である固体撮像装置の画素内トランジスタ部の複数のトランジスタのうちの一つのトランジスタを代表して示す。例えば、増幅トランジスタを示す。なお、図８（１）〜図１０（１）はトランジスタのゲート幅（Ｗ長）方向の断面を示し、図１０（２）はトランジスタの平面図を示す。 Next, an embodiment (second example) according to the method for manufacturing a solid-state imaging device of the present invention will be described with reference to the manufacturing process diagrams of FIGS. 8 to 10 representatively show one transistor among a plurality of transistors in the in-pixel transistor portion of the solid-state imaging device which is the main part of the present invention. For example, an amplification transistor is shown. 8A to 10A are cross-sectional views in the gate width (W length) direction of the transistor, and FIG. 10B is a plan view of the transistor.

本発明の固体撮像装置の製造方法では、まず、図８（１）に示すように、半導体基板１１に光電変換部と画素内トランジスタ部とを分離する不純物拡散領域からなる素子分離領域１４を形成する。上記半導体基板１１にはシリコン基板を用い、上記素子分離領域１４は、例えばイオン注入により、例えばｐ型不純物であるホウ素（Ｂ）を１×１０¹³／ｃｍ²程度のドーズ量で半導体基板１１の上層部に導入することで形成される。その後、図示はしないが、半導体基板１１の上記素子分離領域１４で分離された光電変換部を形成する領域に、入射光を電気信号に変換する光電変換部を形成する。
また、半導体基板１１の上記素子分離領域１４で分離された画素内トランジスタ部を形成する領域に、光電変換部から読み出した信号電荷を電圧に変換する画素内トランジスタ部を形成する。
以下、画素内トランジスタ部の複数のトランジスタを形成する工程を説明する。ここでは代表して、一つのトランジスタ、例えば増幅トランジスタに着目して製造工程を説明する。したがって、増幅トランジスタ以外の選択トランジスタ、リセットトランジスタも増幅トランジスタと同様なプロセスで同時に形成することができる。 In the method for manufacturing a solid-state imaging device according to the present invention, first, as shown in FIG. 8A, an element isolation region 14 including an impurity diffusion region that separates a photoelectric conversion portion and an in-pixel transistor portion is formed on a semiconductor substrate 11. To do. The semiconductor substrate 11 is a silicon substrate, and the element isolation region 14 is formed by, for example, ion implantation of, for example, boron (B), which is a p-type impurity, at a dose of about 1 × 10 ¹³ / cm ² . It is formed by introducing it into the upper layer part. Thereafter, although not shown, a photoelectric conversion unit that converts incident light into an electrical signal is formed in a region where the photoelectric conversion unit separated by the element isolation region 14 of the semiconductor substrate 11 is formed.
In addition, an in-pixel transistor unit that converts the signal charge read from the photoelectric conversion unit into a voltage is formed in a region where the in-pixel transistor unit separated by the element isolation region 14 of the semiconductor substrate 11 is formed.
Hereinafter, a process of forming a plurality of transistors in the in-pixel transistor portion will be described. Here, as a representative, the manufacturing process will be described focusing on one transistor, for example, an amplification transistor. Therefore, the selection transistor and the reset transistor other than the amplification transistor can be simultaneously formed in the same process as the amplification transistor.

上記素子分離領域を形成した後、図８（２）に示すように、上記半導体基板１１にウエル領域１５を形成する。このウエル領域１５は、例えばイオン注入により、例えばｐ型不純物であるホウ素（Ｂ）を１×１０¹²／ｃｍ²程度のドーズ量で半導体基板１１の上記素子分離領域１４の下部に導入することで形成される。
なお、上記素子分離領域１４とウエル領域１５はどちらを先に形成してもよい。 After forming the element isolation region, a well region 15 is formed in the semiconductor substrate 11 as shown in FIG. The well region 15 is formed by introducing, for example, boron (B), which is a p-type impurity, at a dose of about 1 × 10 ¹² / cm ^{2 into} the lower portion of the element isolation region 14 of the semiconductor substrate 11 by ion implantation, for example. It is formed.
Either the element isolation region 14 or the well region 15 may be formed first.

次に、図８（３）に示すように、通常のレジスト塗布、リソグラフィ技術により、画素内トランジスタのゲート電極を形成する領域上に開口部を有するレジストパターンを形成し、そのレジストパターンをエッチングマスクに用いて、上記半導体基板１１をエッチングする。これによって、上記半導体基板１１に上記素子分離領域１４よりも深い溝２１を形成する。ただし、上記溝２１は上記ウエル領域１５内に形成されている。 Next, as shown in FIG. 8 (3), a resist pattern having an opening is formed on a region for forming the gate electrode of the transistor in the pixel by a normal resist coating and lithography technique, and the resist pattern is used as an etching mask. Then, the semiconductor substrate 11 is etched. As a result, a trench 21 deeper than the element isolation region 14 is formed in the semiconductor substrate 11. However, the groove 21 is formed in the well region 15.

次に、図９（４）に示すように、上記溝２１の底部の上記半導体基板１１にチャネル領域２２を形成する。このチャネル領域２２は、例えば斜めイオン注入法によって、例えばｎ型不純物であるリン（Ｐ）もしくはヒ素（Ａｓ）を、イオン注入時のチルト角を例えば２０度〜３０度に設定して、上記溝２１の底部の上記半導体基板１１に導入して形成される。上記イオン注入におけるｎ型不純物のリン（Ｐ）もしくはヒ素（Ａｓ）のドーズ量は、例えば１×１０¹³／ｃｍ²程度に設定される。
したがって、チャネル領域２２は、素子分離領域１４よりも深い位置に形成されることになるので、素子分離領域１４の不純物拡散の影響を受けることは少ない。 Next, as shown in FIG. 9 (4), a channel region 22 is formed in the semiconductor substrate 11 at the bottom of the groove 21. For example, phosphorus (P) or arsenic (As), which are n-type impurities, is formed in the channel region 22 by, for example, an oblique ion implantation method, and the tilt angle at the time of ion implantation is set to, for example, 20 to 30 degrees 21 is introduced into the semiconductor substrate 11 at the bottom of 21. The dose amount of phosphorus (P) or arsenic (As), which is an n-type impurity in the ion implantation, is set to about 1 × 10 ¹³ / cm ² , for example.
Therefore, since the channel region 22 is formed at a position deeper than the element isolation region 14, the channel region 22 is hardly affected by the impurity diffusion of the element isolation region 14.

次に、図９（５）に示すように、上記溝１２の表面にゲート絶縁膜３１を形成する。このゲート絶縁膜３１は、例えば熱酸化によって、溝２１表面を酸化することで、酸化シリコン（Ｓｉ）膜で形成される。もちろん、化学気相成長法等の成膜技術によって形成することもできる。
なお、半導体基板１１表面にもゲート絶縁膜３１は形成される。
また、このゲート絶縁膜３１は、酸化シリコン膜、窒化シリコン膜、もしくは酸化ハフニウム、酸化アルミニウム等の金属酸化膜、酸窒化ハフニウム、酸窒化アルミニウム等の酸窒化金属膜等の絶縁膜で形成することもできる。もしくは、これらの膜の複数種を選択した積層膜で形成することもできる。 Next, as shown in FIG. 9 (5), a gate insulating film 31 is formed on the surface of the groove 12. The gate insulating film 31 is formed of a silicon oxide (Si) film by oxidizing the surface of the groove 21 by, for example, thermal oxidation. Of course, it can also be formed by a film forming technique such as chemical vapor deposition.
A gate insulating film 31 is also formed on the surface of the semiconductor substrate 11.
The gate insulating film 31 is formed of an insulating film such as a silicon oxide film, a silicon nitride film, a metal oxide film such as hafnium oxide or aluminum oxide, or a metal oxynitride film such as hafnium oxynitride or aluminum oxynitride. You can also. Or it can also form with the laminated film which selected multiple types of these films | membranes.

次に、図９（６）に示すように、上記ゲート絶縁膜３１上に上記溝２１の内部を埋め込むように導電膜５１を形成する。この導電膜５１は、例えばポリシリコンで形成する。もしくは、タングステン、アルミニウム等の金属で形成することもできる。
その後、上記半導体基板１１上の余剰な導電膜５１を除去する。例えば、化学的機械研磨（ＣＭＰ）法を用いる。もしくはエッチバック法を用いることもできる。
その結果、図１０（７）に示すように、上記溝２１の内部にゲート絶縁膜３１を介して導電膜５１からなるゲート電極３２が形成される。 Next, as shown in FIG. 9 (6), a conductive film 51 is formed on the gate insulating film 31 so as to fill the inside of the trench 21. The conductive film 51 is made of, for example, polysilicon. Alternatively, it can be formed of a metal such as tungsten or aluminum.
Thereafter, the excessive conductive film 51 on the semiconductor substrate 11 is removed. For example, a chemical mechanical polishing (CMP) method is used. Alternatively, an etch back method can be used.
As a result, as shown in FIG. 10 (7), the gate electrode 32 made of the conductive film 51 is formed in the trench 21 via the gate insulating film 31.

次に、図１０（８）に示すように、上記ゲート電極３２の両側における素子分離領域１４で囲まれた活性化領域を形成する領域の半導体基板１１に、ｎ型のＬＤＤ（Lightly Doped Drain ）領域（図示せず）を形成する。さらにｎ型のＬＤＤ領域（図示せず）を介して、ｎ型のソース・ドレイン領域３４、３５を形成する。
上記ＬＤＤ領域は、例えばイオン注入により、ｎ型不純物のリン（Ｐ）もしくはヒ素（Ａｓ）を１×１０¹³／ｃｍ²程度のドーズ量で半導体基板１１に導入して形成する。また上記ソース・ドレイン領域３４、３５は、例えばイオン注入により、ｎ型不純物のリン（Ｐ）もしくはヒ素（Ａｓ）を１×１０¹⁵／ｃｍ²程度のドーズ量で半導体基板１１に導入して形成する。 Next, as shown in FIG. 10 (8), n-type LDD (Lightly Doped Drain) is applied to the semiconductor substrate 11 in the region for forming the activation region surrounded by the element isolation region 14 on both sides of the gate electrode 32. Regions (not shown) are formed. Further, n-type source / drain regions 34 and 35 are formed through an n-type LDD region (not shown).
The LDD region is formed by introducing an n-type impurity such as phosphorus (P) or arsenic (As) into the semiconductor substrate 11 at a dose of about 1 × 10 ¹³ / cm ² by ion implantation, for example. The source / drain regions 34 and 35 are formed by introducing n-type impurity phosphorus (P) or arsenic (As) into the semiconductor substrate 11 at a dose of about 1 × 10 ¹⁵ / cm ² by, for example, ion implantation. To do.

次に、活性化アニールを行い、チャネル領域２２、ソース・ドレイン領域３４、３５等の活性化を行う。このようにして、画素内トランジスタ部の増幅トランジスタＴｒＡが形成される。
上記製造工程は、図１０（９）に示すように、増幅トランジスタＴｒＡを形成すると同時にリセットトランジスタＴｒＲ、選択トランジスタＴｒＳも同時に形成することができる。
その結果、リセットトランジスタＴｒＲ、選択トランジスタＴｒＳも、半導体基板１１に形成された溝２１内にゲート絶縁膜３１を介してゲート電極３２が形成される上記増幅トランジスタＴｒＡと同一構造をとる。そして、各ゲート電極３２の両側には、ソース・ドレイン領域３３、３４、３５、３６が形成される。なお各ソース・ドレイン領域３３、３４、３５、３６のゲート電極３２側にＬＤＤ領域を形成してもよい。また、図示したように、リセットトランジスタＴｒＲと増幅トランジスタＴｒＡとのソース・ドレイン領域３４、増幅トランジスタＴｒＡと選択トランジスタＴｒＳとのソース・ドレイン領域３５は共通化されていてもよい。 Next, activation annealing is performed to activate the channel region 22 and the source / drain regions 34 and 35. In this way, the amplification transistor TrA in the in-pixel transistor portion is formed.
In the manufacturing process, as shown in FIG. 10 (9), the reset transistor TrR and the selection transistor TrS can be formed simultaneously with the formation of the amplification transistor TrA.
As a result, the reset transistor TrR and the selection transistor TrS also have the same structure as the amplification transistor TrA in which the gate electrode 32 is formed in the groove 21 formed in the semiconductor substrate 11 via the gate insulating film 31. Source / drain regions 33, 34, 35, and 36 are formed on both sides of each gate electrode 32. An LDD region may be formed on the side of the gate electrode 32 of each of the source / drain regions 33, 34, 35, and 36. Further, as illustrated, the source / drain regions 34 of the reset transistor TrR and the amplification transistor TrA and the source / drain regions 35 of the amplification transistor TrA and the selection transistor TrS may be shared.

上記製造方法では、溝２１内にゲート電極３２を形成することから、ゲート電極３２のゲート幅（Ｗ長）方向が規定される。これによりゲート電極３２のゲート幅（Ｗ長）方向のばらつきが抑えられる。また、素子分離領域１４よりも深い溝２１の底部および側部にチャネル領域２２を形成することから、素子分離領域１４の下部側にチャネル領域２２が形成される。このことから、素子分離領域１４中の不純物の影響をチャネル領域２２が受けにくくなるので、ゲート幅（Ｗ長）方向が狭くなるという問題が起きなくなる。たとえ、素子分離領域１４の影響がでたとしても、チャネル領域２２は溝２１の側部にも形成されているので、実効ゲート幅（Ｗ長）が十分に確保されている。このため、素子分離領域１４からの拡散の影響は少ない。また、実効のゲート幅（Ｗ長）方向は、溝２１によって規定されるので一定に形成されるため、トランジスタのしきい値電圧のゲート幅（Ｗ長）依存が少なくなる。よって、しきい値電圧のばらつきが少なくなり、しきい値電圧の絶対値が高くなることが抑えられる。
よって、トランジスタのしきい値電圧のばらつきを低減することができ、増幅トランジスタＴｒＡのランダムノイズを低減することができるので、固体撮像装置２の画質の向上を図ることができるという利点がある。 In the manufacturing method, since the gate electrode 32 is formed in the groove 21, the gate width (W length) direction of the gate electrode 32 is defined. This suppresses variations in the gate width (W length) direction of the gate electrode 32. Further, since the channel region 22 is formed at the bottom and side of the trench 21 deeper than the element isolation region 14, the channel region 22 is formed below the element isolation region 14. This makes the channel region 22 less susceptible to the influence of impurities in the element isolation region 14, thereby preventing the problem that the gate width (W length) direction becomes narrow. Even if the element isolation region 14 is affected, the channel region 22 is also formed on the side of the groove 21, so that the effective gate width (W length) is sufficiently secured. For this reason, the influence of the diffusion from the element isolation region 14 is small. Further, since the effective gate width (W length) direction is defined by the groove 21 and is formed constant, the dependence of the threshold voltage of the transistor on the gate width (W length) is reduced. Therefore, variations in threshold voltage are reduced, and an increase in the absolute value of the threshold voltage can be suppressed.
Therefore, variations in the threshold voltage of the transistor can be reduced, and random noise of the amplification transistor TrA can be reduced. Thus, there is an advantage that the image quality of the solid-state imaging device 2 can be improved.

次に、上記固体撮像装置１（２）の製造方法により、画素内トランジスタ部１３を形成した後の電極形成工程についての一例を、図１１および図１２の製造工程断面図によって説明する。 Next, an example of the electrode forming process after the in-pixel transistor portion 13 is formed by the manufacturing method of the solid-state imaging device 1 (2) will be described with reference to the manufacturing process sectional views of FIGS.

前記画素内トランジスタ部１３が形成された後、図１１（１）に示すように、半導体基板１１上に第１絶縁膜４１、エッチングストッパとなる第２絶縁膜４２、層間絶縁膜の主要部となる第３絶縁膜４３を形成する。上記第１絶縁膜４１は、例えば酸化シリコン膜で、例えば２０ｎｍ〜５０ｎｍの厚さに形成する。上記第２絶縁膜４２は、例えば窒化シリコン膜で、例えば１０ｎｍ〜２０ｎｍの厚さに形成スル。上記第３絶縁膜は、例えば酸化シリコン膜で、例えば２００ｎｍ〜３００ｎｍの厚さに形成する。上記各膜厚は一例であって、上記膜厚に限定されることはなく、適宜設定される。 After the intra-pixel transistor portion 13 is formed, as shown in FIG. 11A, the first insulating film 41, the second insulating film 42 serving as an etching stopper, and the main portion of the interlayer insulating film are formed on the semiconductor substrate 11. A third insulating film 43 is formed. The first insulating film 41 is a silicon oxide film, for example, and is formed to a thickness of 20 nm to 50 nm, for example. The second insulating film 42 is a silicon nitride film, for example, and has a thickness of 10 nm to 20 nm, for example. The third insulating film is, for example, a silicon oxide film and is formed to a thickness of, for example, 200 nm to 300 nm. Each said film thickness is an example, Comprising: It is not limited to the said film thickness, It sets suitably.

次に、図１１（２）に示すように、通常のレジストマスク（図示せず）を用いたエッチングにより、上記第３絶縁膜４３、第２絶縁膜４２、第１絶縁膜４１を貫通して、例えばゲート電極３２に通じるコンタクトホール４５を形成する。このコンタクトホールの形成工程では、図示はしていないが、画素内トランジスタ部の各ソース・ドレイン領域、光電変換部のフローティングディフュージョン部等に通じるコンタクトホールも同時に形成することができる。このエッチングでは、第３絶縁膜４３を第２絶縁膜４２に対して選択的に異方性ドライエッチングを行い、第２絶縁膜４２上で一旦エッチングを停止する。次に第２絶縁膜４２を第１絶縁膜４１に対して選択的に異方性ドライエッチングを行い、第１絶縁膜４１上で一旦エッチングを停止する。最後に第１絶縁膜４１をエッチングすることで、上記コンタクトホール４５が形成される。 Next, as shown in FIG. 11 (2), the third insulating film 43, the second insulating film 42, and the first insulating film 41 are penetrated by etching using a normal resist mask (not shown). For example, a contact hole 45 leading to the gate electrode 32 is formed. In this contact hole forming step, although not shown, contact holes that lead to the source / drain regions of the transistor part in the pixel, the floating diffusion part of the photoelectric conversion part, and the like can be formed at the same time. In this etching, anisotropic dry etching is selectively performed on the third insulating film 43 with respect to the second insulating film 42, and the etching is temporarily stopped on the second insulating film 42. Next, anisotropic dry etching is selectively performed on the second insulating film 42 with respect to the first insulating film 41, and the etching is temporarily stopped on the first insulating film 41. Finally, the contact hole 45 is formed by etching the first insulating film 41.

次に、図１２（３）に示すように、上記コンタクトホール４５内に電極４６を形成する。例えば、コンタクトホール４５内に導電膜を埋め込み、第３絶縁膜４３上の余剰な導電膜を除去して、コンタクトホール４５内部に導電膜からなる電極４６を形成する。上記導電膜には、例えばタングステン膜を用いる。 Next, as shown in FIG. 12 (3), an electrode 46 is formed in the contact hole 45. For example, a conductive film is embedded in the contact hole 45 and an excessive conductive film on the third insulating film 43 is removed, and an electrode 46 made of a conductive film is formed inside the contact hole 45. For example, a tungsten film is used as the conductive film.

次に、本発明の撮像装置に係る一実施の形態を、図１３のブロック図によって説明する。この撮像装置は、本発明の固体撮像装置を用いたものである。 Next, an embodiment of the imaging apparatus of the present invention will be described with reference to the block diagram of FIG. This imaging device uses the solid-state imaging device of the present invention.

図１３に示すように、撮像装置２００は、撮像部２０１に固体撮像装置（図示せず）を備えている。この撮像部２０１の集光側には像を結像させる結像光学系２０２が備えられ、また、撮像部２０１には、それを駆動する駆動回路、固体撮像装置で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部２０３が接続されている。また上記信号処理部２０３によって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような撮像装置２００において、上記固体撮像素子には、前記実施の形態で説明した固体撮像装置１または固体撮像装置２を用いることができる。 As illustrated in FIG. 13, the imaging device 200 includes a solid-state imaging device (not shown) in the imaging unit 201. An image forming optical system 202 for forming an image is provided on the light condensing side of the image pickup unit 201, and the image pickup unit 201 displays an image of a signal converted photoelectrically by a driving circuit for driving the image pickup unit 201 and a solid-state image pickup device. A signal processing unit 203 having a signal processing circuit or the like for processing is connected. The image signal processed by the signal processing unit 203 can be stored by an image storage unit (not shown). In such an imaging device 200, the solid-state imaging device 1 or the solid-state imaging device 2 described in the above embodiment can be used as the solid-state imaging element.

本発明の撮像装置２００では、本願発明の固体撮像装置１または２を用いることから、上記説明したのと同様に、各画素の受光部の感度が十分に確保される。よって、画素特性、例えば高感度化が可能になるという利点がある。またフレアーを低減できるという利点がある。 In the imaging device 200 of the present invention, since the solid-state imaging device 1 or 2 of the present invention is used, the sensitivity of the light receiving portion of each pixel is sufficiently ensured as described above. Therefore, there is an advantage that pixel characteristics such as high sensitivity can be achieved. There is also an advantage that flare can be reduced.

なお、本発明の撮像装置２００は、上記構成に限定されることはなく、固体撮像装置を用いる撮像装置であれば如何なる構成のものにも適用することができる。 The imaging device 200 of the present invention is not limited to the above configuration, and can be applied to any configuration as long as the imaging device uses a solid-state imaging device.

上記固体撮像装置１または２は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。また、本発明は、固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置として、高画質化の効果が得られる。ここで、撮像装置は、例えば、カメラや撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。 The solid-state imaging device 1 or 2 may be formed as a single chip, or in a modular form having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together. There may be. Further, the present invention can be applied not only to a solid-state imaging device but also to an imaging device. In this case, an effect of improving the image quality can be obtained as the imaging device. Here, the imaging device indicates, for example, a camera or a portable device having an imaging function. “Imaging” includes not only capturing an image during normal camera shooting but also fingerprint detection in a broad sense.

本発明の固体撮像装置に係る一実施の形態（第１実施例）を示した平面レイアウト図および概略構成断面図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a plan layout view and a schematic configuration sectional view showing an embodiment (first embodiment) according to a solid-state imaging device of the present invention. 従来の固体撮像装置と本発明の固体撮像装置とを比較した平面レイアウト図図である。It is the plane layout figure which compared the conventional solid-state imaging device and the solid-state imaging device of this invention. 本発明の固体撮像装置に係る一実施の形態（第２実施例）を示した平面レイアウト図および概略構成断面図である。It is the plane layout figure and schematic structure sectional drawing which showed one Embodiment (2nd Example) which concerns on the solid-state imaging device of this invention. 本発明の固体撮像装置のレイアウトの一例を示した平面レイアウト図である。It is the plane layout figure which showed an example of the layout of the solid-state imaging device of this invention. 本発明の固体撮像装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程図である。It is the manufacturing process figure which showed one Embodiment (1st Example) which concerns on the manufacturing method of the solid-state imaging device of this invention. 本発明の固体撮像装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程図である。It is the manufacturing process figure which showed one Embodiment (1st Example) which concerns on the manufacturing method of the solid-state imaging device of this invention. 本発明の固体撮像装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程図である。It is the manufacturing process figure which showed one Embodiment (1st Example) which concerns on the manufacturing method of the solid-state imaging device of this invention. 本発明の固体撮像装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程図である。It is the manufacturing process figure which showed one Embodiment (2nd Example) which concerns on the manufacturing method of the solid-state imaging device of this invention. 本発明の固体撮像装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程図である。It is the manufacturing process figure which showed one Embodiment (2nd Example) which concerns on the manufacturing method of the solid-state imaging device of this invention. 本発明の固体撮像装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程図である。It is the manufacturing process figure which showed one Embodiment (2nd Example) which concerns on the manufacturing method of the solid-state imaging device of this invention. 電極の製造方法の一例を示した製造工程断面図である。It is manufacturing process sectional drawing which showed an example of the manufacturing method of an electrode. 電極の製造方法の一例を示した製造工程断面図である。It is manufacturing process sectional drawing which showed an example of the manufacturing method of an electrode. 本発明の撮像装置に係る一実施の形態を示したブロック図である。It is a block diagram showing one embodiment concerning an imaging device of the present invention. 従来のＣＭＯＳイメージセンサーを示したレイアウト図である。It is the layout figure which showed the conventional CMOS image sensor. 従来の画素内トランジスタ部のトランジスタの断面構造を示した断面図である。It is sectional drawing which showed the cross-section of the transistor of the conventional transistor part in a pixel.

Explanation of symbols

１…固体撮像装置、１１…半導体基板、１２…光電変換部、１３…画素内トランジスタ部、２１…溝、２２…チャネル領域、３１…ゲート絶縁膜、３２…ゲート電極、３４，３５…ソース・ドレイン領域、ＴｒＡ…増幅トランジスタ DESCRIPTION OF SYMBOLS 1 ... Solid-state imaging device, 11 ... Semiconductor substrate, 12 ... Photoelectric conversion part, 13 ... In-pixel transistor part, 21 ... Groove, 22 ... Channel region, 31 ... Gate insulating film, 32 ... Gate electrode, 34, 35 ... Source Drain region, TrA ... Amplification transistor

Claims

A photoelectric conversion unit that converts incident light formed on the semiconductor substrate into an electrical signal;
An in-pixel transistor unit that is formed on the semiconductor substrate and converts a signal charge read from the photoelectric conversion unit into a voltage;
An element isolation region formed on the semiconductor substrate and including an impurity diffusion region that separates the photoelectric conversion unit and the in-pixel transistor unit;
The in-pixel transistor portion is composed of a plurality of transistors including an amplification transistor,
Each of the plurality of transistors is
A groove formed in the semiconductor substrate;
A channel region formed at the bottom of the groove;
A gate insulating film formed on the groove surface;
A gate electrode formed in the trench through the gate insulating film;
A solid-state imaging device having source / drain regions formed on both sides of the gate electrode in the channel length direction.

The solid-state imaging device according to claim 1, wherein the channel region is further formed on a sidewall of the groove in a channel width direction of the gate electrode.

The photoelectric conversion region and the in-pixel transistor portion are formed along one side of the photoelectric conversion region through a part of the element isolation region,
The solid-state imaging device according to claim 1, wherein a plurality of transistors are arranged in series in the in-pixel transistor portion.

4. The solid-state imaging device according to claim 3, wherein the arrangement direction of the gate electrodes of the plurality of transistors is perpendicular to one side of the photoelectric conversion region in which the in-pixel transistor portion is formed.

The solid-state imaging device according to claim 1, wherein the plurality of transistors are a reset transistor, an amplification transistor, and a selection transistor.

Forming a photoelectric conversion unit for converting incident light into an electrical signal on a semiconductor substrate;
Forming an in-pixel transistor unit that converts a signal charge read from the photoelectric conversion unit into a voltage on the semiconductor substrate;
Forming a device isolation region including an impurity diffusion region that separates the photoelectric conversion unit and the in-pixel transistor unit in the semiconductor substrate;
The step of forming the in-pixel transistor portion includes:
After forming the element isolation region,
Forming a groove deeper than the element isolation region in a region where the gate electrode of the in-pixel transistor portion is formed in the semiconductor substrate;
Forming a channel region at the bottom of the groove;
Forming a gate insulating film on the groove surface;
Forming a gate electrode in the trench through the gate insulating film;
A method of manufacturing a solid-state imaging device, comprising: forming a source / drain region in the semiconductor substrate on both sides of the gate electrode in the channel length direction.

The method for manufacturing a solid-state imaging device according to claim 6, wherein the channel region is formed on a bottom of the groove and on a side wall of the groove in a channel width direction of the gate electrode.

A condensing optical unit that condenses incident light;
A solid-state imaging device that receives and photoelectrically converts light collected by the condensing optical unit; and
A signal processing unit for processing the photoelectrically converted signal;
The solid-state imaging device
A photoelectric conversion region for converting incident light formed on the semiconductor substrate into an electrical signal;
An in-pixel transistor unit that converts a signal charge formed on the semiconductor substrate and read from the photoelectric conversion region into a voltage;
An element isolation region formed on the semiconductor substrate and comprising an impurity diffusion region that separates the photoelectric conversion region and the in-pixel transistor portion;
The in-pixel transistor portion is composed of a plurality of transistors including an amplification transistor,
Each of the plurality of transistors is
A groove deeper than the element isolation region formed in the semiconductor substrate;
A channel region formed at the bottom of the groove;
A gate insulating film formed on the groove surface;
A gate electrode formed in the trench through the gate insulating film;
An imaging apparatus having source / drain regions formed on both sides of the gate electrode in the channel length direction.