JP2009300248A - Parallel testing device - Google Patents
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Abstract
Description
本発明は、被試験デバイスに対する複数の試験処理を複数の計測装置を用いて同時並列に行う並列試験システムに用いられる並列試験装置に関する。 The present invention relates to a parallel test apparatus used in a parallel test system that performs a plurality of test processes on a device under test simultaneously in parallel using a plurality of measurement apparatuses.
従来技術に係る並列試験システムにおいて、被試験デバイス（Device Under Test。以下、ＤＵＴという。）に対する複数の試験処理をそれぞれ行う計測器と、当該計測器からの各試験結果のデータを処理するメインパーソナルコンピュータとは、ＧＰ−ＩＢ（General Purpose Interface Bus）又はＲＳ−２３２Ｃなどのインターフェース規格に準拠した計測用バスを介して接続されている。メインパーソナルコンピュータは、各計測器に固有の制御命令を組み合わせた試験用プログラムを実行することにより各計測器の動作を制御して、各制御器からの各試験結果のデータの転送処理を行う。 In a parallel test system according to the prior art, a measuring instrument that performs a plurality of test processes for a device under test (hereinafter referred to as DUT), and a main personal that processes data of each test result from the measuring instrument The computer is connected via a measurement bus conforming to an interface standard such as GP-IB (General Purpose Interface Bus) or RS-232C. The main personal computer controls the operation of each measuring instrument by executing a test program in which a control command unique to each measuring instrument is combined, and performs processing for transferring data of each test result from each controller.
例えば、特許文献１のファンクションテスト・システムは、被測定物を装着するための治具と、該測定物の機能を検査するために異なる検査機能を有する各種のファンクションテスタと、該ファンクションテスタの機能検査を操作する検査制御部とからなり、前記各種のファンクションテスタは、夫々同形のモジュールタイプに形成したことを特徴としている。特許文献１に記載のファンクションテスト・システムによれば、コンパクトな汎用ファンクションテスタを提供できる。
For example, the function test system of
また、特許文献２に記載の計測システム装置は、各種計測データ（Ｄ）を処理する二以上の計測データ処理装置（Ｍｎ〔ｎ＝１，２，ｉ，…，ｎ〕）と、前記計測データ（Ｄ）を伝送する二以上の計測用バス（Ｂｍ〔ｍ＝１，２，ｉ，…，ｍ〕）とを具備し、少なくとも、前記計測用バス数（ｍ）に依存して各種計測データ（Ｄ）のバス転送制御をするバス制御権が計測データ処理装置（Ｍｎ）に与えられることを特徴としている。特許文献２によれば、一本の計測バスを用いる場合に比較して、被測定対象に係る測定処理時間の短縮及びその並列測定の高速化を行うことができる。
Further, the measurement system device described in
さらに、特許文献３に記載の温度試験装置は、複数の温度条件で被試験物の特性試験を順次実行するため、各温度条件に対応した特性試験を実行する複数の計測器と、計測器の一式に関連して設置された複数の恒温槽と、各計測器および各恒温槽の制御処理を行う制御機器とを備え、制御機器は、各恒温槽毎に制御タスクを割り当てることにより、各計測器による特性試験をマルチタスクで実行するとともに、各恒温槽をそれぞれ独立して非同期に運転する。
Furthermore, since the temperature test apparatus described in
またさらに、特許文献４の自動計測システムは、ユーザの操作するユーザマシンと計測器を制御するコントローラとを第１の通信線で接続すると共に、前記計測器と前記コントローラとを第２の通信線で接続した自動計測システムであって、前記計測器は、前記コントローラから該計測器の詳細動作を制御するための第１の制御プログラムと、前記コントローラ上に読み出される前記第１の制御プログラムの詳細動作を前記ユーザマシンから制御するための第２の制御プログラムとを予め記憶しており、前記コントローラが前記第１の制御プログラムを前記計測器から読み出して実行し、前記ユーザマシンが前記コントローラを介して前記第２の制御プログラムを前記計測器から読み出して実行することで、前記ユーザマシン上の第２の制御プログラムに従って前記コントローラ上の第１の制御プログラムを制御すると共に、該第１の制御プログラムに従って前記計測器の詳細動作を制御することを特徴としている。これにより、計測器の制御プログラムの作成作業を大幅に軽減できる。 Still further, the automatic measurement system of Patent Document 4 connects a user machine operated by a user and a controller that controls the measuring instrument with a first communication line, and connects the measuring instrument and the controller to a second communication line. The measuring instrument is a first control program for controlling a detailed operation of the measuring instrument from the controller, and details of the first control program read out on the controller. A second control program for controlling the operation from the user machine in advance, the controller reads and executes the first control program from the measuring instrument, and the user machine passes through the controller. The second control program on the user machine is read out from the measuring instrument and executed. To control the first control program on the controller in accordance with programs, it is characterized by controlling the detailed operation of the instrument in accordance with the first control program. This greatly reduces the work of creating a control program for the measuring instrument.
しかしながら、特許文献１に記載のファンクションテスト・システムによれば、複数のファンクションテスタと当該ファンクションテスタを制御する検査制御部とは、ＧＰ−ＩＢに準拠したバスを介して互いに接続されるので、ある時間内において、ファンクションテスタからの計測データの転送を制御する装置は当該バス上に１台しか存在できない。このため、複数のファンクションテスタからの計測データを同時に検査制御部に転送できず、計測データを送信しているファンクションテスタ以外のファンクションテスタは、バスが解放されるまで計測データを検査制御部に送信できない。すなわち、特許文献１に記載のファンクションテスト・システムによれば、複数のファンクションテスタを用いてＤＵＴを同時並列に試験できず、ＤＵＴの試験処理を高速化するためには、特別な手続き処理をさらに追加する必要があり、当該試験処理のためのプログラムが複雑化し、当該ＤＵＴに係る製品の開発期間が長くなるという課題があった。
However, according to the function test system described in
また、特許文献２に記載の計測システム装置によれば、複数の計測データ処理装置及び複数の計測用バスを備えた複雑な構成であるため、１つの計測用バスを備えた場合に比較して、各計測データ処理装置上で動作する並列試験処理のための各プログラムは、通信調停などの調整処理を含む必要があり、当該プログラム開発及び動作の検証作業のために多くの労力を必要とした。さらに、計測システム装置全体の構成が複雑化及び大型化し、計測器を１台増設するだけでもさまざまな箇所を改造する必要が生じ、計測システム装置の拡張及びメンテナンスの面で課題があった。さらに、計測データ処理装置毎に、並列試験処理のためのプログラムを開発する必要があった。
Further, according to the measurement system device described in
さらに、特許文献３に記載の温度試験装置によれば、特性試験を実行する複数の計測器は互いに独立であり、当該複数の計測器を相互に通信させて試験処理を行うことができなかった。また、特許文献４の自動計測システムによれば、計測器は、所定の第１及び第２の制御プログラムを予め記憶する必要があり、任意の計測器を用いることができなかった。
Furthermore, according to the temperature test apparatus described in
本発明の目的は以上の問題点を解決し、ＤＵＴに対する複数の試験処理を同時並列に行う並列試験システムにおいて、従来技術に比較してシステム全体の構成を小型且つ簡便にでき、その拡張性を高めることができ、複数の試験処理を並列に行うためのプログラムの作成が容易である並列試験装置を提供することを目的とする。 The object of the present invention is to solve the above problems, and in a parallel test system that performs a plurality of test processes on a DUT simultaneously in parallel, the configuration of the entire system can be made smaller and simpler than the prior art, and its expandability can be improved. It is an object of the present invention to provide a parallel test apparatus that can be enhanced and can easily create a program for performing a plurality of test processes in parallel.
本発明に係る並列試験装置は、所定の制御命令に従って被試験デバイスに対する試験処理をそれぞれ行う複数の計測装置と、上記複数の計測装置にそれぞれ接続された複数の並列試験装置と、上記複数の並列試験装置に接続された制御装置と、上記複数の並列試験装置を相互に接続する相互通信バスとを備えた並列試験システムのための複数の並列試験装置のうちの１つの並列試験装置であって、上記相互通信バスは、上記複数の並列試験装置間でマスタ／スレーブ方式の通信を行うための複数の通信信号線と、当該相互通信バスにマスタ装置である並列試験装置が接続されていないことを示す第１の電圧レベル又は当該相互通信バスに上記マスタ装置である並列試験装置が接続されていることを示す第２の電圧レベルを有するマスタ装置管理用信号線とを備え、当該並列試験装置は、上記制御命令を含む並列試験プログラムのデータを上記制御装置から受信して記憶手段に格納し、上記制御装置からの試験開始信号に応答して、上記格納された並列試験プログラムを実行することにより、当該並列試験装置に接続された計測装置を上記試験処理を行うように制御し、当該並列試験装置は、当該並列試験装置をマスタ装置とし当該並列試験装置以外の並列試験装置をスレーブ装置とするマスタ／スレーブ方式の通信処理の開始時に、上記マスタ装置管理用信号線が上記第１の電圧レベルを有するときに、上記マスタ装置管理用信号線を上記第２の電圧レベルに設定し、上記通信処理の終了時に、上記マスタ装置管理用信号線を上記第１の電圧レベルに設定することを特徴とする。 A parallel test apparatus according to the present invention includes a plurality of measurement apparatuses that respectively perform test processing on a device under test according to a predetermined control instruction, a plurality of parallel test apparatuses connected to the plurality of measurement apparatuses, and the plurality of parallel test apparatuses. A parallel test device of a plurality of parallel test devices for a parallel test system comprising a control device connected to the test device and an intercommunication bus for interconnecting the plurality of parallel test devices. The intercommunication bus is connected to a plurality of communication signal lines for performing master / slave communication between the plurality of parallel test apparatuses, and the parallel test apparatus as a master apparatus is not connected to the intercommunication bus. Or a master device tube having a second voltage level indicating that the parallel test device as the master device is connected to the intercommunication bus. The parallel test apparatus receives the data of the parallel test program including the control instruction from the control apparatus and stores it in the storage means, and responds to the test start signal from the control apparatus, By executing the stored parallel test program, the measurement apparatus connected to the parallel test apparatus is controlled to perform the test process, and the parallel test apparatus uses the parallel test apparatus as a master apparatus and performs the parallel test apparatus. At the start of master / slave communication processing using a parallel test device other than the test device as a slave device, when the master device management signal line has the first voltage level, the master device management signal line is The second voltage level is set, and at the end of the communication process, the master device management signal line is set to the first voltage level.
本発明に係る並列試験装置によれば、所定の制御命令を含む並列試験プログラムのデータを制御装置から受信して記憶手段に格納し、制御装置からの試験開始信号に応答して、上記格納された並列試験プログラムを実行することにより、当該並列試験装置に接続された計測装置をＤＵＴに対する試験処理を行うように制御する。従って、所定の制御命令に従って被試験デバイスに対する試験処理をそれぞれ行う複数の計測装置に、本発明に係る並列試験装置をそれぞれ接続し、当該複数の並列試験装置を制御装置に接続して並列試験システムを構成することにより、従来技術に比較して、当該並列試験システム全体の構成を小型且つ簡便にでき、当該並列試験システムの拡張性を高めることができ、複数の試験処理を並列に行うためのプログラムを容易に作成できる。 According to the parallel test apparatus of the present invention, data of a parallel test program including a predetermined control instruction is received from the control apparatus and stored in the storage means, and the data is stored in response to a test start signal from the control apparatus. By executing the parallel test program, the measurement apparatus connected to the parallel test apparatus is controlled to perform the test process for the DUT. Therefore, a parallel test system is connected by connecting the parallel test apparatus according to the present invention to a plurality of measurement apparatuses that respectively perform test processing on a device under test according to a predetermined control command, and connecting the plurality of parallel test apparatuses to the control apparatus. Compared to the prior art, the overall configuration of the parallel test system can be made smaller and simpler, the expandability of the parallel test system can be improved, and a plurality of test processes can be performed in parallel. You can easily create programs.
以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付している。 Hereinafter, embodiments according to the present invention will be described with reference to the drawings. In addition, in each following embodiment, the same code | symbol is attached | subjected about the same component.
実施の形態１．
図１は、本発明の実施の形態１に係る並列試験装置２−ｎ（ｎ＝１，２，…，Ｎ）（以下、並列試験装置２とも総称する。）を備えた、並列試験システムの構成を示すブロック図である。また、図２は、図１の並列試験装置２−ｎの構成を示すブロック図であり、図３は、図１の相互通信バス８の構成を示すブロック図である。
FIG. 1 shows a parallel test system including parallel test apparatuses 2-n (n = 1, 2,..., N) (hereinafter also collectively referred to as parallel test apparatus 2) according to
図１の並列試験システムは、ＤＵＴ４に計測用装置用ケーブル７−１〜７−Ｎを介してそれぞれ接続され、かつ所定の制御命令に従ってＤＵＴ４に対する試験処理又は制御処理をそれぞれ行う複数Ｎ台の計測用装置３−１〜３−Ｎ（以下、計測用装置３とも総称する。）と、計測用装置３−１〜３−ＮにＧＰ−ＩＢケーブル６−１〜６−Ｎを介してそれぞれ接続された複数Ｎ台の並列試験装置２−１〜２−Ｎと、各並列試験装置２−１〜２−ＮにＲＳ−２３２Ｃケーブル５−１〜５−Ｎを介して接続されたパーソナルコンピュータ１と、並列試験装置２−１〜２−Ｎを相互に接続する相互通信バス８とを備えて構成される。
The parallel test system of FIG. 1 is connected to the DUT 4 via the measurement device cables 7-1 to 7-N and measures a plurality of N units that respectively perform test processing or control processing on the DUT 4 according to predetermined control commands. Devices 3-1 to 3 -N (hereinafter collectively referred to as measurement device 3) and measurement devices 3-1 to 3 -N via GP-IB cables 6-1 to 6 -N, respectively. A plurality of N parallel test apparatuses 2-1 to 2-N, and
詳細後述するように、上記相互通信バス８は、並列試験装置２−１〜２−Ｎ間でマスタ／スレーブ方式の通信を行うための複数の通信信号線８１ａ，８１ｂと、当該相互通信バス８にマスタ装置である並列試験装置２が接続されていないことを示す第１の電圧レベル又は当該相互通信バス８に上記マスタ装置である並列試験装置２が接続されていることを示す第２の電圧レベルを有するマスタ装置管理用信号線８２とを備える。
As will be described in detail later, the
本実施形態において、並列試験装置２は、上記制御命令を含む並列試験プログラムのデータをパーソナルコンピュータ１から受信してメモリ２１に格納し、パーソナルコンピュータ１からの試験開始信号に応答して、上記格納された並列試験プログラムを実行することにより、当該並列試験装置２に接続された計測用装置３を上記試験処理を行うように制御し、当該並列試験装置２をマスタ装置とし当該並列試験装置以外の並列試験装置２をスレーブ装置とするマスタ／スレーブ方式の通信処理の開始時に、上記マスタ装置管理用信号線８２が上記第１の電圧レベルを有するときに、上記マスタ装置管理用信号線８２を上記第２の電圧レベルに設定し、上記通信処理の終了時に、上記マスタ装置管理用信号線９２を上記第１の電圧レベルに設定することを特徴としている。
In the present embodiment, the
図１において、パーソナルコンピュータ１は、コントローラ１０と、メモリ１１と、ＲＳ−２３２Ｃインターフェース１２−１〜１２−Ｎとを備えて構成される。コントローラ１０は、具体的にはＣＰＵ（Central Processing Unit）で構成されており、パーソナルコンピュータ１の動作を制御するほか、メモリ１１に格納された種々のソフトウェアのプログラムを実行する。メモリ１１は、パーソナルコンピュータ１の動作に必要であってコントローラ１０によって実行される種々のソフトウェアのプログラムを予め格納する。本実施形態において、メモリ１１は、図４を用いて詳細後述する第１の並列試験処理のプログラムを格納する。また、ＲＳ−２３２Ｃインターフェース１２−１〜１２−Ｎはそれぞれ、コントローラ１０から入力されるデータ及び信号に対して、並列試験装置２−１〜２−Ｎとのインターフェース処理を実行して、ＲＳ−２３２Ｃに準拠するデータ信号を発生して、各並列試験装置２−１〜２−Ｎに出力する。さらに、ＲＳ−２３２Ｃインターフェース１２−１〜１２−Ｎはそれぞれ、各並列試験装置２−１〜２−ＮからＲＳ−２３２Ｃケーブル５−１〜５−Ｎを介して入力されるデータ信号に対して、信号変換やプロトコル変換を含む所定のインターフェース処理を実行してコントローラ１０に出力する。
In FIG. 1, a
図２において、並列試験装置２−ｎはワンチップのマイクロコンピュータ２６−ｎにてなり、当該マイクロコンピュータ２６−ｎ上に、コントローラ２０−ｎと、メモリ２１−ｎと、アドレススイッチ２２−ｎと、ＲＳ−２３２Ｃインターフェース２３−ｎと、ＧＰ−ＩＢインターフェース２４−ｎと、相互通信インターフェース２５−ｎとが搭載される。並列試験装置２−１〜２−Ｎには、０から１５までのアドレスを設定可能な４ビットのＤＩＰ（Dual In Line Package）スイッチであるアドレススイッチ２２−１〜２２−Ｎを用いて、互いに異なる固有のアドレスが割り当てられる。コントローラ２０−ｎは、具体的にはＣＰＵで構成されており、並列試験装置２−ｎの動作を制御するほか、メモリ２１−ｎに格納された種々のソフトウェアのプログラムを実行する。メモリ２１−ｎは、並列試験装置２−ｎの動作に必要であってコントローラ２０−ｎによって実行される種々のソフトウェアのプログラムを予め格納する。 In FIG. 2, the parallel test apparatus 2-n is a one-chip microcomputer 26-n. On the microcomputer 26-n, a controller 20-n, a memory 21-n, an address switch 22-n, RS-232C interface 23-n, GP-IB interface 24-n, and mutual communication interface 25-n are mounted. The parallel test apparatuses 2-1 to 2-N use address switches 22-1 to 22-N which are 4-bit DIP (Dual In Line Package) switches that can set addresses from 0 to 15, respectively. Different unique addresses are assigned. The controller 20-n is specifically composed of a CPU, and controls the operation of the parallel test apparatus 2-n and executes various software programs stored in the memory 21-n. The memory 21-n stores various software programs that are necessary for the operation of the parallel test apparatus 2-n and executed by the controller 20-n.
図２において、ＲＳ−２３２Ｃインターフェース２３−ｎは、コントローラ２０−ｎから入力されるデータ及び信号に対して、パーソナルコンピュータ１とのインターフェース処理を実行して、ＲＳ−２３２Ｃに準拠するデータ信号を発生して、パーソナルコンピュータ１に出力する。さらに、ＲＳ−２３２Ｃインターフェース２３−ｎは、パーソナルコンピュータ１からＲＳ−２３２Ｃケーブル５−ｎを介して入力されるデータ信号に対して、信号変換やプロトコル変換を含む所定のインターフェース処理を実行してコントローラ２０−ｎに出力する。また、ＧＰ−ＩＢインターフェース２４−ｎは、コントローラ２０−ｎから入力されるデータ及び信号に対して、計測用装置３−ｎとのインターフェース処理を実行して、ＧＰ−ＩＢに準拠するデータ信号を発生して、計測用装置３−ｎに出力する。さらに、ＧＰ−ＩＢインターフェース２４−ｎは計測用装置３−ｎからＧＰ−ＩＢケーブル７−ｎを介して入力されるデータ信号に対して、信号変換やプロトコル変換を含む所定のインターフェース処理を実行してコントローラ２０−ｎに出力する。
In FIG. 2, the RS-232C interface 23-n performs interface processing with the
また、図２において、相互通信インターフェース２５−ｎは、相互通信バス８に接続される。ここで、図３に示すように、相互通信バス８は、並列試験装置２−１〜２−Ｎ間でマスタ／スレーブ方式の通信を行うためのＩ２Ｃバス８１と、マスタ装置管理用信号線８２とを含む。Ｉ２Ｃ（Inter Integrated Circuit）バス８１は、高速シリアル通信のためのインターフェース規格であるＩ２Ｃに準拠しており、マスタ／スレーブ方式の通信のためにシリアルデータ信号を用いてシリアル通信を行う２本の双方向のオープンコレクタ信号線であるシリアルデータ線８１ａ（ＳＤＡ）及びシリアルクロック線８１ｂ（ＳＣＬ）を含む。シリアルデータ線８１ａ及びシリアルクロック線８１ｂはそれぞれ、プルアップ抵抗Ｒｐ２及びＲｐ３を介して正の電圧源Ｖｄｄに接続される。また、各並列試験装置２−ｎの相互通信インターフェース２５−ｎのシリアルデータ信号入出力端子ｔ２−ｎは、シリーズ抵抗Ｒｓ２−ｎを介してシリアルデータ線８１ａに接続される。さらに、各並列試験装置２−ｎの相互通信インターフェース２５−ｎのクロック信号入出力端子ｔ３−ｎは、シリーズ抵抗Ｒｓ３−ｎを介してシリアルクロック線８１ｂに接続される。
In FIG. 2, the mutual communication interface 25-n is connected to the
Ｉ２Ｃバス８１を介してシリアル通信を行わないときには、各並列試験装置２−ｎの相互通信インターフェース２５−ｎのシリアルデータ信号入出力端子ｔ２−ｎ及びクロック信号入出力端子ｔ３−ｎはそれぞれハイインピーダンスになっており、このとき電圧源Ｖｄｄはシリアルデータ線８１ａ及びシリアルクロック線８１ｂの各電圧レベルを電源電圧Ｖｄｄであるハイレベルにプルアップしている。また、Ｉ２Ｃバス８１を介してシリアル通信を行うときには、各並列試験装置２−ｎは、相互通信インターフェース２５−ｎのクロック信号入出力端子ｔ３−ｎを介して入出力するクロック信号を用いて、シリアルデータ信号入出力端子ｔ２−ｎを介してシリアルデータ信号を入出力する。
When serial communication is not performed via the
また、図３において、オープンコレクタ信号線であるマスタ装置管理用信号線８２は、プルアップ抵抗Ｒｐ１を介して電圧源Ｖｄｄに接続される。さらに、各並列試験装置２−ｎの相互通信インターフェース２５−ｎのマスタ装置管理用信号入出力端子ｔ１−ｎは、シリーズ抵抗Ｒｓ１−ｎを介してマスタ装置管理用信号線８２に接続される。 In FIG. 3, a master device management signal line 82 which is an open collector signal line is connected to a voltage source Vdd via a pull-up resistor Rp1. Further, the master device management signal input / output terminal t1-n of the mutual communication interface 25-n of each parallel test device 2-n is connected to the master device management signal line 82 via the series resistor Rs1-n.
各並列試験装置２−ｎは、Ｉ２Ｃにおけるスレーブ装置になるためにマスタ装置管理用信号入出力端子ｔ１−ｎをローインピーダンスにする一方、Ｉ２Ｃにおけるマスタ装置になるためにマスタ装置管理用信号入出力端子ｔ１−ｎをハイインピーダンスにする。本実施形態において、各並列試験装置２−ｎは、当該並列試験装置２−ｎの電源オン時にスレーブ装置として起動する。全ての並列試験装置２−１〜２−Ｎがスレーブ装置であるときには、全てのマスタ装置管理用信号入出力端子ｔ１−１〜ｔ１−Ｎがローインピーダンスになっており、マスタ装置管理用信号線８２の電圧レベルＶｍは接地電位であるローレベルになっている。 Each parallel test device 2-n sets the master device management signal input / output terminal t1-n to low impedance in order to become a slave device in I2C, while the master device management signal input / output in order to become a master device in I2C. The terminal t1-n is set to high impedance. In the present embodiment, each parallel test apparatus 2-n is activated as a slave apparatus when the parallel test apparatus 2-n is powered on. When all the parallel test devices 2-1 to 2-N are slave devices, all the master device management signal input / output terminals t1-1 to t1-N have low impedance, and the master device management signal line The voltage level Vm 82 is a low level which is the ground potential.
並列試験装置２−ｎは、当該並列試験装置２−ｎをマスタ装置とし当該並列試験装置２−ｎ以外の並列試験装置２をスレーブ装置とするマスタ／スレーブ方式の通信処理の開始時に、全ての並列試験装置２−１〜２−Ｎがスレーブ装置であるか否かを判断するために、マスタ装置管理用信号線８２の電圧レベルＶｍがローレベルであるか否かを判断し、ローレベルであるときに、マスタ装置管理用信号入出力端子ｔ１−ｎをハイインピーダンスにする。このとき、マスタ装置管理用信号線８２の電圧レベルＶｍは、電圧源Ｖｄｄによってハイレベルにプルアップされる。そして、並列試験装置２−ｎは、Ｉ２Ｃバス８１を介して当該並列試験装置２−ｎをマスタ装置とし当該並列試験装置２−ｎ以外の並列試験装置２をスレーブ装置とするマスタ／スレーブ方式の通信処理を行う。最後に、並列試験装置２−ｎは、上記通信処理の終了時に、マスタ装置管理用信号入出力端子ｔ１−ｎをローインピーダンスにする。これにより、全てのマスタ装置管理用信号入出力端子ｔ１−１〜ｔ１−Ｎがローインピーダンスになるので、マスタ装置管理用信号線８２の電圧レベルＶｍはローレベルになる。従って、マスタ装置管理用信号線８２の電圧レベルＶｍは、相互通信バス８にマスタ装置である並列試験装置２が接続されていないことを示すローレベル、もしくは相互通信バス８にマスタ装置である並列試験装置２が接続されていることを示すハイレベルを有する。
At the start of master / slave communication processing, the parallel test apparatus 2-n uses the parallel test apparatus 2-n as a master apparatus and the
さらに、図３において、相互通信インターフェース２５−ｎは、コントローラ２０−ｎから入力されるデータ及び信号に対して、通信相手の他の並列試験装置２−ｍ（ｍは、１，２，…，ｎ−１，ｎ＋１，ｎ＋２，…，Ｎのうちのいずれか１つ）とのインターフェース処理を実行して、Ｉ２Ｃに準拠するシリアルデータ信号を発生して、Ｉ２Ｃバス８１を介して当該他の並列試験装置２−ｍに出力する。さらに、相互通信インターフェース２５−ｎは、当該並列試験装置２−ｍからＩ２Ｃバス８１を介して入力されるシリアルデータ信号に対して、信号変換やプロトコル変換を含む所定のインターフェース処理を実行してコントローラ２０−ｎに出力する。なお、相互通信バス８を介する並列試験装置２−１〜２−Ｎ間の相互通信処理については、図５を用いて詳細後述する。
Further, in FIG. 3, the mutual communication interface 25-n performs other parallel test apparatus 2-m (m is 1, 2,...) With respect to data and signals input from the controller 20 -n. n-1, n + 1, n + 2,..., N) to generate an I2C-compliant serial data signal, and the other parallel via the
図１において、計測用装置３−１〜３−Ｎはそれぞれ、対応する並列試験装置２−１〜２−Ｎによって制御され、計測用装置用ケーブル７−１〜７−Ｎを介して、ＤＵＴ４に対する試験処理又はＤＵＴ４の制御処理を行い、試験結果のデータを試験結果データＤ−１〜Ｄ−Ｎとして並列試験装置２−１〜２−Ｎに出力する。なお、ＤＵＴ４の試験条件の設定などの制御処理行う計測用装置３は、試験結果データを並列試験装置２に出力しない。例えば、計測用装置３−１はスペクトラムアナライザであって、ＤＵＴ４の周波数特性を計測しながら試験処理を行い、計測用装置３−２はオシロスコープであって、ＤＵＴ４の所定の計測ポイント間の電圧を所定の期間において計測しながら試験処理を行う。また、計測用装置３−３（図示しない。）は、ＤＵＴ４の所定の計測ポイント間の電圧を所定のタイミングにおいて計測しながら試験処理を行い、計測用装置３−Ｎは複数の異なる直流電圧を切り換えて出力する直流電源であって、ＤＵＴ４に所定の直流電圧を供給する制御処理を行う。
In FIG. 1, the measurement devices 3-1 to 3-N are respectively controlled by corresponding parallel test devices 2-1 to 2-N, and are connected to the DUT 4 via the measurement device cables 7-1 to 7-N. The test process or control process of the DUT 4 is performed, and test result data is output to the parallel test apparatuses 2-1 to 2-N as test result data D-1 to DN. Note that the
次に、図１の並列試験処理システムの動作を説明する。 Next, the operation of the parallel test processing system of FIG. 1 will be described.
図４は、図１のパーソナルコンピュータ１のコントローラ１０によって実行される第１の並列試験処理及び当該第１の並列試験処理における並列試験装置２−ｎ及び計測用装置３−ｎの動作を示すシーケンス図である。なお、パーソナルコンピュータ１、並列試験装置２−１〜２−Ｎの動作主体は各コントローラ１０，２０−１〜２０−Ｎであるが、以下においてその記載を省略する。
FIG. 4 is a sequence showing the first parallel test process executed by the
図４において、パーソナルコンピュータ１は、並列試験装置２−１〜２−Ｎにおいてそれぞれ実行される試験処理のための並列試験プログラムＰ−１〜Ｐ−Ｎを生成する。ここで、各並列試験プログラムＰ−ｎは、所定のプログラミング言語を用いて生成され、計測用装置３−ｎの動作を制御するための制御命令と、条件分岐のための制御文（例えば、ＩＦ文及びＥＬＳＥ文）と、繰り返し処理のための制御文（例えば、ＦＯＲ文及びＮＥＸＴ文）と、変数の加減乗除演算及び比較演算を行うための式とを含む。
In FIG. 4, the
次に、パーソナルコンピュータ１は、生成した並列試験プログラムＰ−１〜Ｐ−Ｎのデータを、ＲＳ−２３２Ｃケーブル５−１〜５−Ｎを介して、並列試験装置２−１〜２−Ｎにそれぞれ送信する。これに応答して、並列試験装置２−１〜２−Ｎはそれぞれ、受信した並列試験プログラムＰ−１〜Ｐ−Ｎのデータを、メモリ２１−１〜２１−Ｎに格納する。
Next, the
さらに、パーソナルコンピュータ１は、並列試験開始信号Ｃ−１〜Ｃ−Ｎを発生して、ＲＳ−２３２Ｃケーブル５−１〜５−Ｎを介して、並列試験装置２−１〜２−Ｎにそれぞれ実質的に同時に送信する。これに応答して、並列試験装置２−１〜２−Ｎはそれぞれ、メモリ２１−１〜２１−Ｎに格納された並列試験プログラムＰ−１〜Ｐ−Ｎを実行する。これにより、並列試験装置２−１〜２−Ｎはそれぞれ、対応する計測用装置３−１〜３−Ｎを用いてＤＵＴ４に対する試験処理を同時並列に行い、試験結果を含む試験結果データＤ−１〜Ｄ−Ｎを、メモリ２１−１〜２１−Ｎにそれぞれ格納する。並列試験装置２−１〜２−Ｎはそれぞれ、並列試験プログラムＰ−１〜Ｐ−Ｎを実行した後に、メモリ２１−１〜２１−Ｎに格納された試験結果データＤ−１〜Ｄ−Ｎを、パーソナルコンピュータ１に送信する。パーソナルコンピュータ１は、試験結果データＤ−１〜Ｄ−Ｎを受信し、第１の並列試験処理を終了する。
Furthermore, the
図４において、例えば、並列試験装置２−１は、並列試験プログラムＰ−１を実行することにより、スペクトラムアナライザである計測用装置３−１を用いてＤＵＴ４の周波数特性を計測する試験処理を行い、計測結果のデータを試験結果データＤ−１をパーソナルコンピュータ１に送信する。また、並列試験装置２−２は、並列試験プログラムＰ−２を実行することにより、オシロスコープである計測用装置３−１を用いて、ＤＵＴ４の所定の計測ポイント間の電圧を所定の期間において計測する試験処理を行い、計測結果のデータを試験結果データＤ−２をパーソナルコンピュータ１に送信する。さらに、並列試験装置２−Ｎは、並列試験プログラムＰ−Ｎを実行することにより、直流電源である計測用装置３−ＮをＤＵＴ４に所定の電源電圧を供給するように制御する制御処理を行う。このとき、並列試験装置２−Ｎは、試験結果データＤ−Ｎをパーソナルコンピュータ１に送信しない。
In FIG. 4, for example, the parallel test apparatus 2-1 performs a test process for measuring the frequency characteristics of the DUT 4 using the measurement apparatus 3-1, which is a spectrum analyzer, by executing the parallel test program P-1. The test result data D-1 is transmitted to the
図４に示すように、図１の並列試験システムによれば、各並列試験装置２−ｎはパーソナルコンピュータ１からの試験開始信号Ｃ−ｎに応答して並列試験プログラムＰ−ｎをそれぞれ実行するので、パーソナルコンピュータ１から全ての並列試験装置２−ｎに試験開始信号Ｃ−ｎを同時に送信することにより、Ｎ個の試験処理を同時並列に行うことができる。
As shown in FIG. 4, according to the parallel test system of FIG. 1, each parallel test apparatus 2-n executes a parallel test program Pn in response to a test start signal Cn from the
図５は、図１の並列試験装置２−１及び２−２の動作の一例及び図３のマスタ装置管理用信号線８２の電圧レベルＶｍを示すシーケンス図である。図５において、タイミングｔ０において並列試験装置２−１〜２−Ｎの電源が投入されると、全ての並列試験装置２−１〜２−Ｎはそれぞれ、Ｉ２Ｃにおけるスレーブ装置として起動する。具体的には、ステップＳ１及びＳ２１において、並列試験装置２−１及び２−２はスレーブ装置として起動する。このとき、タイミングｔ０において、マスタ装置管理用信号線８２の電圧レベルＶｍはローレベル（Ｌ）になっている。 FIG. 5 is a sequence diagram showing an example of the operation of the parallel test apparatuses 2-1 and 2-2 of FIG. 1 and the voltage level Vm of the master device management signal line 82 of FIG. In FIG. 5, when the parallel test apparatuses 2-1 to 2-N are powered on at timing t0, all the parallel test apparatuses 2-1 to 2-N are activated as slave devices in the I2C. Specifically, in steps S1 and S21, the parallel test apparatuses 2-1 and 2-2 are activated as slave apparatuses. At this time, the voltage level Vm of the master device management signal line 82 is at the low level (L) at the timing t0.
次に、並列試験装置２−１は、ステップＳ２において、パーソナルコンピュータ１から並列試験プログラムＰ−１のデータを受信し、ステップＳ３において、パーソナルコンピュータ１から試験開始信号Ｃ−１を受信する。これに応答して、並列試験装置２−１は、ステップＳ４において並列試験プログラムＰ−１を起動する。ここで、並列試験プログラムＰ−１は、並列試験装置２−２との間での通信処理を含む。ステップＳ４に引き続き、ステップＳ５において、並列試験装置２−１はマスタ装置管理用信号線８２の電圧レベルＶｍがローレベルか否かを判断する。ステップＳ５においてＮＯのときは、ステップＳ５の処理を繰り返し、ステップＳ５においてＹＥＳのときは、ステップＳ６に進み、マスタ装置管理用信号線８２の電圧レベルＶｍをハイレベル（Ｈ）に設定する。図５において、タイミングｔ１において、マスタ装置管理用信号線８２の電圧レベルＶｍはハイレベルに設定される。そして、ステップＳ７において、並列試験装置２−１をマスタ装置とし、並列試験装置２−２をスレーブ装置とするマスタ／スレーブ方式の通信処理を行う。ここで、上記通信処理は、Ｉ２Ｃバス８１を介してＩ２Ｃに準拠する通信手順を用いて行われる。また、マスタ装置である並列試験装置２−１は、通信相手の並列試験装置２−２に割り当てられたアドレスを指定して、並列試験装置２−２との間でデータ及び信号を送受信する。次に、上記通信処理を終了した後に、ステップＳ８において、マスタ装置管理用信号線８２の電圧レベルＶｍをローレベルに設定し、ステップＳ９において、並列試験プログラムＰ−１を終了する。
Next, the parallel test apparatus 2-1 receives data of the parallel test program P-1 from the
Ｉ２Ｃの規格においては、Ｉ２Ｃバス上の複数の装置を同時にマスタ装置に設定でき、当該マスタ装置はＩ２Ｃバス上のスレーブ装置との間で１対１の通信を行うことができる。しかしながら、図１の並列試験システムにおいて、並列試験装置２−１〜２−ＮをＩ２Ｃバス８１のみを介してバス接続し、複数の並列試験装置２を同時にマスタ装置にそれぞれ設定すると、当該マスタ装置に対するスレーブ装置の並列試験装置２が共通である場合には、当該スレーブ装置の並列試験装置２に接続された計測用装置３の動作が不安定になるという問題が生じる。
In the I2C standard, a plurality of devices on the I2C bus can be simultaneously set as master devices, and the master device can perform one-to-one communication with slave devices on the I2C bus. However, in the parallel test system of FIG. 1, when the parallel test apparatuses 2-1 to 2-N are bus-connected only via the
図１の並列試験システムでは、並列試験装置２は、当該並列試験装置をマスタ装置とし当該並列試験装置以外の並列試験装置をスレーブ装置とするマスタ／スレーブ方式の通信処理の開始時に、マスタ装置管理用信号線８２の電圧レベルＶｍがローレベルであるときに、マスタ装置管理用信号線８２をハイレベルに設定し、上記通信処理の終了時に、マスタ装置管理用信号線８２の電圧レベルＶｍをローレベルに設定する。従って、相互通信バス８上に複数のマスタ装置の並列試験装置２が存在することを回避でき、上記問題を解決できる。
In the parallel test system of FIG. 1, the
本実施形態によれば、並列試験装置２−ｎをワンチップのマイクロコンピュータ２６−ｎによって構成したので、ＤＵＴ４に対する複数の試験処理を同時並列に行う、従来技術に比較して小型の並列試験システムを提供できる。また、並列試験装置２−ｎはそれぞれ、対応する計測用装置３−ｎの動作を制御するための並列試験プログラムＰ−ｎをパーソナルコンピュータ１から受信し、パーソナルコンピュータ１からの試験開始信号Ｃ−ｎに応答して当該並列試験プログラムＰ−ｎを実行するので、従来技術に比較して、並列処理に関する高度なプログラミング知識や技術を必要とせずに、ＤＵＴ４に対する複数の試験処理を同時並列に行える。さらに、パーソナルコンピュータ１において全ての計測用装置３−１〜３−Ｎの動作を直接的に制御する必要が無く、従来技術に比較してパーソナルコンピュータ１に対する負荷を軽減できる。
According to the present embodiment, since the parallel test apparatus 2-n is constituted by the one-chip microcomputer 26-n, the parallel test system 2-n performs a plurality of test processes on the DUT 4 simultaneously in parallel, and is a small parallel test system as compared with the prior art. Can provide. Each parallel test apparatus 2-n receives a parallel test program Pn for controlling the operation of the corresponding measurement apparatus 3-n from the
また、複数の試験処理を同時並列に行うためには、パーソナルコンピュータ１上で、全ての並列試験装置２−１〜２−Ｎで実行される並列試験プログラムＰ−１〜Ｐ−Ｎを作成すればよい。従って、本実施形態によれば、従来技術に比較して、複数の試験処理を同時並列に行うためのプログラムの開発を容易にできる。さらに、試験処理を追加するためには、当該試験処理のための計測用装置と、並列試験装置とを追加するだけでよく、試験処理を変更するためには、当該試験処理のための並列試験プログラムをパーソナルコンピュータ１において変更するだけでよいので、従来技術に比較して拡張性が高い並列試験システムを提供できる。
Further, in order to perform a plurality of test processes in parallel, parallel test programs P-1 to P-N executed by all the parallel test apparatuses 2-1 to 2-N are created on the
さらに、本実施形態によれば、並列試験装置２−１〜２−Ｎを相互通信バス８を介して接続したので、並列試験装置２−１〜２−Ｎ間で相互に通信を行うことができ、これにより、計測装置３−１〜３−Ｎのうちの任意の複数の計測用装置３を用いて試験処理を行うことができる。
Furthermore, according to this embodiment, since the parallel test apparatuses 2-1 to 2-N are connected via the
実施の形態２．
図６は、本発明の実施の形態２に係る、図１のパーソナルコンピュータ１のコントローラ１０によって実行される第２の並列試験処理及び当該第２の並列試験処理における並列試験装置２−ｎ及び計測用装置３−ｎの動作を示すシーケンス図である。本実施形態において、パーソナルコンピュータ１のメモリ１１は、図６を用いて詳細後述する第２の並列試験処理のプログラムをさらに格納したことを特徴としている。また、並列試験装置２は、パーソナルコンピュータ１からの、ＲＳ−２３２Ｃに準拠しかつ計測用装置３の動作を制御するための所定の制御命令を含む制御命令信号に応答して、上記制御命令信号をＧＰ−ＩＢに準拠する信号に変換して計測用装置３に送信することを特徴としている。
FIG. 6 shows the second parallel test process executed by the
図６において、パーソナルコンピュータ１は、計測用装置３−１〜３−Ｎの動作をそれぞれ制御するための制御命令を含む制御命令信号Ｓ−１〜Ｓ−Ｎを発生する。次に、パーソナルコンピュータ１は、発生された制御命令信号Ｓ−１〜Ｓ−Ｎを、ＲＳ−２３２Ｃケーブル５−１〜５−Ｎを介して、並列試験装置２−１〜２−Ｎにそれぞれ送信する。
In FIG. 6, the
これに応答して、各並列試験装置２−ｎにおいて、ＲＳ−２３２Ｃインターフェース２３−ｎは、パーソナルコンピュータ１からの制御命令信号Ｓ−ｎに対して、信号変換やプロトコル変換を含む所定のインターフェース処理を実行してコントローラ２０−ｎに出力する。コントローラ２０−ｎは、ＲＳ−２３２Ｃインターフェース２３−ｎからの制御命令信号Ｓ−ｎをＧＰ−ＩＢインターフェース２４−ｎにそのまま出力する。さらに、ＧＰ−ＩＢインターフェース２４−ｎは、コントローラ２０−ｎから入力される制御命令信号Ｓ−ｎに対して、計測用装置３−ｎとのインターフェース処理を実行して、ＧＰ−ＩＢに準拠する制御命令信号ＳＡ−ｎを発生して、ＧＰ−ＩＢケーブル６−ｎを介して計測用装置３−ｎに出力する。
In response to this, in each parallel test apparatus 2-n, the RS-232C interface 23-n performs predetermined interface processing including signal conversion and protocol conversion on the control command signal Sn from the
これに応答して、各計測用装置３−ｎは制御命令信号ＳＡ−ｎを実行して所定の試験処理を行い、当該試験処理の結果の試験結果データＤＡ−ｎを発生して、ＧＰ−ＩＢケーブル６−ｎを介して並列試験装置２−ｎに出力する。 In response to this, each measuring device 3-n executes a control command signal SA-n to perform a predetermined test process, generates test result data DA-n as a result of the test process, and GP- Output to the parallel test apparatus 2-n via the IB cable 6-n.
各並列試験装置２−ｎにおいて、ＧＰ−ＩＢインターフェース２４−ｎは、計測用装置３−ｎからの試験結果データＤＡ−ｎに対して、信号変換やプロトコル変換を含む所定のインターフェース処理を実行してコントローラ２０−ｎに出力する。コントローラ２０−ｎは、ＧＰ−ＩＢインターフェース２４−ｎからの試験結果データＤＡ−ｎをそのままＲＳ−２３２Ｃインターフェース２３−ｎに出力する。さらに、ＲＳ−２３２Ｃインターフェース２３−ｎは、コントローラ２０−ｎから入力される試験結果データＤＡ−ｎに対して、パーソナルコンピュータ１とのインターフェース処理を実行して、ＲＳ−２３２Ｃに準拠する試験結果データＤＢ−ｎを発生して、ＲＳ−２３２Ｃケーブル５−ｎを介してパーソナルコンピュータ１に出力する。
In each parallel test apparatus 2-n, the GP-IB interface 24-n performs predetermined interface processing including signal conversion and protocol conversion on the test result data DA-n from the measurement apparatus 3-n. To the controller 20-n. The controller 20-n outputs the test result data DA-n from the GP-IB interface 24-n as it is to the RS-232C interface 23-n. Further, the RS-232C interface 23-n performs an interface process with the
パーソナルコンピュータ１は、並列試験装置２−１〜２−Ｎからの試験結果データＤＢ−１〜ＤＢ−Ｎをそれぞれ受信し、第２の並列試験処理を終了する。
The
第２の実施形態によれば、並列試験装置２は、パーソナルコンピュータ１からの、ＲＳ−２３２Ｃに準拠しかつ計測用装置３の動作を制御するための所定の制御命令を含む制御命令信号に応答して、上記制御命令信号をＧＰ−ＩＢに準拠する信号に変換して計測用装置３に送信する。従って、計測用装置３−１〜３−Ｎに、制御命令信号Ｓ−１〜Ｓ−Ｎ又は制御命令信号ＳＡ−１〜ＳＡ−Ｎを直接的に出力する従来技術に係る並列試験処理を行うパーソナルコンピュータにおいて、上記従来技術に係る並列試験処理を変更することなく並列試験装置２−１〜２−Ｎを用いることができ、従来技術に係る並列試験処理のプログラムを有効活用できる。
According to the second embodiment, the
なお、本実施形態において、パーソナルコンピュータ１は、全ての並列試験装置２−１〜２−Ｎを用いて第２の並列試験処理を行ったが、本発明はこれに限らず、一部の並列試験装置を用いて図４の第１の並列試験処理を行い、その他の並列試験装置を用いて図６の第２の並列試験処理を行ってもよい。
In the present embodiment, the
実施の形態３．
図７は、本発明の実施の形態３に係る、パーソナルコンピュータ１Ａの構成を示すブロック図である。パーソナルコンピュータ１Ａは、図４の並列試験プログラムＰ−１〜Ｐ−Ｎを生成するための並列試験プログラム生成プログラム１５を、メモリ１１に格納したことを特徴としている。
FIG. 7 is a block diagram showing a configuration of a personal computer 1A according to
図７において、パーソナルコンピュータ１Ａは、コントローラ１０と、メモリ１１Ａと、ＲＳ−２３２Ｃインターフェース１２−１〜１２−Ｎと、液晶表示装置（Liquid Crystal Display。以下、ＬＣＤという。））１３と、マウス１４とを備えて構成される。コントローラ１０は、具体的にはＣＰＵで構成されており、パーソナルコンピュータ１Ａの動作を制御するほか、メモリ１１Ａに格納された種々のソフトウェアのプログラムを実行する。メモリ１１Ａは、パーソナルコンピュータ１の動作に必要であってコントローラ１０によって実行される種々のソフトウェアのプログラムを予め格納する。本実施形態において、メモリ１１Ａは、ＧＵＩ（Graphical User Interface）ツールである並列試験プログラム生成プログラム１５と、逐次実行試験手順書データ１６と、並列試験プログラム生成プログラム１５によって詳細後述するように生成される並列試験プログラムＰ−１〜Ｐ−Ｎとを格納する。逐次実行試験手順書データ１６は、計測用装置３−１〜３−Ｎを用いて逐次的に実行されるべき試験処理のデータを含む。
In FIG. 7, a personal computer 1A includes a
また、図７において、ＲＳ−２３２Ｃインターフェース１２−１〜１２−Ｎはそれぞれ、コントローラ１０から入力されるデータ及び信号に対して、並列試験装置２−１〜２−Ｎとのインターフェース処理を実行して、ＲＳ−２３２Ｃに準拠するデータ信号を発生して、各並列試験装置２−１〜２−Ｎに出力する。さらに、ＲＳ−２３２Ｃインターフェース１２−１〜１２−Ｎはそれぞれ、各並列試験装置２−１〜２−ＮからＲＳ−２３２Ｃケーブル５−１〜５−Ｎを介して入力されるデータ信号に対して、信号変換やプロトコル変換を含む所定のインターフェース処理を実行してコントローラ１０に出力する。
In FIG. 7, the RS-232C interfaces 12-1 to 12-N execute interface processing with the parallel test apparatuses 2-1 to 2-N on the data and signals input from the
さらに、図７において、ＬＣＤ１３は、パーソナルコンピュータ１Ａの動作状態の表示及び、逐次実行試験手順書データ１６の表示を行う。マウス１４は、文字データを受信するための指示コマンドなどを入力するためのものである。
Further, in FIG. 7, the
コントローラ１０は、並列試験プログラム生成プログラム１５を実行することにより、ＬＣＤ１３に、逐次実行試験手順書データ１６を表示する。図８は、図７のＬＣＤ１３に表示される逐次実行試験手順書データ表示ウィンドウ１００の一例を示す図である。ウィンドウ１００は、処理名表示ボックス１０２ａ〜１０２ｄと、処理名表示ボックス１０２ａ〜１０２ｄに対応するチェックボックス１０１ａ〜１０１ｄと、「確定する」ボタン１０３とを含む。処理名表示ボックス１０２ａ〜１０２ｄには、実行される順序に従って、各試験処理の名前がそれぞれ表示される。パーソナルコンピュータ１Ａのユーザは、キーボード及びマウス１４を用いてチェックボックス１０１ａ〜１０１ｄをクリックすることにより、同時並列に行う試験処理を選択し、「確定する」ボタン１０３をクリックすることにより、当該同時並列に行う試験処理を確定する。例えば、図８において、「パワー計測試験処理」と「波長計測試験処理」とは、それぞれ同時並列に行う試験処理として選択されている。
The
コントローラ１０は、「確定する」ボタン１０３がクリックされると、選択された同時並列に行う試験処理のための制御命令を、並列試験装置２−１〜２−Ｎにおいて実行される中間コードに変換することにより、並列試験プログラムＰ−１〜Ｐ−Ｎを生成し、メモリ１１Ａに格納する。なお、並列試験プログラムＰ−１〜Ｐ−Ｎは、並列試験装置２間の相互通信処理（図５参照）を含んでもよく、これにより、所定の計測用装置３の設定値を別の計測用装置の設定値に基づいて決定する協調動作処理を行うことができる。
When the “determine” button 103 is clicked, the
本実施形態によれば、ユーザは、並列処理に関する高度なプログラミング知識や技術を有していなくても、従来技術に比較して容易に、計測用装置３−１〜３−Ｎを用いてＤＵＴ４を同時並列に試験できる。 According to the present embodiment, even if the user does not have advanced programming knowledge and technology related to parallel processing, the user can easily use the measurement devices 3-1 to 3 -N to use the DUT 4. Can be tested in parallel.
上記各実施形態において、パーソナルコンピュータ１，１Ａと並列試験装置２−１〜２−Ｎとを、ＲＳ−２３２Ｃケーブル５−１〜５−Ｎを介して接続したが、これに代えて、ＵＳＢケーブルを介して接続してもよい。このとき、パーソナルコンピュータ１，１Ａは、ＲＳ−２３２Ｃインターフェース１２−ｎに代えて、ＵＳＢインターフェースを備え、並列試験装置２−ｎは、ＲＳ−２３２Ｃインターフェース２３−ｎに代えて、ＵＳＢインターフェースを備える。
In each of the above embodiments, the
上記各実施形態において、同一のＤＵＴ４を、計測用装置３−１〜３−Ｎを用いて同時並列に試験したが、本発明はこれに限らず、別々のＤＵＴを計測用装置３−１〜３−Ｎを用いて同時並列に試験してもよい。 In each of the above embodiments, the same DUT 4 was tested simultaneously in parallel using the measurement devices 3-1 to 3 -N. However, the present invention is not limited to this, and separate DUTs are used for the measurement devices 3-1 to 3-1. You may test simultaneously in parallel using 3-N.
上記各実施形態において、相互通信バス８はＩ２Ｃバス８１ａを含んだが、本発明はこれに限らず、Ｉ２Ｃバス８１ａに代えて、並列試験装置２−１〜２−Ｎ間でマスタ／スレーブ方式の通信を行うための複数の信号線を含んでもよい。
In each of the above embodiments, the
以上詳述したように、本発明に係る並列試験装置によれば、所定の制御命令を含む並列試験プログラムのデータを制御装置から受信して記憶手段に格納し、制御装置からの試験開始信号に応答して、上記格納された並列試験プログラムを実行することにより、当該並列試験装置に接続された計測装置をＤＵＴに対する試験処理を行うように制御する。従って、所定の制御命令に従って被試験デバイスに対する試験処理をそれぞれ行う複数の計測装置に、本発明に係る並列試験装置をそれぞれ接続し、当該複数の並列試験装置を制御装置に接続して並列試験システムを構成することにより、従来技術に比較して、当該並列試験システム全体の構成を小型且つ簡便にでき、当該並列試験システムの拡張性を高めることができ、複数の試験処理を並列に行うためのプログラムを容易に作成できる。 As described above in detail, according to the parallel test apparatus of the present invention, the data of the parallel test program including the predetermined control instruction is received from the control apparatus and stored in the storage means, and the test start signal from the control apparatus is received. In response, by executing the stored parallel test program, the measurement apparatus connected to the parallel test apparatus is controlled to perform the test process for the DUT. Therefore, a parallel test system is connected by connecting the parallel test apparatus according to the present invention to a plurality of measurement apparatuses that respectively perform test processing on a device under test according to a predetermined control command, and connecting the plurality of parallel test apparatuses to the control apparatus. Compared to the prior art, the overall configuration of the parallel test system can be made smaller and simpler, the expandability of the parallel test system can be improved, and a plurality of test processes can be performed in parallel. You can easily create programs.
１，１Ａ パーソナルコンピュータ、２−１〜２−Ｎ 並列試験装置、３−１〜３−Ｎ 計測用装置、４ ＤＵＴ、５−１〜５−Ｎ ＲＳ−２３２Ｃケーブル、６−１〜６−Ｎ ＧＰ−ＩＢケーブル、７−１〜７−Ｎ 計測用装置用ケーブル、８ 相互通信バス、１０ コントローラ、１１ メモリ、１２−１〜１２−Ｎ ＲＳ−２３２Ｃインターフェース、２０−１〜２０−Ｎ コントローラ、２１−１〜２１−Ｎ メモリ、２２−１〜２２−Ｎ アドレススイッチ、２３−１〜２３−Ｎ ＲＳ−２３２Ｃインターフェース、２４−１〜２４−Ｎ ＧＰ−ＩＢインターフェース、２５−１〜２５−Ｎ 相互通信インターフェース、２６−１〜２６−Ｎ マイクロコンピュータ、８１ Ｉ２Ｃバス、８１ａ シリアルデータ線、８１ｂ シリアルクロック線、８２ マスタ装置管理用信号線。 1,1A personal computer, 2-1 to 2-N parallel test apparatus, 3-1 to 3-N measuring apparatus, 4 DUT, 5-1 to 5-N RS-232C cable, 6-1 to 6-N GP-IB cable, 7-1 to 7-N measurement device cable, 8 intercommunication bus, 10 controller, 11 memory, 12-1 to 12-N RS-232C interface, 20-1 to 20-N controller, 21-1 to 21-N memory, 22-1 to 22-N address switch, 233-1 to 23-N RS-232C interface, 24-1 to 24-N GP-IB interface, 25-1 to 25-N Mutual communication interface, 26-1 to 26-N microcomputer, 81 I2C bus, 81a serial data line, 81b serial clock line 82 master device management signal line.
Claims (3)
上記複数の計測装置にそれぞれ接続された複数の並列試験装置と、
上記複数の並列試験装置に接続された制御装置と、
上記複数の並列試験装置を相互に接続する相互通信バスとを備えた並列試験システムのための複数の並列試験装置のうちの１つの並列試験装置であって、
上記相互通信バスは、
上記複数の並列試験装置間でマスタ／スレーブ方式の通信を行うための複数の通信信号線と、
当該相互通信バスにマスタ装置である並列試験装置が接続されていないことを示す第１の電圧レベル又は当該相互通信バスに上記マスタ装置である並列試験装置が接続されていることを示す第２の電圧レベルを有するマスタ装置管理用信号線とを備え、
当該並列試験装置は、上記制御命令を含む並列試験プログラムのデータを上記制御装置から受信して記憶手段に格納し、上記制御装置からの試験開始信号に応答して、上記格納された並列試験プログラムを実行することにより、当該並列試験装置に接続された計測装置を上記試験処理を行うように制御し、
当該並列試験装置は、当該並列試験装置をマスタ装置とし当該並列試験装置以外の並列試験装置をスレーブ装置とするマスタ／スレーブ方式の通信処理の開始時に、上記マスタ装置管理用信号線が上記第１の電圧レベルを有するときに、上記マスタ装置管理用信号線を上記第２の電圧レベルに設定し、上記通信処理の終了時に、上記マスタ装置管理用信号線を上記第１の電圧レベルに設定することを特徴とする並列試験装置。 A plurality of measuring apparatuses that respectively perform test processing on a device under test according to a predetermined control command;
A plurality of parallel test devices respectively connected to the plurality of measurement devices;
A control device connected to the plurality of parallel test devices;
A parallel test device of a plurality of parallel test devices for a parallel test system comprising an intercommunication bus for interconnecting the plurality of parallel test devices;
The intercommunication bus is
A plurality of communication signal lines for performing master / slave communication between the plurality of parallel test apparatuses;
A first voltage level indicating that the parallel test device as the master device is not connected to the mutual communication bus, or a second voltage level indicating that the parallel test device as the master device is connected to the mutual communication bus. A master device management signal line having a voltage level,
The parallel test apparatus receives the data of the parallel test program including the control instruction from the control apparatus, stores it in the storage means, and responds to the test start signal from the control apparatus in response to the stored parallel test program. To control the measurement apparatus connected to the parallel test apparatus to perform the test process,
In the parallel test apparatus, when the master / slave communication process is started with the parallel test apparatus as a master apparatus and a parallel test apparatus other than the parallel test apparatus as a slave apparatus, the master apparatus management signal line is connected to the first test apparatus. The master device management signal line is set to the second voltage level, and the master device management signal line is set to the first voltage level at the end of the communication process. A parallel test apparatus characterized by that.
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