JP2009296345A - 符号化装置、符号化処理対象系列形成方法、及びビタビ復号装置 - Google Patents

符号化装置、符号化処理対象系列形成方法、及びビタビ復号装置 Download PDF

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Abstract

【課題】繰り返し処理を最小限にして低遅延処理を実現し、且つ、打切り誤差による復号系列端の復号精度の劣化を低減する符号化装置、符号化処理対象系列形成方法、及びビタビ復号装置を提供すること。
【解決手段】送信装置１００に搭載された符号化装置において、制御情報並べ替え部１３０が、複数の制御情報ブロックが所定順序で配列された制御情報系列を入力とし、制御情報ブロックの順序を並べ替えることにより、複数の制御情報ブロックのうち不定で且つ予測可能なビット列で構成される制御情報ブロックを纏めた部分系列を形成するとともに部分系列を制御情報系列内の所定位置に配置して、符号化処理対象系列を形成し、符号化部１４０が、テイルバイティング畳み込み符号化方式を用いて符号化対象系列を符号化する。
【選択図】図１

Description

本発明は、符号化装置、符号化処理対象系列形成方法、及びビタビ復号装置に関する。
情報信号が伝搬路を介して送信機から受信機へ伝送されるとき、情報信号は、伝搬路の歪み、雑音などの影響により、受信側に誤った情報として伝わることがある。
このような誤りを低減するために、送信機では符号化処理が行われ、受信機では復号化処理が行われる。特に、畳み込み符号は、比較的簡易に処理可能な、且つ、効果的に誤り訂正可能な符号として知られている。
図６は、畳み込み符号器の一構成例を示す図である。図６に示される畳み込み符号器の拘束長Ｋは７であり、この畳み込み符号器の状態は２Ｋ−１＝２６通りの遷移状態を取り得る。
ここで、情報信号列を所定数のビットからなる複数の符号化ブロックに分割し、符号化ブロック毎に伝送する方法として、「ターミネイション（Termination）」と、「テイルバイティング（Tail-biting）」という方法が知られている。
ターミネイションでは、符号器の初期状態を既知（一般には、Ｋ−１個のゼロ値信号からなる信号列）とする。これは、符号器に入力される上記符号化ブロックの先頭に既知信号が付加されることと等価である。また、符号器に入力される上記符号化ブロックの末尾に、既知の信号（一般には、Ｋ−１個のゼロ値信号からなる信号列）が付加される。これにより、符号器に入力された符号化ブロックの符号化処理が終了した時点における、符号器の状態は、一意に決まる。従って、復号器で上記既知信号を予め知っていれば、復号器は、受信信号に含まれる符号化ブロックに対応する初期状態並びに終了状態を認識することができる。
一方、テイルバイティングは、符号器が有する複数のレジスタの初期値で構成される系列と、符号化ブロックの末尾に付加されるＫ−１個の系列とを同系列にする。これにより、符号器の初期状態と終了状態が同一状態となる。しかしながら、ターミネイションと異なり、初期状態（終了状態）が常に一定ではないので、復号器は、初期状態（終了状態）がどのような状態になるのか予測できない。
ここで畳み込み符号器の状態遷移は、トレリス線図によって表される。テイルバイティングの場合、トレリス線図は、符号器の初期状態と終了状態が同一状態となるため、図７に示されるように巡回していると考えることができる。
以上に示されるような畳み込み符号に対する準最適な最尤復号として、ビタビ（Viterbi）アルゴリズムが広く知られている。
以下、このビタビアルゴリズムについて説明する。なお、符号器の状態をＳ０，Ｓ１，…，ＳＬ−１とする。そしてトレリス線図において、時点ｔの状態Ｓｉ（ｉ＝０，…，Ｍ−１）から時点ｔ＋１の状態Ｓｊ（ｊ＝０，…，Ｌ−１）への枝（ブランチ）が存在するとき、この枝をｂｉｊと表す。またトレリス線図の各時点において、それぞれの状態と結ばれたパスであって残されたパスを、生き残りパスと呼ぶ。そして時点ｔにおける状態Ｓｉの生き残りパスをｐｉ，ｔで表し、生き残りパスのメトリックをλｉ，ｔで表す。
このときビタビアルゴリズムの基本操作は次のように表される。
（１)トレリス線図において、時点ｔの状態Ｓｉから時点ｔ＋１の状態Ｓｊへの枝ｂｉｊの全てについて、受信系列ｙｔに対する枝メトリックλ（ｙｔ，ｂｉｊ）を計算する。
（２）全ての枝ｂｉｊについて、枝ｂｉｊの枝メトリックλ（ｙｔ，ｂｉｊ）と、枝ｂｉｊと繋がっている時点ｔの状態Ｓｉの生き残りパスｐｉ，ｔに係るメトリックλｉ，ｔとを加算する。
（３）時点ｔ＋１の状態Ｓｊに繋がる全てのパスに関する（２）で求めた和を比較し、その和が最小値となる、生き残りパスｐｉ，ｔと枝ｂｉｊの組を求める。そして、ｐｉ，ｔとｂｉｊを繋いだパスが、Ｓｊの生き残りパスｐｊ，ｔ＋１となる。そして、Ｓｊの生き残りパスｐｊ，ｔ＋１の生き残りパスメトリックλｊ，ｔ＋１が、λｉ，ｔ＋λ（ｙｔ，ｂｉｊ）で求められる。以上の（３）の処理は、時点ｔ＋１の状態Ｓｊの全てについて行われる。
なお、上記した（２）の加算、（３）のメトリックの比較および最小値を与えるパスの選択に係る演算を、ＡＣＳ（Add Compare Select）演算と呼ぶ。
次に、ＡＣＳ演算が終了すると、生き残りパスを逆に辿ることにより、復号結果が求められる。この生き残りパスを辿る処理をトレースバックと呼ぶ。
ここで一般に、ターミネイションで伝送される符号語とテイルバイティングで伝送される符号語とでは、前者よりも後者の方が受信側での演算量、処理時間が大きくなる。これは、上述したようにテイルバイティングでは復号器が初期状態（終了状態）を予測できないことに起因する。
そのため、テイルバイティング方法が採用される場合の、復号器の処理量を減らすことが望まれる。
次に、テイルバイティングで伝送される畳み込み符号語に対する、従来の復号方法について説明する。
非特許文献１では、図８に示される復号処理が行われる。すなわち、受信パケットである符号化ブロック０（図中のTB Block 0）について、ＡＣＳ演算によるトレリス線図の構築を複数回（図中では３回）繰り返し行う。このように受信パケットに対するＡＣＳ演算を連続的に繰り返して行うのは、符号器の初期状態と終了状態とが同一であるというテイルバイティングの特徴を利用している。
そして、複数回ＡＣＳ演算を繰り返すことにより得られるトレリス線図に対して、トレースバックを行う。このトレースバックにおいては、トレーニング区間が用意される。トレーニングは、生き残りパスを逆に辿る処理を意味する点でトレースバックと同じであるが、そこで得られる結果が復号結果として用いられない（復号結果として出力されない）点でトレースバックと異なる。
このトレーニング処理の後、トレースバック処理が行われ、その処理結果が復号結果として用いられる（出力される）。
また、非特許文献２、非特許文献３および特許文献１では、図９に示される処理が行われる。すなわち、受信パケットに対して１回（符号ブロック長１巡）のＡＣＳ演算が行われたタイミングで都度、テイルバイティング確認が行われる。テイルバイティング確認とは、トレースバックと同様に生き残りパスを辿ることにより、初期状態と終了状態が一致するかを確認する処理を意味する。そして、テイルバイティング確認した結果、初期状態と終了状態が一致すればその復号結果を出力し、一致しなければＡＣＳ演算が繰り返し行われる。
こうして従来、ビタビ復号処理では、テイルバイティングが適用される符号器の初期状態と終了状態が等しいという性質を利用するために、受信パケットをＡＣＳ演算の繰り返し単位として、受信パケットの復号処理を行っている。
特許第２９２３４３０号,“巡回ビタビ復号器の操作方法” Bill Wilkie and Beth Cowie, "Viterbi Decoder Block Decoding - Trellis Termination and Tail Biting", XAPP551 (1.0) February 14, 2005. R. Y. Shao, S. Lin and M. Fossorier, "Two decoding algorithms for tail biting codes", IEEE Trans. on Comm., vol.51, no.10, pp.1658-1665, Oct. 2003. R1-073033, Ericsson, "Complexity and Performance Improvement for Convolutional Coding", 3GPP TSG-RAN WG1#49bis, Orlando, USA, June25-29, 2007.
しかしながら、繰り返し処理は、処理遅延の増加に繋がる。そのため、処理遅延の増大は、特に低遅延の通信システムの実現において課題となる。
また、上記した従来技術において、繰り返し処理を行うことなく１回のＡＣＳ演算およびトレースバックで得られる結果を復号結果として用いると、打ち切り誤差（truncation error）により復号系列の両端（先頭部および末尾部）周辺の誤り率が大きくなることが知られている。
本発明は、かかる点に鑑みてなされたものであり、繰り返し処理を最小限にして低遅延処理を実現し、且つ、打切り誤差による復号系列端の復号精度の劣化を低減する符号化装置、符号化処理対象系列形成方法、及びビタビ復号装置を提供することを目的とする。
本発明の符号化装置は、複数の制御情報ブロックが所定順序で配列された制御情報系列を入力とし、前記制御情報ブロックの順序を並べ替えることにより、前記複数の制御情報ブロックのうち予測可能なビット列で構成される制御情報ブロックを纏めた部分系列を形成するとともに前記部分系列を前記制御情報系列内の所定位置に配置して、符号化処理対象系列を形成する並べ替え手段と、テイルバイティング符号化方式を用いて前記符号化対象系列を符号化する符号化処理手段と、を具備する構成を採る。
本発明の符号化装置は、不定で且つ予測可能なビット列である制御情報ブロックが複数纏められた部分データ系列を所定位置に含む符号化処理対象データ系列を取得する取得手段と、テイルバイティング符号化方式を用いて前記取得された符号化対象データ系列を符号化する符号化処理手段と、を具備する構成を採る。
本発明のビタビ復号装置は、テイルバイティング符号化方式で符号化された符号化データ系列を復号するビタビ復号装置であって、前記符号化データ系列に含まれ、且つ、予測可能なビット列で構成される部分データ系列の各ビット値を推定する予測可能ビット推定手段と、前記推定されたビット値を用いてトレリス線図上の遷移状態を限定した上でＡＣＳ演算することにより、生き残りパスを算出する生き残りパス算出手段と、を具備する構成を採る。
本発明の符号化処理対象系列形成方法は、複数の制御情報ブロックが所定順序で配列された制御情報系列を入力するステップと、前記複数の制御情報ブロックの順序を並べ替えることにより、前記複数の制御情報ブロックのうち予測可能なビット列で構成される制御情報ブロックを纏めた部分系列を形成するとともに前記部分系列を前記制御情報系列内の所定位置に配置して、符号化処理対象系列を形成するステップと、を具備する。
本発明によれば、繰り返し処理量を低減して低遅延処理を実現し、且つ、打切り誤差による復号系列端の復号精度の劣化を低減する符号化装置、符号化処理対象系列形成方法、及びビタビ復号装置を提供することができる。
本発明者は、制御情報系列には複数の制御情報ブロックが含まれ、当該複数の制御情報ブロックの中に、受信側で予測可能なビット列から構成される制御情報ブロックが存在することを見出した。
そして、制御情報系列をテイルバイティング符号化方式で符号化して送信する場合においても、制御情報系列を並べ替えることにより符号機の取り得る状態数を制限できることを見出した。そして、符号機の取り得る状態数を制限することにより、受信側での処理量を減らして低遅延処理を実現できるとともに、打ち切り誤差による復号精度の劣化も防止できることを見出して、本発明をするに至った。
以下、本発明の一実施の形態について図面を参照して詳細に説明する。
図１に示すように本実施の形態に係る送信装置１００は、送信データ生成部１１０と、制御情報生成部１２０と、制御情報並び替え部１３０と、符号化部１４０と、信号多重部１５０と、送信部１６０とを有する。
送信データ生成部１１０は、送信データ系列を生成して信号多重部１５０に出力する。
制御情報生成部１２０は、制御情報系列を生成して制御情報並び替え部１３０に出力する。制御情報系列は、後述する符号化部１４０における符号化処理単位である。制御情報系列には、複数の制御情報ブロックが含まれる。制御情報系列内の制御情報ブロックの並び順は、通信規格等により定められている。
図２は、制御情報系列のフォーマットの一例を示す図である。図２には、下り回線の制御情報系列が示されている。図２では、横軸は時間軸である。
図２において、区間Ａにはフォーマット識別情報（Flag for fomat0/format1A differentiation）が配置される。区間Ｂには、Distributed送信フラグが配置される。区間Ｃには、リソースブロック割り当てに関する情報（Resource block assignment）が配置される。区間Ｄには、伝送フォーマット識別情報（Transport format）が配置される。
区間Ｅには、ハイブリッドＡＲＱプロセス番号（Hybrid-Automatic Repeat reQuest process number）が配置される。区間Ｆには、再送シーケンス番号（Retransmission sequence number）が配置される。区間Ｇには、ＴＰＣ（Transfer Protocol Command）が配置される。区間Ｈには、巡回冗長検査符号（CRC (UE ID)）が配置される。区間Ｉには、制御情報系列に含まれるビット数を符号化処理単位に合わせるために挿入されるパディングビット（Padding bit）が配置される。以下では、制御情報ブロックは、図２で配置された区間と結びつけて、それぞれ制御情報ブロックＡ〜Ｉと呼ばれることがある。
制御情報並び替え部１３０は、入力された制御情報系列を並べ替える。この並べ替え処理により、制御情報並び替え部１３０は、「受信側で予測可能なビット列で構成される制御情報ブロック」を纏めた部分系列を形成するとともにこの部分系列を制御情報系列における所定位置に配置する。ここでは、部分系列内の制御情報ブロックは、制御情報系列の最後尾に配置される。また、部分系列内の制御情報ブロックは、例えば、制御情報ブロックを構成するビット列に関する予測確実性が順次高くなるような順序で並べられる。また、部分系列外では、例えば、部分系列内で予測確実性が最も小さい制御情報ブロックの隣に最も重要度の高い（つまり、誤りなく伝送される要求の高い）制御情報ブロックが配置される。なお、ここでは制御情報ブロック単位で配置を決めているが、ビット単位で配置を決めてもよい。
こうして制御情報系列が並べ替えられることにより、符号化対象系列が形成される。この符号化対象系列は、符号化部１４０に入力される。
ここで、「受信側で予測可能なビット（Ｐｒｅｄｉｃｔａｂｌｅ ｂｉｔ）」には、主に次に示す４種に大別できる。
（１）既知の信号
（２）未割り当てのビットパタン
（３）過去の情報と相関を持つ情報
（４）信号発生確率に偏りがある情報
以下、「受信側で予測可能なビット」について具体的に説明する。
（ａ）パディングビット：（既知の信号）
パディングビットは、制御情報系列に含まれるビット数を符号化処理単位に合わせるために、制御情報系列に付加される既知ビット系列である。従って、受信側では、復号前にこのビット系列を特定することができる。
（ｂ）未割り当てのビットパタン
制御情報ブロックで受信側に伝えようとする情報のパタン数が、当該制御情報ブロックに割り当てられたビット数の取り得るビット列パタン数よりも少ないとき、情報伝達に用いられない不使用ビット列パタンが存在する。受信側では、復号する際に、この制御情報ブロックに含まれるビット列のパタン候補は、不使用ビット列パタン以外のビット列パタンであると予測することができる。
例えば、３ビットが割り当てられた制御情報ブロックについて、使用ビット列状態は、０００／００１／０１０／０１１／１００で、不使用（Ｎ／Ａ）ビット列状態が、１１０／１１１となる場合がある。未割り当てのパタンは値として取り得ないため、受信側では、制御情報ブロックのビット列パタンを制限することができる。具体的には、変調方式（Ｍｏｄｕｌａｔｉｏｎ Ｓｃｈｅｍｅ）識別情報を示す制御情報ブロックに２ビットが割り当てられ、且つ、変調方式としてＱＰＳＫ（００）、１６ＱＡＭ（０１）、６４ＱＡＭ（１０）を採用する場合には、ビット列パタン１１が未割り当てとなる。
（ｃ）過去の情報と相関を持つ情報
例えば、再送シーケンス番号に関わる新規データ表示（ＮＤＩ：New Data Indicator）がこれに当たる。新規データ表示は、送信データ系列が新規か再送かを表す情報である。受信側では、前回受信したデータ系列の伝送が成功したか失敗したか（つまり、送信側にＡＣＫを返したかＮＡＣＫを返したかを記憶しておくことにより、今回受信するデータ系列が新規か再送かの推定、つまり、新規データ表示の推定が可能となる。すなわち、新規データ表示に対応する制御情報ブロックは、受信側で予測可能なビット列から構成される。
（ｄ）冗長性バージョン情報（ＲＶ：Redundancy Version）：（過去の情報と相関を持つ情報）
ＲＶは再送回数に応じて一意に決定される。そのため、受信側では、再送データが何回目の再送であるかを記憶しておくことで、今回受信する前記再送データのＲＶを推定することができる。
（ｅ）ハイブリッドＡＲＱプロセス番号：（過去の情報と相関を持つ情報）
ハイブリッドＡＲＱプロセス番号は、ＨＡＲＱの基本ブロック単位で付与される番号である。あるハイブリッドＡＲＱプロセス番号が付与された送信データ系列を受信側が受信してＮＡＣＫを送信側に返した場合、受信側は、そのＮＡＣＫ返信時からＲＴＴ（Round Trip Time）の経過する前に、そのハイブリッドＡＲＱプロセス番号を持つ、再送に係る送信データ系列を、受信することはない。すなわち、現時点からＲＴＴ前までに受信したハイブリッドＡＲＱプロセス番号は、今回受信する送信データ系列のハイブリッドＡＲＱプロセス番号には、成り得ない。従って、ハイブリッドＡＲＱプロセス番号は、受信機で予測可能なビット列から構成される。
（ｆ）伝送フォーマット識別情報：（過去の情報と相関を持つ情報）
伝送フォーマット識別情報は、送信データ系列のペイロードサイズを示す情報である。再送データ系列の伝送フォーマット識別情報は、その構成ビット列の全てのビットを常に既知の定数とする。そのため、受信側では、初回送信以外の場合、その情報を特定することができる。
（ｇ）ＡＣＫ／ＮＡＣＫ識別情報：（信号発生確率に偏りがある情報）
一般に、ＡＲＱが適用されるシステムでは、９０％程度の割合でＡＣＫとなるようにシステム設計されている。そのため、ＡＣＫ／ＮＡＣＫ識別情報の受信側では、ほとんどＡＣＫを表していると予測することができる。
図１に戻り、符号化部１４０は、テイルバイティング畳み込み符号化方式を用いて符号化対象系列を符号化する。符号化部１４０は、情報取得部１４２と、畳み込み符号化部１４４とを有する。
情報取得部１４２は、制御情報並び替え部１３０から出力された符号化対象系列を取得する。
畳み込み符号化部１４４は、情報取得部１４２で取得した符号化対象系列を、テイルバイティング畳み込み符号化方式を用いて符号化し、得られた符号語を信号多重部１５０に出力する。
信号多重部１５０は、送信データ生成部１１０で生成された送信データ系列と、符号化部１４０で得られた符号語とを多重して、多重信号を送信部１６０に出力する。
送信部１６０は、信号多重部１５０からの多重信号を無線送信する。ここでは、送信部１６０は、シリアル／パラレル（Ｓ／Ｐ）変換部１６２と、逆高速フーリエ変換（ＩＦＦＴ）部１６４と、ＣＰ（Cyclic Prefix）付加部１６６と、送信無線部１６８とを有し、多重信号からＯＦＤＭ信号を形成して無線送信する。
Ｓ／Ｐ変換部１６２は、信号多重部１５０からの多重信号を複数の並列信号に変換する。
ＩＦＦＴ部１６４は、Ｓ／Ｐ変換部１６２で得られた複数の並列信号を高速逆フーリエ変換することにより、ＯＦＤＭ信号を形成する。
ＣＰ付加部１６６は、ＩＦＦＴ部１６４で得られたＯＦＤＭ信号にＣＰを付加する。
送信無線部１６８は、ＣＰが付加されたＯＦＤＭ信号を無線処理（Ｄ／Ａ変換、アップコンバート等）し、得られた無線信号をアンテナを介して送信する。
図３に示すように本実施の形態に係る受信装置２００は、ビット推定材料記憶部２１０と、予測可能ビット推定部２２０と、トレリス演算開始位置決定部２３０と、生き残りパス算出処理部２４０と、制御情報並び替え部２５０とを有する。
ビット推定材料記憶部２１０は、予測可能ビット推定部２２０でのビット推定処理で用いられるビット推定材料情報を記憶する。
ここではビット推定材料記憶部２１０は、過去情報メモリ部２１２と、未割り当てビットパタンメモリ部２１４と、情報発生確率分布メモリ部２１６とを有する。
過去情報メモリ部２１２には、例えば、送信データ系列ごとに管理され、送信データ系列の再送ごとにインクリメントされる再送回数情報、及び、ＮＡＣＫ送信情報（ハイブリッドＡＲＱプロセス番号、送信タイミング情報を含む）が記憶されている。
未割り当てビットパタンメモリ部２１４には、例えば、未割り当てビットパタン情報（つまり、各制御情報ブロックに関する未割り当てのビットパタン）が記憶されている。
情報発生確率分布メモリ部２１６には、例えば、ＡＣＫとＮＡＣＫのように発生確率に偏りのある情報の発生確率分布に関する情報が記憶されている。
予測可能ビット推定部２２０は、ビット推定材料記憶部２１０に記憶されているビット推定材料情報に基づいて、受信符号化データ系列に含まれ、且つ、予測可能なビット列で構成される部分データ系列の各ビット値を推定する。
トレリス演算開始位置決定部２３０は、制御情報系列で部分系列を配置する位置がシステム（送信装置１００及び受信装置２００を含む通信システム）で予め決められているので、その部分系列が配置されている位置情報をトレリス演算開始位置情報として生き残りパス算出処理部２４０に出力する。
生き残りパス算出処理部２４０は、受信系列に対して、予測可能ビット推定部２２０で推定されたビット値に対応するトレリス線図上の遷移状態を除いてＡＣＳ演算することにより、生き残りパスを算出する。生き残りパス算出処理部２４０は、トレリス演算開始位置情報に基づいて、トレリス線図上の部分データ系列に対応する時点を開始点としてＡＣＳ演算する。
ここでは生き残りパス算出処理部２４０は、枝メトリック算出部２４２と、ＡＣＳ演算部２４４と、パスメトリックメモリ部２４６と、生き残りパスメモリ部２４８とを有する。
枝メトリック算出部２４２は、入力した受信系列を用いて枝メトリックを算出し、算出した枝メトリックをＡＣＳ演算部２４４に出力する。受信系列には、送信装置１００から送信された制御情報系列が含まれている。
枝メトリック算出部２４２は、入力した制御情報系列の復号処理において、部分データ系列に対応する時点の遷移状態が予測可能ビット推定部２２０で推定されたビット値に基づいて制限されるので、その時点で取り得る遷移状態に関わる枝メトリックのみを算出する。
ＡＣＳ演算部２４４は、枝メトリック算出部２４２で算出された枝メトリックを用いてＡＣＳ演算を行う。各時点で得られる生き残りパスのパスメトリックは、パスメトリックメモリ部２４６に一時保持される。ＡＣＳ演算部２４４は、今回の生き残りパスの算出対象である現時点の枝メトリックと、当該時点の１つ前の時点で算出され、パスメトリックメモリ部２４６に保持されているパスメトリックとを用いて、現時点での生き残りパスのパスメトリックを算出する。そしてＡＣＳ演算部２４４は、算出した生き残りパスのパスメトリックをパスメトリックメモリ部２４６に保持させると共に、その生き残りパス及び当該パスに係る情報（つまり、当該パスの枝メトリック及びパスメトリック）を生き残りパスメモリ部２４８に出力する。
生き残りパスメモリ部２４８は、ＡＣＳ演算部２４４で求められた生き残りパスを保持する。
制御情報並び替え部２５０は、生き残りパスメモリ部２４８に保持された生き残りパスのうち最大尤度のパスに対して、制御情報並び替え部１３０で行われた並べ替えを元に戻すような並べ替え処理を行う。
以上の構成を有する送信装置１００及び受信装置２００の動作について説明する。
送信装置１００において、制御情報生成部１２０は、制御情報系列を生成する。この制御情報系列は、例えば図２に示すように、「受信側で予測可能なビット列で構成される制御情報ブロック」が制御情報系列内に点在するような態様で構成される。この制御情報ブロックの配置は、通信規格等により定められている。
制御情報生成部１２０で生成された制御情報系列は、制御情報並び替え部１３０によって並べ替えられる。
図４は、制御情報並び替え部１３０の並べ替え処理の説明に供する図である。
図４に示すように、「受信側で予測可能なビット列で構成される制御情報ブロック」は、制御情報並び替え部１３０によって、１つの固まりに纏められる。この固まりが部分系列であり、図４では区間Ｅ、Ｆ及びＩに配置される制御情報ブロック群がこれに対応する。
そして、部分系列内の制御情報ブロックは、制御情報ブロックを構成するビット列に関する予測確実性が順次高くなるような順序で並べられる。すなわち、図４においては、Ｅ、Ｆ、Ｉの順、又は、Ｉ、Ｆ、Ｅの順で予測確実性が順次高くなっている。制御情報ブロックを、時間軸に対して正の方向に予測可能性が高くなるように配置するか、又は、その逆に時間軸に対して負の方向に予測可能性が高くなるように配置するかは、受信装置２００がトレリス上でＡＣＳ演算を進める方向に基づいて決められる。ここでは、Ｅ、Ｆ、Ｉの順で予測確実性が高くなっていることを前提に説明する。
ここで、図４に示すケースでは、部分系列外の制御情報ブロック（Ａ、Ｂ、Ｃ、Ｄ、Ｇ、Ｈ）の順序は入れ替えられていないが、入れ替えられてもよい。この場合、部分系列に含まれる制御情報ブロックのうち最も予測確実性が低い制御情報ブロック（図４では、制御情報ブロックＥ）の隣に、最も重要度の高い制御情報ブロック（図４では、制御情報ブロックＨ）を配置することが好ましい。さらに、部分系列に含まれる制御情報ブロックのうち最も予測確実性が低い制御情報ブロック（図４では、制御情報ブロックＥ）から離れるに連れて重要度が低くなるように、制御情報ブロックが配置されてもよい。
なお、部分系列に含まれる制御情報ブロックの中で制御情報ブロックＩの予測確実性が最も低い場合には、「部分系列に含まれる制御情報ブロックのうち最も予測確実性が低い制御情報ブロック（図４では、制御情報ブロックＥ）の隣」とは、制御情報系列の先頭位置を意味する。すなわち、この場合には、制御情報ブロックＡの重要度が一番高い。
以上のように並べ替えられた制御情報系列は、符号化部１４０でテイルバイティング符号化方式を用いて符号化され、信号多重部１５０で送信データ系列と多重される。こうして得られた多重信号は、送信部１６０を介して受信装置２００へ送信される。
送信装置１００から送信された無線信号は、受信装置２００で受信される。
受信系列は、生き残りパス算出処理部２４０に入力される。生き残りパス算出処理部２４０は、受信系列に対して、予測可能ビット推定部２２０で推定されたビット値を用いてトレリス線図上の遷移状態を限定した上でＡＣＳ演算することにより、生き残りパスを算出する。
このＡＣＳ演算の開始点は、トレリス演算開始位置情報に基づいて決定される。具体的には、部分系列内の予測確実性が最も高い制御情報ブロックに対応する時点が、開始点とされる。すなわち、取り得る遷移状態が最も制限された時点（つまり、遷移状態候補が最も少ない時点）が、開始点とされる。そして、生き残りパス算出処理部２４０は、部分系列内の制御情報ブロックに対応する時点について順次ＡＣＳ演算を行った後、部分系列外の制御情報ブロックに対応する時点についてＡＣＳ演算を行う。
図５は、生き残りパス算出処理部２４０のＡＣＳ演算処理の説明に供する図である。
このＡＣＳ演算の際、部分系列を構成するビット列は既に推定されている。そのため、部分系列に対応する時点の遷移状態を限定することができる。図５に示す例では、時点ｔＮで取り得る遷移状態は、遷移状態００に限定されている。時点ｔＮー１で取り得る遷移状態は、遷移状態００、０１に限定されている。
さらに、時点ｔ１は部分系列外の制御情報ブロックに対応するため、予測不可能なビットに対応する。時点ｔ１に対応するビットは、レジスタ群が部分系列で埋まっている状態の符号化器に入力される。従って、時点ｔ１に対応するビットが予測不可能なビットであっても、時点ｔ１で取り得る遷移状態は、遷移状態００、０１に限定されている。
図５において、生き残りパス算出処理部２４０のＡＣＳ演算は、予測可能ビットにより最も状態数が制限された時点ｔ０（ｔＮ）から開始されることが望ましい。そのため、生き残りパス算出処理部２４０のＡＣＳ演算は、ｔ０から開始され、ｔ１，ｔ２、…、ｔＮ−１の順に順次演算される。
このように推定されたビット値を用いてトレリス線図上の遷移状態を限定した上でＡＣＳ演算することにより、ターミネイション符号化方式と等価の復号特性を得ることができる。
ここで、トレリス線図上の遷移状態を限定することは、ターミネイション符号化方式を用いること、及び、拘束長Ｋを小さくすることと等価である。従って、従来のように、テイルバイティング畳み込み符号化された符号語をビタビ復号する際に繰り返し処理する場合でも、その処理量（具体的には、トレリス構築の際の処理量及びトレースバック処理量など）を低減することができる。
以上のような生き残りパス算出処理部２４０の生き残りパス算出処理の前処理として、予測ビット推定処理及びトレリス演算開始位置決定処理が行われる。
［予測ビット推定処理］
（１）再送回数に応じて一意に定まる制御情報ブロック
予測可能ビット推定部２２０は、過去情報メモリ部２１２に記憶されている再送回数情報に基づいて、予測可能ビットを推定する。
再送回数情報に基づいて一意に定まる情報は、例えば、上記した（ｃ）の再送シーケンス番号に関わる新規データ表示、（ｄ）の冗長性バージョン情報、及び、（ｆ）の伝送フォーマット識別情報である。
再送シーケンス番号に関わる新規データ表示は、送信データ系列が新規か再送かを表す情報であるため、対応する直前のデータが誤ったか否かにより、再送回数が０回（つまり、新規送信に対応）か１回以上かに基づいて推定可能である。
また、冗長性バージョン情報は再送回数に応じて一意に定まる。従って、冗長性バージョン情報は再送回数情報に基づいて推定可能である。
また、伝送フォーマット識別情報は、再送データ系列の場合には、その構成ビット列の全てのビットが常に既知の定数である。従って、再送回数情報が１以上を示すときには、伝送フォーマット識別情報は、一意に推定することができる。
（２）ＨＡＲＱプロセス番号を示す制御情報ブロック
予測可能ビット推定部２２０は、過去情報メモリ部２１２に記憶されているＮＡＣＫ送信情報に基づいて、制御情報系列に含まれるＨＡＲＱプロセス番号を限定する。
すなわち、ＮＡＣＫ送信情報（ハイブリッドＡＲＱプロセス番号、送信タイミング情報を含む）に対応する送信データ系列及び制御情報系列は、ＮＡＣＫの送信タイミングからＲＴＴが経過する前に、受信装置２００で受信されることはない。従って、そのＮＡＣＫ送信情報に係るハイブリッドＡＲＱプロセス番号を、そのＮＡＣＫの送信タイミングからＲＴＴが経過する前に受信した制御情報系列に含まれるハイブリッドＡＲＱプロセス番号の候補から除くことができる。結果として、ハイブリッドＡＲＱプロセス番号を示す制御情報ブロックに対応する時点の遷移状態を限定することができる。
（３）割り当てられたビット数で表すことができるビットパタンのうち使用されない未使用ビットパタンが存在する制御情報ブロック
予測可能ビット推定部２２０は、未割り当てビットパタンメモリ部２１４に記憶されている未割り当てビットパタン情報に基づいて、制御情報ブロックに対応する時点の遷移状態を限定する。
すなわち、変調方式（Ｍｏｄｕｌａｔｉｏｎ Ｓｃｈｅｍｅ）識別情報を示す制御情報ブロックに２ビットが割り当てられ、且つ、変調方式としてＱＰＳＫ（００）、１６ＱＡＭ（０１）、６４ＱＡＭ（１０）を採用する場合には、予測可能ビット推定部２２０は、この制御情報ブロックに対応する時点の遷移状態を、１１以外の遷移状態に限定することができる。
（４）ＡＣＫ／ＮＡＣＫ識別情報を格納する制御情報ブロック
ＡＲＱが適用されるシステムでは、９０％程度の割合でＡＣＫとなるようにシステム設計されている。従って、予測可能ビット推定部２２０は、この制御情報ブロックに対応する時点の遷移状態を、ＡＣＫに対応する遷移状態に限定する。
［トレリス演算開始位置決定処理］
上述のようにトレリス演算開始位置は、送信側が部分系列を配置する、制御情報ブロック中の位置に応じて変化する。この部分系列を配置する位置は、送信装置１００と受信装置２００との間の情報交換等により、予め定められている。
従って、トレリス演算開始位置決定部２３０は、部分系列の配置情報に基づいて、ＡＣＳ演算の開始点等を決定する。
以上のように本実施の形態によれば、送信装置１００において、制御情報並び替え部１３０が、複数の制御情報ブロックが所定順序で配列された制御情報系列を入力とし、制御情報ブロックの順序を並べ替えることにより、複数の制御情報ブロックのうち予測可能なビット列で構成される制御情報ブロックを纏めた部分系列を形成するとともに部分系列を制御情報系列内の所定位置に配置して、符号化処理対象系列を形成し、符号化部１４０が、テイルバイティング畳み込み符号化方式を用いて符号化対象系列を符号化する。
こうして予測可能なビット列で構成される制御情報ブロックを纏めた部分系列を形成するとともに部分系列を制御情報系列内の所定位置に配置することにより、受信側では、部分系列に対応する時点の遷移状態を限定した上で、ターミネイション符号化方式が用いられた場合と同等の処理で復号処理が実現される。この結果、テイルバイティング畳み込み符号化方式を用いて符号化された符号語に対する、従来のビタビ復号で必要とされていた繰り返し処理を削減することができるとともに、打切り誤差による復号系列端の復号精度の劣化も低減することができる。
また、制御情報並び替え部１３０は、部分系列の隣に、部分系列外の制御情報ブロックのうち最も重要度の高い制御情報ブロックを配置する。
こうすることで、最も重要度の高い制御情報ブロックを復号特性の良い位置に配置することができるので、その制御情報ブロックの伝送特性を向上することができる。
なお、以上の説明においては、制御情報並び替え部１３０が、複数の制御情報ブロックが所定順序で配列された制御情報系列を入力とし、制御情報ブロックの順序を並べ替えることにより、複数の制御情報ブロックのうち予測可能なビット列で構成される制御情報ブロックを纏めた部分系列を形成するとともに部分系列を制御情報系列内の所定位置に配置して、符号化処理対象系列を形成している。
しかしながら、予め、制御情報生成部１２０で、「不定で且つ予測可能なビット列である制御情報ブロック」が複数纏められた部分データ系列を所定位置に含む符号化処理対象データ系列を生成すれば、制御情報並び替え部１３０はなくてもよい。
すなわち、送信装置１００において、情報取得部１４２が、「不定で且つ予測可能なビット列である制御情報ブロック」が複数纏められた部分データ系列を所定位置に含む符号化処理対象データ系列を取得し、畳み込み符号化部１４４が、テイルバイティング符号化方式を用いて、符号化対象データ系列を符号化すればよい。
ここで、不定で且つ予測可能なビット列である制御情報ブロック」が複数纏められた部分データ系列が配置される所定位置は、パディングビット等の既知ビット列の隣が好ましい。
また、「不定で且つ予測可能なビット」は、上記した「受信側で予測可能なビット」の例のうち、パディングビット（既知の信号）を除き、未割り当てのビットパタン、過去の情報と相関を持つ情報、冗長性バージョン情報、ハイブリッドＡＲＱプロセス番号、伝送フォーマット識別情報、及び、ＡＣＫ／ＮＡＣＫ識別情報を含む。
また、本実施の形態によれば、テイルバイティング符号化方式で符号化された符号化データ系列を復号するビタビ復号装置を備えた受信装置２００において、予測可能ビット推定部２２０が、符号化データ系列に含まれ、且つ、予測可能なビット列で構成される部分データ系列の各ビット値を推定し、生き残りパス算出処理部２４０が、予測可能ビット推定部２２０で推定されたビット値を用いてトレリス線図上の遷移状態を限定した上でＡＣＳ演算することにより、生き残りパスを算出する。
こうすることで、ターミネイション符号化方式が用いられた場合と同等の復号処理が実現される。この結果、テイルバイティング畳み込み符号化方式を用いて符号化された符号語に対する、従来のビタビ復号で必要とされていた繰り返し処理を削減することができるとともに、打切り誤差による復号系列端の復号精度の劣化も低減することができる。
本発明の符号化装置、符号化処理対象系列形成方法、及びビタビ復号装置は、繰り返し処理を最小限にして低遅延処理を実現し、且つ、打切り誤差による復号系列端の復号精度の劣化を低減するものとして有用である。
本発明の一実施の形態に係る送信装置の構成を示すブロック図 制御情報系列のフォーマットの一例を示す図 本発明の一実施の形態に係る受信装置の構成を示すブロック図 制御情報並べ替え部の並べ替え処理の説明に供する図 生き残りパス算出処理部のＡＣＳ演算処理の説明に供する図 従来の畳み込み符号器の一構成例を示す図 テイルバイティングが適用される場合の、畳み込み符号器のトレリス線図を示す図 テイルバイティングで伝送される畳み込み符号語に対する、従来の復号方法の説明に供する図 テイルバイティングで伝送される畳み込み符号語に対する、従来の復号方法の説明に供する図
符号の説明
１００ 送信装置
１１０ 送信データ生成部
１２０ 制御情報生成部
１３０ 制御情報並べ替え部
１４０ 符号化部
１４２ 情報取得部
１４４ 畳み込み符号化部
１５０ 信号多重部
１６０ 送信部
１６２ Ｓ／Ｐ変換部
１６４ ＩＦＦＴ部
１６６ ＣＰ付加部
１６８ 送信無線部
２００ 受信装置
２１０ ビット推定材料記憶部
２１２ 過去情報メモリ部
２１４ 未割り当てビットパタンメモリ部
２１６ 情報発生確率分布メモリ部
２２０ 予測可能ビット推定部
２３０ トレリス演算開始位置決定部
２４０ 生き残りパス算出処理部
２４２ 枝メトリック算出部
２４４ ＡＣＳ演算部
２４６ パスメトリックメモリ部
２４８ 生き残りパスメモリ部
２５０ 制御情報並び替え部

Claims (7)

  1. 複数の制御情報ブロックが所定順序で配列された制御情報系列を入力とし、前記複数の制御情報ブロックの順序を並べ替えることにより、前記複数の制御情報ブロックのうち予測可能なビット列で構成される制御情報ブロックを纏めた部分系列を形成するとともに前記部分系列を前記制御情報系列内の所定位置に配置して、符号化処理対象系列を形成する並べ替え手段と、
    テイルバイティング符号化方式を用いて前記符号化対象系列を符号化する符号化処理手段と、
    を具備する符号化装置。
  2. 前記符号化装置は、前記符号化された符号語と送信データ系列とを多重した多重信号を送信する携帯端末装置に搭載され、
    前記部分系列には、再送回数に応じて一意に定まる制御情報ブロック、ＨＡＲＱプロセス番号を示す制御情報ブロック、割り当てられたビット数で表すことができるビットパタンのうち使用されない未使用ビットパタンが存在する制御情報ブロック、及び、ＡＣＫ／ＮＡＣＫ識別情報を格納する制御情報ブロックの少なくとも１つが含まれる、
    請求項１に記載の符号化装置。
  3. 前記並べ替え手段は、前記部分系列の隣に、前記部分系列外の前記複数の制御情報ブロックのうち最も重要度の高い制御情報ブロックを配置する、
    請求項１に記載の符号化装置。
  4. テイルバイティング符号化方式で符号化された符号化データ系列を復号するビタビ復号装置であって、
    前記符号化データ系列に含まれ、且つ、予測可能なビット列で構成される部分データ系列の各ビット値を推定する予測可能ビット推定手段と、
    前記推定されたビット値を用いてトレリス線図上の遷移状態を限定した上でＡＣＳ演算することにより、生き残りパスを算出する生き残りパス算出手段と、
    を具備するビタビ復号装置。
  5. 前記生き残りパス算出手段は、前記部分データ系列の前記符号化データ系列における配置位置を開始点としてＡＣＳ演算する、
    請求項４に記載のビタビ復号装置。
  6. 不定で且つ予測可能なビット列である制御情報ブロックが複数纏められた部分データ系列を所定位置に含む符号化処理対象データ系列を取得する取得手段と、
    テイルバイティング符号化方式を用いて前記取得された符号化対象データ系列を符号化する符号化処理手段と、
    を具備する符号化装置。
  7. 複数の制御情報ブロックが所定順序で配列された制御情報系列を入力するステップと、
    前記複数の制御情報ブロックの順序を並べ替えることにより、前記複数の制御情報ブロックのうち予測可能なビット列で構成される制御情報ブロックを纏めた部分系列を形成するとともに前記部分系列を前記制御情報系列内の所定位置に配置して、符号化処理対象系列を形成するステップと、
    を具備する符号化処理対象系列形成方法。
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