JP2009295777A - Semiconductor device, electro-optical device, and electronic apparatus - Google Patents
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Abstract
Description
本発明は、半導体装置、当該半導体装置を備える電気光学装置、及び当該電気光学装置を備える電子機器に関する。 The present invention relates to a semiconductor device, an electro-optical device including the semiconductor device, and an electronic apparatus including the electro-optical device.
近年、電気光学装置上、特に薄膜トランジスターを用いた液晶表示装置において、基板上に光センサー機能を搭載する技術の開発が進んでいる(例えば特許文献1)。光センサー機能を搭載する目的は(1)外光を測定して輝度等を調整することで消費電力低減・画質向上を図る、(2)バックライトを測定し輝度あるいは色度を調整する、(3)指やライトペンの位置を認識しタッチキーとして使用する、の3つがあげられる。基板上に形成する光センサー素子としては、薄膜トランジスター、PIN(P-Intrinsic-N)ダイオード、PNダイオードなどがあげられ、いずれの場合も受光部はシリコン薄膜であって、製造上のコストを増大させないため、表示画素及び周辺駆動回路のスイッチング素子を構成するシリコン薄膜と同一製造工程で製造されることが望ましい。 2. Description of the Related Art In recent years, technology for mounting an optical sensor function on a substrate has been developed in an electro-optical device, particularly in a liquid crystal display device using a thin film transistor (for example, Patent Document 1). The purpose of installing the optical sensor function is (1) to reduce the power consumption and improve the image quality by measuring the external light and adjusting the brightness, etc. (2) to measure the backlight and adjust the brightness or chromaticity, ( 3) There are three ways to recognize the position of a finger or light pen and use it as a touch key. Examples of photosensor elements formed on the substrate include thin film transistors, PIN (P-Intrinsic-N) diodes, and PN diodes. In any case, the light receiving part is a silicon thin film, which increases manufacturing costs. Therefore, it is desirable that the silicon thin film constituting the switching element of the display pixel and the peripheral drive circuit is manufactured in the same manufacturing process.
光センサーに対する要求の一つに検出時間(あるいは検出周期)がある。すなわち、検出を開始してから結果を出力するまでの時間は短ければ短いほどフィードバックが速やかに行われるため好ましい。検出時間を決定する主な要因は、光センサー素子の出力電流と光センサー素子内部および出力配線の容量の比であり、光センサー素子から出力する電流が大きいほど、また光センサー素子内部と出力配線の容量が小さいほど検出時間が短くなる。しかしながら、ガラス基板上に形成したシリコン薄膜を用いて形成された光センサー素子は、光電流を増大させることが難しい。また光センサー素子内部と出力配線の容量は、配線幅を狭くすれば小さくできるが、この手法は配線の電気抵抗と背反要因になる。電気抵抗が高くなると光センサー素子に流れる電流によって電位勾配が生じるので、特に高照度時に精度が低下するという問題点がある。 One of the requirements for the optical sensor is a detection time (or detection cycle). That is, it is preferable that the time from the start of detection to the output of the result is shorter, because feedback is performed more quickly. The main factor that determines the detection time is the ratio of the output current of the photosensor element to the capacity of the inside of the photosensor element and the output wiring. The larger the current output from the photosensor element, the more the inside of the photosensor element and the output wiring The detection time is shortened as the capacity of is smaller. However, it is difficult to increase the photocurrent in a photosensor element formed using a silicon thin film formed on a glass substrate. Further, the capacitance of the inside of the optical sensor element and the output wiring can be reduced by narrowing the wiring width, but this method is a contradiction factor with the electrical resistance of the wiring. When the electric resistance is increased, a potential gradient is generated by the current flowing through the photosensor element, which causes a problem that the accuracy is deteriorated particularly at high illuminance.
本発明は、光センサー素子(本実施形態において、光センサー素子501が対応する)と、前記光センサー素子に接続される検出配線(本実施形態において、検出配線522が対応する)と、前記検出配線の電位または電流を検出する検出回路(本実施形態において、検出回路510が対応する)と、前記光センサー素子に電源電位を供給する電源配線(本実施形態において、電源配線521が対応する)を基板(本実施形態において、アクティブマトリクス基板101が対応する)上に有する半導体装置であり、前記光センサー素子は、前記基板上に形成される導電層からなり、前記検出配線に接続される第1の導電領域(本実施形態において、第1のp型半導体領域532−1、第2のp型半導体領域532−2、又は、第4のn型半導体領域542−1、第5のn型半導体領域542−2が対応する)と、前記電源配線に接続される第2の導電領域(本実施形態において、第1のn型半導体領域〜第3のn型半導体領域533−1〜533−3、又は、第3のp型半導体領域〜第6のp型半導体領域543−1〜543−4が対応する)を有してなり、前記第1の導電領域の面積は、前記第2の導電領域の面積より小さいことを特徴とする半導体装置(本実施形態において、アクティブマトリクス基板101が対応する)を提案する。
The present invention includes an optical sensor element (corresponding to the
このように構成すると、検出回路に接続された第1の導電領域の容量を小さくし、第2の導電領域の容量を大きくした構成とすることができるため、検出回路による検出時間を短くすることができる。なお、第1の導電領域の面積が小さくする分、第1の導電領域と検出回路の間の電気抵抗は上がるが、一方で第2の導電領域の面積は大きくなるので、電源配線側の電気抵抗は下げることができるから、全体として電気抵抗による電位勾配悪化を避けることができ、検出時間と精度を両立することができるのである。 With this configuration, since the capacitance of the first conductive region connected to the detection circuit can be reduced and the capacitance of the second conductive region can be increased, the detection time by the detection circuit can be shortened. Can do. The electrical resistance between the first conductive region and the detection circuit increases as the area of the first conductive region is reduced. On the other hand, the area of the second conductive region is increased. Since the resistance can be lowered, the potential gradient deterioration due to the electrical resistance can be avoided as a whole, and both the detection time and accuracy can be achieved.
本発明はさらに、前記第1の導電領域は複数の第1のサブ領域(本実施形態において、第1のp型半導体領域532−1、第2のp型半導体領域532−2、又は、第4のn型半導体領域542−1、第5のn型半導体領域542−2が対応する)に分割されてなり、前記第2の導電領域(本実施形態において、第1のn型半導体領域〜第3のn型半導体領域533−1〜533−3、又は、第3のp型半導体領域〜第6のp型半導体領域543−1〜543−4が対応する)は複数の第2のサブ領域に分割されてなり、前記複数の第1のサブ領域の個数は、前記複数の第2のサブ領域の個数より少ないことを特徴とする半導体装置を提案する。 In the present invention, the first conductive region may include a plurality of first sub-regions (in this embodiment, the first p-type semiconductor region 532-1, the second p-type semiconductor region 532-2, or the first sub-region, 4 n-type semiconductor region 542-1 and fifth n-type semiconductor region 542-2 correspond to each other, and the second conductive region (in this embodiment, the first n-type semiconductor region ~ The third n-type semiconductor regions 533-1 to 533-3 or the third p-type semiconductor regions to the sixth p-type semiconductor regions 543-1 to 543-4 correspond to the plurality of second sub The semiconductor device is divided into regions, and the number of the plurality of first sub-regions is smaller than the number of the plurality of second sub-regions.
このように構成すると、前記の第1の導電領域の面積と前記第2の導電領域の面積を容易に調整できる。特に、光センサー素子をダイオードやトランジスターで構成する場合、チャネル幅を一定にして櫛歯状に配置した第1のサブ領域と第2のサブ領域の間に受光部を配置することで、レイアウト面積を縮めつつ容易に第1の導電領域の面積が第2の導電領域の面積より小さくすることが可能になるのである。ここで受光部とは、例えばダイオードまたはトランジスターの空乏層が広がる領域(本実施形態において、真性半導体としての第1の真性半導体領域〜第4の真性半導体領域530−1〜530−4、第5の真性半導体領域〜第8の真性半導体領域540−1〜540−4が対応する)のことである。 With this configuration, the area of the first conductive region and the area of the second conductive region can be easily adjusted. In particular, when the optical sensor element is configured by a diode or a transistor, a layout area is obtained by arranging a light receiving portion between the first sub-region and the second sub-region arranged in a comb shape with a constant channel width. Thus, the area of the first conductive region can be easily made smaller than the area of the second conductive region while shrinking. Here, the light receiving portion is, for example, a region where a depletion layer of a diode or a transistor spreads (in this embodiment, a first intrinsic semiconductor region to a fourth intrinsic semiconductor region 530-1 to 530-4 as an intrinsic semiconductor, a fifth Intrinsic semiconductor region to eighth intrinsic semiconductor region 540-1 to 540-4).
また本発明では前記第1の導電領域および前記第2の導電領域は、前記光センサー素子を遮光するための遮光電極(本実施形態において、遮光電極560が対応する)、又は及び、前記光センサー素子をシールドするための透明電極(本実施形態において、透明電極570が対応する)と、絶縁層(本実施形態において、層間絶縁膜580及び層間絶縁膜590が対応する)を介して平面的に重なっていることを特徴とする。
In the present invention, the first conductive region and the second conductive region are a light-shielding electrode for shielding the light sensor element (in this embodiment, the light-
このように重畳して形成された遮光電極や透明電極を備えた光センサー素子は、遮光電極の存在によりバックライトからの影響を受けずに外光を測定することができ、あるいは透明電極の存在により表示領域などからの電磁ノイズをシールドでき、より精度が高い測定をすることができるが、第1の導電領域と、遮光電極又は及び透明電極との間の容量によって検出速度が遅くなってしまうという構造上の問題がある。しかしながら、前記容量は第1の導電領域の面積にほぼ比例するから、本発明を適用することで、問題の発生を抑えることができ、効果が大きい。 The light sensor element including the light shielding electrode and the transparent electrode formed in such a manner can measure external light without being affected by the backlight due to the presence of the light shielding electrode, or the presence of the transparent electrode. Can shield electromagnetic noise from the display area and the like, and can perform measurement with higher accuracy, but the detection speed is slowed down by the capacitance between the first conductive area and the light-shielding electrode or the transparent electrode. There is a structural problem. However, since the capacitance is substantially proportional to the area of the first conductive region, application of the present invention can suppress the occurrence of a problem and has a great effect.
また前記光センサー素子は、ダイオードもしくはトランジスターからなり、前記第1の導電領域はn型シリコン薄膜であって、前記第2の導電領域はp型シリコン薄膜であることもあわせて提案する。同じ膜厚・膜質であればn型シリコン薄膜はp型シリコン薄膜より抵抗を低くすることができるので、第1の導電領域の面積を第2の導電領域の面積より小さくしても電位勾配を小さくできる。 It is also proposed that the photosensor element comprises a diode or a transistor, the first conductive region is an n-type silicon thin film, and the second conductive region is a p-type silicon thin film. Since the n-type silicon thin film can have a lower resistance than the p-type silicon thin film if the film thickness and the film quality are the same, even if the area of the first conductive region is smaller than the area of the second conductive region, the potential gradient is reduced. Can be small.
また本発明は上記の半導体装置を用いた電気光学装置(本実施形態において、液晶表示装置910が対応する)、また当該の電気光学装置を用いた電子機器(本実施形態において、電子機器1000が対応する)を提案する。このように構成すると、輝度の調整・指などの検出・バックライトの検出などを光センサー素子で行う際により応答性がよく実現でき、精度も低下しない。
The present invention also relates to an electro-optical device using the above-described semiconductor device (in this embodiment, the liquid
以下、本発明を具体化した実施形態について図面に基づいて説明する。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, embodiments of the invention will be described with reference to the drawings.
[第1の実施の形態]
図1は本実施形態に係る液晶表示装置910の斜視構成図(一部断面図)である。液晶表示装置910は、アクティブマトリクス基板101と対向基板912とをシール材923により一定の間隔で貼り合わせ、ネマティック相液晶材料922を挟持してなる。アクティブマトリクス基板101上には、図示しないが、ポリイミドなどからなる配向材料が塗布されラビング処理されて配向膜が形成されている。また、対向基板912は、図示しないが、画素に対応したカラーフィルタと、光抜けを防止してコントラストを向上させるための低反射・低透過率樹脂よりなるブラックマトリクスとが形成される。ネマティック相液晶材料922と接触する面には、ポリイミドなどからなる配向材料が塗布され、アクティブマトリクス基板101の配向膜ラビング処理方向と平行かつ逆向きにラビング処理されている。
[First Embodiment]
FIG. 1 is a perspective configuration diagram (partially sectional view) of a liquid
さらに対向基板912の外側平面には、上偏光板924を、アクティブマトリクス基板101の外側には、下偏光板925を各々配置し、互いの偏光方向が直交するよう(クロスニコル状)に配置する。さらに下偏光板925下には、バックライトユニット926と導光板927が配置され、バックライトユニット926から導光板927に向かって光が照射され、導光板927は、バックライトユニット926からの光をアクティブマトリクス基板101に向かって垂直かつ均一な面光源となるように光を反射屈折させることで液晶表示装置910の光源として機能する。バックライトユニット926は、本実施形態ではLEDユニットであるが、冷陰極管(CCFL)であってもよい。バックライトユニット926は、コネクタ929を通じて電子機器1000本体に接続され、PWM波電源を供給されるが、本実施形態ではPWM波のデューティー比が適宜適切に調整されることでバックライトユニット926の光量が調整される機能を有する。図示しないが、さらに必要に応じて、周囲を外殻で覆っても良いし、あるいは上偏光板924のさらに上に保護用のガラスやアクリル板を取り付けても良いし、視野角改善のため光学補償フィルムを貼っても良い。
Further, an upper polarizing
また、アクティブマトリクス基板101は、対向基板912から張り出す、張り出し部110が設けられ、その張り出し部110には、FPC(可撓性基板)928及び駆動IC921が実装され、張り出し部110上に設けられた端子を通じて電気的に接続されている。駆動IC921は、アクティブマトリクス基板101の駆動に必要な信号と電源を供給する。FPC928は電子機器1000本体に接続され、外部電源回路784及び映像処理回路780(図4参照)から必要な信号と電源を駆動IC921及びアクティブマトリクス基板101に供給する。なお、本実施形態では、張り出し部110上に駆動IC921を実装する、所謂、COG(Chip On Glass)実装としたが、これに限らず、張り出し部110には、FPC928のみを実装し、駆動IC921は、FPC928上に実装する、所謂、COF(Chip On Film)実装としてもよい。
Further, the
液晶表示装置910上には、光センサー開口部120が設けられる。光センサー開口部120は表示領域の周縁部隅に設けられ、光センサー開口部120と平面的に重なる対向基板912上のブラックマトリクスは、除去され、開口が形成される。また、光センサー開口部120と平面的に重なるアクティブマトリクス基板101上には、光センサー素子501が設けられる(図2参照)。なお、本実施構成では光センサー開口部120は一箇所であるが複数設けてもよい。
An
図2はアクティブマトリクス基板101の構成図である。アクティブマトリクス基板101上には、480本の走査線201(201−1〜201−480)と1920本のデータ線202(202−1〜202−1920)が直交して形成されている。走査線201−1〜201−480は、走査線駆動回路301に接続されて、適切に駆動される。データ線202−1〜202−1920は、データ線駆動回路302に接続されて、適切に駆動される。
FIG. 2 is a configuration diagram of the
またアクティブマトリクス基板101上には、光センサー素子501が図1の光センサー開口部120と重なる領域に形成されている(詳細は図6を用いて後に説明する)。光センサー素子501は、電源配線521と検出配線522に接続され、検出配線522は、検出回路510に接続されている。
On the
走査線駆動回路301、データ線駆動回路302、検出回路510を構成する薄膜トランジスターは、SOG(シリコン・オン・グラス)技術により、後述する画素スイッチング素子401(401−n−m)と同一の製造工程で製造されており、アクティブマトリクス基板101は、いわゆる駆動回路内蔵型のアクティブマトリクス基板である。走査線駆動回路301、データ線駆動回路302、検出回路510、電源配線521は、複数の信号入力端子である実装端子320に接続される。実装端子320は、張り出し部110上に配置され、駆動IC921もしくはFPC(可撓性基板)928に接続されて必要な信号または電源電位を供給される。
The thin film transistors constituting the scanning
図3は表示領域310におけるm番目のデータ線202−mとn番目の走査線201−nの交差部付近の回路図である。走査線201−nとデータ線202−mの各交点には、nチャネル型電界効果ポリシリコン薄膜トランジスターよりなる画素スイッチング素子401−n−mが形成されており、そのゲート電極は走査線201−nに、ソース・ドレイン電極はそれぞれデータ線202−mと画素電極402(402−n−m)に、接続されている。画素電極402−n−mは、共通電極(COM)930と誘電体を挟んで補助容量コンデンサーを形成し、また液晶表示装置として組み立てられた際には、ネマティック相液晶材料922を挟んで共通電極(COM)930と、やはりコンデンサーを形成する。ここで共通電極(COM)930は、アクティブマトリクス基板101上の表示領域310全体に配置された透明な共通電極であって、各画素電極402−n−mとアクティブマトリクス基板101上でコンデンサーを形成し、液晶に電界がアクティブマトリクス基板101と概略平行な方向に印加されるいわゆるIPS(In Plane Switching)モードの液晶表示装置となるように構成されている。共通電極(COM)930は、本実施形態では一定周期で反転するAC駆動を行われるが、常に一定電位を保つDC駆動であっても差し支えない。
FIG. 3 is a circuit diagram in the vicinity of the intersection of the mth data line 202-m and the nth scanning line 201-n in the
図4は本実施形態での電子機器1000の具体的な構成を示すブロック図である。液晶表示装置910は図1で説明した液晶表示装置910であって、外部電源回路784、映像処理回路780がFPC(可撓性基板)928およびコネクタ929を通じて必要な信号と電源を液晶表示装置910に供給する。中央演算回路781は、外部I/F回路782を介して入出力機器783からの入力データを取得する。ここで入出力機器783とは、例えばキーボード、マウス、トラックボール、LED、スピーカー、アンテナなどである。中央演算回路781は、外部からのデータをもとに各種演算処理を行い、結果をコマンドとして映像処理回路780あるいは外部I/F回路782へ転送する。映像処理回路780は、中央演算回路781からのコマンドに基づき映像情報を更新し、液晶表示装置910への信号を変更することで、液晶表示装置910の表示映像が変化する。
FIG. 4 is a block diagram showing a specific configuration of the
また、液晶表示装置910上の光センサー素子501の検出信号は、検出配線522を介して接続された検出回路510に入力され、検出回路510は、照度に応じた出力信号を駆動IC921に出力する。駆動IC921では、前記出力信号を照度データに変換し、該照度データをFPC(可撓性基板)928を通じて中央演算回路781に出力する。中央演算回路781は、EEPROM(Electronically Erasable and Programmable Read Only Memory)よりなる参照テーブル785にアクセスし、入力された照度データに基づいて、バックライトユニット926に供給PWM波デューティーに対応する適切な値に再変換し、外部電源回路784に送信する。外部電源回路784は、この送信された値に対応したデューティーのPWM波を液晶表示装置910内のバックライトユニット926にコネクタ929を通じて供給する。バックライトユニット926の輝度は、外部電源回路784より供給される電圧によって変化するので、液晶表示装置910の全白表示時輝度も変化することになる。ここで電子機器1000は、具体的には、モニター、TV、ノートパソコン、PDA(Personal Digital(Data) Assistants)、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯DVDプレイヤー、携帯オーディオプレイヤーなどである。
The detection signal of the
図5は、参照テーブル785によって設定される検出された外光の照度データとバックライトユニット926の出力の関係式を示した図である。このように、外光の照度があがるほどバックライトユニット926の出力を上げて表示領域の輝度を上げ、外光の照度が1500ルクス程度でバックライトユニットの出力は最大になるように設定することで常に外光の照度に対して最適化された輝度で表示することができ、外光に関わらず視認性を良好に保つと共に、平均的な消費電力を低減できるのである。なお、ここでいうバックライトユニット926の出力とは、外部電源回路784からバックライトユニット926へ供給されるPWM波形の電源のデューティー比に対応する。
FIG. 5 is a diagram illustrating a relational expression between the detected illuminance data of the external light set by the reference table 785 and the output of the
図6は光センサー素子501の平面構成図である。なお本図は見易さを優先し、縮尺は正確でない。光センサー素子501は、検出回路510からみて遠い順に第1のn型半導体領域533−1と、第1の真性半導体領域530−1と、第1の導電領域としての第1のp型半導体領域532−1と、第2の真性半導体領域530−2と、第2のn型半導体領域533−2と、第3の真性半導体領域530−3と、第1の導電領域としての第2のp型半導体領域532−2と、第4の真性半導体領域530−4と、第3のn型半導体領域533−3を櫛歯状に並べてなる。
FIG. 6 is a plan configuration diagram of the
ここで第1の真性半導体領域〜第4の真性半導体領域530−1〜530−4は、画素スイッチング素子401−n−mの能動層を構成するのと同じ膜厚・膜質を有する薄膜ポリシリコンよりなり、製造工程においてリンイオンあるいはボロンイオンを全く、あるいは、ほとんど打ち込まれない真性半導体であり、それぞれX方向は200μm、Y方向は10μmのサイズである。なお、X方向とは、第1の真性半導体領域〜第4の真性半導体領域530−1〜530−4とn型半導体領域533としての第1のn型半導体領域〜第3のn型半導体領域533−1〜533−3(第2の導電領域)およびp型半導体領域532としての第1のp型半導体領域〜第2のp型半導体領域532−1〜532−2との接合線方向を指し、Y方向はそれとは直角な方向を指す。
Here, the first intrinsic semiconductor region to the fourth intrinsic semiconductor region 530-1 to 530-4 are thin film polysilicon having the same film thickness and film quality as those constituting the active layer of the pixel switching element 401 -nm. It is an intrinsic semiconductor in which no or almost no phosphorus ions or boron ions are implanted in the manufacturing process, each having a size of 200 μm in the X direction and 10 μm in the Y direction. Note that the X direction refers to the first intrinsic semiconductor region to the fourth intrinsic semiconductor region 530-1 to 530-4 and the first n-type semiconductor region to the third n-type semiconductor region as the n-
また第1のp型半導体領域〜第2のp型半導体領域532−1〜532−2(第1の導電領域)は、画素スイッチング素子401−n−mの能動層を構成するのと同じ膜厚・膜質を有する薄膜ポリシリコンよりなり、製造工程においてボロンイオンを注入され、1600Ω/□のシート抵抗を有するオーミックなp型シリコン薄膜よりなるp+型縮退半導体であり、それぞれX方向は220μm、Y方向は4μmのサイズである。 The first p-type semiconductor region to the second p-type semiconductor region 532-1 to 532-2 (first conductive region) are the same films that constitute the active layer of the pixel switching element 401-nm. It is a p + type degenerate semiconductor consisting of an ohmic p-type silicon thin film having a sheet resistance of 1600 Ω / □, which is made of thin film polysilicon having a thickness and film quality, implanted with boron ions in the manufacturing process, and is 220 μm in the X direction, Y The direction is 4 μm in size.
また第1のn型半導体領域〜第3のn型半導体領域533−1〜533−3(第2の導電領域)は、画素スイッチング素子401−n−mの能動層を構成するのと同じ膜厚・膜質を有する薄膜ポリシリコンよりなり、製造工程においてリンイオンを注入され、1000Ω/□のシート抵抗を有するオーミックなn型シリコン薄膜よりなるn+型縮退半導体であり、それぞれX方向は220μm、Y方向は4μmのサイズである。このように構成することで、光センサー素子501はチャネル幅200μm、チャネル長10μmのPIN接合型ダイオードが4個並列に繋がった素子となっている。
Further, the first n-type semiconductor region to the third n-type semiconductor region 533-1 to 533-3 (second conductive region) are the same films that constitute the active layer of the pixel switching element 401 -nm. It is an n + type degenerate semiconductor consisting of an ohmic n-type silicon thin film having a sheet resistance of 1000Ω / □, which is made of thin-film polysilicon having a thickness and quality, and in which phosphorus ions are implanted in the manufacturing process, and the X direction is 220 μm and the Y direction, respectively. Is 4 μm in size. With this configuration, the
なお、縮退半導体とは、通常、伝導帯と価電子帯との間に介在するフェルミ準位がドーパントを添加することによって伝導帯の中に移った状態のものを称し、このような縮退状態においては異種導体との接触においてもオーミック接合を示すものである。 Note that a degenerate semiconductor usually refers to a state in which the Fermi level interposed between the conduction band and the valence band is moved into the conduction band by adding a dopant. Indicates an ohmic junction even in contact with a dissimilar conductor.
このとき、第1のp型半導体領域〜第2のp型半導体領域532−1〜532−2は、アノード電極として機能し、全てコンタクトホールを通じて検出配線522に接続される。また第1のn型半導体領域〜第3のn型半導体領域533−1〜533−3は、カソード電極として機能し、電源配線521にコンタクトホールを通じて接続される。
At this time, the first p-type semiconductor region to the second p-type semiconductor region 532-1 to 532-2 function as anode electrodes and are all connected to the
本実施構成例では検出配線522および電源配線521はモリブデンとアルミネオジウム合金の積層構造で構成された金属配線である。
In the present configuration example, the
また、光センサー素子501と平面的に重なる領域には、バックライト光が光センサー素子501に照射されることを防ぐため厚さ200nmのクロム薄膜よりなる遮光電極560と、表示領域310(図2参照)等からの電磁ノイズを遮断するための厚さ100nmのITO(Indium Tin Oxide)薄膜よりなる透明電極570が、平面的に重なっている。ここで遮光電極560と透明電極570はそれぞれモジュールGNDに接地されている。
In addition, in a region overlapping the
図12は図6のA−A’に沿った断面図である。このように、第1のp型半導体領域〜第2のp型半導体領域532−1〜532−2(第1の導電領域)と第1のn型半導体領域〜第3のn型半導体領域533−1〜533−3(第2の導電領域)と第1の真性半導体領域〜第4の真性半導体領域530−1〜530−4よりなるポリシリコン薄膜層は、厚さ300nmの酸化シリコン薄膜よりなる層間絶縁膜580を挟んで遮光電極560と平面的に重なっており、また厚さ600nmの酸化シリコン薄膜よりなる層間絶縁膜590を挟んで透明電極570とも平面的に重なっている。
FIG. 12 is a cross-sectional view taken along A-A ′ of FIG. 6. As described above, the first p-type semiconductor region to the second p-type semiconductor region 532-1 to 532-2 (first conductive region) and the first n-type semiconductor region to the third n-
このように光センサー素子501を遮光電極560と透明電極570で挟み込むことで確実にノイズをシールドしつつ、外光は光センサー素子501に照射されように構成される。図7は検出回路510の回路図である。光センサー素子501から繋がる検出配線522は、コンデンサーC1の一端とコンデンサーC3の一端とトランジスターNCのドレイン電極に接続され、コンデンサーC3の他端は電源VSLに接続される。トランジスターNCのソース電極は、電源VSLに接続され、ゲート電極は信号RSTに接続される。信号RSTは、コンデンサーC2の一端とトランジスターNRのゲート電極にも接続される。
In this way, the
コンデンサーC1の他端とコンデンサーC2の他端とトランジスターNRのソース電極とトランジスターN1のゲート電極とトランジスターP1のゲート電極は、ノードAに接続され、トランジスターN1のドレイン電極とトランジスターP1のドレイン電極とトランジスターNRのドレイン電極とトランジスターN2のゲート電極とトランジスターP2のゲート電極は、ノードBに接続され、トランジスターN2のドレイン電極とトランジスターP2のドレイン電極とトランジスターN3のゲート電極とトランジスターP3のゲート電極は、ノードCに接続され、トランジスターN3のドレイン電極とトランジスターP3のドレイン電極とトランジスターN4のゲート電極とトランジスターP4のゲート電極は、ノードDに接続され、トランジスターN4のドレイン電極とトランジスターP4のドレイン電極とトランジスターN5のドレイン電極は、信号OUTに接続され、トランジスターP4のソース電極とトランジスターP5のドレイン電極は、接続され、トランジスターN5のゲート電極とトランジスターP5のゲート電極は、信号RSTに接続される。 The other end of the capacitor C1, the other end of the capacitor C2, the source electrode of the transistor NR, the gate electrode of the transistor N1, and the gate electrode of the transistor P1 are connected to the node A, the drain electrode of the transistor N1, the drain electrode of the transistor P1, and the transistor The drain electrode of NR, the gate electrode of transistor N2, and the gate electrode of transistor P2 are connected to node B. The drain electrode of transistor N2, the drain electrode of transistor P2, the gate electrode of transistor N3, and the gate electrode of transistor P3 are connected to node B. The drain electrode of the transistor N3, the drain electrode of the transistor P3, the gate electrode of the transistor N4, and the gate electrode of the transistor P4 are connected to the node D and connected to the transistor C3. The drain electrode of the transistor N4, the drain electrode of the transistor P4, and the drain electrode of the transistor N5 are connected to the signal OUT, the source electrode of the transistor P4 and the drain electrode of the transistor P5 are connected, and the gate electrode of the transistor N5 and the transistor P5 The gate electrode is connected to the signal RST.
また、トランジスターN1、トランジスターN2、トランジスターN3、トランジスターN4、トランジスターN5の各ソース電極は、電源VSLに接続され、トランジスターP1、トランジスターP2、トランジスターP3、トランジスターP5の各ソース電極は、電源VSHに接続される。 The source electrodes of the transistors N1, N2, N3, N4, and N5 are connected to the power source VSL, and the source electrodes of the transistors P1, P2, P3, and P5 are connected to the power source VSH. The
トランジスターN1、トランジスターN2、トランジスターN3、トランジスターN4、トランジスターN5、トランジスターNR、トランジスターNCは、nチャネル型薄膜トランジスターであり、トランジスターP1、トランジスターP2、トランジスターP3、トランジスターP4、トランジスターP5は、pチャネル型薄膜トランジスターである。 The transistor N1, the transistor N2, the transistor N3, the transistor N4, the transistor N5, the transistor NR, and the transistor NC are n-channel thin film transistors, and the transistor P1, the transistor P2, the transistor P3, the transistor P4, and the transistor P5 are p-channel thin films. It is a transistor.
電源VSL、電源VSH、信号RST、信号OUTは、それぞれ実装端子320から引き出された信号線上の電位または信号であり、駆動IC921に実装されて駆動IC921からそれぞれ、電位または信号を与えられる。本実施例では、電源VSLは常に0V、電源VSHは常に5Vであり、電源配線521もまた常に5V電位が、実装端子320を介して駆動IC921から与えられる。
The power supply VSL, the power supply VSH, the signal RST, and the signal OUT are potentials or signals on the signal lines drawn from the mounting
図8と図9は光センサー素子501と検出回路510による照度検出のシーケンスを示すタイミングチャートである。図8は光センサー素子501に低照度(100ルクス)の光が当たった場合のチャートであり、図9は光センサー素子501に高照度(350ルクス)の光が当たった場合のチャートである。
8 and 9 are timing charts showing a sequence of illuminance detection by the
信号RSTは、実装端子320を介して駆動IC921から入力される信号であって、照度にかかわらず常にHigh電位5V、Low電位0V、パルス長(High電位期間)50マイクロ秒、周期60Hzのパルス信号である。
The signal RST is a signal input from the driving
信号RSTが、High電位(5V)になると、トランジスターNCおよびトランジスターNRがONし、検出配線522及びそれに接続される光センサー素子501の第1のp型半導体領域〜第2のp型半導体領域532−1〜532−2(第1の導電領域)には電源VSLの電位(0V)が充電され、光センサー素子501を構成するPINダイオードには−5Vの逆バイアスが印加される。またノードAとノードBは短絡されてトランジスターN1とトランジスターP1の能力比によって決まる中間電位(本実施例では2.5V)が充電される。
When the signal RST becomes a high potential (5 V), the transistor NC and the transistor NR are turned on, and the first p-type semiconductor region 532 to the second p-type semiconductor region 532 of the
50μ秒後に信号RSTがLow電位(0V)になると、トランジスターNCおよびトランジスターNRがOFFし、検出配線522及びそれに接続される光センサー素子501の第1のp型半導体領域〜第2のp型半導体領域532−1〜532−2は電源VSLから切り離される。またノードAとノードBも電気的に切り離され、ノードAは電位供給のないフローティング状態となり、コンデンサーC2の容量結合によって、信号RSTの電位が下がるのと同時に約5×C2÷C1ボルト(本実施例では0.5VとなるようにコンデンサーC1とコンデンサーC2の容量を調整する)だけ中間電位(2.5V)より電位が下がる(従って信号RSTがLOWになった瞬間にはノードAは2.0V)である。このとき、ノードBは約5V(本実施例では4.5V)となり、ノードCは約0V(本実施例では0.1V)であり、ノードDは約5V(本実施例では4.99V)であり、信号OUTには0Vが出力される。
When the signal RST becomes a low potential (0 V) after 50 μs, the transistor NC and the transistor NR are turned off, and the
この後、検出配線522及びそれに接続される光センサー素子501の第1のp型半導体領域〜第2のp型半導体領域532−1〜532−2(第1の導電領域)の電位は光センサー素子501の光電流によって徐々に上昇していく。このときの上昇速度は光センサー素子501に照射される外光の照度に比例し、検出配線522、第1のp型半導体領域532−1、第2のp型半導体領域532−2の各負荷容量と、コンデンサーC3の容量の和に反比例する。すなわち、同じ回路構成・レイアウトであれば照度が高いほど検出配線522の電位上昇速度は速い。このとき、ノードAはコンデンサーC1との容量結合によって同じく電位は上昇していく。本実施例ではコンデンサーC1の容量を10pFと大きくとっており、コンデンサーC2の容量1pFや検出回路510を構成する各トランジスター・配線の負荷容量は無視できるので、ノードAの電位上昇速度は検出配線522とほぼ同じである。ここでノードAが中間電位2.5Vを超えると、ノードB、ノードC、ノードD、信号OUTの電位は反転する。
Thereafter, the potentials of the
信号OUTの電位を駆動IC921が周期的にチェックし、反転するまでの時間t1を測定することで照度に変換できる。光電流が十分大きく、熱電流やリーク電流が無視できる領域では、反転するまでの時間t1は照度に反比例する。本実施例では図8のように照度100ルクスでは反転までの時間t1は350マイクロ秒、図9のように照度350ルクスでは反転までの時間t1は100マイクロ秒であり、この時間t1を測定することで駆動IC921は光センサー素子501に照射されている照度を計算して、その情報を、FPC928を介して中央演算回路781に送信する。あとは図5の説明で述べたように、照度に応じたバックライト輝度に設定することで液晶表示装置910は常に視認性のよい状態に保たれるのである。
The driving
ここで検出回路510の検出時間は、図8および図9で説明した時間t1となる。前述のとおり、時間t1は光電流に比例し、検出配線522、第1のp型半導体領域〜第2のp型半導体領域532−1〜532−2(第1の導電領域)の負荷容量と、コンデンサーC3の容量の和に反比例する。
Here, the detection time of the
光電流の増加は光センサー素子501の製造プロセスが画素スイッチング素子401−n−mと同一であるために容易ではない。一方、検出配線522は、金属配線であり、また遮光電極や透明電極と重ねる必要がないので、製造プロセス限界まで、幅を細く形成する(本実施例では2μm)ことが可能であるので、その容量は容易に低減可能である。また、コンデンサーC3の容量も設計パラーメーターであるので0にすることもできる。
Increasing the photocurrent is not easy because the manufacturing process of the
従って、検出時間を短くするためには、第1の導電領域の負荷容量が問題となる。薄膜導電層の容量は一般に面積に対して単調に増加する。本実施例では、重畳して形成された遮光電極あるいは透明電極と導電領域の間の層間絶縁膜がそれぞれ500nm程度の比較的薄い膜厚であるので、容量はほぼ面積と比例すると考えてよい。従って、負荷容量を低減するには第1の導電領域の面積を減少させればよいことになる。なお、導電領域の面積とは、平面視で、X方向とY方向の長さの積で表される。 Therefore, in order to shorten the detection time, the load capacity of the first conductive region becomes a problem. The capacitance of the thin film conductive layer generally increases monotonously with respect to the area. In this embodiment, the interlayer insulating film between the light-shielding electrode or transparent electrode formed in a superimposed manner and the conductive region has a relatively thin film thickness of about 500 nm, and thus the capacitance may be considered to be substantially proportional to the area. Therefore, the area of the first conductive region may be reduced in order to reduce the load capacity. The area of the conductive region is represented by the product of the lengths in the X direction and the Y direction in plan view.
一方で、第1のp型半導体領域〜第2のp型半導体領域532−1〜532−2(第1の導電領域)の面積および第1のn型半導体領域〜第3のn型半導体領域533−1〜533−3(第2の導電領域)の面積は小さくするほど光電流の減少、もしくは電位変動の増大をまねく。 On the other hand, the area of the first p-type semiconductor region to the second p-type semiconductor region 532-1 to 532-2 (first conductive region) and the first n-type semiconductor region to the third n-type semiconductor region. As the area of 533-1 to 533-3 (second conductive region) is reduced, the photocurrent decreases or the potential fluctuation increases.
すなわち、各領域のX方向サイズを短くすると第1の真性半導体領域〜第4の真性半導体領域530−1〜530−4との接合長も短くなり、PINダイオードの実効チャネル幅が小さくなってしまうために光電流が減少する。 That is, when the X-direction size of each region is shortened, the junction length between the first intrinsic semiconductor region to the fourth intrinsic semiconductor region 530-1 to 530-4 is also shortened, and the effective channel width of the PIN diode is reduced. As a result, the photocurrent decreases.
一方、各領域のY方向サイズを短くする、あるいは領域の数を減らすと、それに反比例して各領域に流れる電流密度は増大する。この電流密度と抵抗の積だけ各導電領域内に電圧勾配が生じ、PINダイオードの真性半導体領域に印加される逆バイアスが領域によって変化するために光電流に誤差が生じる。この電圧勾配は照度、すなわち光電流に比例するから、高照度になるほど誤差は拡大していく。このとき、電圧勾配は第1の導電領域、第2の導電領域で等しく抵抗と電流密度に応じて発生する。 On the other hand, when the size in the Y direction of each region is shortened or the number of regions is decreased, the density of current flowing in each region increases in inverse proportion to it. A voltage gradient is generated in each conductive region by the product of this current density and resistance, and the reverse bias applied to the intrinsic semiconductor region of the PIN diode varies depending on the region, resulting in an error in the photocurrent. Since this voltage gradient is proportional to the illuminance, that is, the photocurrent, the error increases as the illuminance increases. At this time, the voltage gradient is generated in the first conductive region and the second conductive region equally according to the resistance and the current density.
ここで電源配線521に接続される第2の導電領域は、負荷容量が増大しても性能に変化はないので、第2の導電領域の面積を増やし、第2の導電領域の電流密度を下げるようにしてもトレードオフは生じない。従って、第2の導電領域の面積を増やすことで、誤差を抑えて、検出精度が悪化しないようにする。また、第1の導電領域では面積を増やすと負荷容量が増大し、検出時間が増大するから、電圧勾配が許容できるぎりぎりまで各領域の面積を減らすか、領域の本数を減らせば最適な設計となる。
Here, since the performance of the second conductive region connected to the
本実施の構成によれば、光センサー素子501を構成するアノード電極、すなわち第1のp型半導体領域〜第2のp型半導体領域532−1〜532−2(第1の導電領域)は、カソード電極、すなわち第1のn型半導体領域〜第3のn型半導体領域533−1〜533−3(第2の導電領域)と比較すると、各領域のサイズは同一であるが、領域の数は一つ少なくなる。このように構成すると、p型半導体領域とn型半導体領域の間に真性半導体を挟むだけで容易にPINダイオードを形成できるので余分な引き回しが存在せず、抵抗値と容量値を最小に出来る上に、第1の導電領域の面積を第2の導電領域の面積より小さく構成することができるため、上述のように検出速度が速く誤差の生じにくい光センサー素子を表示装置上に内蔵できる。なお、本実施例ではp型半導体領域を2個の領域、n型半導体を3個の領域としたが、無論、任意の整数nでp型半導体領域をn個の領域、n型半導体をn+1個の領域となるように構成してもよい。
According to the configuration of the present embodiment, the anode electrode constituting the
また、光センサー素子の構成として熱電流を除去するために遮光したリファレンス素子をおき、電流差分をとる、両者の検出時間の差を検出するなどの構成を用いてもよい。検出回路に繋がっている側の導電領域の面積を、電源に接続されている側の導電領域の面積に比べて小さくなるようにすれば同様の効果を得ることができる。 Further, as a configuration of the optical sensor element, a configuration may be used in which a reference element shielded in order to remove the thermal current is placed, a current difference is taken, and a difference in detection time between the two is detected. The same effect can be obtained if the area of the conductive region connected to the detection circuit is made smaller than the area of the conductive region connected to the power source.
[第2の実施の形態]
図10は第2の実施形態における光センサー素子502の平面構成図である。図の見易さを優先し、縮尺は正確でない。本実施例におけるアクティブマトリクス基板101は光センサー素子501を光センサー素子502に、また検出回路510を後述する検出回路520にそれぞれ置き換えるほかは第1の実施の形態で説明したアクティブマトリクス基板101と全く同一であるので説明は省略する。また、液晶表示装置や電子機器1000の構成についても上記の点を除き、第1の実施の形態と差異はないので説明は省略する。
[Second Embodiment]
FIG. 10 is a plan configuration diagram of the
光センサー素子502は、検出回路520からみて遠い順に第3のp型半導体領域543−1と、第5の真性半導体領域540−1と、第1の導電領域としての第4のn型半導体領域542−1と、第6の真性半導体領域540−2と、第4のp型半導体領域543−2とを並べてなり、また順に第5のp型半導体領域543−3と、第7の真性半導体領域540−3と、第1の導電領域としての第5のn型半導体領域542−2と、第8の真性半導体領域540−4と、第6のp型半導体領域543−4とを並べてなる。第4のp型半導体領域543−2と第5のp型半導体領域543−3は互いに孤立した領域であり、間に空隙が5μm設けられている。
The
ここで真性半導体領域540としての第5の真性半導体領域〜第8の真性半導体領域540−1〜540−4は、画素スイッチング素子401−n−mの能動層を構成するのと同じ膜厚・膜質を有する薄膜ポリシリコンよりなり、製造工程においてリンイオンあるいはボロンイオンを全くあるいはほとんど打ち込まれない真性半導体であり、それぞれX方向は200μm、Y方向は10μmのサイズである。なお、ここでX方向とは、第5の真性半導体領域〜第8の真性半導体領域540−1〜540−4のn型半導体領域542としての第4のn型半導体領域〜第5のn型半導体領域542−1〜542−2およびp型半導体領域543としての第3のp型半導体領域〜第6のp型半導体領域543−1〜543−4(第2の導電領域)との接合線方向を指し、Y方向はそれとは直角な方向を指す。また第4のn型半導体領域〜第5のn型半導体領域542−1〜542−2(第1の導電領域)は画素スイッチング素子401−n−mの能動層を構成するのと同じ膜厚・膜質を有する薄膜ポリシリコンよりなり、製造工程においてリンイオンを注入され、1000Ω/□のシート抵抗を有するオーミックなn型縮退半導体であり、それぞれX方向は220μm、Y方向は2.5μmのサイズである。また第3のp型半導体領域〜第6のp型半導体領域543−1〜543−4(第2の導電領域)は画素スイッチング素子401−n−mの能動層を構成するのと同じ膜厚・膜質を有する薄膜ポリシリコンよりなり、製造工程においてボロンイオンを注入され、1600Ω/□のシート抵抗を有するオーミックなp型縮退半導体であり、それぞれX方向は220μm、Y方向は10μmのサイズである。 Here, the fifth to eighth intrinsic semiconductor regions 540-1 to 540-4 as the intrinsic semiconductor region 540 have the same thickness as that constituting the active layer of the pixel switching element 401 -nm. It is an intrinsic semiconductor made of thin-film polysilicon having a film quality, in which no or almost no phosphorus ions or boron ions are implanted in the manufacturing process, each having a size of 200 μm in the X direction and 10 μm in the Y direction. Here, the X direction means the fourth n-type semiconductor region to the fifth n-type as the n-type semiconductor region 542 of the fifth intrinsic semiconductor region to the eighth intrinsic semiconductor region 540-1 to 540-4. Junction lines between the semiconductor regions 542-1 to 542-2 and the third p-type semiconductor region to the sixth p-type semiconductor regions 543-1 to 543-4 (second conductive regions) as the p-type semiconductor region 543 The Y direction indicates a direction perpendicular to the direction. Further, the fourth n-type semiconductor region to the fifth n-type semiconductor region 542-1 to 542-2 (first conductive region) have the same film thickness as that constituting the active layer of the pixel switching element 401-nm. -It is an ohmic n-type degenerate semiconductor made of thin-film polysilicon having a film quality, implanted with phosphorus ions in the manufacturing process, and having a sheet resistance of 1000 Ω / □, each having a size of 220 μm in the X direction and 2.5 μm in the Y direction. is there. The third p-type semiconductor region to the sixth p-type semiconductor region 543-1 to 543-4 (second conductive region) have the same film thickness as that constituting the active layer of the pixel switching element 401 -nm. -It is an ohmic p-type degenerate semiconductor made of thin film polysilicon having a film quality, implanted with boron ions in the manufacturing process, and having a sheet resistance of 1600 Ω / □, each having a size of 220 μm in the X direction and 10 μm in the Y direction. .
このように構成することで、光センサー素子501はチャネル幅200μm、チャネル長10μmのPIN接合型ダイオードが4個並列に繋がった素子となっているが、第1の実施の形態の光センサー素子501と比較するとその極性が反転している。このとき、第4のn型半導体領域〜第5のn型半導体領域542−1〜542−2は、カソード電極として機能し、全て検出配線522に接続される(第1の導電領域)。また第3のp型半導体領域〜第6のp型半導体領域543−1〜543−4は、カソード電極として機能し、電源配線521にコンタクトホールを通じて接続される(第2の導電領域)。なお、検出配線522および電源配線521は、第1の実施の形態と何ら変わるところがないので同じ番号を付与することで説明は省略する。また、光センサー素子502と平面的に重なる領域にはバックライト光が光センサー素子502に照射されることを防ぐため遮光電極560と、外部からのノイズを遮断するための透明電極570がそれぞれ平面的に重なっており、それぞれモジュールGNDに接地されている点も第1の実施構成の光センサー素子501と同様である。
With this configuration, the
図11は第2の実施形態における検出回路520の回路図である。第1の実施の形態における検出回路510と比較すると、信号RSTが信号XRSTに置き換わり、信号OUTが信号XOUTに置き換わり、トランジスターNCがトランジスターPCに置き換わり、そのソース電極は電源VSHに接続され、トランジスターNRがトランジスターPRに置き換わり、トランジスターN4とトランジスターP4がそれぞれトランジスターN6とトランジスターP6に置き換わり、トランジスターN5とトランジスターP5がそれぞれトランジスターN7とトランジスターP7に置き換わり、トランジスターP6のドレイン電極とトランジスターP7のドレイン電極とトランジスターN6のドレイン電極は信号XOUTに接続され、トランジスターP6のソース電極とトランジスターP7のソース電極は、電源VSHに接続され、トランジスターN6のソース電極は、トランジスターN7のドレイン電極に接続され、トランジスターN7のソース電極は、電源VSLに接続されて構成される。
FIG. 11 is a circuit diagram of the
信号XRSTおよび信号XOUTは、第1の実施形態の図8および図9で説明した信号RSTおよび信号OUTの極性が反転した信号となる。その他の構成については第1の実施の形態における検出回路510と差異はないので説明は省略する。検出回路520と検出回路510の差異は、光センサー素子501と光センサー素子502でダイオードの極性が反転したことに対応し、その動作極性を全く反転させた回路構成になっており、個々の動作は極性が反転しただけで全く同じであるので説明は省略する。
The signal XRST and the signal XOUT are signals in which the polarities of the signal RST and the signal OUT described in FIGS. 8 and 9 of the first embodiment are inverted. Since other configurations are not different from the
本実施の構成でも、検出回路に接続される第1の導電領域(第4のn型半導体領域〜第5のn型半導体領域542−1〜542−2)の面積が第2の導電領域(第3のp型半導体領域〜第6のp型半導体領域543−1〜543−4)に比べ小さくなっており、第1の導電領域の容量が小さく回路の動作時間を短縮する効果があるのは第1の実施例と同じである。本実施例ではさらに、第2の導電領域を構成する第3のp型半導体領域〜第6のp型半導体領域543−1〜543−4の各孤立領域のサイズが、第1の導電領域を構成する第4のn型半導体領域〜第5のn型半導体領域542−1〜542−2の各孤立領域のサイズより大きくなっており、一層、第2の導電領域での電流密度を低減するような構成になっているために検出精度は第1の実施例より優れる。またさらに、本実施例においては第1の導電領域をn型縮退半導体薄膜、第2の導電領域をp型縮退半導体薄膜で構成している。一般的に同じ膜厚で通常の製造工程で製造するとn型縮退半導体薄膜のシート抵抗は、p型縮退半導体薄膜のシート抵抗に比べ低いので、第1の導電領域をn型半導体薄膜で作成すると、p型半導体薄膜で作成する場合より面積を小さくしても電位勾配は同等にできる。このため、本実施例では第1の導電領域の面積が第1の実施構成に比べ37.5%低減している(従って、検出速度は第1の実施構成のおおむね2/3程度に高速化される)にもかかわらず、これに起因する精度低下はないのである。このように本実施の構成は第1の実施の構成より一層、検出速度および精度が向上しているが、一方で回路面積は増大する。どちらを採用するかは両者の長短所を勘案して総合的に判断すればよい。 Also in this configuration, the area of the first conductive region (the fourth n-type semiconductor region to the fifth n-type semiconductor region 542-1 to 542-2) connected to the detection circuit is the second conductive region ( The third p-type semiconductor region to the sixth p-type semiconductor region 543-1 to 543-4) are small, and the capacitance of the first conductive region is small and the circuit operation time is shortened. Is the same as in the first embodiment. Further, in this embodiment, the size of each isolated region of the third p-type semiconductor region to the sixth p-type semiconductor regions 543-1 to 543-4 constituting the second conductive region is the same as that of the first conductive region. The size is larger than the size of each isolated region of the fourth n-type semiconductor region to the fifth n-type semiconductor region 542-1 to 542-2, and further reduces the current density in the second conductive region. Because of such a configuration, the detection accuracy is superior to that of the first embodiment. Furthermore, in this embodiment, the first conductive region is constituted by an n-type degenerate semiconductor thin film, and the second conductive region is constituted by a p-type degenerate semiconductor thin film. When the first conductive region is made of an n-type semiconductor thin film, the sheet resistance of the n-type degenerate semiconductor thin film is generally lower than that of the p-type degenerate semiconductor thin film when manufactured in the normal manufacturing process with the same film thickness. The potential gradient can be made equal even if the area is made smaller than that of the p-type semiconductor thin film. For this reason, in this embodiment, the area of the first conductive region is reduced by 37.5% compared to the first embodiment (therefore, the detection speed is increased to about 2/3 of the first embodiment). Despite this, there is no accuracy loss due to this. As described above, the configuration of the present embodiment is further improved in detection speed and accuracy than the configuration of the first embodiment, but the circuit area is increased. Which one should be adopted should be comprehensively determined in consideration of the advantages and disadvantages of both.
なお、本実施例では光センサー素子として2つの分離された繰り返し領域(すなわち真性半導体領域として第5の真性半導体領域540−1、第6の真性半導体領域540−2が含まれる領域と第7の真性半導体領域540−3、第8の真性半導体領域540−4が含まれる領域)で構成したが、3あるいはそれ以上の繰り返し領域で構成してもよいことはもちろんである。 Note that in this embodiment, the optical sensor element includes two separated repeated regions (that is, a region including the fifth intrinsic semiconductor region 540-1 and the sixth intrinsic semiconductor region 540-2 as the intrinsic semiconductor region and the seventh intrinsic semiconductor region). Although the intrinsic semiconductor region 540-3 and the eighth intrinsic semiconductor region 540-4 are included), it is needless to say that it may be constituted by three or more repeating regions.
なお、本実施例では光センサー素子を、PIN接合型ダイオードで構成したが、薄膜ダイオードまたはPNダイオードで構成してもよいことはもちろんである。 In this embodiment, the optical sensor element is constituted by a PIN junction diode, but it is needless to say that it may be constituted by a thin film diode or a PN diode.
本発明は上記した実施形態に限定されるものではなく、IPSモードではなく垂直配向モード(VAモード)やツイスティッド・ネマティック(TN)モード、フリンジ電界を利用したFFSモードなどの液晶表示装置に利用しても構わないし、有機ELディスプレイ(OLED)に用いてもよい。また、全透過型のみならず全反射型、反射透過兼用型であっても構わない。データ線駆動回路や光センサー素子の構成についても本実施形態の回路構成のみならず、既知のあらゆるデータ線駆動回路や光センサー素子を用いてさしつかえない。 The present invention is not limited to the above-described embodiments, but is used for liquid crystal display devices such as a vertical alignment mode (VA mode), a twisted nematic (TN) mode, and an FFS mode using a fringe electric field instead of the IPS mode. Alternatively, it may be used for an organic EL display (OLED). Moreover, not only a total transmission type but also a total reflection type and a reflection / transmission combined type may be used. Regarding the configuration of the data line driving circuit and the optical sensor element, not only the circuit configuration of this embodiment but also any known data line driving circuit or optical sensor element may be used.
また、光センサー素子の応用事例として外光の照度に応じてバックライトの輝度を変化させる構成としたが、例えば外光の照度に応じて表示ガンマ特性を変動させたり、バックライトや有機ELの輝度を測定して経時変化をフィードバックしたり、指やスタイラスの影を検出することでキー入力機能を持たせたデバイスにするなどしてもよい。 In addition, as an application example of the optical sensor element, the backlight brightness is changed according to the illuminance of the external light. For example, the display gamma characteristic is changed according to the illuminance of the external light, or the backlight or the organic EL For example, the luminance may be measured to feed back the change over time, or the device may have a key input function by detecting the shadow of a finger or stylus.
101…アクティブマトリクス基板、201…走査線、202…データ線、301…走査線駆動回路、302…データ線駆動回路、501,502…光センサー素子、510,520…検出回路、521…電源配線、522…検出配線、532,543…p型半導体領域、533,542…n型半導体領域、530,540…真性半導体領域、401…画素スイッチング素子、402…画素電極、910…液晶表示装置、921…駆動IC、1000…電子機器。
DESCRIPTION OF
Claims (6)
前記光センサー素子に接続される検出配線と、
前記検出配線の電位または電流を検出する検出回路と、
前記光センサー素子に電源電位を供給する電源配線を基板上に有する半導体装置であり、
前記光センサー素子は、
前記基板上に形成される導電層を備え、前記検出配線に接続される第1の導電領域と、前記電源配線に接続される第2の導電領域を有してなり、
前記第1の導電領域の面積は、前記第2の導電領域の面積より小さい
ことを特徴とする半導体装置。 An optical sensor element;
A detection wiring connected to the photosensor element;
A detection circuit for detecting the potential or current of the detection wiring;
A semiconductor device having power supply wiring on a substrate for supplying a power supply potential to the photosensor element,
The photosensor element is
Comprising a conductive layer formed on the substrate, comprising a first conductive region connected to the detection wiring, and a second conductive region connected to the power supply wiring;
The area of the first conductive region is smaller than the area of the second conductive region.
前記第2の導電領域は複数の第2のサブ領域に分割されてなり、
前記複数の第1のサブ領域の個数は、
前記複数の第2のサブ領域の個数より少ない
ことを特徴とする請求項1に記載の半導体装置。 The first conductive region is divided into a plurality of first sub-regions;
The second conductive region is divided into a plurality of second sub-regions;
The number of the plurality of first sub-regions is
The semiconductor device according to claim 1, wherein the number is smaller than the number of the plurality of second sub-regions.
前記光センサー素子を遮光するための遮光電極、又は及び、前記光センサー素子をシールドするための透明電極と、絶縁層を介して平面的に重なっている
ことを特徴とする請求項1または請求項2に記載の半導体装置。 The first conductive region and the second conductive region are:
The light-shielding electrode for shielding the said optical sensor element, or the transparent electrode for shielding the said optical sensor element, has overlapped planarly via the insulating layer. 2. The semiconductor device according to 2.
前記第1の導電領域はn型シリコン薄膜からなり、
前記第2の導電領域はp型シリコン薄膜からなる
ことを特徴とする請求項1乃至請求項3のいずれか一項に記載の半導体装置。 The photosensor element includes a diode or a transistor,
The first conductive region is made of an n-type silicon thin film,
The semiconductor device according to any one of claims 1 to 3, wherein the second conductive region is formed of a p-type silicon thin film.
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012024301A (en) * | 2010-07-22 | 2012-02-09 | Kyoraku Sangyo Kk | Game machine |
JP2013205285A (en) * | 2012-03-29 | 2013-10-07 | Aisin Aw Co Ltd | Map image display system, map image display device, map image display method, and computer program |
KR20150107633A (en) * | 2014-03-13 | 2015-09-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Imaging device |
CN106054425A (en) * | 2016-08-03 | 2016-10-26 | 深圳市华星光电技术有限公司 | Display panel and preparation method thereof |
WO2019112370A1 (en) * | 2017-12-08 | 2019-06-13 | 한양대학교 산학협력단 | 2-terminal vertical 1t-dram, and method for manufacturing same |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03196578A (en) * | 1989-12-25 | 1991-08-28 | Mitsubishi Electric Corp | Semiconductor device |
JPH05315638A (en) * | 1992-05-11 | 1993-11-26 | Sanyo Electric Co Ltd | Light-receiving element |
JPH0738142A (en) * | 1993-07-23 | 1995-02-07 | Hamamatsu Photonics Kk | Infrared photodetector and photoreceiver |
WO2006129427A1 (en) * | 2005-05-31 | 2006-12-07 | Sharp Kabushiki Kaisha | Light sensor and display device |
-
2008
- 2008-06-05 JP JP2008147790A patent/JP5283430B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03196578A (en) * | 1989-12-25 | 1991-08-28 | Mitsubishi Electric Corp | Semiconductor device |
JPH05315638A (en) * | 1992-05-11 | 1993-11-26 | Sanyo Electric Co Ltd | Light-receiving element |
JPH0738142A (en) * | 1993-07-23 | 1995-02-07 | Hamamatsu Photonics Kk | Infrared photodetector and photoreceiver |
WO2006129427A1 (en) * | 2005-05-31 | 2006-12-07 | Sharp Kabushiki Kaisha | Light sensor and display device |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012024301A (en) * | 2010-07-22 | 2012-02-09 | Kyoraku Sangyo Kk | Game machine |
JP2013205285A (en) * | 2012-03-29 | 2013-10-07 | Aisin Aw Co Ltd | Map image display system, map image display device, map image display method, and computer program |
KR20150107633A (en) * | 2014-03-13 | 2015-09-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Imaging device |
JP2015188077A (en) * | 2014-03-13 | 2015-10-29 | 株式会社半導体エネルギー研究所 | imaging device |
JP2020123736A (en) * | 2014-03-13 | 2020-08-13 | 株式会社半導体エネルギー研究所 | Imaging apparatus |
KR102386528B1 (en) * | 2014-03-13 | 2022-04-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Imaging device |
CN106054425A (en) * | 2016-08-03 | 2016-10-26 | 深圳市华星光电技术有限公司 | Display panel and preparation method thereof |
CN106054425B (en) * | 2016-08-03 | 2019-07-23 | 深圳市华星光电技术有限公司 | The preparation method of display panel and display panel |
WO2019112370A1 (en) * | 2017-12-08 | 2019-06-13 | 한양대학교 산학협력단 | 2-terminal vertical 1t-dram, and method for manufacturing same |
Also Published As
Publication number | Publication date |
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