JP2009290885A - A/d converter and calibration device - Google Patents
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Abstract
Description
本発明は、半導体デバイス試験装置に関し、特に半導体デバイス試験装置に組み込まれる、A/D変換装置およびキャリブレーション装置に関する。 The present invention relates to a semiconductor device test apparatus, and more particularly to an A / D conversion apparatus and a calibration apparatus incorporated in a semiconductor device test apparatus.
図1は、アナログ信号をディジタル信号に変換する従来のA/D変換装置101のブロック図を示す。このA/D変換装置101は、アナログ信号入力部11、A/D変換器13a及び13b、サンプリングクロック信号発生器15、基準クロック信号発生器17、遅延回路24、及びインターリーブ処理部19を備える。インターリーブ処理部19は、マルチプレクサ29および記憶部21を有する。
FIG. 1 shows a block diagram of a conventional A /
アナログ信号入力部11に、アナログ信号50が入力される。入力されたアナログ信号50は、交互にサンプリング動作するA/D変換器13a及び13bによりサンプリングされディジタル信号に変換される。A/D変換器13a及び13bから交互に出力されるディジタル信号は、マルチプレクサ29で順次的に並び替えられて記憶部21へ格納される。
An
サンプリングクロック信号発生器15は、基準クロック信号発生器17から発生される基準クロック信号54に基づいて、A/D変換器13a及び13bを交互にサンプリング動作させるサンプリングクロック信号56a及び56bを発生する。遅延回路24は、A/D変換器13aおよび13bのサンプリング動作のタイミングを校正し、サンプリングクロック信号発生器15から発生されるサンプリングクロック信号56a及び56bの伝達系路上に配置される。
The sampling
図2は、複数のアナログ信号入力部を備えた、従来のA/D変換装置102を示す。このA/D変換装置101は、複数のアナログ信号入力部(11a〜11d)に対応した、A/D変換器(13a〜13d)、基準クロック信号発生器17および記憶部(21a〜21d)を備える。
FIG. 2 shows a conventional A /
アナログ信号入力部(11a〜11d)の各々に、アナログ信号(50a〜50d)が入力される。入力されたアナログ信号は、A/D変換器(13a〜13d)の各々でディジタル信号に変換される。変換されたディジタル信号は、記憶部(21a〜21d)の各々へ格納される。 Analog signals (50a to 50d) are input to the analog signal input units (11a to 11d), respectively. The input analog signal is converted into a digital signal by each of the A / D converters (13a to 13d). The converted digital signal is stored in each of the storage units (21a to 21d).
図3(a)は、インターリーブ処理を示すブロック図である。インターリーブ処理とは、2つのA/D変換器13a及び13bを交互にサンプリング動作させて得られたサンプル値を、インターリーブ処理部19を用いて順次的に並び替える処理のことである。インターリーブ処理により、1つのA/D変換器のサンプリングレートより、高いサンプリングレートでサンプリングするのと同様のサンプル値を得ることができる。インターリーブ処理は、互いに位相のずれているサンプリングクロック信号56aおよび56b(図3(b)参照)をA/D変換器に供給することで、交互にA/D変換器をサンプリング動作させる。
FIG. 3A is a block diagram showing the interleaving process. The interleaving process is a process of sequentially rearranging sample values obtained by alternately sampling the two A /
インターリーブ処理は、前述したように複数のA/D変換器から出力されるディジタル信号を順次的に並び替える方式である。インターリーブ処理の場合、各々のA/D変換器が、サンプリングクロック信号に基づいて実際にサンプリング動作するサンプリングタイミングが等間隔になる必要がある。しかし現実には、各々のA/D変換器の特性の違いや、サンプリングクロック信号の伝達経路の特性により所望のサンプリングタイミングに対して時間誤差が生じてしまう。そこで、時間誤差の校正が必要になる。従来は、図1に関連して説明したように、サンプリングクロック信号56aおよび56bを各々のA/D変換器まで導く経路の途中に可変遅延素子を設けることで時間誤差の校正をしていた。
Interleaving is a method of sequentially rearranging digital signals output from a plurality of A / D converters as described above. In the case of interleaving processing, the sampling timings at which each A / D converter actually performs a sampling operation based on the sampling clock signal must be equidistant. However, in reality, a time error occurs with respect to a desired sampling timing due to the difference in the characteristics of each A / D converter and the characteristics of the transmission path of the sampling clock signal. Therefore, time error calibration is required. Conventionally, as described with reference to FIG. 1, the time error is calibrated by providing a variable delay element in the path for guiding the
図1に示される、従来のA/D変換装置101は、A/D変換器13a及び13bを交互にサンプリング動作させるインターリーブ処理のみを行い、他の処理を行うことはできなかった。
The conventional A /
図2に示される、従来のA/D変換装置102は、各々のアナログ信号入力部から入力されたアナログ信号の処理に使われるA/D変換器は、予め固定されていた。また、従来の時間誤差の校正は、遅延回路により行われていたが、これでは、時間誤差の校正が複雑になり、また時間誤差を校正できる範囲が、遅延回路の性能に依存していたので、精度の高い校正(キャリブレーション)が出来なかった。
In the conventional A /
そこで本発明は、上記の課題の少なくとも1つの解決に寄与することのできるA/D変換装置、キャリブレーション装置及び半導体デバイス試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。 Therefore, an object of the present invention is to provide an A / D conversion apparatus, a calibration apparatus, and a semiconductor device test apparatus that can contribute to solving at least one of the above problems. This object is achieved by a combination of features described in the independent claims. The dependent claims define further advantageous specific examples of the present invention.
上記課題を解決するために本発明の第1の形態は、アナログ信号をサンプリングして、ディジタル信号に変換するA/D変換装置であって、アナログ信号を入力するアナログ信号入力部と、アナログ信号入力部が入力したアナログ信号をサンプリングしてディジタル信号に変換する複数のA/D変換器と、複数のA/D変換器を同期してサンプリング動作させる平均化処理用サンプリングクロック信号と、複数のA/D変換器を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号のいずれか一方を複数のA/D変換器へ供給するサンプリングクロック信号発生器と、平均化処理用サンプリングクロック信号に基づいてサンプリング動作したA/D変換器から出力されたディジタル信号を平均化処理する平均化処理部と、インターリーブ処理用サンプリングクロック信号に基づいてサンプリング動作したA/D変換器から出力されたディジタル信号をインターリーブ処理するインターリーブ処理部とを備えることを特徴とするA/D変換装置を提供する。 In order to solve the above problems, a first embodiment of the present invention is an A / D conversion device that samples an analog signal and converts it into a digital signal, an analog signal input unit for inputting the analog signal, and an analog signal A plurality of A / D converters that sample the analog signals input by the input unit and convert them to digital signals, a sampling clock signal for averaging processing that causes the plurality of A / D converters to perform a sampling operation, Sampling clock signal generator for supplying one of interleave processing sampling clock signals for alternately sampling A / D converters to a plurality of A / D converters, and sampling based on sampling clock signals for averaging processing Averaging processing for averaging digital signals output from the operated A / D converter If, to provide an A / D converter, characterized in that it comprises the interleaving processing unit for interleaving a digital signal output from the sampling operation by the A / D converter on the basis of the interleave process sampling clock signal.
第1の形態の別の態様は、平均化処理またはインターリーブ処理のいずれか一方の処理モードを指定するモード指定信号を発生するモード指定信号発生器を更に備え、モード指定信号に基づいて、平均化処理部またはインターリーブ処理部のいずれか一方が選択されてもよい。また、基準クロック信号を発生する基準クロック信号発生器を更に備え、モード指定信号により平均化処理が指定される場合に、サンプリングクロック信号発生器は、基準クロック信号に同期した平均化処理用サンプリングクロック信号を複数のA/D変換器の各々に供給し、モード指定信号によりインターリーブ処理が指定される場合に、サンプリングクロック信号発生器は、基準クロック信号に基づいて、互いに位相が異なるインターリーブ処理用サンプリングクロック信号を複数のA/D変換器の各々に供給してもよい。 Another aspect of the first aspect further includes a mode designation signal generator that generates a mode designation signal that designates either the averaging process or the interleave process, and performs averaging based on the mode designation signal. Either the processing unit or the interleave processing unit may be selected. Further, a reference clock signal generator for generating a reference clock signal is further provided, and when the averaging process is designated by the mode designation signal, the sampling clock signal generator is an averaging process sampling clock synchronized with the reference clock signal. When the signal is supplied to each of the plurality of A / D converters and the interleave processing is designated by the mode designation signal, the sampling clock signal generator performs sampling for interleave processing having different phases based on the reference clock signal A clock signal may be supplied to each of the plurality of A / D converters.
また、平均化処理部は、複数のA/D変換器から出力されるディジタル信号を、ディジタル信号を電圧値に換算する電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を加え合わせてもよい。また、インターリーブ処理部が、複数のA/D変換器から出力されるディジタル信号を電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を交互に並び替えてもよい。また、複数のA/D変換器の各々から出力されるディジタル信号を記憶する複数の記憶部を更に備え、平均化処理部及びインターリーブ処理部は、記憶部に記憶されたディジタル信号に基づいて処理してもよい。 The averaging processing unit converts the digital signals output from the plurality of A / D converters into voltage values based on voltage conversion coefficients for converting the digital signals into voltage values, and converts each converted voltage value. May be added together. Further, the interleave processing unit may convert digital signals output from the plurality of A / D converters into voltage values based on voltage conversion coefficients, and rearrange the converted voltage values alternately. In addition, a plurality of storage units for storing digital signals output from each of the plurality of A / D converters are further provided, and the averaging processing unit and the interleave processing unit perform processing based on the digital signals stored in the storage unit. May be.
また、複数のA/D変換器は、第1A/D変換器及び第2A/D変換器を含み、第1A/D変換器がサンプリングしたタイミングに対して第2A/D変換器がサンプリングするべき所定のタイミングと、第2A/D変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出する誤差算出部と、算出された時間誤差に基づいて、第2A/D変換器の時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、測定されるべきアナログ信号である被測定信号をサンプリングして得られたディジタル信号が格納されている記憶部からディジタル信号を読み出す読み出し部と、読み出し部により、記憶部から読み出されたディジタル信号と時間誤差校正値に基づいて、被測定信号をサンプリングしたときに第2A/D変換器に生じる時間誤差を校正する演算を行う誤差校正部とを更に備えてもよい。 The plurality of A / D converters include a first A / D converter and a second A / D converter, and the second A / D converter should sample the timing sampled by the first A / D converter. An error calculating unit that calculates a time error that is a time lag between a predetermined timing and a timing at which the second A / D converter is actually sampled, and a second A / D converter based on the calculated time error. From an error calibration value calculation unit for calculating a time error calibration value used for an operation for calibrating a time error, and a storage unit storing a digital signal obtained by sampling a signal under measurement which is an analog signal to be measured When reading the signal under measurement based on the digital signal read from the storage unit and the time error calibration value by the readout unit that reads the digital signal It may further comprise a error correction unit for performing an operation of calibrating the time error occurring in the 2A / D converter.
本発明の第2の形態は、アナログ信号をサンプリングして、ディジタル信号に変換するA/D変換装置であって、アナログ信号を入力するアナログ信号入力部と、アナログ信号をサンプリングしてディジタル信号に変換する第1A/D変換器から出力されるディジタル信号と、アナログ信号をサンプリングしてディジタル信号に変換する第2A/D変換器から出力されるディジタル信号とを加算する加算器と、第1A/D変換器から出力されるディジタル信号と、第2A/D変換器から出力されるディジタル信号とを交互に入力して順次出力するマルチプレクサと、加算器の出力値、またはマルチプレクサの出力値のいずれか一方を選択するセレクタとを備えることを特徴とするA/D変換装置を提供する。 A second aspect of the present invention is an A / D conversion device that samples an analog signal and converts it into a digital signal. The analog signal input unit inputs an analog signal, and the analog signal is sampled into a digital signal. An adder that adds the digital signal output from the first A / D converter to be converted and the digital signal output from the second A / D converter that samples and converts the analog signal to a digital signal; A multiplexer that alternately inputs a digital signal output from the D converter and a digital signal output from the second A / D converter and sequentially outputs them, an adder output value, or an output value of the multiplexer Provided is an A / D conversion device comprising a selector for selecting one of them.
本発明の第3の形態は、アナログ信号をサンプリングして、ディジタル信号に変換するA/D変換装置であって、異なるアナログ信号が各々入力される複数のアナログ信号入力部と、アナログ信号をサンプリングして、ディジタル信号に変換する複数のA/D変換器と、アナログ信号のディジタル処理の内容に応じて、アナログ信号を、複数のA/D変換器のいずれか1つ又は複数のA/D変換器に分配するアナログ信号分配器とを備えることを特徴とするA/D変換装置を提供する。例えば、処理の内容は、インターリーブ処理に使うA/D変換器の数、または平均化処理に使うA/D変換器の数であってよい。 A third aspect of the present invention is an A / D conversion device that samples an analog signal and converts it into a digital signal, and a plurality of analog signal input units to which different analog signals are respectively input, and the analog signal is sampled Then, a plurality of A / D converters for converting into digital signals, and an analog signal is converted into any one or a plurality of A / D converters according to the contents of the digital processing of the analog signal. There is provided an A / D conversion device comprising an analog signal distributor for distributing to a converter. For example, the content of processing may be the number of A / D converters used for interleaving processing or the number of A / D converters used for averaging processing.
第3の形態の別の態様は、複数のA/D変換器が、複数のアナログ信号入力部に各々対応して設けられ、アナログ信号分配器が、1つのアナログ信号入力部から入力されたアナログ信号を、複数のA/D変換器に分配してもよい。また、複数のA/D変換器を同期してサンプリング動作させる平均化処理用サンプリングクロック信号と、複数のA/D変換器を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号のいずれか一方を複数のA/D変換器へ供給するサンプリングクロック信号発生器と、平均化処理用サンプリングクロック信号に基づいてサンプリング動作したA/D変換器から出力されたディジタル信号を平均化処理する平均化処理部と、インターリーブ処理用サンプリングクロック信号に基づいてサンプリング動作したA/D変換器から出力されたディジタル信号をインターリーブ処理するインターリーブ処理部とを更に備えてもよい。 Another aspect of the third mode is that an analog signal distributor is provided corresponding to each of a plurality of analog signal input units, and an analog signal distributor is input from one analog signal input unit. The signal may be distributed to a plurality of A / D converters. In addition, a plurality of sampling clock signals for averaging processing for performing sampling operations in synchronization with a plurality of A / D converters and a plurality of sampling clock signals for interleaving processing for alternately performing sampling operations for a plurality of A / D converters are used. A sampling clock signal generator to be supplied to the A / D converter, and an averaging processor for averaging the digital signal output from the A / D converter that has been sampled based on the sampling clock signal for averaging And an interleaving unit that interleaves a digital signal output from the A / D converter that has performed the sampling operation based on the interleaving sampling clock signal.
また、平均化処理またはインターリーブ処理のいずれか一方の処理モードを指定するモード指定信号を発生するモード指定信号発生器を更に備え、モード指定信号に基づいて、平均化処理部またはインターリーブ処理部のいずれか一方が選択され、選択された処理に基づいて、アナログ信号を複数のA/D変換器のいずれか1つ又は複数のA/D変換器に分配することを指定する分配制御信号をアナログ信号分配器に与える分配制御信号発生器を更に備えてもよい。また、基準クロック信号を発生する基準クロック信号発生器を更に備え、モード指定信号により平均化処理が指定された場合に、サンプリングクロック信号発生器は、基準クロック信号に同期した平均化処理用サンプリングクロック信号を複数のA/D変換器の各々に供給し、モード指定信号によりインターリーブ処理が指定された場合に、サンプリングクロック信号発生器は、基準クロック信号に基づいて、互いに位相が異なるインターリーブ処理用サンプリングクロック信号を複数のA/D変換器の各々に供給してもよい。 Further, it further comprises a mode designation signal generator for generating a mode designation signal for designating either one of the averaging process or the interleave process, and based on the mode designation signal, either the averaging processor or the interleave processor Either one of them is selected, and based on the selected processing, a distribution control signal that specifies that the analog signal is distributed to any one or a plurality of A / D converters of the plurality of A / D converters. A distribution control signal generator for supplying to the distributor may be further provided. Further, the apparatus further includes a reference clock signal generator for generating a reference clock signal, and when the averaging process is designated by the mode designation signal, the sampling clock signal generator is an averaging process sampling clock synchronized with the reference clock signal. When the signal is supplied to each of the plurality of A / D converters and the interleave processing is designated by the mode designation signal, the sampling clock signal generator performs sampling for interleave processing having different phases based on the reference clock signal A clock signal may be supplied to each of the plurality of A / D converters.
また、平均化処理部は、複数のA/D変換器から出力されるディジタル信号を、ディジタル信号を電圧値に換算する電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を加え合わせる演算をしてもよい。また、インターリーブ処理部は、複数のA/D変換器から出力されるディジタル信号を電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を交互に並び替えてもよい。また、複数のA/D変換器の各々から出力されるディジタル信号を記憶する複数の記憶部を更に備え、平均化処理部及びインターリーブ処理部は、記憶部に記憶されたディジタル信号に基づいて処理してもよい。 The averaging processing unit converts the digital signals output from the plurality of A / D converters into voltage values based on voltage conversion coefficients for converting the digital signals into voltage values, and converts each converted voltage value. You may perform the calculation which adds. In addition, the interleave processing unit may convert digital signals output from the plurality of A / D converters into voltage values based on voltage conversion coefficients, and alternately rearrange the converted voltage values. In addition, a plurality of storage units for storing digital signals output from each of the plurality of A / D converters are further provided, and the averaging processing unit and the interleave processing unit perform processing based on the digital signals stored in the storage unit. May be.
また、複数のA/D変換器は、第1A/D変換器及び第2A/D変換器を含み、第1A/D変換器がサンプリングしたタイミングに対して第2A/D変換器がサンプリングするべき所定のタイミングと、第2A/D変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出する誤差算出部と、算出された時間誤差に基づいて、第2A/D変換器の時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、測定されるべきアナログ信号である被測定信号をサンプリングして得られたサンプル値が格納されている記憶部からサンプル値を読み出す、読み出し部と、読み出し部により、記憶部から読み出されたサンプル値と時間誤差校正値に基づいて、被測定信号をサンプリングしたときに第2A/D変換器に生じる時間誤差を校正する演算を行う誤差校正部とを更に備えてもよい。 The plurality of A / D converters include a first A / D converter and a second A / D converter, and the second A / D converter should sample the timing sampled by the first A / D converter. An error calculating unit that calculates a time error that is a time lag between a predetermined timing and a timing at which the second A / D converter is actually sampled, and a second A / D converter based on the calculated time error. From an error calibration value calculation unit that calculates a time error calibration value used for an operation to calibrate a time error, and a storage unit that stores sample values obtained by sampling a signal under measurement that is an analog signal to be measured When the sampled signal is sampled based on the sample value read from the storage unit and the time error calibration value by the reading unit that reads the sample value, and the second A / It may further comprise a error correction unit for performing an operation of calibrating the time error occurring in the transducer.
本発明の第4の形態は、アナログ信号をサンプリングしてディジタル信号に変換する第1A/D変換器と、アナログ信号をサンプリングしてディジタル信号に変換する第2A/D変換器との間に生じる誤差を校正するキャリブレーション装置であって、第1A/D変換器がサンプリングしたタイミングに対して、第2A/D変換器がサンプリングするべき所定のタイミングと、第2A/D変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出するのに用いる試験信号をサンプリングして得たサンプル値に基づいて、時間誤差を算出する誤差算出部と、算出された時間誤差に基づいて、第2A/D変換器の時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、測定されるべきアナログ信号である被測定信号をサンプリングして得られたサンプル値が格納されている記憶部からサンプル値を読み出す読み出し部と、読み出し部により、記憶部から読み出されたサンプル値と時間誤差校正値に基づいて、被測定信号をサンプリングしたときに第2A/D変換器に生じる時間誤差を校正する演算を行う誤差校正部とを備えることを特徴とするキャリブレーション装置を提供する。 The fourth aspect of the present invention occurs between a first A / D converter that samples an analog signal and converts it to a digital signal, and a second A / D converter that samples the analog signal and converts it to a digital signal. A calibration device for calibrating an error, wherein the second A / D converter actually samples with respect to the timing at which the second A / D converter should sample with respect to the timing at which the first A / D converter samples. Based on a sample value obtained by sampling a test signal used to calculate a time error that is a time lag with respect to the calculated timing, an error calculation unit that calculates a time error, and based on the calculated time error, An error calibration value calculation unit for calculating a time error calibration value used in an operation for calibrating the time error of the second A / D converter, and an analog signal to be measured. Based on the sample value and the time error calibration value read from the storage unit by the reading unit that reads the sample value from the storage unit in which the sample value obtained by sampling the signal under measurement is stored Thus, a calibration apparatus is provided that includes an error calibration unit that performs an operation of calibrating a time error generated in the second A / D converter when the signal under measurement is sampled.
第4の形態の別の態様は、誤差校正部は、読み出し部により記憶部から読み出される被測定信号のサンプル値を離散フーリエ変換し、離散フーリエ変換により得られた離散フーリエ変換値と、時間誤差校正値とに基づいて演算して時間誤差を校正してもよい。また、誤差算出部は、第1A/D変換器および第2A/D変換器のゲインおよびオフセットを算出し、誤差校正値算出部は、ゲインに基づいて第1A/D変換器および第2A/D変換器のゲイン校正値を算出するゲイン校正値算出部と、オフセットに基づいて第1A/D変換器および第2A/D変換器のオフセット校正値を算出するオフセット校正値算出部とを有し、誤差校正部は、読み出し部により記憶部から読み出された被測定信号のサンプル値と、ゲイン校正値およびオフセット校正値に基づいて、第1A/D変換器および第2A/D変換器のゲインおよびオフセットを校正するゲイン・オフセット校正部を有してもよい。また、ゲイン・オフセット校正部は、第2A/D変換器によりサンプリングされた被測定信号のサンプル値にゲイン校正値を乗じた値に、オフセット校正値を加える演算をしてもよい。 In another aspect of the fourth mode, the error calibration unit performs discrete Fourier transform on the sample value of the signal under measurement read from the storage unit by the readout unit, and a discrete Fourier transform value obtained by the discrete Fourier transform and a time error The time error may be calibrated by calculating based on the calibration value. The error calculation unit calculates the gain and offset of the first A / D converter and the second A / D converter, and the error calibration value calculation unit calculates the first A / D converter and the second A / D based on the gain. A gain calibration value calculation unit for calculating the gain calibration value of the converter, and an offset calibration value calculation unit for calculating the offset calibration value of the first A / D converter and the second A / D converter based on the offset, Based on the sample value of the signal under measurement read from the storage unit by the reading unit, the gain calibration value, and the offset calibration value, the error calibration unit is configured to obtain the gains of the first A / D converter and the second A / D converter and A gain / offset calibration unit for calibrating the offset may be provided. The gain / offset calibration unit may perform an operation of adding the offset calibration value to a value obtained by multiplying the sample value of the signal under measurement sampled by the second A / D converter by the gain calibration value.
本発明の第5の形態は、アナログ信号をサンプリングしてディジタル信号に変換する第1A/D変換器と、アナログ信号をサンプリングしてディジタル信号に変換する第2A/D変換器との間に生じる誤差を校正する誤差校正方法であって、第1A/D変換器がサンプリングしたタイミングに対して第2A/D変換器がサンプリングするべき所定のタイミングと、第2A/D変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出するステップと、時間誤差に基づいて時間誤差を校正する演算に用いる時間誤差校正値を算出するステップと、測定されるべき被測定信号をサンプリングして得たサンプル値と、時間誤差校正値とに基づいて、被測定信号をサンプリングしたときに生じる時間誤差を校正するステップとを備えることを特徴とする誤差校正方法を提供する。 The fifth aspect of the present invention occurs between a first A / D converter that samples an analog signal and converts it to a digital signal, and a second A / D converter that samples the analog signal and converts it to a digital signal. An error calibration method for calibrating an error, the second A / D converter actually sampling with respect to a timing sampled by the first A / D converter and a predetermined timing to be sampled by the second A / D converter A step of calculating a time error, which is a time lag with respect to timing, a step of calculating a time error calibration value used for calibrating the time error based on the time error, and sampling a signal under measurement to be measured. Calibrating a time error generated when the signal under measurement is sampled based on the obtained sample value and the time error calibration value; and Providing an error calibration method, characterized in that it comprises.
第5の形態の別の態様は、誤差校正方法は、第1A/D変換器と第2A/D変換器のゲインおよびオフセットを算出するステップと、算出されたゲインおよびオフセットに基づいて、ゲインおよびオフセットを校正する演算に用いるゲイン校正値およびオフセット校正値を算出するステップと、被測定信号をサンプリングして得られたサンプル値と、ゲイン校正値およびオフセット校正値とに基づいて、第1A/D変換器および第2A/D変換器のゲインおよびオフセットを校正するステップとを更に備えてもよい。 According to another aspect of the fifth mode, the error calibration method includes a step of calculating gains and offsets of the first A / D converter and the second A / D converter, and the gain and offset based on the calculated gain and offset. Based on the step of calculating the gain calibration value and the offset calibration value used for the calculation for calibrating the offset, the sample value obtained by sampling the signal under measurement, the gain calibration value and the offset calibration value, the first A / D And calibrating the gain and offset of the converter and the second A / D converter.
本発明の第6の形態は、演算装置を用いて、第1A/D変換器がサンプリングしたタイミングに対して第2A/D変換器がサンプリングするべき所定のタイミングと、第2A/D変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を校正するプログラムを記録した記録媒体であって、プログラムは、演算装置に時間誤差を算出させるモジュールと、算出された時間誤差に基づいて、第2A/D変換器の時間誤差を校正する演算に用いる時間誤差校正値を算出させるモジュールと、測定されるべき被測定信号をサンプリングして得たサンプル値と、時間誤差校正値に基づいて、被測定信号をサンプリングしたときに生じる時間誤差を校正させるモジュールとを備えることを特徴とする時間誤差を校正するプログラムを記録した演算装置で読み取り可能な記録媒体を提供する。 According to a sixth aspect of the present invention, a predetermined timing that the second A / D converter should sample with respect to the timing sampled by the first A / D converter using the arithmetic unit, and the second A / D converter A recording medium that records a program for calibrating a time error, which is a time lag with respect to a timing at which actual sampling is performed, and the program is based on a module that causes a computing device to calculate a time error, and the calculated time error, Based on the module for calculating the time error calibration value used for the operation for calibrating the time error of the second A / D converter, the sample value obtained by sampling the signal under measurement to be measured, and the time error calibration value, A program for calibrating the time error, comprising a module for calibrating the time error generated when the signal under measurement is sampled. Providing readable recording medium and arithmetic unit.
第6の形態の別の態様は、プログラムは、演算装置にゲインおよびオフセットを算出させるモジュールと、算出されたゲインおよびオフセットに基づいて、ゲインおよびオフセットを校正する演算に用いるゲイン校正値およびオフセット校正値を算出させるモジュールと、被測定信号をサンプリングして得られたサンプル値と、ゲイン校正値およびオフセット校正値に基づいて、第1A/D変換器および第2A/D変換器のゲインおよびオフセットを校正させるモジュールとを更に備えてもよい。 According to another aspect of the sixth aspect, the program includes a module that causes the arithmetic device to calculate the gain and the offset, and a gain calibration value and an offset calibration that are used for an operation that calibrates the gain and the offset based on the calculated gain and offset. Based on the module for calculating the value, the sample value obtained by sampling the signal under measurement, the gain calibration value, and the offset calibration value, the gain and offset of the first A / D converter and the second A / D converter are calculated. And a module for calibrating.
本発明の第7の形態は、アナログ信号を出力する半導体デバイスを試験する半導体デバイス試験装置であって、半導体デバイスを試験するための半導体デバイス入力信号を生成するパターン発生器と、パターン発生器から出力される半導体デバイス入力信号を半導体デバイスに与えるパフォーマンスボードと、半導体デバイスから出力されるアナログ信号を入力するアナログ信号入力部と、アナログ信号入力部から入力されるアナログ信号をサンプリングしてディジタル信号に変換する複数のA/D変換器と、複数のA/D変換器を同期してサンプリング動作させる平均化処理用サンプリングクロック信号と、複数のA/D変換器を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号のいずれか一方のサンプリングクロック信号を複数のA/D変換器へ供給するサンプリングクロック信号発生器と、平均化処理用サンプリングクロック信号に基づいてサンプリング動作したA/D変換器から出力されたディジタル信号を平均化処理する平均化処理部と、インターリーブ処理用サンプリングクロック信号に基づいてサンプリング動作したA/D変換器から出力されたディジタル信号をインターリーブ処理するインターリーブ処理部とを備えることを特徴とする半導体デバイス試験装置を提供する。 According to a seventh aspect of the present invention, there is provided a semiconductor device test apparatus for testing a semiconductor device that outputs an analog signal. The pattern generator generates a semiconductor device input signal for testing the semiconductor device, and the pattern generator A performance board that gives the semiconductor device input signal to the semiconductor device, an analog signal input unit that inputs the analog signal output from the semiconductor device, and a digital signal that samples the analog signal input from the analog signal input unit A plurality of A / D converters to be converted, an averaging processing sampling clock signal for performing a sampling operation in synchronization with the plurality of A / D converters, and an interleaving process for alternately sampling a plurality of A / D converters Sampling one of the sampling clock signals A sampling clock signal generator for supplying a clock signal to a plurality of A / D converters, and an average for averaging the digital signals output from the A / D converters sampled based on the sampling clock signal for averaging processing There is provided a semiconductor device test apparatus comprising: a processing unit; and an interleaving unit that interleaves a digital signal output from an A / D converter that performs a sampling operation based on an interleaving sampling clock signal. .
本発明の第7の形態の別の態様は、複数のアナログ信号入力部と、アナログ信号を、複数のA/D変換器のいずれか1つ又は複数のA/D変換器に分配するアナログ信号分配器とを更に備えてもよい。また、複数のA/D変換器が、第1A/D変換器および第2A/D変換器を含み、第1A/D変換器がサンプリングしたタイミングに対して第2A/D変換器がサンプリングするべき所定のタイミングと、第2A/D変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出する誤差算出部と、算出された時間誤差に基づいて、第2A/D変換器の時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、測定されるべきアナログ信号である被測定信号をサンプリングして得られたサンプル値が格納されている記憶部からサンプル値を読み出す読み出し部と、読み出し部により、記憶部から読み出されたサンプル値と時間誤差校正値に基づいて、被測定信号をサンプリングしたときに第2A/D変換器に生じる時間誤差を校正する演算を行う誤差校正部とを更に備えてもよい。 Another aspect of the seventh aspect of the present invention includes a plurality of analog signal input units and an analog signal that distributes the analog signal to any one or a plurality of A / D converters of the plurality of A / D converters. And a distributor. The plurality of A / D converters include a first A / D converter and a second A / D converter, and the second A / D converter should sample the timing sampled by the first A / D converter. An error calculating unit that calculates a time error that is a time lag between a predetermined timing and a timing at which the second A / D converter is actually sampled, and a second A / D converter based on the calculated time error. From an error calibration value calculation unit that calculates a time error calibration value used for an operation to calibrate a time error, and a storage unit that stores sample values obtained by sampling a signal under measurement that is an analog signal to be measured A reading unit that reads a sample value, and a second A / A when the signal under measurement is sampled by the reading unit based on the sample value read from the storage unit and the time error calibration value. It may further comprise a error correction unit for performing an operation of calibrating the time error occurring in the transducer.
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。 The above summary of the invention does not enumerate all the necessary features of the present invention, and sub-combinations of these feature groups can also be the invention.
上記説明から明らかなように、本発明によれば、複数のA/D変換器を効率よく使用するA/D変換装置を提供することができる。 As is apparent from the above description, according to the present invention, an A / D conversion apparatus that efficiently uses a plurality of A / D converters can be provided.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention. However, the following embodiments do not limit the claimed invention, and all combinations of features described in the embodiments are the solution of the invention. It is not always essential to the means.
図4は、第1の実施形態であるA/D変換装置100のブロック図を示す。このA/D変換装置100は、アナログ信号入力部10、A/D変換器12a及び12b、サンプリングクロック信号発生器14、基準クロック信号発生器16、処理部18、記憶部20a、20b、及びモード指定信号発生器22を備える。処理部18は、インターリーブ処理部18a、及び平均化処理部18bを有する。
FIG. 4 is a block diagram of the A /
本実施形態において、処理部18の有するインターリーブ処理部18aは、2つのA/D変換器(12a及び12b)が交互にサンプリング動作して得られたサンプル値を、交互に並び替えるインターリーブ処理を行う。インターリーブ処理により、A/D変換装置100は、1つのA/D変換器12a(または12b)のサンプリングレートの2倍のサンプリングレートでサンプリングするのと同様のサンプル値を得ることができる。
In the present embodiment, the
平均化処理部18bは、2つのA/D変換器(12a及び12b)が同時にサンプリング動作して得られたサンプル値を平均化する処理を行う。この平均化処理により、1つのA/D変換器(または12b)の量子化分解能の2倍の分解能を得ることができる。例えば、量子化分解能が10bit(範囲:−512〜+511)のA/D変換器を2個用いて、同時にサンプリング動作させた場合、各々のA/D変換器から出力されるディジタル信号を加算すると−1024ら+1023のデータとなり、ほぼ11bitの分解能を得ることができる。−1.024Vから+1.023Vの振幅をもつアナログ信号をサンプリングした場合、10bitのA/D変換器1個では、量子化分解能は1mVであるが、10bitのA/D変換器を2個では、量子化分解能は0.5mVになる。
The averaging
モード指定信号発生器22が、A/D変換装置100における各構成要素に平均化処理モードまたはインターリーブ処理モードのいずれか一方の処理モードで動作することを指定するモード指定信号58を発生する。モード指定信号58は、処理部18及びサンプリングクロック信号発生器14に供給される。処理部18において、インターリーブ処理部18aまたは平均化処理部18bのいずれか一方がモード指定信号58に基づいて選択される。
The mode
また、サンプリングクロック信号発生器14は、基準クロック信号発生器16から供給される基準クロック信号54と、モード指定信号発生器22から供給されるモード指定信号58に基づいて、A/D変換器(12a及び12b)の各々を動作させるサンプリングクロック信号を発生する。モード指定信号58が、平均化処理モードを指定する信号であるとき、サンプリングクロック信号発生器14は、A/D変換器(12a及び12b)を同時にサンプリング動作させる、平均化処理用サンプリングクロック信号をA/D変換器(12a及び12b)の各々へ供給する。
Further, the sampling
モード指定信号58が、インターリーブ処理モードを指定する信号であるとき、サンプリングクロック信号発生器14は、A/D変換器(12a及び12b)を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号をA/D変換器(12a及び12b)の各々へ供給する。
When the
アナログ信号50が、サンプリングクロック信号発生器14から発生されるサンプリングクロック信号によってサンプリング動作するA/D変換器(12a及び12b)によりサンプリングされ、そのサンプル値がA/D変換器(12a及び12b)でディジタル化される。サンプリングクロック信号発生器14が、平均化処理用サンプリングクロック信号を発生するときには、アナログ信号50は、基準クロック信号54に同期してサンプリングされる。サンプリングクロック信号発生器14が、インターリーブ処理用サンプリングクロック信号を発生するときには、アナログ信号50は交互にサンプリングされる。A/D変換器(12a及び12b)でディジタル化されたサンプル値は、記憶部(20a及び20b)の各々に格納される。
The
記憶部(20a及び20b)は、各々のA/D変換器(12a及び12b)ごとに設けられることが好ましい。記憶部(20a及び20b)に格納されたアナログ信号50のサンプル値は、モード指定信号58に基づいて選択されているインターリーブ処理部18a、及び平均化処理部18bのいずれか一方の処理部を用いて処理される。
The storage unit (20a and 20b) is preferably provided for each A / D converter (12a and 12b). The sample value of the
インターリーブ処理部18aは、サンプル値を交互に並び替えるインターリーブ処理をする。例えば、インターリーブ処理部18aは、記憶部(20a及び20b)に格納されているディジタル化されたサンプル値を、ディジタル信号を電圧値に換算する電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を交互に並び替える。また、平均化処理部18bは、サンプル値を平均化する平均化処理をする。例えば、平均化処理部18bは、記憶部(20a及び20b)に格納されているディジタル化されたサンプル値を、電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を加え合わせる。
The
図5は、サンプリングクロック信号発生器14の、1つの実施形態を示すブロック図である。この実施形態において、モード指定信号58は、Hi(論理値"1")とLo(論理値"0")の2つの電圧値で表現される、2値の信号である。Hiがインターリーブ処理モードを指定し、Loが平均化処理モードを指定する。このサンプリングクロック信号発生器14は、平均化処理用サンプリングクロック信号とインターリーブ処理用サンプリングクロック信号の各々を、基準クロック信号54に基づいて発生する。
FIG. 5 is a block diagram illustrating one embodiment of the sampling
モード指定信号58がHiの時、サンプリングクロック信号発生器14は、基準クロック信号発生器16から発生される基準クロック信号54の位相に基づいて、A/D変換器(12a及び12b)を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号を出力する。また、モード指定信号58がLoの時、サンプリングクロック信号発生器14は、基準クロック信号発生器16から発生される基準クロック信号54の位相に基づいて、A/D変換器(12a及び12b)が同時にサンプリング動作をするように、基準クロック信号54に同期した平均化処理用サンプリングクロック信号を出力する。
When the
図6(a)は図5で示したサンプリングクロック信号発生器14から出力される平均化処理用サンプリングクロック信号のタイミングチャートを示す。モード指定信号58が平均化処理モードを指定するLoの時、サンプリングクロック信号(56a及び56b)は、基準クロック信号54に同期して出力される。A/D変換器(12a及び12b)は、サンプリングクロック信号(56a及び56b)に基づいてサンプリング動作する。このサンプリング動作のサンプリングタイミングは、基準クロック信号54と同期している。
FIG. 6A shows a timing chart of the averaging sampling clock signal output from the sampling
図6(b)は図5で示したサンプリングクロック信号発生器14から出力されるインターリーブ処理用サンプリングクロック信号のタイミングチャートを示す。モード指定信号58がインターリーブ処理モードを指定するHiの時、サンプリングクロック信号56aは、基準クロック信号54を1/2分周して出力され、サンプリングクロック信号56bは、1/2分周したサンプリングクロック信号の位相を更に半位相ずらして出力される。A/D変換器(12a及び12b)は、サンプリングクロック信号(56a及び56b)に基づいてサンプリング動作する。このサンプリング動作のサンプリングタイミングは、基準クロック信号54と同期している。
FIG. 6B is a timing chart of the sampling clock signal for interleaving processing output from the sampling
一般的にA/D変換器が、アナログ信号をディジタル信号に変換するためには、一定の時間(以下サンプリング時間とする)を必要とする。従って、1つのA/D変換器が一定時間にサンプリングできる最大サンプリングレートはA/D変換器ごとに決まってしまう。そこで、複数のA/D変換器を交互に動作させるインターリーブ処理が有効になる。インターリーブ処理により、各々のA/D変換器のサンプリングレートを上げることなく、各々のA/D変換器のサンプリングレートより高いサンプリングレートでアナログ信号をディジタル信号に変換することができる。例えば、平均化処理の場合、基準クロック信号発生器16は、基準クロック信号54の周期をサンプリング時間より短くできない。しかし、インターリーブ処理の場合、複数のA/D変換器を交互に動作させるので、基準クロック信号発生器16は、基準クロック信号54の周期を各々のA/D変換器のサンプリング時間より短くできる。
In general, an A / D converter requires a certain time (hereinafter referred to as sampling time) in order to convert an analog signal into a digital signal. Therefore, the maximum sampling rate at which one A / D converter can sample in a fixed time is determined for each A / D converter. Therefore, interleaving processing in which a plurality of A / D converters are operated alternately becomes effective. By the interleaving process, an analog signal can be converted into a digital signal at a sampling rate higher than the sampling rate of each A / D converter without increasing the sampling rate of each A / D converter. For example, in the case of the averaging process, the reference
図7は、別の実施形態を示す。このA/D変換装置110は、アナログ信号入力部10、A/D変換器(12a及び12b)、サンプリングクロック信号発生器14、基準クロック信号発生器16、記憶部20、モード指定信号発生器22、加算器26、マルチプレクサ28、及びセレクタ30を備える。マルチプレクサ28は、図4を用いて説明したインターリーブ処理部18aとして設けられる。加算器26は、図4を用いて説明した平均化処理部18bとして設けられる。図7において、図4と同一の符号を付した構成は、図4において対応する構成と同一、又は同様の機能を有する。
FIG. 7 shows another embodiment. The A /
アナログ信号入力部10からアナログ信号50が入力される。入力されたアナログ信号50は、サンプリングクロック信号発生器14から供給される、サンプリングクロック信号(56a及び56b)に基づいてサンプリング動作するA/D変換器(12a及び12b)でサンプリングされる。サンプリングクロック信号発生器14は、モード指定信号発生器22から供給されるモード指定信号58に基づいて、平均化処理用サンプリングクロック信号とインターリーブ処理用サンプリングクロック信号のいずれか一方を発生する。各々のA/D変換器から出力されるディジタル信号は、加算器26及びマルチプレクサ28の各々へ出力される。
An
加算器26、及びマルチプレクサ28は、基準クロック信号発生器16から発生される基準クロック信号54に基づいて動作する。加算器26は、基準クロック信号54のタイミングで、A/D変換器(12a及び12b)から出力されるディジタル信号の各々を加算する。マルチプレクサ28は、基準クロック信号54のタイミングで、A/D変換器(12a及び12b)を交互に選択する、従って、マルチプレクサ28はA/D変換器(12a及び12b)により生成されたディジタル信号を順次的にセレクタ30に出力することができる。
The
加算器26、及びマルチプレクサ28から出力されるディジタル信号は、モード指定信号発生器22から供給されるモード指定信号58に基づいて動作するセレクタ30で選択され、いずれか一方が記憶部20へ出力される。例えば、モード指定信号58が、平均化処理モードを指定する信号の場合に、セレクタ30は、加算器26から出力されるディジタル信号を選択して、記憶部20に出力する。また、モード指定信号58が、インターリーブ処理モードを指定する信号の場合、セレクタ30は、マルチプレクサ28から出力されるディジタル信号を選択して、記憶部20に出力する。この実施形態では、平均化処理とインターリーブ処理を加算器26とマルチプレクサ28の各々で行うので、記憶部20には、平均化処理またはインターリーブ処理されたディジタル信号が格納される。従って、図4を用いて説明した形態により高速に平均化処理とインターリーブ処理ができる。以上の構成により、複数のA/D変換器を同時にサンプリング動作させる平均化処理と、インターリーブ処理を選択的に行うことができるA/D変換装置110を提供することができる。
The digital signal output from the
図8は、第2の実施形態であるA/D変換装置120のブロック図を示す。A/D変換装置120は、複数のアナログ信号入力部(10a〜10d)、A/D変換器(12a〜12d)、サンプリングクロック信号発生器14、基準クロック信号発生器16、処理部18、記憶部(20a〜20d)、モード指定信号発生器22、アナログ信号分配器32および分配制御信号発生器34を備える。処理部18は、インターリーブ処理部18a、及び平均化処理部18bを有する。図8において、図4と同一の符号を付した構成は、図4の対応する構成と同一または同様の機能及び動作を行う。
FIG. 8 shows a block diagram of an A /
本実施形態において、処理部18の有するインターリーブ処理部18aは、4つのA/D変換器(12a〜12d)が交互にサンプリング動作して得られたサンプル値を、交互に並び替えるインターリーブ処理を行う。インターリーブ処理により、A/D変換装置100は、1つのA/D変換器12a(12b、12c又は12d)のサンプリングレートの4倍のサンプリングレートでサンプリングするのと同様のサンプル値を得ることができる。
In the present embodiment, the
平均化処理部18bは、4つのA/D変換器(12a〜12d)が同時にサンプリング動作して得られたサンプル値を平均化する処理を行う。この平均化処理により、1つのA/D変換器12a(12b、12c又は12d)の量子化分解能の4倍の分解能を得ることができる。
The averaging
モード指定信号発生器22が、A/D変換装置120における各構成要素に平均化処理モードまたはインターリーブ処理モードのいずれか一方のモードで動作することを指定するモード指定信号58を発生する。モード指定信号58は、処理部18及びサンプリングクロック信号発生器14に供給される。処理部18において、インターリーブ処理部18aまたは平均化処理部18bのいずれか一方が、モード指定信号58に基づいて選択される。
The mode
分配制御信号60は、アナログ信号分配器32に入力されたアナログ信号(50a〜50d)の分配先A/D変換器(12a〜12d)を指定する信号である。本実施形態においては、分配制御信号発生器34は、1つのアナログ信号を4つのA/D変換器に分配することを指定する1対4分配と、1つのアナログ信号を1つのA/D変換器に分配することを指定する1対1分配のいずれかを指定する分配制御信号60を発生する。アナログ信号分配器32は、入力したアナログ信号(50a〜50d)を、分配制御信号発生器34から供給される分配制御信号60に基づいて、A/D変換器(12a〜12d)のいずれかに分配する。
The
例えば、分配制御信号60が、1対4分配を指定し、アナログ信号分配器32が、アナログ信号50aを選択する場合、アナログ信号50aは、A/D変換器(12a〜12d)へ分配される。さらに、モード指定信号58によりインターリーブ処理モードが指定されている場合、アナログ信号50aは、4つのA/D変換器(12a〜12d)から得られるサンプル値を用いてインターリーブ処理される。従って、1つのA/D変換器12a(12b、12c又は12d)のサンプリングレートの4倍のサンプリングレートでサンプリングされたサンプル値を得られる。この時、残りのアナログ信号50b、50c、50dは、A/D変換器に分配されない。
For example, when the
また、モード指定信号58により平均化処理モードが指定されている場合、アナログ信号入力部10aから入力されたアナログ信号50aは、4つのA/D変換器(12a〜12d)から得られるサンプル値を用いて平均化処理される。従って、1つのA/D変換器12a(12b、12c又は12d)の量子化分解能の4倍の分解能を得られる。この時、残りのアナログ信号50b、50c、50dは、どのA/D変換器へも分配されない。
When the averaging processing mode is designated by the
また、分配制御信号60が、1対1分配を指定する場合、アナログ信号(50a〜50d)は、4つのA/D変換器(12a〜12d)の各々に分配される。この分配により、各々1つのA/D変換器(12a〜12d)が、アナログ信号(50a〜50d)をサンプリングすることができる。
When the
また、サンプリングクロック信号発生器14は、基準クロック信号発生器16から供給される基準クロック信号54と、モード指定信号発生器22から供給されるモード指定信号58とに基づいてサンプリングクロック信号(56a〜56d)を発生する。モード指定信号58が、平均化処理モードを指定する場合に、サンプリングクロック信号発生器14は、4つのA/D変換器(12a〜12d)を同時にサンプリング動作させる、平均化処理用サンプリングクロック信号をA/D変換器(12a〜12d)の各々へ供給する。
Further, the sampling
モード指定信号58が、インターリーブ処理モードを指定する場合に、サンプリングクロック信号発生器14は、4つのA/D変換器(12a〜12d)を交互に動作させるインターリーブ処理用サンプリングクロック信号をA/D変換器(12a〜12d)の各々へ供給する。
When the
A/D変換器(12a〜12d)へ分配されたアナログ信号(50a〜50d)は、サンプリングクロック信号(56a〜56d)に基づいてサンプリング動作するA/D変換器(12a〜12d)によりサンプリングされ、そのサンプル値がディジタル化される。A/D変換器(12a〜12d)でディジタル化されたサンプル値は、記憶部(20a〜20d)の各々に格納される。 The analog signals (50a to 50d) distributed to the A / D converters (12a to 12d) are sampled by the A / D converters (12a to 12d) that perform the sampling operation based on the sampling clock signals (56a to 56d). The sample value is digitized. The sample values digitized by the A / D converters (12a to 12d) are stored in the storage units (20a to 20d).
インターリーブ処理部18aは、サンプル値を交互に並び替えるインターリーブ処理をする。例えば、インターリーブ処理部18aは、記憶部(20a〜20d)に格納されているディジタル化されたサンプル値を、ディジタル信号を電圧値に換算する電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を交互に並び替える。従って、サンプリング周期の間隔でアナログ値の電圧値を得ることができる。また、平均化処理部18bは、サンプル値を平均化する平均化処理をする。例えば、平均化処理部18bは、記憶部(20a〜20d)に格納されているディジタル信号を、電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を加え合わせる。図8に示された構成により、A/D変換装置100は、入力されたアナログ信号(50a〜50b)を、モード指定信号58及び分配制御信号60に基づいて1つまたは複数のA/D変換器(12a〜12b)を用いて選択的に処理することができる。
The
図9は、アナログ信号分配器32の実施形態の一例である。このアナログ信号分配器32は、入力信号と出力信号を4対1に分配するマルチプレクサ28a及び2対1に分配するマルチプレクサ28bを備える。アナログ信号分配器32は、分配制御信号60に基づいて、アナログ信号(50a〜50b)をA/D変換器(12a〜12d)の各々へ、1対1で分配でき、または1対4で分配できる。例えば、1対1に分配することを指定する分配制御信号60が、アナログ信号分配器32に入力された場合、マルチプレクサ28bは、入力端子A群(A1〜A4)からの入力信号をA/D変換器(12a〜12d)の各々へ出力する。A群は、アナログ信号入力部(10a〜10d)の各々と1対1に接続されているので、アナログ信号(50a〜50d)は、1対1にA/D変換器(12a〜12d)の各々へ分配される。
FIG. 9 is an example of an embodiment of the
また、1対4に分配することを指定する分配制御信号60が、アナログ信号分配器32入力された場合、マルチプレクサ28bは、入力端子B群(B1〜B4)からの入力信号をA/D変換器(12a〜12d)の各々へ出力する。B群は、マルチプレクサ28aに接続されており、マルチプレクサ28aはアナログ信号入力部(10a〜10d)の各々から入力されたアナログ信号50a、50b、50c又は50dのうちいずれか1つのアナログ信号を出力するので、アナログ信号(50a〜50d)のいずれか1つが、A/D変換器(12a〜12d)の各々へ分配される。また、アナログ信号分配器32は、マルチプレクサの数や構成を変えることで、更に任意の分配方法ができることが好ましい。
In addition, when the
図10(a)は、アナログ信号を1対1にA/D変換器へ分配する分配方法を示す。(図9を図10と併せて参照)分配制御信号60が1対1分配を指定する信号の場合、マルチプレクサ28bの入力端子A群(A1〜A4)が選択され、アナログ信号入力部(10a〜10d)から入力されたアナログ信号(50a〜50d)が、1対1にA/D変換器(12a〜12d)へ分配される。
FIG. 10A shows a distribution method for distributing an analog signal to an A / D converter on a one-to-one basis. (See FIG. 9 together with FIG. 10) When the
図10(b)は、アナログ信号を1対4にA/D変換器へ分配する分配方法を示す。(図9を図10と併せて参照)分配制御信号60が1対4分配を指定する信号の場合、マルチプレクサ28bの入力端子B群(B1〜B4)が選択され、マルチプレクサ28aが4つの入力端子の内1つを選択することで、アナログ信号入力部(10a〜10d)から入力されたアナログ信号50a、50b、50c及び50dの内いずれか1つのアナログ信号が、4つのA/D変換器(12a〜12d)へ分配される。例えば、図10(b)に示す例では、マルチプレクサ28aの入力端子Aが選択され、マルチプレクサ28bの入力端子B群(B1〜B4)が選択されている。このとき、アナログ信号50aがA/D変換器(12a〜12d)へ分配される。また、マルチプレクサ28aの入力端子B、C、Dの各々が選択されることで、対応するアナログ信号50b、50c、50dのいずれか1つがA/D変換器(12a〜12d)へ分配される。また、他の実施形態では、図10(c)に示すように1対2の分配など所望の分配ができることが好ましい。
FIG. 10B shows a distribution method for distributing the analog signals to the A / D converters on a one-to-four basis. (See FIG. 9 together with FIG. 10) When the
図11(a)は、サンプリングクロック信号発生器14から出力される平均化処理用サンプリングクロック信号のタイミングチャートを示す。ここで、この実施形態において、モード指定信号58は、Hi(論理値"1")とLo(論理値"0")の2つの電圧値で表現される、2値の信号である。Hiがインターリーブ処理用サンプリングクロック信号の発生を指定し、Loが平均化処理用サンプリングクロック信号の発生を指定する。モード指定信号58がLoの時、サンプリングクロック信号(56a〜56d)は、基準クロック信号54に同期して出力される。A/D変換器(12a及び12b)は、サンプリングクロック信号(56a及び56b)に基づいてサンプリング動作する。このサンプリング動作のサンプリングタイミングは、基準クロック信号54と同期している。
FIG. 11A shows a timing chart of the sampling clock signal for averaging output from the sampling
図11(b)は、サンプリングクロック信号発生器14から出力されるインターリーブ処理用サンプリングクロック信号のタイミングチャートを示す。モード指定信号58がHiの時、サンプリングクロック信号56aは、基準クロック信号54を1/4分周して出力され、サンプリングクロック信号56b、56c及び56dは、基準クロック信号54を1/4分周して得られたサンプリングクロック信号56aの位相を更に1/4位相づつずらして出力される。A/D変換器(12a及び12b)は、サンプリングクロック信号(56a及び56b)に基づいてサンプリング動作する。このサンプリング動作のサンプリングタイミングは、基準クロック信号54と同期している。
FIG. 11B shows a timing chart of the sampling clock signal for interleaving processing output from the sampling
一般的にA/D変換器が、アナログ信号をディジタル信号に変換するためには、一定の時間(以下サンプリング時間とする)を必要とする。従って、1つのA/D変換器が一定時間にサンプリングできる最大サンプリングレートは決まってしまう。そこで、複数のA/D変換器を交互に動作させるインターリーブ処理が有効になる。以上の構成により、インターリーブ処理する場合に、サンプリングレートに応じて使用するA/D変換器を選択できる。例えば、サンプリングレートが高速の半導体デバイスを試験する場合、4つのA/D変換器を使用して試験する。例えば、サンプリングレートが低速の半導体デバイスを試験する場合に、1つのA/D変換器を使用する。この場合、同時に複数の半導体デバイスを試験することができる。従って、半導体デバイスの特性に応じて、使用するA/D変換器を選択できるので、効率よく半導体デバイスの試験をすることができる。 In general, an A / D converter requires a certain time (hereinafter referred to as sampling time) in order to convert an analog signal into a digital signal. Therefore, the maximum sampling rate at which one A / D converter can sample in a fixed time is determined. Therefore, interleaving processing in which a plurality of A / D converters are operated alternately becomes effective. With the above configuration, when performing interleave processing, it is possible to select an A / D converter to be used according to the sampling rate. For example, when testing a semiconductor device having a high sampling rate, four A / D converters are used for testing. For example, when testing a semiconductor device having a low sampling rate, one A / D converter is used. In this case, a plurality of semiconductor devices can be tested simultaneously. Therefore, since the A / D converter to be used can be selected according to the characteristics of the semiconductor device, the semiconductor device can be efficiently tested.
また、平均化処理する場合に、測定に必要な分解能に応じてA/D変換器を選択することができる。例えば、アナログ信号を高分解能で測定する必要がある半導体デバイスを試験する場合に、4つのA/D変換器を使用して試験する。例えば、分解能は低くてよい半導体デバイスを試験する場合に、1つのA/D変換器を使用する。この場合、同時に複数の半導体デバイスを試験することができる。従って、半導体デバイスの特性に応じて、使用するA/D変換器を選択できるので、効率よく半導体デバイスの試験をすることができる。従って、被試験半導体デバイスの試験に必要な処理内容に応じてA/D変換器を選択できる。 In addition, when performing an averaging process, an A / D converter can be selected according to the resolution required for measurement. For example, when testing a semiconductor device that needs to measure an analog signal with high resolution, four A / D converters are used for testing. For example, when testing a semiconductor device that may have a low resolution, one A / D converter is used. In this case, a plurality of semiconductor devices can be tested simultaneously. Therefore, since the A / D converter to be used can be selected according to the characteristics of the semiconductor device, the semiconductor device can be efficiently tested. Therefore, the A / D converter can be selected according to the processing content necessary for testing the semiconductor device under test.
次に、複数のA/D変換器間に生じる時間誤差などの誤差を校正するキャリブレーション装置について説明する。一般的に、複数のA/D変換器を用いてサンプリング動作させると、各々のA/D変換器の特性の違いや、サンプリングクロック信号の伝達経路の特性の違いにより所望のサンプリングタイミングに対して時間誤差が生じてしまう。 Next, a calibration apparatus that calibrates errors such as time errors occurring between a plurality of A / D converters will be described. In general, when a sampling operation is performed using a plurality of A / D converters, a desired sampling timing can be obtained depending on a difference in characteristics of each A / D converter and a characteristic of a transmission path of a sampling clock signal. A time error will occur.
図12は、第1A/D変換器と第2A/D変換器の2つのA/D変換器間に生じるサンプリングタイミングの時間誤差を示す。一般的に複数のA/D変換器を用いて、所望の時間間隔でA/D変換器を交互にサンプリング動作させた場合、各々のA/D変換器の特性の違いにより、サンプリングクロック信号が、A/D変換器に入力されてから、実際にサンプリングするまでの時間にずれが生じてしまう。このずれを時間誤差τとする。この図では、2つのA/D変換器を用いてインターリーブ処理を行っているが、サンプリングクロック信号を入力して、実際にサンプリング動作するまでに掛かる時間が、各々のA/D変換器の特性により異なるので、時間誤差τが生じている。複数のA/D変換器を交互にサンプリング動作させて得られたサンプル値を用いて被測定信号の処理をする場合、サンプリングタイミングが等間隔でなければ正確に被測定信号を再現できない。そこで時間誤差τを校正する必要がある。 FIG. 12 shows a time error in sampling timing that occurs between two A / D converters, the first A / D converter and the second A / D converter. In general, when a plurality of A / D converters are used and the A / D converters are alternately sampled at a desired time interval, the sampling clock signal is different due to the difference in the characteristics of each A / D converter. Therefore, there is a difference in the time from the input to the A / D converter until the actual sampling. This deviation is defined as a time error τ. In this figure, interleaving processing is performed using two A / D converters, but the time taken to actually perform the sampling operation after inputting the sampling clock signal is a characteristic of each A / D converter. Therefore, there is a time error τ. When processing a signal under measurement using sample values obtained by alternately sampling a plurality of A / D converters, the signal under measurement cannot be accurately reproduced unless the sampling timing is equal. Therefore, it is necessary to calibrate the time error τ.
図13は、第3の実施形態におけるA/D変換装置130を示す。本実施形態におけるインターリーブ処理部18aは、キャリブレーション装置70を有する。図4と同一の符号を付した機能ブロックは、図4で説明した機能ブロックと同一の機能を有するので説明を省略する。キャリブレーション装置70は、複数のA/D変換器間に生じる誤差を校正して出力信号90を出力する。例えば、キャリブレーション装置70は、時間誤差、ゲイン誤差、オフセット誤差を校正する。従って、A/D変換装置100は、複数のA/D変換器間に生じる誤差の校正された出力信号90を出力することができる。
FIG. 13 shows an A /
図14は、キャリブレーション装置70の詳細な構成を示す。このキャリブレーション装置70は、校正値算出部70a、誤差校正部70b、及び読み出し部76を備える。校正値算出部70aは、誤差算出部72、誤差校正値算出部74を有する。誤差校正値算出部74は、時間誤差校正値算出部74a、ゲイン校正値算出部74b、オフセット校正値算出部74cを含む。誤差校正部70bは、ゲイン・オフセット校正部78、及び時間誤差校正部80を有する。
FIG. 14 shows a detailed configuration of the
読み出し部76は、記憶部20aまたは記憶部20bに格納されているサンプル値を読み込んで、校正値算出部70aまたは誤差校正部70bのいずれかに出力する。誤差算出部72は、読み出し部76から供給されるサンプル値に基づいて、複数のA/D変換器間に生じる誤差を算出する。例えば、誤差算出部72は、複数のA/D変換器間に生じる時間誤差、ゲイン誤差及びオフセット誤差を算出して誤差校正値算出部74に出力する。例えば、誤差算出部72は、誤差校正値を算出するのに用いる試験信号のサンプル値に基づいて誤差校正値を算出してもよい。例えば、試験信号は、正弦波、余弦波などの既知の波形であることが好ましい。また、例えば誤差算出部72は、サンプル値をフーリエ変換して得られる変換値に基づいて誤差校正値を算出してもよい。
The
誤差校正値算出部74は、誤差算出部72から供給される誤差に基づいて、誤差校正値を算出して校正値算出部70aに出力する。例えば、誤差校正値算出部74は、誤差算出部72から供給される時間誤差、ゲイン誤差及びオフセット誤差に基づいて、それぞれの誤差を校正するのに用いる誤差校正値を誤差校正部70bに出力する。時間誤差校正値算出部74aは、誤差算出部72から供給される時間誤差に基づいて、時間誤差を校正する演算に用いる時間誤差校正値88aを算出する。ゲイン校正値算出部74bは、誤差算出部72から供給されるゲイン誤差に基づいて、ゲイン誤差を校正する演算に用いるゲイン誤差校正値88bを算出する。オフセット校正値算出部74cは、誤差算出部72から供給されるオフセット誤差に基づいて、オフセット誤差を校正する演算に用いるオフセット誤差校正値88cを算出する。従って、校正値算出部70aは、複数のA/D変換器間に生じる誤差を校正する演算に用いる誤差校正値を算出することができる。
The error calibration
誤差校正部70bは、校正値算出部70aから供給される誤差校正値に基づいて複数のA/D変換器間に生じる誤差を校正して出力信号90を出力する。ゲイン・オフセット校正部78は、ゲイン誤差校正値88bに基づいて、ゲイン誤差を校正する。また、ゲイン・オフセット校正部78は、オフセット誤差校正値88cに基づいてオフセット誤差を校正する。時間誤差校正部80は、時間誤差校正値88aに基づいて時間誤差を校正する。従って、誤差算出部70bは、複数のA/D変換器間に生じる誤差を校正することができる。キャリブレーション装置70は、複数のA/D変換器間に生じる誤差を演算により校正することができるので、精度よく誤差の校正ができる。
The
モード指定信号58によりインターリーブ処理部18aが選択されている場合、ゲイン・オフセット校正部78はサンプル値のゲイン誤差及びオフセット誤差を校正して、時間誤差校正部80に出力する。時間誤差校正部80は、時間誤差を校正して出力信号90を出力する。モード指定信号58により平均化処理部18bが選択されている場合、ゲイン・オフセット校正部78は、ゲイン誤差及びオフセット誤差を校正して、平均化処理部18bに出力する。平均化処理部は、ゲイン誤差及びオフセット誤差の校正された被測定信号のサンプル値(84a及び84b)を平均化する。
When the
校正値算出部70aにおける、誤差校正値の算出方法の一例を次に示す。複数のA/D変換器間の誤差に基づいて誤差校正値を算出するために、誤差校正されるべき2つのA/D変換器12a及び12bに、試験信号を入力し、サンプリング動作を行わせる。例えば、試験信号は正弦波sin(2π・f・t)である。ここで、fは任意の周波数を示し、tは時間を示す。
An example of the calculation method of the error calibration value in the calibration
各々のA/D変換器でサンプリングされ、ディジタル化された試験信号のサンプル値(82a及び82b)が、記憶部(20a及び20b)に格納される。読み出し部76は、試験信号のサンプル値(82a及び82b)を記憶部(20a及び20b)から読み出し、誤差算出部72に出力する。誤差算出部72は、入力された試験信号のサンプル値(82a及び82b)を、各々離散フーリエ変換する。この離散フーリエ変換から得られた結果はそれぞれ、
時間誤差校正値算出部74aは、誤差算出部72から供給された時間誤差τに基づいて時間誤差校正値88aを算出する。例えば、時間誤差校正値算出部74aは、次の手法により時間誤差校正値88aを算出する。
The time error calibration
2つのサンプリングタイミングをevenとoddの添字を付けて表すとする。サンプリングタイミングoddの位相は、サンプリングタイミングevenの位相に対してTs+τ時間ずれているとし、各々のサンプリングタイミングをフーリエ変換したものをPeven、Poddとすれば次式が成り立つ。
2つのA/D変換器(12a及び12b)間に、時間誤差τが生じている場合、フーリエ変換におけるサンプリング周波数(1/2Ts)と同一の周波数の項は、時間誤差τが生じて無い場合のサンプリング周波数(1/2Ts)と同一の周波数の項と異なる。時間誤差校正値算出部74aは、フーリエ変換におけるサンプリング周波数と同一の周波数の項が、時間誤差τが生じない場合の周波数の項と一致するように時間誤差を校正する。
When the time error τ occurs between the two A / D converters (12a and 12b), the term having the same frequency as the sampling frequency (1 / 2Ts) in the Fourier transform has no time error τ. And the same frequency term as the sampling frequency (1 / 2Ts). The time error
ここで、時間誤差τが生じている場合の、サンプリング周波数(1/2Ts)の項の値は、k=1を(5)式に代入すればよく
また2つのA/D変換器(12a及び12b)のサンプリングタイミングに、時間誤差τが生じていない場合のサンプリング周波数(1/2Ts)の項は、
また、ゲイン校正値算出部74bは、入力されたゲイン86bに基づいてゲイン校正値88bを算出する。このゲイン校正値88bの算出方法として幾つかの手法があるが、例えば、ゲイン86bの逆数でよい。ゲイン86bが「A1」ならば、ゲイン校正値88bは「1/A1」である。
The gain calibration
オフセット校正値算出部74cは、入力されたオフセット86cに基づいてオフセット校正値88cを算出する。このオフセット校正値88cの算出方法として幾つかの手法があるが、例えば、本実施形態では、オフセット校正値88cは、誤差算出部72で算出されたオフセット86cの符号を変えた値である。例えば、オフセット86cが「B1」ならば、オフセット校正値88cは「−B1」である。以上の方法により、校正値算出部70aは、時間誤差校正値88a、ゲイン校正値88b及びオフセット校正値88cを算出する。
The offset calibration value calculation unit 74c calculates an offset
次に、半導体デバイス98から出力される被測定信号をサンプリングして得られたサンプル値(84a及び84b)と、校正値算出部70aで予め算出されている時間誤差校正値88a、ゲイン校正値88b及びオフセット校正値88cに基づいて、誤差を校正する誤差校正部70bについて説明する。
Next, sample values (84a and 84b) obtained by sampling the signal under measurement output from the semiconductor device 98, a time error calibration value 88a and a
読み出し部76は、被測定信号をサンプリングして得られた被測定信号のサンプル値(84a及び84b)を、記憶部(20a及び20b)から読み出して、ゲイン・オフセット校正部78に出力する。ゲイン・オフセット校正部78は、読み出し部76から供給された被測定信号のサンプル値(84a及び84b)と、ゲイン校正値88b及びオフセット校正値88cとに基づいて、入力された被測定信号のサンプル値(84a及び84b)のゲイン及びオフセットの校正をする。この校正手法は幾つかあるが、例えば、本実施形態では次に述べる手法を用いた。
The
サンプル値をD(t)とし、ゲインおよびオフセットの校正がされた値をD'(t)、ゲイン校正値88bを「G」、オフセット校正値88cを「O」とすれば、次が成り立つ。
If the sample value is D (t), the gain and offset calibrated value is D '(t), the
D'(t)=G・D(t)+O
この演算を被測定信号のサンプル値(84a及び84b)に対して行うことで、各々のサンプル値が含んでいるゲインおよびオフセットの校正ができる。ゲイン・オフセット校正部78において、ゲインおよびオフセットの校正がされた被測定信号のサンプル値(84a及び84b)は、時間誤差校正部80に入力される。
D ′ (t) = G · D (t) + O
By performing this calculation on the sample values (84a and 84b) of the signal under measurement, the gain and offset included in each sample value can be calibrated. The sample values (84a and 84b) of the signal under measurement in which the gain and offset
時間誤差校正部80は、入力したゲインおよびオフセットの校正された被測定信号のサンプル値(84a及び84b)に時間成分を加える変換を行う。この変換は、被測定信号のサンプル値(84a及び84b)に時間成分を加え、入力したアナログ信号を再現する変換である。A/D変換器から出力されるサンプル値には、時間成分が含まれていないため、サンプル値から波形を再現するためには、時間成分を含ませる必要がある。例えば、この変換は、フーリエ変換であり、本実施形態においては、離散フーリエ変換を用いた。
The time
離散フーリエ変換した結果と、時間誤差校正値88aとに基づいて、時間誤差の校正を行う。この時間誤差校正手法は、幾つかあるが、例えば、本実施形態では、次に述べる手法を用いた。
従って、時間誤差校正部80は、この演算により、ゲイン、オフセットおよび時間誤差の校正された出力信号90を出力することができる。前述したゲイン、オフセットおよび時間誤差を校正するキャリブレーション装置70は、プログラムにより所定の処理をする演算装置によって実現されることが好ましい。例えば、演算装置は、プログラムにより所定の処理をするワークステーションなどのコンピュータであってよい。本キャリブレーション装置70を演算装置を用いて実現することで、誤差の校正に可変抵抗や遅延回路などのハードウエアを設ける必要がなくなる。演算によりキャリブレーションするので遅延回路などの素子の特性に依存しないので、精度の高いキャリブレーションを行うことができる。従って、本キャリブレーション装置70を、演算装置を用いて実現するプログラムを記憶した記録媒体を提供する。また、サンプル値に基づいて誤差を校正するので、従来のアナログ信号をディジタル信号に変換するA/D変換装置で測定されたサンプル値に含まれる誤差を校正することもできる。以上の構成により、時間誤差、ゲイン、及びオフセットの校正手段として、遅延回路や可変抵抗などの素子を設ける必要が無くなり、誤差の校正が容易にできる。また、誤差を校正できる範囲が、遅延回路など素子の性能に依存しないので、精度の高い校正ができる。
Therefore, the time
図15は、第4の実施形態である、アナログ信号を出力する半導体デバイスを試験する半導体デバイス試験装置を示す。この半導体デバイス試験装置は、演算装置97及びA/D変換装置100を有する波形ディジタイザ95、記録媒体38、パターン発生器91、波形整形器92、比較器93、及び半導体デバイス接触部94を有するパフォーマンスボード96を備える。この実施形態において、キャリブレーション装置70は、記録媒体38に記録されているプログラムに基づいて演算装置97を用いて実現される。ここで、演算装置97は、ワークステーションなどの汎用コンピュータが好ましい。
FIG. 15 shows a semiconductor device test apparatus for testing a semiconductor device that outputs an analog signal according to the fourth embodiment. This semiconductor device test apparatus includes a
試験されるべきアナログ信号を出力する半導体デバイス98が、半導体デバイス接触部94に載置される。例えば、半導体デバイス接触部94は、半導体デバイス98の入出力端子と電気的に接続するソケットであってよい。パターン発生器91は、半導体デバイス98に供給する半導体デバイス入力信号42を生成し、波形整形器92に出力する。また、パターン発生器91は、半導体デバイス98から出力されるべき理論値を比較器93に出力する。波形整形器92は、半導体デバイス98の特性に応じて、半導体デバイス入力信号42を整形して、半導体デバイス接触部94に出力する。半導体デバイス接触部94は、波形整形器92から供給される半導体デバイス入力信号40を半導体デバイス98に出力する。半導体デバイス98は、入力した半導体デバイス入力信号40に基づいてアナログ信号50を半導体デバイス接触部94に出力する。半導体デバイス接触部94は、被測定信号であるアナログ信号50をA/D変換装置100に出力する。A/D変換装置100は、半導体デバイス接触部94から供給されたアナログ信号50をディジタル信号に変換する。
A semiconductor device 98 that outputs an analog signal to be tested is placed on the semiconductor
A/D変換装置100は、図4を用いて説明した第1の実施形態のA/D変換装置100であり、入力したアナログ信号50を平均化処理とインターリーブ処理のいずれか一方で処理する。更に、A/D変換装置100は、第3の実施形態で示した複数のA/D変換器の間に生じる時間誤差の校正をするキャリブレーション装置70を備えることにより誤差の校正された出力信号90を出力できる。比較器93は、誤差の校正された出力信号90と、パターン発生器91から供給される理論値とに基づいて半導体デバイス98の良否を判定し、判定信号52を出力する。この構成により、1つの試験装置で平均化処理およびインターリーブ処理の2つの処理ができる。また、複数のA/D変換器間に生じる時間誤差の校正が容易な半導体デバイス試験装置を実現できる。
The A /
図16は、第5の実施形態である、アナログ信号を出力する複数の半導体デバイスを同時に試験する半導体デバイス試験装置を示す。この半導体デバイス試験装置は、演算装置97及びA/D変換装置100を有する波形ディジタイザ95、記録媒体38、パターン発生器91、波形整形器92、比較器93、及び半導体デバイス接触部(94a〜94d)を有するパフォーマンスボード96を備える。この実施形態において、キャリブレーション装置70は、記録媒体38に記録されているプログラムに基づいて演算装置97を用いて実現される。ここで、演算装置97は、ワークステーションなどの汎用コンピュータが好ましい。
FIG. 16 shows a semiconductor device test apparatus for simultaneously testing a plurality of semiconductor devices that output analog signals according to the fifth embodiment. This semiconductor device test apparatus includes a
パターン発生器91は、半導体デバイス(98a〜98d)に供給する半導体デバイス入力信号42を生成し、波形整形器92に出力する。また、パターン発生器91は、半導体デバイス(98a〜98d)から出力されるべき理論値を比較器93に出力する。波形整形器92は、半導体デバイス(98a〜98d)の特性に応じて、パターン発生器91から供給される半導体デバイス入力信号42を整形し、半導体デバイス接触部(94a〜94d)に出力する。半導体デバイス接触部(94a〜94d)は、波形整形器92から供給される半導体デバイス入力信号40を半導体デバイス(98a〜98d)の各々へ供給する。半導体デバイス(98a〜98d)は、入力した半導体デバイス入力信号40に基づいてアナログ信号(50a〜50d)を半導体デバイス接触部(94a〜94d)に出力する。半導体デバイス接触部(94a〜94d)は、アナログ信号(50a〜50d)を、A/D変換装置100に出力する。
The
A/D変換装置120は、図8を用いて説明した第2の実施形態のA/D変換装置120であり、入力したアナログ信号(50a〜50d)を平均化処理とインターリーブ処理のいずれか一方で処理する。更に、A/D変換装置120は、第3の実施形態で示した複数のA/D変換器の間に生じる時間誤差の校正をするキャリブレーション装置70を備えることにより誤差の校正された出力信号(90a〜90d)を出力できる。比較器93は、誤差の校正された出力信号(90a〜90d)とパターン発生器91から供給される理論値とに基づいて半導体デバイス98の良否を判定し、判定信号(52a〜52d)を出力する。図8を用いて説明したA/D変換装置120は、アナログ信号分配器32を有するので、アナログ信号の処理の内容に応じて、処理に用いる1つ又は複数のA/D変換器を選択して利用することができる。また、1つの試験装置で平均化処理およびインターリーブ処理の2つの処理ができる。また、複数のA/D変換器間に生じる時間誤差の校正が容易な半導体デバイス試験装置を実現できる。
The A /
上記説明から明らかなように、複数のA/D変換器を同時にサンプリング動作させる平均化処理と、複数のA/D変換器を交互にサンプリング動作させるインターリーブ処理を1つのA/D変換装置120で実現できる。また、アナログ信号の処理内容に応じて、処理に用いるA/D変換器を選択的に変更できる。また、複数のA/D変換器間に生じる時間誤差の校正を、演算装置を用いて行うことができる。従って、遅延回路を用いずに時間誤差の校正ができる。
As is clear from the above description, the single A /
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the description of the scope of claims that embodiments with such changes or improvements can be included in the technical scope of the present invention.
10(10a、10b、10c、10d)…アナログ信号入力部
12(12a、12b、12c、12d)…A/D変換器
14…サンプリングクロック信号発生器
16…基準クロック信号発生器
18…処理部
18a…インターリーブ処理部
18b…平均化処理部
20(20a、20b、20c、20d)…記憶部
22…モード指定信号発生器
24…遅延回路
26…加算器
28(28a、28b)…マルチプレクサ
30…セレクタ
32…アナログ信号分配器
34…分配制御信号発生器
38…記録媒体
40、42…半導体デバイス入力信号
50(50a、50b、50c、50d)…アナログ信号
52…判定信号
54…基準クロック信号
56a、56b、56c、56d…サンプリングクロック信号
58…モード指定信号
60…分配制御信号
70…キャリブレーション装置
70a…誤差算出部
70b…誤差校正部
72…誤差算出部
74…誤差校正値算出部
74a…時間誤差校正値算出部
74b…ゲイン校正値算出部
74c…オフセット校正値算出部
76…読み出し部
78…ゲイン・オフセット校正部
80…時間誤差校正部
82a、82b …試験信号のサンプル値
84a、84b …被測定信号のサンプル値
86a…時間誤差τ
86b…ゲイン
86c…オフセット
88a…時間誤差校正値
88b…ゲイン校正値
88c…オフセット校正値
90(90a、90b、90c、90d)…出力信号
91…パターン発生器
92…波形整形器
93…比較器
94…半導体デバイス接触部
95…波形ディジタイザ
96…パフォーマンスボード
97…演算装置
98…半導体デバイス
100 A/D変換装置
10 (10a, 10b, 10c, 10d) ... Analog signal input unit 12 (12a, 12b, 12c, 12d) ... A /
20 (20a, 20b, 20c, 20d) ...
28 (28a, 28b) ...
86b ...
Claims (20)
前記アナログ信号を入力するアナログ信号入力部と、
前記アナログ信号入力部が入力した前記アナログ信号をサンプリングして前記ディジタル信号に変換する複数のA/D変換器と、
前記複数のA/D変換器を同期してサンプリング動作させる平均化処理用サンプリングクロック信号と、前記複数のA/D変換器を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号のいずれか一方を前記複数のA/D変換器へ供給するサンプリングクロック信号発生器と、
前記平均化処理用サンプリングクロック信号に基づいてサンプリング動作した前記A/D変換器から出力された前記ディジタル信号を平均化処理する平均化処理部と、
前記インターリーブ処理用サンプリングクロック信号に基づいてサンプリング動作した前記A/D変換器から出力された前記ディジタル信号をインターリーブ処理するインターリーブ処理部と
を備えることを特徴とするA/D変換装置。 An A / D converter that samples an analog signal and converts it into a digital signal,
An analog signal input unit for inputting the analog signal;
A plurality of A / D converters that sample the analog signal input by the analog signal input unit and convert it into the digital signal;
One of an averaging processing sampling clock signal that causes the plurality of A / D converters to perform a sampling operation in synchronism and an interleaving processing sampling clock signal that causes the plurality of A / D converters to perform sampling operation alternately is used A sampling clock signal generator for supplying to a plurality of A / D converters;
An averaging processor for averaging the digital signal output from the A / D converter that has been sampled based on the sampling clock signal for averaging;
An A / D conversion apparatus comprising: an interleave processing unit that performs interleaving processing on the digital signal output from the A / D converter that has performed a sampling operation based on the sampling clock signal for interleaving processing.
前記モード指定信号に基づいて、前記平均化処理部または前記インターリーブ処理部のいずれか一方が選択されることを特徴とする請求項1に記載のA/D変換装置。 A mode designation signal generator for generating a mode designation signal for designating one of the averaging process and the interleave process;
2. The A / D conversion apparatus according to claim 1, wherein either the averaging processing unit or the interleaving processing unit is selected based on the mode designation signal.
前記モード指定信号により平均化処理が指定される場合に、前記サンプリングクロック信号発生器は、前記基準クロック信号に同期した前記平均化処理用サンプリングクロック信号を前記複数のA/D変換器の各々に供給し、
前記モード指定信号によりインターリーブ処理が指定される場合に、前記サンプリングクロック信号発生器は、前記基準クロック信号に基づいて、互いに位相が異なる前記インターリーブ処理用サンプリングクロック信号を前記複数のA/D変換器の各々に供給する
ことを特徴とする請求項2に記載のA/D変換装置。 A reference clock signal generator for generating a reference clock signal;
When averaging processing is designated by the mode designation signal, the sampling clock signal generator supplies the averaging processing sampling clock signal synchronized with the reference clock signal to each of the plurality of A / D converters. Supply
When interleave processing is specified by the mode specifying signal, the sampling clock signal generator converts the interleave processing sampling clock signals having different phases from each other based on the reference clock signal to the plurality of A / D converters. The A / D converter according to claim 2, wherein the A / D converter is supplied to each of the A / D converters.
を更に備え、
前記平均化処理部及び前記インターリーブ処理部は、前記記憶部に記憶された前記ディジタル信号に基づいて処理することを特徴とする請求項1から3のいずれかに記載のA/D変換装置。 A plurality of storage units for storing digital signals output from each of the plurality of A / D converters;
4. The A / D conversion apparatus according to claim 1, wherein the averaging processing unit and the interleaving processing unit perform processing based on the digital signal stored in the storage unit. 5.
前記第1A/D変換器がサンプリングしたタイミングに対して前記第2A/D変換器がサンプリングするべき所定のタイミングと、前記第2A/D変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出する誤差算出部と、
算出された前記時間誤差に基づいて、前記第2A/D変換器の前記時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、
測定されるべきアナログ信号である被測定信号をサンプリングして得られたディジタル信号が格納されている前記記憶部から前記ディジタル信号を読み出す読み出し部と、
前記読み出し部により、前記記憶部から読み出された前記ディジタル信号と前記時間誤差校正値に基づいて、前記被測定信号をサンプリングしたときに前記第2A/D変換器に生じる前記時間誤差を校正する演算を行う誤差校正部と
を更に備えることを特徴とする請求項4に記載のA/D変換装置。 The plurality of A / D converters include a first A / D converter and a second A / D converter,
A time lag between a predetermined timing to be sampled by the second A / D converter and a timing at which the second A / D converter is actually sampled with respect to a timing sampled by the first A / D converter. An error calculation unit for calculating a time error;
Based on the calculated time error, an error calibration value calculation unit that calculates a time error calibration value used for a calculation for calibrating the time error of the second A / D converter;
A reading unit that reads out the digital signal from the storage unit in which a digital signal obtained by sampling a signal under measurement that is an analog signal to be measured is stored;
The reading unit calibrates the time error generated in the second A / D converter when the signal under measurement is sampled based on the digital signal read from the storage unit and the time error calibration value. The A / D conversion device according to claim 4, further comprising: an error calibration unit that performs calculation.
前記アナログ信号を入力するアナログ信号入力部と、
前記アナログ信号をサンプリングして前記ディジタル信号に変換する第1A/D変換器から出力される前記ディジタル信号と、前記アナログ信号をサンプリングして前記ディジタル信号に変換する第2A/D変換器から出力される前記ディジタル信号とを加算する加算器と、
前記第1A/D変換器から出力される前記ディジタル信号と、前記第2A/D変換器から出力される前記ディジタル信号とを交互に入力して順次出力するマルチプレクサと、
前記加算器の出力値、または前記マルチプレクサの出力値のいずれか一方を選択するセレクタと
を備えることを特徴とするA/D変換装置。 An A / D converter that samples an analog signal and converts it into a digital signal,
An analog signal input unit for inputting the analog signal;
The digital signal output from the first A / D converter that samples the analog signal and converts it to the digital signal, and the second A / D converter that samples the analog signal and converts it to the digital signal. An adder for adding the digital signal;
A multiplexer that alternately inputs and sequentially outputs the digital signal output from the first A / D converter and the digital signal output from the second A / D converter;
A selector that selects either the output value of the adder or the output value of the multiplexer.
異なる前記アナログ信号が各々入力される複数のアナログ信号入力部と、
前記アナログ信号をサンプリングして、前記ディジタル信号に変換する複数のA/D変換器と、
前記アナログ信号の前記ディジタル処理の内容に応じて、前記アナログ信号を、前記複数のA/D変換器のいずれか1つ又は複数の前記A/D変換器に分配するアナログ信号分配器と
を備えることを特徴とするA/D変換装置。 An A / D converter that samples an analog signal and converts it into a digital signal,
A plurality of analog signal input units to which different analog signals are respectively input;
A plurality of A / D converters that sample the analog signal and convert it to the digital signal;
An analog signal distributor that distributes the analog signal to any one of the plurality of A / D converters or to the plurality of A / D converters according to the contents of the digital processing of the analog signal. An A / D converter characterized by the above.
前記アナログ信号分配器が、1つの前記アナログ信号入力部から入力された前記アナログ信号を、複数の前記A/D変換器に分配する
ことを特徴とする請求項7に記載のA/D変換装置。 The plurality of A / D converters are provided corresponding to the plurality of analog signal input units, respectively.
The A / D converter according to claim 7, wherein the analog signal distributor distributes the analog signal input from one analog signal input unit to a plurality of the A / D converters. .
前記平均化処理用サンプリングクロック信号に基づいてサンプリング動作した前記A/D変換器から出力された前記ディジタル信号を平均化処理する平均化処理部と、
前記インターリーブ処理用サンプリングクロック信号に基づいてサンプリング動作した前記A/D変換器から出力された前記ディジタル信号をインターリーブ処理するインターリーブ処理部と
を更に備えることを特徴とする請求項7または8に記載のA/D変換装置。 One of an averaging processing sampling clock signal that causes the plurality of A / D converters to perform a sampling operation in synchronism and an interleaving processing sampling clock signal that causes the plurality of A / D converters to perform sampling operation alternately is used as the above-mentioned A sampling clock signal generator for supplying to a plurality of A / D converters;
An averaging processor for averaging the digital signal output from the A / D converter that has been sampled based on the sampling clock signal for averaging;
The interleaving processing unit further comprising: an interleaving processing unit that interleaves the digital signal output from the A / D converter that has been sampled based on the sampling clock signal for interleaving processing. A / D converter.
前記モード指定信号に基づいて、前記平均化処理部または前記インターリーブ処理部のいずれか一方が選択され、
選択された前記処理に基づいて、前記アナログ信号を前記複数のA/D変換器のいずれか1つ又は複数の前記A/D変換器に分配することを指定する分配制御信号を前記アナログ信号分配器に与える分配制御信号発生器を
更に備えることを特徴とする請求項9に記載のA/D変換装置。 A mode designation signal generator for generating a mode designation signal for designating one of the averaging process and the interleave process;
Based on the mode designation signal, either the averaging processing unit or the interleaving processing unit is selected,
Based on the selected processing, a distribution control signal that specifies distribution of the analog signal to any one of the plurality of A / D converters or to the plurality of A / D converters is performed. The A / D conversion apparatus according to claim 9, further comprising a distribution control signal generator to be supplied to the converter.
前記第1A/D変換器がサンプリングしたタイミングに対して、前記第2A/D変換器がサンプリングするべき所定のタイミングと、前記第2A/D変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出するのに用いる試験信号をサンプリングして得たサンプル値に基づいて、前記時間誤差を算出する誤差算出部と、
算出された前記時間誤差に基づいて、前記第2A/D変換器の前記時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、
測定されるべきアナログ信号である被測定信号をサンプリングして得られたサンプル値が格納されている記憶部から前記サンプル値を読み出す読み出し部と、
前記読み出し部により、前記記憶部から読み出された前記サンプル値と前記時間誤差校正値に基づいて、前記被測定信号をサンプリングしたときに第2A/D変換器に生じる前記時間誤差を校正する演算を行う誤差校正部と
を備えることを特徴とするキャリブレーション装置。 A calibration device that calibrates an error between a first A / D converter that samples an analog signal and converts it to a digital signal, and a second A / D converter that samples the analog signal and converts it to a digital signal. And
A time lag between a predetermined timing to be sampled by the second A / D converter and a timing actually sampled by the second A / D converter with respect to the timing sampled by the first A / D converter. Based on a sample value obtained by sampling a test signal used to calculate a certain time error, an error calculation unit for calculating the time error;
Based on the calculated time error, an error calibration value calculation unit that calculates a time error calibration value used for a calculation for calibrating the time error of the second A / D converter;
A reading unit that reads the sample value from a storage unit that stores a sample value obtained by sampling the signal under measurement that is an analog signal to be measured;
Calculation for calibrating the time error generated in the second A / D converter when the signal under measurement is sampled by the reading unit based on the sample value and the time error calibration value read from the storage unit A calibration device comprising: an error calibration unit that performs the following.
前記誤差校正値算出部は、
前記ゲインに基づいて前記第1A/D変換器および前記第2A/D変換器のゲイン校正値を算出するゲイン校正値算出部と、
前記オフセットに基づいて前記第1A/D変換器および前記第2A/D変換器のオフセット校正値を算出するオフセット校正値算出部とを有し、
前記誤差校正部は、前記読み出し部により前記記憶部から読み出された前記被測定信号のサンプル値と、前記ゲイン校正値および前記オフセット校正値に基づいて、前記第1A/D変換器および前記第2A/D変換器の前記ゲインおよび前記オフセットを校正するゲイン・オフセット校正部
を有することを特徴とする請求項11または12に記載のキャリブレーション装置。 The error calculation unit calculates a gain and an offset of the first A / D converter and the second A / D converter,
The error calibration value calculator is
A gain calibration value calculator for calculating gain calibration values of the first A / D converter and the second A / D converter based on the gain;
An offset calibration value calculator that calculates offset calibration values of the first A / D converter and the second A / D converter based on the offset;
The error calibration unit is configured to perform the first A / D converter and the first calibration based on the sample value of the signal under measurement read from the storage unit by the reading unit, the gain calibration value, and the offset calibration value. The calibration apparatus according to claim 11, further comprising: a gain / offset calibration unit that calibrates the gain and the offset of a 2A / D converter.
前記第1A/D変換器がサンプリングしたタイミングに対して前記第2A/D変換器がサンプリングするべき所定のタイミングと、前記第2A/D変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出するステップと、
前記時間誤差に基づいて前記時間誤差を校正する演算に用いる時間誤差校正値を算出するステップと、
測定されるべき被測定信号をサンプリングして得たサンプル値と、前記時間誤差校正値とに基づいて、前記被測定信号をサンプリングしたときに生じる前記時間誤差を校正するステップと
を備えることを特徴とする誤差校正方法。 An error calibration method for calibrating an error generated between a first A / D converter that samples an analog signal and converts it to a digital signal and a second A / D converter that samples the analog signal and converts it to a digital signal. And
A time lag between a predetermined timing to be sampled by the second A / D converter and a timing at which the second A / D converter is actually sampled with respect to a timing sampled by the first A / D converter. Calculating a time error;
Calculating a time error calibration value for use in a calculation for calibrating the time error based on the time error;
Calibrating the time error generated when the signal under measurement is sampled based on a sample value obtained by sampling the signal under measurement to be measured and the time error calibration value. And error calibration method.
前記第1A/D変換器と前記第2A/D変換器のゲインおよびオフセットを算出するステップと、
算出された前記ゲインおよび前記オフセットに基づいて、ゲインおよびオフセットを校正する演算に用いるゲイン校正値およびオフセット校正値を算出するステップと、
前記被測定信号をサンプリングして得られたサンプル値と、前記ゲイン校正値および前記オフセット校正値とに基づいて、前記第1A/D変換器および前記第2A/D変換器の前記ゲインおよび前記オフセットを校正するステップと
を更に備えることを特徴とする請求項15に記載の誤差校正方法。 The error calibration method is:
Calculating gains and offsets of the first A / D converter and the second A / D converter;
Calculating a gain calibration value and an offset calibration value used for an operation for calibrating the gain and the offset based on the calculated gain and the offset;
Based on the sample value obtained by sampling the signal under measurement, the gain calibration value, and the offset calibration value, the gain and the offset of the first A / D converter and the second A / D converter The error calibration method according to claim 15, further comprising the step of calibrating.
前記演算装置に前記時間誤差を算出させるモジュールと、
算出された前記時間誤差に基づいて、前記第2A/D変換器の前記時間誤差を校正する演算に用いる時間誤差校正値を算出させるモジュールと、
測定されるべき被測定信号をサンプリングして得たサンプル値と、前記時間誤差校正値に基づいて、前記被測定信号をサンプリングしたときに生じる前記時間誤差を校正させるモジュールと
を備えることを特徴とする前記時間誤差を校正するプログラムを記録した演算装置で読み取り可能な記録媒体。 A time between a predetermined timing at which the second A / D converter should sample and a timing at which the second A / D converter has actually sampled with respect to the timing at which the first A / D converter has sampled using the arithmetic unit. A recording medium recording a program for calibrating a time error that is a deviation of
A module for causing the arithmetic unit to calculate the time error;
A module for calculating a time error calibration value used for a calculation for calibrating the time error of the second A / D converter based on the calculated time error;
A sample value obtained by sampling the signal under measurement to be measured, and a module for calibrating the time error generated when the signal under measurement is sampled based on the time error calibration value. A recording medium readable by an arithmetic unit in which a program for calibrating the time error is recorded.
前記演算装置にゲインおよびオフセットを算出させるモジュールと、
算出された前記ゲインおよび前記オフセットに基づいて、ゲインおよびオフセットを校正する演算に用いるゲイン校正値およびオフセット校正値を算出させるモジュールと、
前記被測定信号をサンプリングして得られたサンプル値と、前記ゲイン校正値および前記オフセット校正値に基づいて、前記第1A/D変換器および前記第2A/D変換器の前記ゲインおよび前記オフセットを校正させるモジュールと
を更に備えることを特徴とする請求項17に記載の記録媒体。 The program is
A module for causing the arithmetic unit to calculate a gain and an offset;
A module for calculating a gain calibration value and an offset calibration value used for an operation for calibrating the gain and the offset based on the calculated gain and the offset;
Based on the sample value obtained by sampling the signal under measurement, the gain calibration value, and the offset calibration value, the gain and the offset of the first A / D converter and the second A / D converter are calculated. The recording medium according to claim 17, further comprising a module for calibrating.
前記半導体デバイスを試験するための半導体デバイス入力信号を生成するパターン発生器と、
前記パターン発生器から出力される前記半導体デバイス入力信号を前記半導体デバイスに与えるパフォーマンスボードと、
前記半導体デバイスから出力される前記アナログ信号を入力するアナログ信号入力部と、
前記アナログ信号入力部から入力される前記アナログ信号をサンプリングして前記ディジタル信号に変換する複数のA/D変換器と、
前記複数のA/D変換器を同期してサンプリング動作させる平均化処理用サンプリングクロック信号と、前記複数のA/D変換器を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号のいずれか一方のサンプリングクロック信号を前記複数のA/D変換器へ供給するサンプリングクロック信号発生器と、
前記平均化処理用サンプリングクロック信号に基づいてサンプリング動作したA/D変換器から出力されたディジタル信号を平均化処理する平均化処理部と、
前記インターリーブ処理用サンプリングクロック信号に基づいてサンプリング動作したA/D変換器から出力されたディジタル信号をインターリーブ処理するインターリーブ処理部と
を備えることを特徴とする半導体デバイス試験装置。 A semiconductor device test apparatus for testing a semiconductor device that outputs an analog signal,
A pattern generator for generating a semiconductor device input signal for testing the semiconductor device;
A performance board for providing the semiconductor device with the semiconductor device input signal output from the pattern generator;
An analog signal input unit for inputting the analog signal output from the semiconductor device;
A plurality of A / D converters that sample the analog signal input from the analog signal input unit and convert it into the digital signal;
Sampling of one of an averaging processing sampling clock signal that causes the plurality of A / D converters to perform a sampling operation synchronously and an interleaving processing sampling clock signal that causes the plurality of A / D converters to perform sampling operations alternately A sampling clock signal generator for supplying a clock signal to the plurality of A / D converters;
An averaging processor for averaging the digital signal output from the A / D converter that has sampled based on the averaging sampling clock signal;
A semiconductor device test apparatus, comprising: an interleave processing unit that performs interleaving processing on a digital signal output from an A / D converter that has performed a sampling operation based on the sampling clock signal for interleaving processing.
算出された前記時間誤差に基づいて、前記第2A/D変換器の前記時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、
測定されるべきアナログ信号である被測定信号をサンプリングして得られたサンプル値が格納されている記憶部から前記サンプル値を読み出す読み出し部と、
前記読み出し部により、前記記憶部から読み出された前記サンプル値と前記時間誤差校正値に基づいて、前記被測定信号をサンプリングしたときに前記第2A/D変換器に生じる前記時間誤差を校正する演算を行う誤差校正部と
を更に備えることを特徴とする請求項19に記載の半導体デバイス試験装置。 The plurality of A / D converters include a first A / D converter and a second A / D converter, and the second A / D converter samples at a timing sampled by the first A / D converter. An error calculation unit that calculates a time error that is a time lag between a predetermined timing and a timing at which the second A / D converter is actually sampled;
Based on the calculated time error, an error calibration value calculation unit that calculates a time error calibration value used for a calculation for calibrating the time error of the second A / D converter;
A reading unit that reads the sample value from a storage unit that stores a sample value obtained by sampling the signal under measurement that is an analog signal to be measured;
The reading unit calibrates the time error generated in the second A / D converter when the signal under measurement is sampled based on the sample value and the time error calibration value read from the storage unit. The semiconductor device test apparatus according to claim 19, further comprising: an error calibration unit that performs calculation.
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