JP2009290641A - Dds回路及び電子装置 - Google Patents
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Abstract
【課題】 チューニングワードのビット長を増加させずに、分解能を向上させ得るDDS回路及び電子装置を提供することを目的とする。
【解決手段】 リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するDDS部11と、リファレンスクロックの周波数を分周する分周器12aと、DDS部11で出力された正弦波の信号の周波数を分周する分周器12bと、分周器12aで分周された周波数と分周器12bで分周された周波数とを合成した合成周波数を備える正弦波の信号を出力するミキサ12cと、を有することを特徴としている。
【選択図】 図1
【解決手段】 リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するDDS部11と、リファレンスクロックの周波数を分周する分周器12aと、DDS部11で出力された正弦波の信号の周波数を分周する分周器12bと、分周器12aで分周された周波数と分周器12bで分周された周波数とを合成した合成周波数を備える正弦波の信号を出力するミキサ12cと、を有することを特徴としている。
【選択図】 図1
Description
本発明は、DDS回路に関し、特に、出力周波数の分解能を高めるDDS回路に関する。
カーラジオ、データ通信システム、医療用画像機器、レーダ送受信装置等の分野では、信号発生器として、DDS(Direct Digital Synthesizer)回路が広く用いられている。例えば、レーダ送受信装置であれば、特許文献1に示すように、DDS回路にPLLシンセサイザが組み合わされたものが知られている。また、特許文献2に示すように、DDS回路に分周器が組み合わされたものも知られている。
ところで、上述したDDS回路から出力される信号の周波数は、以下の数式(1)で示されるが、雑音等の影響からリファレンスクロックの周波数のTW/2NA倍、(例えば約1/3程度)にまで制限される。
一方、出力される信号の周波数の分解能は、以下の数式(2)に示される。すなわち、チューニングワードTWの逆数が分解能となる。数式(2)による算出結果が小さいほど、分解能は向上する。
ここで、上述したとおり、Frefclk/Fddsは、約3程度の値となるため、分解能を向上させるためには、チューニングワードTWのビット長NAを増加させればよい。しかし、これにより、DDS回路を構成するアキュムレータやメモリ等の回路規模が増大するため、製造コストや実装面の観点から望ましくない。
本発明は、このような事情に鑑みてなされたものであり、チューニングワードのビット長を増加させずに、分解能を向上させ得るDDS回路及び電子装置を提供することを目的とする。
上記課題を解決するために、本明細書開示のDDS回路及び電子装置は、リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するDDS部と、リファレンスクロックの周波数を分周する第1の分周部と、DDS部で出力された正弦波の信号の周波数を分周する第2の分周部と、第1の分周部で分周された周波数と第2の分周部で分周された周波数とを合成した合成周波数を備える正弦波の信号を出力する合成部と、を有することを特徴としている。
この構成によれば、DDS部から出力された正弦波の信号の周波数を分周したものが、リファレンスクロックの周波数を分周したものと合成され、DDS回路から出力される際の周波数は、DDS部から出力された時の周波数より増大する。このため、分解能は、チューニングワードTWが1あたりの周波数の変化量であることを考慮すれば、DDS回路から出力される際の周波数に係る分解能は、DDS部から出力された正弦波の信号の周波数に係る分解能に対して、第2の分周部の分周比倍となる。
本明細書に開示のDDS回路、集積回路及び回路基板によれば、チューニングワードのビット長を増加させないでも、分解能を向上させることができる。
以下、本発明の実施形態について図面を参照して説明する。
(第1実施形態)
図1は、DDS回路10の一例を示すブロック図、図2は、DDS部11の要部構成を例示するブロック図である。
図1は、DDS回路10の一例を示すブロック図、図2は、DDS部11の要部構成を例示するブロック図である。
DDS回路10は、図1に示すように、DDS部11、付加回路12を含んで構成される。必要に応じて、ローパスフィルタ等を構成してもよい。
まず、DDS部11について図2を参照して説明する。
DDS部11は、図2に示すように、位相アキュムレータ11a、正弦波変換部11b、D/Aコンバータ11cを含んで構成される。尚、各ブロック図の間に示される図は、チューニングワードTWの変化の様子を例示している。
DDS部11は、図2に示すように、位相アキュムレータ11a、正弦波変換部11b、D/Aコンバータ11cを含んで構成される。尚、各ブロック図の間に示される図は、チューニングワードTWの変化の様子を例示している。
位相アキュムレータ11aは、フルアダー(加算器)、ラッチ等で構成される。位相アキュムレータ11aは、デジタル制御コードとしてのチューニングワードTWを受信し、リファレンスクロックの周波数Rrefclkに基づいて、チューニングワードTWを積算していく。積算されたチューニングワードTWは、正弦波変換部11bに出力される。
正弦波変換部11bは、ROM(Read Only Memory)やRAM(Random Access Memory)等のメモリで構成される。このメモリには、受信したチューニングワードTWを正弦波(サイン波)に変換するためのルックアップテーブルが格納される。これにより、受信したチューニングワ−ドTWは、デジタル信号としての正弦波に変換されて、D/Aコンバータ11cに出力される。
D/Aコンバータ11cは、デジタル信号をアナログ信号に変換する変換器である。リファレンスクロックの周波数Rrefclkに基づいて、デジタル信号としてのチューニングワードTWをアナログ信号としてのチューニングワードTWに変換して出力する。
次に、付加回路12について図1を参照して説明する。
付加回路12は、分周器12a,12b、ミキサ12c等から構成される。付加回路12は、FPGA(Filed Programmable Gate Array)、ディスクリート部品、ASIC(Application Specific Integrated Circuit)等で構成すればよい。尚、付加回路12は、DDS回路10の内部に構成されていてもよいし、DDS回路10と別体としてDDS回路10の外部に構成されていもよい。
付加回路12は、分周器12a,12b、ミキサ12c等から構成される。付加回路12は、FPGA(Filed Programmable Gate Array)、ディスクリート部品、ASIC(Application Specific Integrated Circuit)等で構成すればよい。尚、付加回路12は、DDS回路10の内部に構成されていてもよいし、DDS回路10と別体としてDDS回路10の外部に構成されていもよい。
分周器12a,12bは、例えばプログラマブルカウンタ等で構成される。これにより、分解能の変更を自由に行うことができる。分周器12aは、リファレンスクロックの周波数を受信して、分周する。分周は、図1に示すように、N/M(N≦M)で行われる。分周されたリファレンスクロックの周波数は、ミキサ12cに出力される。一方、分周器12bは、DDS部11から出力される正弦波の信号の周波数を受信して、分周する。分周は、図1に示すように、1/Zで行われる。分周された周波数も、ミキサ12cに出力される。
ミキサ12cは、分周部12aで分周されたリファレンスクロックの周波数と分周部12bで分周された正弦波の信号の周波数とを合成した合成周波数を備える正弦波の信号を出力する。
続いて、DDS回路10から出力される正弦波の信号の周波数Fdds’に係る分解能が向上することを以下の数式を参照して説明する。
まず、DDS回路10の出力周波数Fdds’は、以下の数式(3)で示される。
数式(3)に上述した数式(1)を代入すると、出力周波数Fdds’として数式(4)が算出される。
このように、DDS回路10から出力される信号の周波数Fdds’は、リファレンスクロックの周波数Frefclkの所定倍となる。このため、分周部12a,12bのそれぞれの分周値(M,N,Z)を変化させることにより、従来では、DDS部11を通過した後の周波数Fddsは、リファレンスクロックの周波数Frefclkの約1/3程度となる事象に対し、付加回路12を通過した後の周波数Fdds’は、リファレンスクロックの周波数Frefclkと同等以上にまで向上させることもできる。周波数Fdds’と周波数Frefclkとが同等となるためには、例えば、M=6,N=5,Z=2等と決定すればよい。
また、分解能は、チューニングワードTWが1あたりの周波数の変化量なので、数式(5)のように示される。
このように、数式(5)は、上述した数式(2)と比べると、DDS部11で出力された正弦波の信号の周波数Fddsと、ミキサ12cから出力された正弦波の信号の周波数Fdds’が略同等、望ましくは一致となる場合に、従来の分解能が1/Z倍と小さくなり、分解能が向上していることが分かる。
図3は、DDS回路10における信号波形の変遷を示す図である。同図(b)においては、上述した分周部12bをZ=2とした信号波形を示している。
DDS部11から出力される信号の周波数Fddsが同図(a)のように示される場合に、分周部12bでは、この周波数Fddsが分周されて
同図(b)のように示される。
同図(b)のように示される。
一方、リファレンスクロックの周波数Frefclkが、分周部12aにより分周されて同図(c)のように示された場合、DDS回路10から出力される信号の周波数Fdds’は、ミキサ12cで合成されて、同図(d)のような信号波形となる。
このように、DDS部11で出力された正弦波の信号の周波数Fddsと、ミキサ12cから出力された正弦波の信号の周波数Fdds’が略同等となる場合に、周波数Fdds’の分解能が向上する。尚、周波数Fddsと周波数Fdds’とが略同等となるためには、分周比ZをZ=2とした場合、分周比M,NをそれぞれM=6,N=1等と決定すればよい。これらの値は、周波数Fddsと周波数Fdds’とが略同等となるのであれば、限定されるものではない。
(第2実施形態)
続いて、本発明の第2実施形態について図4を参照して説明する。
続いて、本発明の第2実施形態について図4を参照して説明する。
図4は、付加回路12の他の一例を示すブロック図である。尚、図1に示される付加回路12の各部と同様の構成には同一符号を付し、その説明を省略する。
本実施形態に係る付加回路12は、レジスタ12d、デコーダ12eを更に構成する点で、第1実施形態に係る付加回路12と相違する。
レジスタ12dは、分周器12a,12bの分周比を設定する。具体的には、分周器12aに対しては、分周比M,Nを、分周器12bに対しては、分周比Zを設定する。これらの設定は、デコーダ12eから送信される制御信号、各種データ等をレジスタ12dが受信することにより行われる。
デコーダ12eは、例えば付加回路12の外部に設置されたCPU等の制御手段から送信される制御信号、アドレス、各種データ等を受信して、レジスタ12dを制御する。
したがって、本実施形態によれば、付加回路12を構成する分周器12a,12bの分周比を外部の制御手段によって自由に変更することができる。これにより、DDS回路10から出力される正弦波の信号の周波数Fdds’に係る分解能も変更可能となる。
(第3実施形態)
続いて、本発明の第3実施形態について図5を参照して説明する。
続いて、本発明の第3実施形態について図5を参照して説明する。
図5は、本発明の電子装置の一例であるLSI(集積回路)20の一構成例を示すブロック図である。尚、図1,図4に示される付加回路12等の各部と同様の構成には同一符号を付し、その説明を省略する。なお、ここでいう電子装置とは例えばレーダ送受信装置等の通信装置、計測装置、医療用画像装置等が含まれる。
LSI20は、同図に示すように、DDS部11と、第2実施形態に係る付加回路12とを集積化した構成を有している。第1実施形態に係るDDS回路10と、レジスタ12d、デコーダ12eを集積化して構成するようにしてもよい。
また、LSI20は、デコーダ12eに接続される複数の端子21と、DDS部11及び分周器12aに接続される端子22を有している。前者の端子21は、LSI20の外部に設置されるCPU等の制御手段と接続される。これらの端子21を通じて、制御信号、アドレス、各種データ等の送受が行われる。後者の端子22は、LSI20の外部に設置される発振器と接続される。端子22を介して、リファレンスクロックがLSI20内の各部に送られる。
(第4実施形態)
続いて、本発明の第4実施形態について図6を参照して説明する。
続いて、本発明の第4実施形態について図6を参照して説明する。
図6は、本発明の電子装置の別の例であるプリント回路基板30の一構成例を示すブロック図である。
プリント回路基板30は、第3実施形態で説明したLSI20と、このLSI20に制御信号等を送信するCPU31、発振器32等により構成される。このように、基板にLSI20、CPU31、発振器32を搭載するようにしてもよい。
以上、本発明の望ましい実施形態について詳述したが、本発明に係る特定の実施形態に限定されず、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変化が可能である。
10 DDS回路
11 DDS部
11a 位相アキュムレータ
11b 正弦波変換部
11c D/Aコンバータ
12 付加回路
12a,12b 分周器
12c ミキサ
12d レジスタ
12e デコーダ
20 LSI
21,22 端子
30 プリント回路基板
31 CPU
32 発振器
11 DDS部
11a 位相アキュムレータ
11b 正弦波変換部
11c D/Aコンバータ
12 付加回路
12a,12b 分周器
12c ミキサ
12d レジスタ
12e デコーダ
20 LSI
21,22 端子
30 プリント回路基板
31 CPU
32 発振器
Claims (5)
- リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するDDS部と、
前記リファレンスクロックの周波数を分周する第1の分周部と、
前記DDS部で出力された正弦波の信号の周波数を分周する第2の分周部と、
前記第1の分周部で分周された周波数と前記第2の分周部で分周された周波数とを合成した合成周波数を備える正弦波の信号を出力する合成部と、
を有することを特徴とするDDS回路。 - 前記第1の分周部及び第2の分周部の少なくとも一方は、プログラマブルカウンタであることを特徴とする請求項1に記載のDDS回路。
- 前記第1の分周部は、前記合成周波数が、前記DDS部で出力された正弦波の信号の周波数と略同等になるように前記リファレンスクロックの周波数を分周することを特徴とする請求項1又は2に記載のDDS回路。
- リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するDDS部と、
前記リファレンスクロックの周波数及び前記正弦波の信号の周波数に関する分周条件を記憶する記憶部と、
前記記憶部に記憶された前記リファレンスクロックの周波数に関する分周条件に基づいて、前記リファレンスクロックの周波数を分周する第1の分周部と、
前記記憶部に記憶された前記正弦波の信号の周波数に関する分周条件に基づいて、前記DDS部で出力された正弦波の信号の周波数を分周する第2の分周部と、
前記第1の分周部で分周された周波数と前記第2の分周部で分周された周波数とを合成した合成周波数を備える正弦波の信号を出力する合成部と、
を有することを特徴とする電子装置。 - リファレンスクロックを発振する発振部と、
前記リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するDDS部と、
前記リファレンスクロックの周波数及び前記正弦波の信号の周波数に関する分周条件を記憶する記憶部と、
前記分周条件を変更する制御部と、
前記記憶部に記憶された前記リファレンスクロックの周波数に関する分周条件に基づいて、前記リファレンスクロックの周波数を分周する第1の分周部と、
前記記憶部に記憶された前記正弦波の信号の周波数に関する分周条件に基づいて、前記DDS部で出力された正弦波の信号の周波数を分周する第2の分周部と、
前記第1の分周部で分周された周波数と前記第2の分周部で分周された周波数とを合成した合成周波数を備える正弦波の信号を出力する合成部と、
を有することを特徴とする電子装置。
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