JP2009284083A

JP2009284083A - Sound signal processing circuit

Info

Publication number: JP2009284083A
Application number: JP2008132200A
Authority: JP
Inventors: Hirohisa Suzuki; 裕久鈴木; Yoshiyasu Kaneko; 吉保金子; Masaaki Suzuki; 正明鈴木; Mitsuhiro Arai; 光弘新井
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2008-05-20
Filing date: 2008-05-20
Publication date: 2009-12-03

Abstract

<P>PROBLEM TO BE SOLVED: To regulate the volume and tone quality of a sound signal without requiring microcomputer control. <P>SOLUTION: A sound signal processing circuit includes a gate circuit which passes a clock of a predetermined frequency during a period when a switch is operated, a counter for counting the clocks which passed through the gate circuit, and a volume regulation circuit which regulates the volume level of a sound signal according to the count of the counter. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、音声信号処理回路に関する。 The present invention relates to an audio signal processing circuit.

近年、音量調整回路や、トーンコントロール回路等の音質調整回路を含む音声信号処理回路を備えたオーディオ機器が知られている。 2. Description of the Related Art In recent years, audio devices including an audio signal processing circuit including a sound quality adjustment circuit such as a volume adjustment circuit and a tone control circuit are known.

音量調整回路とは、音声信号の出力レベルを電子的に切り替えて出力する回路である。音量調整回路は、例えば、複数の抵抗と複数のスイッチ素子とを組み合わせて構成される。そして、マイクロコンピュータの制御に応じてスイッチ素子のオンオフを切り替えることによって、抵抗の分圧比を変化させ、音声信号の減衰量を多段階に変化させる（特許文献１を参照）。 The volume adjustment circuit is a circuit that electronically switches and outputs the output level of the audio signal. The volume adjustment circuit is configured by combining a plurality of resistors and a plurality of switch elements, for example. Then, by switching on / off of the switch element according to the control of the microcomputer, the voltage dividing ratio of the resistance is changed, and the attenuation amount of the audio signal is changed in multiple stages (see Patent Document 1).

また、音質調整回路とは、音声信号の高音域及び低音域をそれぞれ増強又は減衰させて出力する回路である。音質調整回路は、例えば、複数のフィルタ回路と複数のスイッチ素子とを組み合わせて構成される。そして、マイクロコンピュータの制御に応じてスイッチ素子のオンオフを切り替えることによって、フィルタ回路の動作・非動作を切り替え、音声信号の周波数特性を変化させる（特許文献２を参照）。
特開平６−２３２６６２特開平１１−２０５０６０ The sound quality adjustment circuit is a circuit that outputs the sound signal by increasing or attenuating the high frequency range and low frequency range of the audio signal. The sound quality adjustment circuit is configured by combining a plurality of filter circuits and a plurality of switch elements, for example. Then, by switching on / off of the switch element according to the control of the microcomputer, the operation / non-operation of the filter circuit is switched, and the frequency characteristic of the audio signal is changed (see Patent Document 2).
JP-A-6-232626 JP-A-11-205060

しかしながら、前述の構成からなる、音量調整回路、音質調整回路を含む音声信号処理回路においては、音声信号に対する各種の処理がマイクロコンピュータからの制御データに基づいて行われる。よって、前述の音声信号処理回路を制御するためにはマイクロコンピュータが不可欠となる。しかし、前述の音声信号処理回路を制御するためのマイクロコンピュータをオーディオ機器に備えることは、オーディオ機器の低コスト化を妨げる要因となる。 However, in the audio signal processing circuit including the volume adjustment circuit and the sound quality adjustment circuit having the above-described configuration, various processes for the audio signal are performed based on control data from the microcomputer. Therefore, a microcomputer is indispensable for controlling the above-described audio signal processing circuit. However, providing an audio device with a microcomputer for controlling the above-described audio signal processing circuit is a factor that hinders cost reduction of the audio device.

前述した課題を解決する主たる発明は、音声信号処理回路であって、スイッチが操作されている期間、所定周波数のクロックを通過させるゲート回路と、前記ゲート回路を通過した前記クロックをカウントするカウンタと、前記カウンタのカウント値に応じて、音声信号の音量レベルを調整する音量調整回路と、を備える。 A main invention for solving the above-described problem is an audio signal processing circuit, a gate circuit that allows a clock having a predetermined frequency to pass during a period in which the switch is operated, and a counter that counts the clock that has passed through the gate circuit; And a volume adjustment circuit that adjusts the volume level of the audio signal in accordance with the count value of the counter.

本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。 Other features of the present invention will become apparent from the accompanying drawings and the description of this specification.

本発明によれば、音声信号の音量や音質をマイクロコンピュータの制御を必要とせずに調整することができる。 According to the present invention, the volume and sound quality of an audio signal can be adjusted without requiring control of a microcomputer.

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。 At least the following matters will become apparent from the description of this specification and the accompanying drawings.

＝＝＝第１実施形態＝＝＝
＜＜音量制御回路の構成＞＞
本実施形態に係る音声信号処理回路３００を含む音量制御回路１００の構成について、図１を参照して説明する。
図１における音量制御回路１００は、端子２１０〜２４０と、スイッチ２００、２０１と、集積回路として構成される音声信号処理回路３００と、を含んで構成される。端子２１０は、音声信号処理回路３００に音声信号を入力するための端子である。端子２２０、２３０は、各々、音声信号処理回路３００にスイッチ２００、２０１の操作に応じた電圧を印加するための端子である。端子２４０は、音声信号処理回路３００から音声信号を出力するための端子である。スイッチ２００は、一端が接地され、他端が端子２２０に接続され、音声信号の音量を上げる場合にユーザ等によって操作される。スイッチ２０１は、一端が接地され、他端が端子２３０に接続され、音声信号の音量を下げる場合にユーザ等によって操作される。尚、スイッチ２００、２０１は、例えば自己復帰型の押しボタンスイッチ等から構成される。また、スイッチ２００、２０１のオンとは、それぞれ、スイッチ２００、２０１の両端が閉じた状態をいう。スイッチ２００、２０１のオフとは、それぞれ、スイッチ２００、２０１の両端が開いた状態をいう。よって、スイッチ２００、２０１がオンされると、それぞれ、端子２２０、２３０の電位は接地のレベルとなる。一方、スイッチ２００、２０１がオフされると、それぞれ、端子２２０、２３０の電位は不定となる。音声信号処理回路３００は、音声信号の音量を、スイッチ２００、２０１の操作に応じて調整して出力する。 === First Embodiment ===
<< Configuration of Volume Control Circuit >>
The configuration of the volume control circuit 100 including the audio signal processing circuit 300 according to the present embodiment will be described with reference to FIG.
The volume control circuit 100 in FIG. 1 includes terminals 210 to 240, switches 200 and 201, and an audio signal processing circuit 300 configured as an integrated circuit. The terminal 210 is a terminal for inputting an audio signal to the audio signal processing circuit 300. Terminals 220 and 230 are terminals for applying a voltage corresponding to the operation of the switches 200 and 201 to the audio signal processing circuit 300, respectively. The terminal 240 is a terminal for outputting an audio signal from the audio signal processing circuit 300. The switch 200 is operated by a user or the like when one end is grounded and the other end is connected to the terminal 220 and the volume of the audio signal is increased. The switch 201 is grounded at one end and connected to the terminal 230 at the other end, and is operated by a user or the like when the volume of the audio signal is lowered. Note that the switches 200 and 201 are composed of, for example, a self-returning push button switch. In addition, the ON state of the switches 200 and 201 means a state in which both ends of the switches 200 and 201 are closed. “Off” of the switches 200 and 201 means a state in which both ends of the switches 200 and 201 are opened. Therefore, when the switches 200 and 201 are turned on, the potentials of the terminals 220 and 230 are at the ground level, respectively. On the other hand, when the switches 200 and 201 are turned off, the potentials of the terminals 220 and 230 are indefinite. The audio signal processing circuit 300 adjusts and outputs the volume of the audio signal according to the operation of the switches 200 and 201.

＜＜音声信号処理回路の構成＞＞
以下、本実施形態に係る音声信号処理回路３００の構成について詳述する。
音声信号処理回路３００は、ヒステリシスアンプ３０１、３０２と、プルアップ抵抗３０３、３０４と、インバータ回路３０５、３０６と、ＡＮＤ回路３０７、３０８（ゲート回路）と、クロック発生回路３２０と、ラッチ回路３０９、３１０と、アップカウンタ３１１と、ダウンカウンタ３１２と、増幅回路３１３と、音量調整回路３３０と、を含んで構成される。 << Configuration of Audio Signal Processing Circuit >>
Hereinafter, the configuration of the audio signal processing circuit 300 according to the present embodiment will be described in detail.
The audio signal processing circuit 300 includes hysteresis amplifiers 301 and 302, pull-up resistors 303 and 304, inverter circuits 305 and 306, AND circuits 307 and 308 (gate circuits), a clock generation circuit 320, a latch circuit 309, 310, an up counter 311, a down counter 312, an amplifier circuit 313, and a volume control circuit 330.

クロック発生回路３２０は、発振回路３２１、分周回路３２２を含んで構成される。発振回路３２１は、所定周波数の発振クロックを出力する。分周回路３２２は、発振クロックを所定分周した分周クロックを出力する。 The clock generation circuit 320 includes an oscillation circuit 321 and a frequency dividing circuit 322. The oscillation circuit 321 outputs an oscillation clock having a predetermined frequency. The divider circuit 322 outputs a divided clock obtained by dividing the oscillation clock by a predetermined frequency.

ヒステリシスアンプ３０１、３０２は、各々、ヒステリシス特性を有し、スイッチ２００、２０１の操作によって発生するチャタリングの影響を防止する。また、ヒステリシスアンプ３０１、３０２の出力電位は、各々、スイッチ２００、２０１がオンするときに接地のレベルとなる。尚、ヒステリシスアンプ３０１、３０２の出力と接地の間には、各々、例えば、不図示のオープンドレイン型のトランジスタＴｒａ、Ｔｒｂが介在する。よって、スイッチ２００、２０１が、各々、オンし、ヒステリシスアンプ３０１、３０２の入力電位が接地のレベルとなることに基づいて、トランジスタＴｒａ、Ｔｒｂがオンし、ヒステリシスアンプ３０１、３０２の出力電位は接地のレベルとなる。また、スイッチ２００がオフするとき、ヒステリシスアンプ３０１、３０２の入力電位が、各々、不定となることに基づいて、トランジスタＴｒａ、Ｔｒｂがオフし、ヒステリシスアンプ３０１、３０２の出力電位は、一端に電圧Ｖｄｄが印加されるプルアップ抵抗３０３、３０４によって略電圧Ｖｄｄとなる。 The hysteresis amplifiers 301 and 302 each have hysteresis characteristics and prevent the influence of chattering generated by the operation of the switches 200 and 201. Further, the output potentials of the hysteresis amplifiers 301 and 302 are at the ground level when the switches 200 and 201 are turned on, respectively. Note that, for example, open drain transistors Tra and Trb (not shown) are interposed between the outputs of the hysteresis amplifiers 301 and 302 and the ground, respectively. Therefore, based on the fact that the switches 200 and 201 are turned on and the input potentials of the hysteresis amplifiers 301 and 302 are at the ground level, the transistors Tra and Trb are turned on, and the output potentials of the hysteresis amplifiers 301 and 302 are grounded. It becomes the level of. Further, when the switch 200 is turned off, the transistors Tra and Trb are turned off based on the fact that the input potentials of the hysteresis amplifiers 301 and 302 are indefinite, and the output potentials of the hysteresis amplifiers 301 and 302 are applied to the voltage at one end. The pull-up resistors 303 and 304 to which Vdd is applied become substantially the voltage Vdd.

インバータ回路３０５は、ヒステリシスアンプ３０１の出力電位を反転及び二値化し、第１信号Ｓ１を出力する。インバータ回路３０６は、ヒステリシスアンプ３０２の出力電位を反転及び二値化し、第２信号Ｓ２を出力する。尚、インバータ回路３０５、３０６は、各々、スイッチ２００、２０１がオンされ、ヒステリシスアンプ３０１、３０２の出力電位が接地のレベルとなるとき、ハイレベルの第１信号Ｓ１、第２信号Ｓ２を出力する。一方、インバータ回路３０５、３０６は、各々、スイッチ２００、２０１がオフされ、ヒステリシスアンプ３０１、３０２の出力電位が略電圧Ｖｄｄとなるとき、ローレベルとなる第１信号Ｓ１、第２信号Ｓ２を出力する。 The inverter circuit 305 inverts and binarizes the output potential of the hysteresis amplifier 301 and outputs the first signal S1. The inverter circuit 306 inverts and binarizes the output potential of the hysteresis amplifier 302 and outputs the second signal S2. The inverter circuits 305 and 306 output the high-level first signal S1 and the second signal S2 when the switches 200 and 201 are turned on and the output potentials of the hysteresis amplifiers 301 and 302 are at the ground level, respectively. . On the other hand, the inverter circuits 305 and 306 output the first signal S1 and the second signal S2 that are at a low level when the switches 200 and 201 are turned off and the output potentials of the hysteresis amplifiers 301 and 302 are substantially the voltage Vdd, respectively. To do.

ＡＮＤ回路３０７（第１ゲート回路）は、第１信号Ｓ１と分周クロックとの論理積である第３信号Ｓ３を出力する。よって、第３信号Ｓ３は、スイッチ２００がオンされ、第１信号Ｓ１がハイレベルとなるとき、分周クロックと等しい周波数のクロックとなる。また、第３信号Ｓ３は、スイッチ２００がオフされ、第１信号Ｓ１がローレベルとなるとき、ローレベルとなる。ＡＮＤ回路３０８（第２ゲート回路）は、第２信号Ｓ２と分周クロックの論理積である、第４信号Ｓ４を出力する。よって、第４信号Ｓ４は、スイッチ２０１がオンされ、第２信号Ｓ２がハイレベルとなるとき、分周クロックと等しい周波数のクロックとなる。また、第４信号Ｓ４は、スイッチ２０１がオフされ、第２信号Ｓ２がローレベルとなるとき、ローレベルとなる。 The AND circuit 307 (first gate circuit) outputs a third signal S3 that is a logical product of the first signal S1 and the divided clock. Therefore, the third signal S3 becomes a clock having the same frequency as the divided clock when the switch 200 is turned on and the first signal S1 becomes high level. The third signal S3 becomes low level when the switch 200 is turned off and the first signal S1 becomes low level. The AND circuit 308 (second gate circuit) outputs a fourth signal S4 that is a logical product of the second signal S2 and the divided clock. Therefore, the fourth signal S4 becomes a clock having the same frequency as the divided clock when the switch 201 is turned on and the second signal S2 becomes a high level. The fourth signal S4 becomes low level when the switch 201 is turned off and the second signal S2 becomes low level.

ラッチ回路３０９は、第１信号Ｓ１の立下りが入力されることを契機に、アップカウンタ３１１のカウント値を保持してダウンカウンタ３１２に供給する。ラッチ回路３１０は、第２信号Ｓ２の立下りが入力されることを契機にダウンカウンタ３１２のカウント値を保持してアップカウンタ３１１に供給する。 The latch circuit 309 holds the count value of the up counter 311 and supplies it to the down counter 312 when the falling edge of the first signal S1 is input. The latch circuit 310 holds the count value of the down counter 312 and supplies it to the up counter 311 when the falling edge of the second signal S2 is input.

アップカウンタ３１１は、第３信号Ｓ３のクロックが入力されるごとに、ラッチ回路３０９から供給されるカウント値をインクリメントする。ダウンカウンタ３１２は、第４信号Ｓ４のクロックが入力されるごとに、ラッチ回路３１０から供給されるカウント値をデクリメントする。
増幅回路３１３は、端子２１０から入力された音声信号を増幅する。 The up counter 311 increments the count value supplied from the latch circuit 309 every time the clock of the third signal S3 is input. The down counter 312 decrements the count value supplied from the latch circuit 310 every time the clock of the fourth signal S4 is input.
The amplifier circuit 313 amplifies the audio signal input from the terminal 210.

音量調整回路３３０は、制御回路３３１、アッテネート回路３３２を含んで構成される。制御回路３３１は、アップカウンタ３１１又はダウンカウンタ３１２のカウント値に応じた音量制御信号Ｓｖを出力する。アッテネート回路３３２は、音声信号の音量を音量制御信号Ｓｖに応じて減衰させて出力する。ここで、アッテネート回路３３２の構成について、図２を参照して説明する。 The volume adjustment circuit 330 includes a control circuit 331 and an attenuation circuit 332. The control circuit 331 outputs a volume control signal Sv corresponding to the count value of the up counter 311 or the down counter 312. The attenuation circuit 332 attenuates the volume of the audio signal according to the volume control signal Sv and outputs the attenuated signal. Here, the configuration of the attenuation circuit 332 will be described with reference to FIG.

図２において、アッテネート回路３３２は、ラダー抵抗３３３と、スイッチ部３３５を含んで構成される。ラダー抵抗３３３は、増幅回路３１３の出力ライン３１４と、接地の間に直列に接続される複数の抵抗１乃至ｎからなる。スイッチ部３３５は、複数のスイッチＳＷ１乃至ＳＷｎからなる。スイッチＳＷ１は、例えば、出力ライン３１４に接続される抵抗１の接続点と、アッテネート回路３３２の出力ライン３１５との間に設けられる。また、スイッチＳＷ２乃至ＳＷｎは、例えば、直列に接続された複数の抵抗１乃至ｎの各抵抗間の接続点と、出力ライン３１５との間にそれぞれ設けられる。また、スイッチＳＷ１乃至ＳＷｎは音量制御信号Ｓｖに応じてオン又はオフがそれぞれ切り替えられる。音量制御信号Ｓｖに応じたスイッチＳＷ１乃至ＳＷｎのオン又はオフによって、ラダー抵抗３３３の分圧比が定められる。よって、アッテネート回路３３２は、音量制御信号Ｓｖに応じて定められた分圧比によって音声信号を減衰して出力する。 In FIG. 2, the attenuation circuit 332 includes a ladder resistor 333 and a switch unit 335. The ladder resistor 333 includes a plurality of resistors 1 to n connected in series between the output line 314 of the amplifier circuit 313 and the ground. The switch unit 335 includes a plurality of switches SW1 to SWn. The switch SW1 is provided, for example, between the connection point of the resistor 1 connected to the output line 314 and the output line 315 of the attenuation circuit 332. Further, the switches SW2 to SWn are provided, for example, between a connection point between the resistors 1 to n connected in series and the output line 315, respectively. Further, the switches SW1 to SWn are turned on or off in accordance with the volume control signal Sv. The voltage dividing ratio of the ladder resistor 333 is determined by turning on or off the switches SW1 to SWn according to the volume control signal Sv. Therefore, the attenuation circuit 332 attenuates and outputs the audio signal by the voltage division ratio determined according to the volume control signal Sv.

＜＜音声信号処理回路の動作＞＞
以下、本実施形態に係る音声信号処理回路３００の動作について説明する。尚、説明の便宜上、初期状態における音量制御回路１００のスイッチ２００、２０１はオフされており、第１信号Ｓ１、第２信号Ｓ２、第３信号Ｓ３、第４信号Ｓ４はそれぞれローレベルであることとする。また、例えば、音声信号処理回路３００の電源投入時にアップカウンタ３１１及びダウンカウンタ３１２のカウント値は、初期値（例えば、「０」）にリセットされる。よって、初期値に応じた音量制御信号Ｓｖ（以下、音量制御信号Ｓｖ０と称する）が制御回路３３１から出力される。そして、アッテネート回路３３２の中のスイッチＳＷ１乃至ＳＷｎの何れかが、音量制御信号Ｓｖ０に応じてオン又はオフする。 << Operation of Audio Signal Processing Circuit >>
Hereinafter, the operation of the audio signal processing circuit 300 according to the present embodiment will be described. For convenience of explanation, the switches 200 and 201 of the volume control circuit 100 in the initial state are turned off, and the first signal S1, the second signal S2, the third signal S3, and the fourth signal S4 are each at a low level. And Also, for example, when the audio signal processing circuit 300 is turned on, the count values of the up counter 311 and the down counter 312 are reset to initial values (for example, “0”). Therefore, a volume control signal Sv (hereinafter referred to as volume control signal Sv0) corresponding to the initial value is output from the control circuit 331. Then, any of the switches SW1 to SWn in the attenuation circuit 332 is turned on or off according to the volume control signal Sv0.

端子２１０を介して入力される音声信号は、増幅回路３１３によって増幅され、アッテネート回路３３２へ入力される。アッテネート回路３３２に入力された音声信号は、音量制御信号Ｓｖ０に応じた音量まで減衰された後、端子２４０から出力される。 The audio signal input through the terminal 210 is amplified by the amplifier circuit 313 and input to the attenuation circuit 332. The audio signal input to the attenuation circuit 332 is output from the terminal 240 after being attenuated to a volume corresponding to the volume control signal Sv0.

次に、スイッチ２００がオンされる場合、スイッチ２００がオンとなる期間、第１信号Ｓ１はハイレベルとなる。第１信号Ｓ１がハイレベルとなることによって、第３信号Ｓ３は、分周クロックに等しい周波数のクロックとなる。第３信号Ｓ３のクロックごとに、アップカウンタ３１１のカウント値は初期値からインクリメントされる。アップカウンタ３１１によるカウント値のインクリメントに応じて制御回路３３１から出力される音量制御信号Ｓｖが変化する。音量制御信号Ｓｖの変化に応じてアッテネート回路３３２のスイッチＳＷ１乃至ＳＷｎのオン又はオフがそれぞれ切り替えられる。尚、例えば、アッテネート回路３３２は、アップカウンタ３１１のカウント値がインクリメントされるごとに、音量制御信号Ｓｖによって、抵抗１乃至ｎからなる直列抵抗の抵抗値が増大するようにスイッチＳＷ１乃至ＳＷｎを選択的にオン又はオフしていく。よって、スイッチ２００がオンされている期間は、アップカウンタ３１１のカウント値はインクリメントされて、音声信号の減衰量は減少するため、端子２４０から出力される音声信号（以下、出力音声信号と称する）の音量は増大していく。 Next, when the switch 200 is turned on, the first signal S1 is at a high level during the period when the switch 200 is turned on. As the first signal S1 becomes high level, the third signal S3 becomes a clock having a frequency equal to the divided clock. For each clock of the third signal S3, the count value of the up counter 311 is incremented from the initial value. The volume control signal Sv output from the control circuit 331 changes according to the increment of the count value by the up counter 311. The switches SW1 to SWn of the attenuation circuit 332 are turned on or off in accordance with the change in the volume control signal Sv. For example, the attenuation circuit 332 selects the switches SW1 to SWn so that the resistance value of the series resistor composed of the resistors 1 to n is increased by the volume control signal Sv each time the count value of the up counter 311 is incremented. On or off. Therefore, during the period when the switch 200 is ON, the count value of the up counter 311 is incremented and the attenuation amount of the audio signal is decreased. Therefore, the audio signal output from the terminal 240 (hereinafter referred to as an output audio signal). The volume of increases.

スイッチ２００がオフされると、第１信号Ｓ１はローレベルとなる。第１信号Ｓ１がローレベルとなると、第３信号Ｓ３もローレベルとなり、アップカウンタ３１１によるカウント値のインクリメントが停止する。よって、音量制御信号Ｓｖの変化が停止し、アッテネート回路３３２のスイッチＳＷ１乃至ＳＷｎのオン又はオフの切り替えも停止する。よって、出力音声信号はスイッチ２００がオフされたときのアップカウンタ３１１のカウント値（以下、第１カウント値と称する）に応じた音量となる。また、第１信号Ｓ１の立下りによってラッチ回路３０９は、アップカウンタ３１１の第１カウント値を保持し、ダウンカウンタ３１２に供給する。 When the switch 200 is turned off, the first signal S1 becomes low level. When the first signal S1 becomes low level, the third signal S3 also becomes low level, and the increment of the count value by the up counter 311 is stopped. Accordingly, the change in the volume control signal Sv is stopped, and the on / off switching of the switches SW1 to SWn of the attenuation circuit 332 is also stopped. Therefore, the output audio signal has a volume corresponding to the count value of the up counter 311 (hereinafter referred to as the first count value) when the switch 200 is turned off. Further, the latch circuit 309 holds the first count value of the up counter 311 and supplies it to the down counter 312 by the falling edge of the first signal S1.

次に、スイッチ２０１がオンされる場合、スイッチ２０１がオンとなる期間、第２信号Ｓ２はハイレベルとなる。第２信号Ｓ２がハイレベルとなることによって、第４信号Ｓ４は、分周クロックに等しい周波数のクロックとなる。第４信号Ｓ４のクロックごとに、ダウンカウンタ３１２のカウント値は第１カウント値からデクリメントされる。カウント値のデクリメントに応じて制御回路３３１から出力される音量制御信号Ｓｖが変化する。尚、例えば、アッテネート回路３３２は、ダウンカウンタ３１２のカウント値がデクリメントされるごとに、音量制御信号Ｓｖによって、抵抗１乃至ｎからなる直列抵抗の抵抗値が減少するようにスイッチＳＷ１乃至ＳＷｎを選択的にオン又はオフしていく。よって、スイッチ２０１がオンされている期間は、ダウンカウンタ３１２のカウント値がデクリメントされ、音声信号の減衰量は増加するため、出力音声信号の音量は減少していく。 Next, when the switch 201 is turned on, the second signal S2 is at a high level during the period when the switch 201 is turned on. As the second signal S2 becomes high level, the fourth signal S4 becomes a clock having a frequency equal to the divided clock. The count value of the down counter 312 is decremented from the first count value every clock of the fourth signal S4. The volume control signal Sv output from the control circuit 331 changes according to the decrement of the count value. For example, the attenuation circuit 332 selects the switches SW1 to SWn so that each time the count value of the down counter 312 is decremented, the resistance value of the series resistor composed of the resistors 1 to n is decreased by the volume control signal Sv. On or off. Therefore, during the period in which the switch 201 is on, the count value of the down counter 312 is decremented and the amount of attenuation of the audio signal increases, so the volume of the output audio signal decreases.

スイッチ２０１がオフされると、第２信号Ｓ２はローレベルとなる。第２信号Ｓ２がローレベルとなると、第４信号Ｓ４もローレベルとなり、ダウンカウンタ３１２によるカウント値のデクリメントが停止する。よって、出力音声信号はスイッチ２０１がオフとなったときのダウンカウンタ３１２のカウント値（以下、第２カウント値と称する）に応じた音量となる。また、第２信号Ｓ２の立下りによって、ラッチ回路３１０はダウンカウンタ３１２の第２カウント値を保持し、アップカウンタ３１１に供給する。よって、アップカウンタ３１１又はダウンカウンタ３１２は、スイッチ２００又は２０１がオフされてから、次にスイッチ２００又は２０１がオンされると、スイッチ２００又は２０１がオフされたときのカウント値からインクリメント又はデクリメントを開始する。
以降、出力音声信号の音量は、スイッチ２００及び２０１のオン又はオフに応じて調整される。 When the switch 201 is turned off, the second signal S2 becomes low level. When the second signal S2 becomes low level, the fourth signal S4 also becomes low level, and the decrement of the count value by the down counter 312 is stopped. Therefore, the output audio signal has a volume corresponding to the count value of the down counter 312 (hereinafter referred to as the second count value) when the switch 201 is turned off. Further, the latch circuit 310 holds the second count value of the down counter 312 and supplies it to the up counter 311 in response to the fall of the second signal S2. Therefore, when the switch 200 or 201 is turned on after the switch 200 or 201 is turned off, the up counter 311 or the down counter 312 increments or decrements from the count value when the switch 200 or 201 is turned off. Start.
Thereafter, the volume of the output audio signal is adjusted according to whether the switches 200 and 201 are turned on or off.

以上より、本実施形態に係る音声信号処理回路３００は、スイッチ２００又は２０１がオンされている期間のみ、出力音声信号の音量を増大又は減少させる。よって、本実施形態に係る音声信号処理回路３００は、マイクロコンピュータの制御によらず、スイッチ２００及び２０１の操作に応じて音声信号の音量を調整することができる。 As described above, the audio signal processing circuit 300 according to the present embodiment increases or decreases the volume of the output audio signal only during the period when the switch 200 or 201 is on. Therefore, the audio signal processing circuit 300 according to the present embodiment can adjust the volume of the audio signal according to the operation of the switches 200 and 201 without depending on the control of the microcomputer.

＝＝＝第２実施形態＝＝＝
＜＜音質切替回路の構成＞＞
本実施形態に係る音声信号処理回路６００を含む音質切替回路４００の構成について、図３を参照して説明する。 === Second Embodiment ===
<< Configuration of sound quality switching circuit >>
The configuration of the sound quality switching circuit 400 including the audio signal processing circuit 600 according to the present embodiment will be described with reference to FIG.

図３における音質切替回路４００は、カップリングコンデンサ５０１、端子５０２〜５０４と、スイッチ５００と、集積回路として構成される音声信号処理回路６００と、を含んで構成される。カップリングコンデンサ５０１は、音声信号の直流成分をカットする。端子５０２は、音声信号処理回路６００に音声信号を入力するための端子である。端子５０３は、音声信号処理回路６００にスイッチ５００の操作に応じた電圧を印加するための端子である。端子５０４は、音声信号処理回路６００から音声信号を出力するための端子である。スイッチ５００は、一端が接地され、他端が端子５０３に接続され、音声信号の音質を切り替える場合にユーザ等によって操作される、例えば、自己復帰型の押しボタンスイッチ等から構成される。尚、スイッチ５００のオンとは、スイッチ５００の両端が閉じた状態を言う。また、スイッチ５００のオフとは、スイッチ５００の両端が開いた状態をいう。よって、スイッチ５００がオンされるとき、端子５０３の電位は接地のレベルとなる。一方、スイッチ５００がオフされるとき、端子５０３の電位は不定となる。音声信号処理回路６００は、音声信号の音質を、スイッチ５００の操作に応じて調整して出力する。 A sound quality switching circuit 400 in FIG. 3 includes a coupling capacitor 501, terminals 502 to 504, a switch 500, and an audio signal processing circuit 600 configured as an integrated circuit. The coupling capacitor 501 cuts the direct current component of the audio signal. A terminal 502 is a terminal for inputting an audio signal to the audio signal processing circuit 600. A terminal 503 is a terminal for applying a voltage according to the operation of the switch 500 to the audio signal processing circuit 600. A terminal 504 is a terminal for outputting an audio signal from the audio signal processing circuit 600. The switch 500 is configured by, for example, a self-returning push button switch that is operated by a user or the like when one end is grounded and the other end is connected to the terminal 503 and the sound quality of the audio signal is switched. Note that “ON” of the switch 500 means a state in which both ends of the switch 500 are closed. Further, the switch 500 being off means a state in which both ends of the switch 500 are open. Therefore, when the switch 500 is turned on, the potential of the terminal 503 becomes the ground level. On the other hand, when the switch 500 is turned off, the potential of the terminal 503 becomes indefinite. The audio signal processing circuit 600 adjusts and outputs the sound quality of the audio signal according to the operation of the switch 500.

＜＜音声信号処理回路の構成＞＞
以下、本実施形態に係る音声信号処理回路６００の構成について詳述する。
音声信号処理回路６００は、ヒステリシスアンプ６０１と、プルアップ抵抗６０２と、インバータ回路６０３と、パルス発生回路６０４（第１検出回路）と、増幅回路６０５と、抵抗６０６、６０７と、コンパレータ６０８（第２検出回路）と、選択回路６０９と、選択制御回路６１０と、第１音質調整回路６１１と、第２音質調整回路６１２と、を含んで構成される。 << Configuration of Audio Signal Processing Circuit >>
Hereinafter, the configuration of the audio signal processing circuit 600 according to the present embodiment will be described in detail.
The audio signal processing circuit 600 includes a hysteresis amplifier 601, a pull-up resistor 602, an inverter circuit 603, a pulse generation circuit 604 (first detection circuit), an amplification circuit 605, resistors 606 and 607, and a comparator 608 (first). 2 detection circuit), a selection circuit 609, a selection control circuit 610, a first sound quality adjustment circuit 611, and a second sound quality adjustment circuit 612.

ヒステリシスアンプ６０１は、ヒステリシス特性を有し、スイッチ５００の操作によって発生するチャタリングの影響を防止する。また、ヒステリシスアンプ６０１の出力電位は、スイッチ５００がオンするときに接地のレベルとなる。尚、ヒステリシスアンプ６０１の出力と接地の間には、例えば、不図示のオープンドレイン型のトランジスタＴｒｃが介在する。よって、スイッチ２００がオンし、ヒステリシスアンプ６０１の入力電位が接地のレベルとなることに基づいて、トランジスタＴｒｃがオンし、ヒステリシスアンプ６０１の出力電位は接地のレベルとなる。また、スイッチ５００がオフするとき、ヒステリシスアンプ６０１の入力電位が不定となることに基づいて、トランジスタＴｒｃがオフし、ヒステリシスアンプ６０１の出力電位は、一端に電圧Ｖｄｄが印加されるプルアップ抵抗６０２によって略電圧Ｖｄｄとなる。 The hysteresis amplifier 601 has a hysteresis characteristic and prevents the influence of chattering generated by the operation of the switch 500. Further, the output potential of the hysteresis amplifier 601 becomes a ground level when the switch 500 is turned on. Note that, for example, an open drain transistor Trc (not shown) is interposed between the output of the hysteresis amplifier 601 and the ground. Accordingly, when the switch 200 is turned on and the input potential of the hysteresis amplifier 601 becomes the ground level, the transistor Trc is turned on, and the output potential of the hysteresis amplifier 601 becomes the ground level. When the switch 500 is turned off, the transistor Trc is turned off based on the fact that the input potential of the hysteresis amplifier 601 is indefinite, and the output potential of the hysteresis amplifier 601 is the pull-up resistor 602 to which the voltage Vdd is applied at one end. To approximately the voltage Vdd.

インバータ回路６０３は、ヒステリシスアンプ６０１の出力電位を反転及び二値化し、第５信号Ｓ５を出力する。尚、インバータ回路６０３は、スイッチ５００がオンされ、ヒステリシスアンプ６０１の出力電位が接地のレベルとなるとき、ハイレベルの第５信号Ｓ５を出力する。一方、インバータ回路６０３は、スイッチ５００がオフされ、ヒステリシスアンプ６０１の出力電位が略電圧Ｖｄｄとなるとき、ローレベルとなる第５信号Ｓ５を出力する。 The inverter circuit 603 inverts and binarizes the output potential of the hysteresis amplifier 601 and outputs the fifth signal S5. The inverter circuit 603 outputs the fifth signal S5 at the high level when the switch 500 is turned on and the output potential of the hysteresis amplifier 601 becomes the ground level. On the other hand, when the switch 500 is turned off and the output potential of the hysteresis amplifier 601 becomes substantially the voltage Vdd, the inverter circuit 603 outputs the fifth signal S5 that is at a low level.

パルス発生回路６０４は、第５信号Ｓ５の立上りごとにパルスを発生する。つまり、パルス発生回路６０４は、スイッチ５００がオフからオンへと操作されるごとにパルスを発生する。尚、パルス発生回路６０４は、例えば、インバータ回路からなる遅延回路とＡＮＤ回路を用いることにより構成できる。そして、第５信号Ｓ５と、遅延回路によって遅延させた第５信号Ｓ５との論理積をパルスとして出力する。また、パルス発生回路６０４として、例えば、第５信号Ｓ５の立上りをトリガとしてパルスを発生するワンショットマルチバイブレータを用いてもよい。 The pulse generation circuit 604 generates a pulse every rising edge of the fifth signal S5. That is, the pulse generation circuit 604 generates a pulse every time the switch 500 is operated from OFF to ON. The pulse generation circuit 604 can be configured by using, for example, a delay circuit composed of an inverter circuit and an AND circuit. Then, the logical product of the fifth signal S5 and the fifth signal S5 delayed by the delay circuit is output as a pulse. Further, as the pulse generation circuit 604, for example, a one-shot multivibrator that generates a pulse with the rising edge of the fifth signal S5 as a trigger may be used.

増幅回路６０５は、カップリングコンデンサ５０１を介して端子５０２から入力された音声信号を増幅する。 The amplifier circuit 605 amplifies the audio signal input from the terminal 502 via the coupling capacitor 501.

抵抗６０６は、所定の抵抗値を有し、増幅回路６０５の出力ラインと接地の間に接続される。よって、増幅回路６０５から出力された音声信号は、抵抗６０６の抵抗値に応じた基準電圧Ｖｒｅｆ（直流レベル）を中心として、正側又は負側に変化する信号（以下、音声信号Ａと称する）となる。 The resistor 606 has a predetermined resistance value and is connected between the output line of the amplifier circuit 605 and the ground. Therefore, the audio signal output from the amplifier circuit 605 changes to the positive side or the negative side around the reference voltage Vref (DC level) corresponding to the resistance value of the resistor 606 (hereinafter referred to as the audio signal A). It becomes.

抵抗６０７は、抵抗６０６と同様の抵抗値を有し、コンパレータ６０８の−端子と、接地の間に接続される。よって、コンパレータ６０８の−端子には、基準電圧Ｖｅｆが発生する。 The resistor 607 has a resistance value similar to that of the resistor 606, and is connected between the negative terminal of the comparator 608 and the ground. Therefore, the reference voltage Vef is generated at the negative terminal of the comparator 608.

コンパレータ６０８は、−端子に入力される基準電圧Ｖｒｅｆと、＋端子に入力される音声信号Ａと、を比較し、音声信号Ａが基準電圧Ｖｒｅｆと交差する点（以下、ゼロクロス点と称する）ごとに、論理が変化するゼロクロス検出クロックを出力する。 The comparator 608 compares the reference voltage Vref input to the − terminal and the audio signal A input to the + terminal, and at each point where the audio signal A intersects the reference voltage Vref (hereinafter referred to as a zero cross point). In addition, a zero cross detection clock whose logic changes is output.

選択回路６０９は、スイッチ６３０、６３１を含んで構成される。スイッチ６３０、６３１は、各々、選択回路６０９に対する音声信号Ａの入力ラインと、第１音質調整回路６１１、第２音質調整回路６１２に対する音声信号Ａの入力ラインとの間に接続される。また、スイッチ６３０、６３１は、選択制御回路６１０による制御の下で、選択的且つ相補的にオン又はオフする。尚、音声信号Ａは、スイッチ６３０がオン、スイッチ６３１がオフすると第１音質調整回路６１１へ入力され、スイッチ６３０がオフ、スイッチ６３１がオンすると第２音質調整回路６１２へ入力される。 The selection circuit 609 includes switches 630 and 631. The switches 630 and 631 are connected between the input line of the audio signal A to the selection circuit 609 and the input line of the audio signal A to the first sound quality adjustment circuit 611 and the second sound quality adjustment circuit 612, respectively. The switches 630 and 631 are selectively and complementarily turned on or off under the control of the selection control circuit 610. The audio signal A is input to the first sound quality adjustment circuit 611 when the switch 630 is turned on and the switch 631 is turned off, and is input to the second sound quality adjustment circuit 612 when the switch 630 is turned off and the switch 631 is turned on.

第１音質調整回路６１１、第２音質調整回路６１２は、それぞれ、所定の周波数成分をカットするためのフィルタ回路（不図示）を備え、音声信号Ａの周波数分布を調整することにより音声信号Ａの音質を調整して端子５０４へ出力する。尚、第１音質調整回路６１１と、第２音質調整回路６１２は、互いに異なる音質に音声信号Ａを調整する。以下、第１音質調整回路６１１、第２音質調整回路６１２に調整された音声信号Ａを、各々、音声信号ａ、ｂと称する。 Each of the first sound quality adjustment circuit 611 and the second sound quality adjustment circuit 612 includes a filter circuit (not shown) for cutting a predetermined frequency component, and adjusts the frequency distribution of the sound signal A to adjust the sound signal A. The sound quality is adjusted and output to the terminal 504. The first sound quality adjustment circuit 611 and the second sound quality adjustment circuit 612 adjust the audio signal A to different sound qualities. Hereinafter, the audio signals A adjusted by the first sound quality adjustment circuit 611 and the second sound quality adjustment circuit 612 are referred to as audio signals a and b, respectively.

選択制御回路６１０は、Ｄ型フリップフロップ（ＤＦＦ）６２０、６２１と、遅延回路６２７と、リセットパルス発生回路６２４と、ＯＲ回路６２５と、制御回路６２６と、を含んで構成される。ＤＦＦ６２０は、データ（Ｄ）端子に電圧Ｖｄｄ（ハイレベル）が入力され、クロック（Ｃ）端子にパルス発生回路６０４が発生するパルスが入力される。また、ＤＦＦ６２０は、リセット（Ｒ）端子に遅延回路６２７のハイレベルの出力が入力されるとリセットされる。ＤＦＦ６２１は、Ｄ端子にＤＦＦ６２０の出力（Ｑ）端子の出力が入力され、Ｃ端子にゼロクロス検出クロックが入力される。また、ＤＦＦ６２１は、Ｒ端子にＯＲ回路６２５のハイレベルの出力が入力されるとリセットされる。遅延回路６２７は、インバータ回路６２２、６２３から構成され、ＤＦＦ６２１のＱ端子の出力を遅延させて、ＤＦＦ６２０のＲ端子及びＯＲ回路６２５に入力する。リセットパルス発生回路６２４は、音声信号処理回路６００の電源投入時にＤＦＦ６２１をリセットするためのリセットパルスを発生する。尚、リセットパルス発生回路６２４は、例えば、インバータ回路からなる遅延回路とＡＮＤ回路を用いることにより構成できる。そして、電源電圧を所定の分圧比で分圧した第６信号Ｓ６（不図示）と、遅延回路によって遅延させた第６信号Ｓ６との論理積をリセットパルスとして出力する。また、リセットパルス発生回路６２４として、例えば、第６信号Ｓ６が所定のレベルとなることをトリガとしてリセットパルスを発生するワンショットマルチバイブレータを用いてもよい。ＯＲ回路６２５は、遅延回路６２７の出力と、リセットパルスとの論理和を出力する。制御回路６２６は、ＤＦＦ６２１のＱ端子の出力がハイレベルとなるごとに、選択回路６０９のスイッチ６３０及び６３１のオン又はオフを切り替える。 The selection control circuit 610 includes D-type flip-flops (DFF) 620 and 621, a delay circuit 627, a reset pulse generation circuit 624, an OR circuit 625, and a control circuit 626. In the DFF 620, the voltage Vdd (high level) is input to the data (D) terminal, and the pulse generated by the pulse generation circuit 604 is input to the clock (C) terminal. Further, the DFF 620 is reset when the high-level output of the delay circuit 627 is input to the reset (R) terminal. In the DFF 621, the output of the output (Q) terminal of the DFF 620 is input to the D terminal, and the zero cross detection clock is input to the C terminal. The DFF 621 is reset when a high level output of the OR circuit 625 is input to the R terminal. The delay circuit 627 includes inverter circuits 622 and 623, delays the output of the Q terminal of the DFF 621, and inputs the delayed output to the R terminal of the DFF 620 and the OR circuit 625. The reset pulse generation circuit 624 generates a reset pulse for resetting the DFF 621 when the audio signal processing circuit 600 is powered on. The reset pulse generation circuit 624 can be configured by using, for example, a delay circuit composed of an inverter circuit and an AND circuit. Then, a logical product of the sixth signal S6 (not shown) obtained by dividing the power supply voltage at a predetermined voltage dividing ratio and the sixth signal S6 delayed by the delay circuit is output as a reset pulse. As the reset pulse generation circuit 624, for example, a one-shot multivibrator that generates a reset pulse triggered by the sixth signal S6 becoming a predetermined level may be used. The OR circuit 625 outputs a logical sum of the output of the delay circuit 627 and the reset pulse. The control circuit 626 switches on or off the switches 630 and 631 of the selection circuit 609 every time the output of the Q terminal of the DFF 621 becomes high level.

＜＜音声信号処理回路の動作＞＞
以下、本実施形態に係る音声信号処理回路６００の動作について説明する。尚、説明の便宜上、音声信号処理回路６００の電源投入時（初期時）において、スイッチ５００はオフされており、スイッチ６３０、６３１は、各々、オン、オフされていることとする。よって、初期時において、第５信号Ｓ５はローレベルであり、端子５０４から出力される音声信号（以下、出力音声信号と称する）は音声信号ａとなる。 << Operation of Audio Signal Processing Circuit >>
Hereinafter, the operation of the audio signal processing circuit 600 according to the present embodiment will be described. For convenience of explanation, it is assumed that the switch 500 is turned off and the switches 630 and 631 are turned on and off when the audio signal processing circuit 600 is turned on (initial time). Therefore, at the initial time, the fifth signal S5 is at a low level, and the audio signal output from the terminal 504 (hereinafter referred to as an output audio signal) is the audio signal a.

初期時にリセットパルス発生回路６２４はリセットパルスを発生する。リセットパルスによってＯＲ回路６２５の出力はハイレベルとなるため、ＤＦＦ６２１はリセットされる。 At the initial stage, the reset pulse generation circuit 624 generates a reset pulse. Since the output of the OR circuit 625 becomes high level by the reset pulse, the DFF 621 is reset.

次に、ユーザ等によってスイッチ５００がオンされる場合、第５信号Ｓ５はハイレベルとなる。第５信号Ｓ５の立上りによって、パルス発生回路６０４はパルスを発生し、ＤＦＦ６２０のＱ端子の出力はハイレベルに保持される。ＤＦＦ６２１のＤ端子にハイレベルが供給され、ゼロクロス検出クロックの立上りによって、ＤＦＦ６２１のＱ端子の出力はハイレベルに保持される。ＤＦＦ６２１のＱ端子出力がハイレベルとなることによって、制御回路６２６は選択回路６０９のスイッチ６３０、６３１のオン又はオフを切り替える。尚、ＤＦＦ６２１のＱ端子の出力がハイレベルとなるタイミングは、音声信号Ａのゼロクロス点である。よって、音声信号Ａのゼロクロス点において、出力音声信号は、音声信号ａから音声信号ｂに切り替えられる。 Next, when the switch 500 is turned on by the user or the like, the fifth signal S5 becomes a high level. With the rising edge of the fifth signal S5, the pulse generation circuit 604 generates a pulse, and the output of the Q terminal of the DFF 620 is held at a high level. A high level is supplied to the D terminal of the DFF 621, and the output of the Q terminal of the DFF 621 is held at the high level by the rising of the zero cross detection clock. When the Q terminal output of the DFF 621 becomes high level, the control circuit 626 switches the switches 630 and 631 of the selection circuit 609 on or off. Note that the timing when the output of the Q terminal of the DFF 621 becomes high level is the zero cross point of the audio signal A. Therefore, at the zero cross point of the audio signal A, the output audio signal is switched from the audio signal a to the audio signal b.

ＤＦＦ６２１のＱ端子から出力されるハイレベルが、遅延回路６２７によって遅延された後、ＯＲ回路６２５を介してＤＦＦ６２１のＲ端子に入力されると、ＤＦＦ６２１のＱ端子はローレベルに保持される。また、ＤＦＦ６２１のＱ端子から出力されるハイレベルが、遅延回路６２７によって遅延された後、ＤＦＦ６２０のＲ端子に入力されると、ＤＦＦ６２０のＱ端子はローレベルに保持される。スイッチ５００がオフされると、第５信号Ｓ５がローレベルとなる。よって、選択制御回路６１０は、次に、スイッチ５００がオンされ、パルス発生回路からパルスが出力された場合に、前述と同様に選択回路６０９のスイッチ６３０、６３１のオン又はオフを切り替えるための待機状態となる。 When the high level output from the Q terminal of the DFF 621 is delayed by the delay circuit 627 and then input to the R terminal of the DFF 621 via the OR circuit 625, the Q terminal of the DFF 621 is held at the low level. When the high level output from the Q terminal of the DFF 621 is delayed by the delay circuit 627 and then input to the R terminal of the DFF 620, the Q terminal of the DFF 620 is held at the low level. When the switch 500 is turned off, the fifth signal S5 becomes low level. Therefore, when the switch 500 is turned on and a pulse is output from the pulse generation circuit, the selection control circuit 610 waits for switching the switches 630 and 631 of the selection circuit 609 on or off as described above. It becomes a state.

以上より、スイッチ５００がオフからオンされるごとに、選択回路６０９のスイッチ６３０、６３１のオン又はオフが切り替えられ、出力音声信号の音質が切り替えられる。よって、本実施形態に係る音声信号処理回路６００は、マイクロコンピュータの制御によらず、スイッチ５００の操作によって音声信号の音質を調整することが出来る。 As described above, every time the switch 500 is turned on from off, the switches 630 and 631 of the selection circuit 609 are switched on or off, and the sound quality of the output audio signal is switched. Therefore, the audio signal processing circuit 600 according to the present embodiment can adjust the sound quality of the audio signal by operating the switch 500 without being controlled by the microcomputer.

また、本実施形態に係る音声信号処理回路６００は、音声信号Ａのゼロクロス点で出力音声信号の音質を切り替えるため、音質の切り替え前後で出力音声信号の電圧レベルが急激に変化することを防ぎ、音質の切り替えに伴うノイズを抑えることが出来る。 In addition, since the audio signal processing circuit 600 according to the present embodiment switches the sound quality of the output sound signal at the zero cross point of the sound signal A, the voltage level of the output sound signal is prevented from changing suddenly before and after the sound quality switching, Noise caused by switching sound quality can be suppressed.

以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。 Although the present embodiment has been described above, the above-described examples are for facilitating the understanding of the present invention, and are not intended to limit the present invention. The present invention can be changed / improved without departing from the spirit thereof, and the present invention includes equivalents thereof.

第２実施形態に係る音声信号処理回路６００は、２つの音質調整回路（第１音質調整回路６１１、第２音質調整回路６１２）と、２つの音質調整回路に対応する２つのスイッチ（スイッチ６３０、６３１）と、を備える構成として説明したが、これに限定されない。例えば、第２実施形態に係る音声信号処理回路６００は、３つ以上の音質調整回路と、各々の音質調整回路に対応する３つ以上のスイッチを備えてもよい。この場合、選択制御回路６１０の制御において、３つ以上のスイッチのうち何れか１つをオンさせることにより、出力音声信号の音質を３以上の複数の音質の間で切り替えることが出来る。 The audio signal processing circuit 600 according to the second embodiment includes two sound quality adjustment circuits (a first sound quality adjustment circuit 611 and a second sound quality adjustment circuit 612), and two switches corresponding to the two sound quality adjustment circuits (switch 630, 631). However, the present invention is not limited to this. For example, the audio signal processing circuit 600 according to the second embodiment may include three or more sound quality adjustment circuits and three or more switches corresponding to each sound quality adjustment circuit. In this case, in the control of the selection control circuit 610, by turning on any one of the three or more switches, the sound quality of the output audio signal can be switched between the three or more sound qualities.

また、第２実施形態に係る音声信号処理回路６００を集積化する場合、抵抗６０６、６０７を集積回路の外部に設けることとしても良い。抵抗６０６、６０７を集積回路の外部に設けることにより、基準電圧Ｖｒｅｆのレベルを任意に可変することが可能となる。 When integrating the audio signal processing circuit 600 according to the second embodiment, the resistors 606 and 607 may be provided outside the integrated circuit. By providing the resistors 606 and 607 outside the integrated circuit, the level of the reference voltage Vref can be arbitrarily changed.

また、第２実施形態に係る、遅延回路６２７は、２つのインバータ回路６２２、６２３を備える構成に限定されるものではなく、偶数個のインバータ回路によって構成されればよい。遅延回路６２７を構成するインバータ回路の個数によって、任意の遅延時間を設定することが出来る。 The delay circuit 627 according to the second embodiment is not limited to the configuration including the two inverter circuits 622 and 623, and may be configured by an even number of inverter circuits. An arbitrary delay time can be set depending on the number of inverter circuits constituting the delay circuit 627.

本発明の第１実施形態に係る音声信号処理回路の構成を示す図である。It is a figure which shows the structure of the audio | voice signal processing circuit which concerns on 1st Embodiment of this invention. 第１実施形態に係るアッテネート回路の構成例を示す図である。It is a figure which shows the structural example of the attenuation circuit which concerns on 1st Embodiment. 本発明の第２実施形態に係る音声信号処理回路の構成を示す図である。It is a figure which shows the structure of the audio | voice signal processing circuit which concerns on 2nd Embodiment of this invention.

Explanation of symbols

３０７、３０８ＡＮＤ回路
３１１アップカウンタ
３１２ダウンカウンタ
３３０音量調整回路
６１１第１音質調整回路
６１２第２音質調整回路
６０９選択回路
６０４パルス発生回路
６０８コンパレータ
６１０選択制御回路 307, 308 AND circuit 311 up counter 312 down counter 330 volume adjustment circuit 611 first sound quality adjustment circuit 612 second sound quality adjustment circuit 609 selection circuit 604 pulse generation circuit 608 comparator 610 selection control circuit

Claims

A gate circuit that allows a clock of a predetermined frequency to pass while the switch is being operated;
A counter that counts the clock that has passed through the gate circuit;
A volume adjustment circuit for adjusting the volume level of the audio signal in accordance with the count value of the counter;
An audio signal processing circuit comprising:

A first gate circuit for passing a first clock having a predetermined frequency during a period in which the first switch is operated;
A second gate circuit for passing a second clock of a predetermined frequency during a period in which the second switch is operated;
An up counter for counting up the first clock that has passed through the first gate circuit;
A down counter that counts down the second clock that has passed through the second gate circuit;
A volume adjustment circuit that adjusts the volume level of the audio signal according to the count value of the up counter or the count value of the down counter;
An audio signal processing circuit comprising:

A first sound quality adjustment circuit for adjusting the sound quality of the audio signal;
A second sound quality adjustment circuit for adjusting the sound quality of the audio signal to a sound quality different from that of the first sound quality adjustment circuit;
A selection circuit for selectively inputting the audio signal to the first and second sound quality adjustment circuits;
A first detection circuit for detecting a state in which the switch is operated;
A second detection circuit for detecting timing at which the audio signal becomes a predetermined DC level;
A selection control circuit for controlling the selection circuit to perform selection for the first and second sound quality adjustment circuits at the timing each time the first detection circuit detects the state;
An audio signal processing circuit comprising:

The first detection circuit is a pulse generation circuit that generates a pulse each time the switch is operated,
The selection control circuit controls the selection circuit to perform selection for the first and second sound quality adjustment circuits at the timing based on the pulse.
The audio signal processing circuit according to claim 3.

The second detection circuit is a comparator that compares the audio signal with a predetermined DC level and detects the timing when the audio signal is at a predetermined DC level.
The audio signal processing circuit according to claim 3 or 4,