JP2009267833A

JP2009267833A - Audio signal processing circuit

Info

Publication number: JP2009267833A
Application number: JP2008116074A
Authority: JP
Inventors: Hirohisa Suzuki; 裕久鈴木; Masaaki Suzuki; 正明鈴木
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2008-04-25
Filing date: 2008-04-25
Publication date: 2009-11-12

Abstract

PROBLEM TO BE SOLVED: To prevent the occurrence of noise when one audio signal is switched to another audio signal, which is output. SOLUTION: An audio signal processing circuit includes a first select circuit which selectively outputs a first audio signal and a second audio signal superimposed together at the same direct current level, a second select circuit which selectively outputs a direct current signal having the direct current level and an audio signal output from the first select circuit, and a control circuit which controls the first and second select circuits so that, when the first select circuit changes one of the first and second audio signals to the other, which is output, the second select circuit outputs the direct current signal from when the one audio signal goes to the direct current level until the other audio signal goes to the direct current level, and when the second select circuit outputs the direct current signal, the first select circuit changes the one audio signal to the other audio signal, which is output. COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、音声信号処理回路に関する。 The present invention relates to an audio signal processing circuit.

近年、例えば、図５に示すようにラジオチューナやＣＤプレーヤ等の複数の音源１１、１２と、音源１１、１２からそれぞれ入力される音声信号（入力音声信号）のうち何れか一方を選択し選択した入力音声信号の音量を調整して出力する音声信号処理回路２０と、音声信号処理回路２０がユーザ等の選択に応じた入力音声信号を選択するように制御するマイクロコンピュータ（以下、マイコンと称する）１６と、音声信号処理回路２０によって調整された入力音声信号を出力するスピーカ１７と、を有するオーディオ措置１０が知られている。ここで、例えば、音声信号処理回路２０が入力音声信号の選択を切り替える際にスピーカ１７から出力される音声信号（出力音声信号）のレベルが急激に変化する場合、この急激なレベル変化がノイズとなる虞がある。その一例として、図６に時間ｔ１において、入力音声信号Ａから入力音声信号Ｂへ選択が切り替えられた場合の出力音声信号Ａを示す。図６におけるレベル変化量ｄがノイズとなる。このような、出力音声信号の急激なレベル変化を防ぐため、例えば図６の出力音声信号Ｂに示すように、入力音声信号Ａ、Ｂのレベルが基準電圧となるタイミング（以下、ゼロクロス点と称する）ｔ２で、入力音声信号の選択を切り替えるオーディオ装置が知られている（特許文献１を参照）。また、例えば、出力音声信号のレベルを基準電圧のレベルまで、徐々に減衰させてから入力音声信号の選択を切り替え、その後、出力音声信号のレベルを本来のレベルまで徐々に復帰させるオーディオ装置が知られている（特許文献２を参照）。
特開平３−４８５０７号公報特開平３−５２４１４号公報 In recent years, for example, as shown in FIG. 5, a plurality of sound sources 11, 12 such as a radio tuner and a CD player, and an audio signal (input audio signal) respectively input from the sound sources 11, 12 are selected and selected. An audio signal processing circuit 20 that adjusts and outputs the volume of the input audio signal, and a microcomputer that controls the audio signal processing circuit 20 to select an input audio signal according to a user's selection (hereinafter referred to as a microcomputer). ) 16 and a speaker 17 that outputs an input audio signal adjusted by the audio signal processing circuit 20 is known. Here, for example, when the level of the audio signal (output audio signal) output from the speaker 17 changes suddenly when the audio signal processing circuit 20 switches the selection of the input audio signal, this abrupt level change is regarded as noise. There is a risk of becoming. As an example, FIG. 6 shows an output audio signal A when the selection is switched from the input audio signal A to the input audio signal B at time t1. The level change amount d in FIG. 6 becomes noise. In order to prevent such a sudden level change of the output audio signal, for example, as shown in the output audio signal B of FIG. 6, the timing at which the levels of the input audio signals A and B become the reference voltage (hereinafter referred to as zero cross point). ) An audio device that switches input audio signal selection at t2 is known (see Patent Document 1). Also, for example, an audio device is known that gradually attenuates the level of the output audio signal to the level of the reference voltage, switches the selection of the input audio signal, and then gradually returns the level of the output audio signal to the original level. (See Patent Document 2).
Japanese Patent Laid-Open No. 3-48507 Japanese Patent Laid-Open No. 3-52414

しかしながら、特許文献１に示される構成において、位相が異なる入力音声信号間の切り替えを行う場合、出力音声信号の急激なレベル変化を防ぐことが出来ない虞がある。その一例として図７に音声信号処理回路２０が入力音声信号Ａから、位相の異なる入力音声信号Ｂへ選択を切り替えて出力する場合について示す。入力音声信号Ａ、Ｂはそれぞれのゼロクロス点が一致しないため、入力音声信号Ａ又はＢのゼロクロス点ｔ１又はｔ２で入力音声信号の選択を切り替えても出力音声信号の急激なレベル変化を防ぐことが出来ない。また、特許文献２に示される構成では、マイコン１６等によって出力音声信号のレベルを徐々に増減させる制御が行われるため、マイコン１６等の処理負荷が大きくなる虞がある。 However, in the configuration shown in Patent Document 1, when switching between input audio signals having different phases, there is a possibility that a sudden level change of the output audio signal cannot be prevented. As an example, FIG. 7 shows a case where the audio signal processing circuit 20 switches the selection from the input audio signal A to the input audio signal B having a different phase and outputs it. Since the input audio signals A and B do not coincide with each other in the zero-cross point, even if the selection of the input audio signal is switched at the zero-cross point t1 or t2 of the input audio signal A or B, a sudden level change of the output audio signal is prevented. I can't. Further, in the configuration disclosed in Patent Document 2, since the microcomputer 16 or the like performs control to gradually increase or decrease the level of the output audio signal, there is a possibility that the processing load on the microcomputer 16 or the like becomes large.

前述した課題を解決する主たる発明は、音声信号処理回路であって、同一の直流レベルに重畳される第１及び第２音声信号を選択的に出力する第１選択回路と、前記直流レベルの直流信号及び前記第１選択回路から出力される音声信号を選択的に出力する第２選択回路と、前記第１選択回路が前記第１及び第２音声信号のうち一方の音声信号から他方の音声信号へ出力を変更する場合、前記一方の音声信号が前記直流レベルとなるときから前記他方の音声信号が前記直流レベルとなるときまで、前記第２選択回路が前記直流信号を出力し、前記第２選択回路が前記直流信号を出力するとき、前記第１選択回路が前記一方の音声信号から前記他方の音声信号へ出力を変更するように、前記第１選択回路及び前記第２選択回路を制御する制御回路と、を備える。 A main invention for solving the above-described problems is an audio signal processing circuit, a first selection circuit that selectively outputs first and second audio signals superimposed on the same DC level, and a DC level DC A second selection circuit for selectively outputting a signal and an audio signal output from the first selection circuit, and the first selection circuit from one audio signal to the other audio signal of the first and second audio signals. When the one audio signal is changed to the DC level, the second selection circuit outputs the DC signal from the time when the one audio signal becomes the DC level to the time when the other audio signal becomes the DC level. When the selection circuit outputs the DC signal, the first selection circuit and the second selection circuit are controlled so that the first selection circuit changes the output from the one audio signal to the other audio signal. Control circuit , Comprising a.

本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。 Other features of the present invention will become apparent from the accompanying drawings and the description of this specification.

本発明によれば、一方の音声信号から他方の音声信号へ切り替えて出力する際にノイズの発生を防止することができる。 According to the present invention, it is possible to prevent the occurrence of noise when switching from one audio signal to the other audio signal for output.

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。 At least the following matters will become apparent from the description of the present specification and the accompanying drawings.

＜＜音声信号処理回路の構成＞＞
本実施形態に係る音声信号処理回路３００の構成について、図１を参照して説明する。尚、図１において、図５に示す構成と同一の構成については同一の番号を付し、その説明を省略する。本実施形態に係る音声信号処理回路３００は、ユーザ等の指示に応じて音声信号を選択し音量を調整して出力するオーディオ装置１００に含まれる
インターフェース回路３０６は、端子１０７〜１０９を介してマイコン１０１と接続される。インターフェース回路３０６は、端子１０９からクロックＣＬＫ０が入力され、端子１０７から後述する制御データ、音量データ等の所定のデータがクロックＣＬＫ０に同期して入力され、端子１０８から音声信号処理回路３００の所定のデータをクロックＣＬＫ０に同期して出力する。インターフェース回路３０６は、入力された制御データに基づいて、後述の、イネーブルパルスＷＥと、クロック選択信号Ｓｕ１、Ｓｕ２と、セレクタ指示信号Ｓｉと、スタート信号Ｓｓと、初期設定信号Ｓｎを出力する。また、入力された音量データに基づいて後述の音量制御信号Ｓｖを出力する。 << Configuration of Audio Signal Processing Circuit >>
The configuration of the audio signal processing circuit 300 according to the present embodiment will be described with reference to FIG. In FIG. 1, the same components as those shown in FIG. 5 are denoted by the same reference numerals, and the description thereof is omitted. The audio signal processing circuit 300 according to the present embodiment is included in the audio device 100 that selects and outputs a sound signal according to an instruction from a user or the like. The interface circuit 306 includes a microcomputer via terminals 107 to 109. 101 is connected. The interface circuit 306 receives the clock CLK0 from the terminal 109, and receives predetermined data such as control data and volume data, which will be described later, from the terminal 107 in synchronization with the clock CLK0. The interface circuit 306 receives predetermined data of the audio signal processing circuit 300 from the terminal 108. Data is output in synchronization with the clock CLK0. The interface circuit 306 outputs an enable pulse WE, clock selection signals Su1 and Su2, a selector instruction signal Si, a start signal Ss, and an initial setting signal Sn, which will be described later, based on the input control data. Further, a volume control signal Sv described later is output based on the input volume data.

セレクタ回路３０１（第１選択回路）は、スイッチ回路２１１、２１２を含んで構成される。スイッチ回路２１１、２１２は、各々、端子１０５、１０６と音量制御回路３０２との間に接続される。スイッチ回路２１１、２１２は、各々、音声信号の直流電圧成分をカットするカップリングコンデンサ１０２、１０３及び端子１０５、１０６を介して音源１１、１２から入力される音声信号（以下、入力音声信号Ａ、Ｂと称する）の導通又は非導通を切り替える。 The selector circuit 301 (first selection circuit) includes switch circuits 211 and 212. The switch circuits 211 and 212 are connected between the terminals 105 and 106 and the volume control circuit 302, respectively. The switch circuits 211 and 212 respectively receive audio signals (hereinafter referred to as input audio signals A and A) input from the sound sources 11 and 12 via the coupling capacitors 102 and 103 and the terminals 105 and 106 that cut the DC voltage component of the audio signal. (Referred to as “B”).

音量制御回路３０２（第２選択回路）は、アッテネータ回路２２１と、ミュートスイッチ回路２２２と、抵抗２２３と、を含んで構成される。アッテネータ回路２２１は、音量制御信号Ｓｖに応じて音声信号の電圧レベルを減衰させる。尚、音量制御信号Ｓｖは、音量データに基づいて音声信号の音量レベルを指示する。また、音量データは、ユーザ等により音声信号の音量レベルが設定されることに応じてマイコン１０１から出力される。抵抗２２３は、一端が接地され、他端がミュートスイッチ回路２２２の入力側に接続される。よって、抵抗２２３の抵抗値に応じた基準電圧Ｖｒｅｆのレベル（直流レベル）のミュート信号Ｓｍ（直流信号）がミュートスイッチ回路２２２に入力される。ミュートスイッチ回路２２２は、ミュート制御回路３５０の制御において、アッテネータ回路２２１から出力される音声信号と、ミュート信号Ｓｍのうち、何れか一方を選択して出力する。尚、ミュート信号Ｓｍが選択出力される場合、端子１１０及び音声信号の直流電圧成分をカットするカップリングコンデンサ１０４を介してスピーカ１７から出力される出力音声信号はミュート状態となる。 The volume control circuit 302 (second selection circuit) includes an attenuator circuit 221, a mute switch circuit 222, and a resistor 223. The attenuator circuit 221 attenuates the voltage level of the audio signal in accordance with the volume control signal Sv. The volume control signal Sv indicates the volume level of the audio signal based on the volume data. The volume data is output from the microcomputer 101 in response to the volume level of the audio signal being set by the user or the like. The resistor 223 has one end grounded and the other end connected to the input side of the mute switch circuit 222. Therefore, the mute signal Sm (DC signal) at the level (DC level) of the reference voltage Vref corresponding to the resistance value of the resistor 223 is input to the mute switch circuit 222. The mute switch circuit 222 selects and outputs either the audio signal output from the attenuator circuit 221 or the mute signal Sm under the control of the mute control circuit 350. When the mute signal Sm is selectively output, the output audio signal output from the speaker 17 through the terminal 110 and the coupling capacitor 104 that cuts the DC voltage component of the audio signal is in the mute state.

抵抗３０３、３０４は、各々、抵抗２２３と同様の抵抗値を有し、端子１０５、１０６とスイッチ回路２１１、２１２を接続する信号ライン３１７、３１８と接地の間に接続される。入力音声信号Ａ、Ｂは、各々、抵抗３０３、３０４によって、基準電圧Ｖｒｅｆを中心として正側又は負側に変化する信号（以下、入力音声信号Ａ’、Ｂ’と称する）となる。 The resistors 303 and 304 each have a resistance value similar to that of the resistor 223, and are connected between the signal lines 317 and 318 connecting the terminals 105 and 106 and the switch circuits 211 and 212 and the ground. The input audio signals A and B become signals (hereinafter referred to as input audio signals A ′ and B ′) that change to the positive side or the negative side around the reference voltage Vref by the resistors 303 and 304, respectively.

制御回路３０５は、抵抗３１３、３１５と、コンパレータ３１４（第１コンパレータ）と、コンパレータ３１６（第２コンパレータ）と、検出回路３２０と、セレクタ制御回路３３０（第１選択制御回路）と、ミュート制御回路３５０（第２選択制御回路）と、第１タイマ３４０と、第２タイマ３４１と、を含んで構成される。抵抗３１３、３１５は、各々、抵抗２２３と同様の抵抗値を有し、一端が接地され、他端がコンパレータ３１４、３１６の−端子に接続される。よって、コンパレータ３１４、３１６の−端子には、各々、抵抗３１３、３１５によって、基準電圧Ｖｒｅｆが発生する。コンパレータ３１４、３１６は、各々、−端子に入力される基準電圧Ｖｒｅｆと、＋端子に入力される入力音声信号Ａ’、Ｂ’と、を比較し、入力音声信号Ａ’、Ｂ’が基準電圧Ｖｒｅｆと交差する点（以下、ゼロクロス点と称する）毎に、論理が変化するゼロクロス検出クロックＣＬＫ１（第１比較信号）、ＣＬＫ２（第２比較信号）を出力する。尚、コンパレータ３１４、３１６は、ノイズ等に起因するゼロクロス点のチャタリングを防止するため、例えば、ヒステリシス特性を有するヒステリシスコンパレータが採用される。第１タイマ３４０は、スタート信号Ｓｓと後述の第３パルスＣ３が入力される。第１タイマ３４０は、スタート信号Ｓｓが入力されることによって第１期間の計時を開始し、第１期間の計時が終了するとハイレベルの第１計時信号Ｓｃを出力する。第１タイマ３４０は、第３パルスＣ３が入力されることによってリセットされ、ローレベルの第１計時信号Ｓｃを出力する。尚、スタート信号Ｓｓはマイコン１０１から制御データが入力される毎にインターフェース回路３０６から出力される信号である。また、制御データは、ユーザ等によって入力音声信号の選択の変更が指示される場合に、入力音声信号Ａ、Ｂのうち何れの信号に切り替えて出力するかを示すデータである。第２タイマ３４１は、ハイレベルの第１計時信号Ｓｃが入力されることを契機に第２期間の計時を開始し、第２期間の計時が終了すると第３パルスＣ３を出力する。 The control circuit 305 includes resistors 313 and 315, a comparator 314 (first comparator), a comparator 316 (second comparator), a detection circuit 320, a selector control circuit 330 (first selection control circuit), and a mute control circuit. 350 (second selection control circuit), a first timer 340, and a second timer 341. Each of the resistors 313 and 315 has a resistance value similar to that of the resistor 223, one end is grounded, and the other end is connected to the negative terminals of the comparators 314 and 316. Therefore, the reference voltage Vref is generated at the negative terminals of the comparators 314 and 316 by the resistors 313 and 315, respectively. The comparators 314 and 316 respectively compare the reference voltage Vref input to the − terminal and the input audio signals A ′ and B ′ input to the + terminal, and the input audio signals A ′ and B ′ are the reference voltage. Zero cross detection clocks CLK1 (first comparison signal) and CLK2 (second comparison signal) whose logic changes are output at each point crossing Vref (hereinafter referred to as a zero cross point). For the comparators 314 and 316, for example, a hysteresis comparator having a hysteresis characteristic is employed in order to prevent chattering at the zero cross point due to noise or the like. The first timer 340 receives a start signal Ss and a third pulse C3 described later. The first timer 340 starts timing of the first period when the start signal Ss is input, and outputs the first timing signal Sc of high level when the timing of the first period ends. The first timer 340 is reset when the third pulse C3 is input, and outputs a first clock signal Sc having a low level. The start signal Ss is a signal output from the interface circuit 306 every time control data is input from the microcomputer 101. Further, the control data is data indicating which of the input audio signals A and B is switched to be output when a change in the selection of the input audio signal is instructed by a user or the like. The second timer 341 starts timing the second period when the high-level first timing signal Sc is input, and outputs the third pulse C3 when the timing of the second period ends.

検出回路３２０は、マルチプレクサ３２１、３２２と、Ｄ型フリップフロップ（ＤＦＦ）３２３、３２４、３２６と、ＯＲ回路３２５と、を含んで構成される。ＤＦＦ３２３は、データ（Ｄ）端子に電圧Ｖｄｄが入力され、クロック（Ｃ）端子にイネーブルパルスＷＥが入力される。ＤＦＦ３２３はＲ端子に第３パルスＣ３が入力されるとリセットされる。尚、イネーブルパルスＷＥはインターフェース回路３０６がマイコン１０１から制御データを受信する毎に出力するパルス信号である。マルチプレクサ３２１、３２２は、各々、入力音声信号Ａから入力音声信号Ｂに選択を変更するように指示する制御データ（以下、第１制御データと称する）に基づいて出力されるクロック選択信号Ｓｕ１、Ｓｕ２によって、ゼロクロス検出クロックＣＬＫ１、ＣＬＫ２を選択出力する。マルチプレクサ３２１、３２２は、各々、入力音声信号Ｂから入力音声信号Ａに選択を変更するように指示する制御データ（以下、第２制御データと称する）に基づいて出力されるクロック選択信号Ｓｕ１、Ｓｕ２によって、ゼロクロス検出クロックＣＬＫ２、ＣＬＫ１を選択出力する。ＤＦＦ３２４は、Ｄ端子にＤＦＦ３２３の出力（Ｑ）端子からの出力が入力され、Ｃ端子にマルチプレクサ３２１が出力するゼロクロス検出クロックＣＬＫ１又はＣＬＫ２が入力され、Ｑ端子から第１信号Ｃ１を出力する。ＤＦＦ３２４はＲ端子に第３パルスＣ３が入力されるとリセットされる。ＯＲ回路３２５は、第１信号Ｃ１と、第１計時信号Ｓｃとの論理和を出力する。ＤＦＦ３２６は、Ｄ端子にＯＲ回路３２５の出力が入力され、Ｃ端子にマルチプレクサ３２２が選択出力するゼロクロス検出クロックＣＬＫ１又はＣＬＫ２が入力され、Ｑ端子から第２信号Ｃ２を出力する。ＤＦＦ３２６はＲ端子に第３パルスＣ３が入力されるとリセットされる。 The detection circuit 320 includes multiplexers 321, 322, D-type flip-flops (DFF) 323, 324, 326, and an OR circuit 325. In the DFF 323, the voltage Vdd is input to the data (D) terminal, and the enable pulse WE is input to the clock (C) terminal. The DFF 323 is reset when the third pulse C3 is input to the R terminal. The enable pulse WE is a pulse signal that is output every time the interface circuit 306 receives control data from the microcomputer 101. The multiplexers 321 and 322 respectively output clock selection signals Su1 and Su2 that are output based on control data (hereinafter referred to as first control data) instructing to change the selection from the input audio signal A to the input audio signal B. Thus, the zero cross detection clocks CLK1 and CLK2 are selectively output. The multiplexers 321 and 322 respectively output clock selection signals Su1 and Su2 that are output based on control data (hereinafter referred to as second control data) instructing to change the selection from the input audio signal B to the input audio signal A. Thus, the zero cross detection clocks CLK2 and CLK1 are selectively output. In the DFF 324, the output from the output (Q) terminal of the DFF 323 is input to the D terminal, the zero cross detection clock CLK1 or CLK2 output from the multiplexer 321 is input to the C terminal, and the first signal C1 is output from the Q terminal. The DFF 324 is reset when the third pulse C3 is input to the R terminal. The OR circuit 325 outputs a logical sum of the first signal C1 and the first clock signal Sc. In the DFF 326, the output of the OR circuit 325 is input to the D terminal, the zero cross detection clock CLK1 or CLK2 selected and output by the multiplexer 322 is input to the C terminal, and the second signal C2 is output from the Q terminal. The DFF 326 is reset when the third pulse C3 is input to the R terminal.

セレクタ制御回路３３０は、第１及び第２制御データに応じてセレクタ回路３０１のスイッチ回路２１１、２１２のうち何れか一方が選択的且つ相補的にオンするように指示をするセレクタ指示信号Ｓｉと、第１信号Ｃ１と、第２信号Ｃ２と、第３パルスＣ３と、が入力される。そして、第１信号Ｃ１がハイレベルとなることを契機としてセレクタ指示信号Ｓｉに応じたスイッチ回路２１１、２１２のオンオフを実行する。尚、セレクタ制御回路３３０は、セレクタ回路３０１の制御を実行するにあたり、ハイレベルの第１信号Ｃ１が入力されなかった場合はハイレベルの第２信号Ｃ２が入力されることを、ハイレベルの第２信号Ｃ２が入力されなかった場合は第３パルスＣ３が入力されることを契機とする。セレクタ制御回路３３０は、第１制御データに基づくセレクタ指示信号Ｓｉによって、スイッチ回路２１１をオフ、スイッチ回路２１２をオンする。一方、セレクタ制御回路３３０は、第２制御データに基づくセレクタ指示信号Ｓｉによって、スイッチ回路２１１をオン、スイッチ回路２１２をオフする。 The selector control circuit 330 is configured to select one of the switch circuits 211 and 212 of the selector circuit 301 in accordance with the first and second control data. The first signal C1, the second signal C2, and the third pulse C3 are input. Then, when the first signal C1 becomes high level, the switch circuits 211 and 212 are turned on / off according to the selector instruction signal Si. When the selector control circuit 330 executes the control of the selector circuit 301, if the high-level first signal C1 is not input, the selector-control circuit 330 indicates that the high-level second signal C2 is input. When the second signal C2 is not input, the third pulse C3 is input. The selector control circuit 330 turns off the switch circuit 211 and turns on the switch circuit 212 by a selector instruction signal Si based on the first control data. On the other hand, the selector control circuit 330 turns on the switch circuit 211 and turns off the switch circuit 212 by the selector instruction signal Si based on the second control data.

ミュート制御回路３５０は、ハイレベルの第１信号Ｃ１が入力されると、ミュート信号Ｓｍを選択するようにミュートスイッチ回路２２２を制御する。ミュート制御回路３５０は、ハイレベルの第２信号Ｃ２が入力されると、アッテネータ回路２２１から出力される音声信号を選択するようにミュートスイッチ回路２２２を制御する。ハイレベルの第２信号Ｃ２が入力されなかった場合、ハイレベルの第１計時信号Ｓｃが入力されることによって、ミュート制御回路３５０は、アッテネータ回路２２１から出力される音声信号を選択するようにミュートスイッチ回路２２２を制御する。 When the high level first signal C1 is input, the mute control circuit 350 controls the mute switch circuit 222 to select the mute signal Sm. The mute control circuit 350 controls the mute switch circuit 222 to select the audio signal output from the attenuator circuit 221 when the high-level second signal C2 is input. When the high-level second signal C2 is not input, the mute control circuit 350 mutes the audio signal output from the attenuator circuit 221 when the high-level first timing signal Sc is input. The switch circuit 222 is controlled.

＜＜音声信号処理回路の動作＞＞
図２に、本実施形態に係る音声信号処理回路３００に第１制御データ、第２制御データの順に入力される動作例について示す。図２の動作例では、入力音声信号Ａ’、Ｂ’の振幅が、各々、コンパレータ３１４、３１６のヒステリシス特性による閾値電圧の幅（以下、閾値電圧幅と称する）（不図示）よりも大きい。 << Operation of Audio Signal Processing Circuit >>
FIG. 2 shows an operation example in which the first control data and the second control data are input in this order to the audio signal processing circuit 300 according to the present embodiment. In the operation example of FIG. 2, the amplitudes of the input audio signals A ′ and B ′ are larger than the threshold voltage width (hereinafter referred to as threshold voltage width) (not shown) due to the hysteresis characteristics of the comparators 314 and 316, respectively.

時刻ｔ０は、音声信号処理回路３００に対して、第１制御データ及び第２制御データが入力される前の初期状態である。そして、スイッチ回路２１１はオン、スイッチ回路２１２はオフし、セレクタ回路３０１によって入力音声信号Ａ’が選択出力される。ミュート制御回路３５０にアッテネータ回路２２１を介して出力される信号を選択出力するように指示する初期設定信号Ｓｎが入力される。よって、出力音声信号は入力音声信号Ａ’がアッテネータ回路２２１を介して出力される信号（以下、入力音声信号ａと称する）である。第１信号Ｃ１、第２信号Ｃ２、第１計時信号Ｓｃはローレベルである。尚、時刻ｔ０から時刻ｔ１の間に第１制御データが音声信号処理回路３００に入力されることとする。 Time t0 is an initial state before the first control data and the second control data are input to the audio signal processing circuit 300. The switch circuit 211 is turned on, the switch circuit 212 is turned off, and the selector circuit 301 selects and outputs the input audio signal A ′. An initial setting signal Sn that instructs the mute control circuit 350 to selectively output a signal output via the attenuator circuit 221 is input. Therefore, the output audio signal is a signal (hereinafter referred to as input audio signal a) from which the input audio signal A ′ is output via the attenuator circuit 221. The first signal C1, the second signal C2, and the first timing signal Sc are at a low level. It is assumed that the first control data is input to the audio signal processing circuit 300 between time t0 and time t1.

時刻ｔ１において、インターフェース回路３０６からイネーブルパルスＷＥ、セレクタ指示信号Ｓｉ、スタート信号Ｓｓ、クロック選択信号Ｓｕ１、Ｓｕ２が出力される。第１タイマ３４０によって第１期間の計時が開始される。マルチプレクサ３２１、３２２は、各々、第１制御データに基づくクロック選択信号Ｓｕ１、Ｓｕ２によって、ゼロクロス検出クロックＣＬＫ１、ＣＬＫ２を出力する。ＤＦＦ３２３はＣ端子にイネーブルパルスＷＥが入力され、Ｑ端子が電圧Ｖｄｄ（ハイレベル）に保持される。よって、ＤＦＦ３２４のＤ端子にハイレベルが供給される。 At time t1, the interface circuit 306 outputs an enable pulse WE, a selector instruction signal Si, a start signal Ss, and clock selection signals Su1 and Su2. The first timer 340 starts measuring the first period. The multiplexers 321 and 322 output zero-cross detection clocks CLK1 and CLK2 according to clock selection signals Su1 and Su2 based on the first control data, respectively. In the DFF 323, the enable pulse WE is input to the C terminal, and the Q terminal is held at the voltage Vdd (high level). Therefore, a high level is supplied to the D terminal of the DFF 324.

時刻ｔ２において、ゼロクロス検出クロックＣＬＫ１の立ち上がりによって、ＤＦＦ３２４のＱ端子出力である第１信号Ｃ１はハイレベルとなる。ミュート制御回路３５０によって、ミュートスイッチ回路２２２の選択出力はミュート信号Ｓｍに切り替えられる。よって、出力音声信号はミュート信号Ｓｍとなる。第１制御データに基づいたセレクタ指示信号Ｓｉが入力されたセレクタ制御回路３３０によって、セレクタ回路３０１の選択出力が入力音声信号Ａ’から入力音声信号Ｂ’に切り替えられる。ＯＲ回路３２５にハイレベルの第１信号Ｃ１が入力され、ＤＦＦ３２６のＤ端子にハイレベルが供給される。 At time t2, the first signal C1, which is the Q terminal output of the DFF 324, becomes high level due to the rise of the zero-cross detection clock CLK1. The mute control circuit 350 switches the selection output of the mute switch circuit 222 to the mute signal Sm. Therefore, the output audio signal becomes the mute signal Sm. The selector control circuit 330 to which the selector instruction signal Si based on the first control data is input switches the selection output of the selector circuit 301 from the input audio signal A ′ to the input audio signal B ′. The high-level first signal C 1 is input to the OR circuit 325, and the high level is supplied to the D terminal of the DFF 326.

時刻ｔ３において、ゼロクロス検出クロックＣＬＫ２の立ち上がりによって、ＤＦＦ３２６のＱ端子出力である第２信号Ｃ２がハイレベルとなる。セレクタ制御回路３３０にハイレベルの第１信号Ｃ１がすでに入力されている。よって、第２信号Ｃ２のハイレベルに関わらず、セレクタ回路３０１の選択出力は入力音声信号Ｂ’のままである。ミュートスイッチ回路２２２の選択出力が切り替えられ、出力音声信号は入力音声信号Ｂ’がアッテネータ回路２２１を介して出力される信号（以下、入力音声信号ｂと称する）となる。 At time t3, the rising edge of the zero-crossing detection clock CLK2 causes the second signal C2 that is the Q terminal output of the DFF 326 to be at a high level. The high-level first signal C 1 has already been input to the selector control circuit 330. Therefore, regardless of the high level of the second signal C2, the selection output of the selector circuit 301 remains the input audio signal B ′. The selection output of the mute switch circuit 222 is switched, and the output audio signal becomes a signal (hereinafter referred to as an input audio signal b) from which the input audio signal B ′ is output via the attenuator circuit 221.

時刻ｔ４において、第１タイマ３４０による第１期間の計時が終了し、第１計時信号Ｓｃがハイレベルとなる。ミュート制御回路３５０にハイレベルの第２信号Ｃ２がすでに入力されているため、第１計時信号Ｓｃのハイレベルに関わらず出力音声信号は入力音声信号ｂのままである。ＯＲ回路３２５はハイレベルの第１信号Ｃ１がすでに入力されているため、第１計時信号Ｓｃのハイレベルに関わらずハイレベルを出力する。第２タイマ３４１によって第２期間の計時が開始される。 At time t4, the time measurement of the first period by the first timer 340 ends, and the first time measurement signal Sc becomes high level. Since the high-level second signal C2 has already been input to the mute control circuit 350, the output audio signal remains the input audio signal b regardless of the high level of the first clock signal Sc. The OR circuit 325 outputs the high level regardless of the high level of the first timing signal Sc because the high level first signal C1 has already been input. The second timer 341 starts measuring the second period.

時刻ｔ５において、第２タイマ３４１による第２期間の計時が終了し、第３パルスＣ３が出力される。セレクタ制御回路３３０はハイレベルの第１信号Ｃ１がすでに入力されている。よって、第３パルスＣ３に関わらずセレクタ回路３０１の選択出力は入力音声信号Ｂ’のままである。ＤＦＦ３２３、３２４、３２６、第１タイマ３４０がリセットされ第１信号Ｃ１、第２信号Ｃ２、第１計時信号Ｓｃはローレベルとなる。尚、時刻ｔ５から時刻ｔ６の間に第２制御データが音声信号処理回路３００に入力されることとする。 At time t5, the second timer 341 finishes counting the second period, and the third pulse C3 is output. The selector control circuit 330 has already been inputted with the high-level first signal C1. Therefore, the selection output of the selector circuit 301 remains the input audio signal B ′ regardless of the third pulse C3. The DFFs 323, 324, and 326 and the first timer 340 are reset, and the first signal C1, the second signal C2, and the first time measuring signal Sc become low level. It is assumed that the second control data is input to the audio signal processing circuit 300 between time t5 and time t6.

時刻ｔ６において、インターフェース回路３０６から、イネーブルパルスＷＥ、セレクタ指示信号Ｓｉ、スタート信号Ｓｓ、クロック選択信号Ｓｕ１及びクロック選択信号Ｓｕ２が出力される。マルチプレクサ３２１、３２２は、各々、第２制御データに基づくクロック選択信号Ｓｕ１、Ｓｕ２によって、ゼロクロス検出クロックＣＬＫ２、ＣＬＫ１を出力する。 At time t6, the interface circuit 306 outputs an enable pulse WE, a selector instruction signal Si, a start signal Ss, a clock selection signal Su1, and a clock selection signal Su2. The multiplexers 321 and 322 output zero-cross detection clocks CLK2 and CLK1 in response to clock selection signals Su1 and Su2 based on the second control data, respectively.

時刻ｔ７において、時刻ｔ２と同様に、第１信号Ｃ１がハイレベルとなる。出力音声信号はミュート信号Ｓｍに切り替えられる。第２制御データに基づいたセレクタ指示信号Ｓｉが入力されたセレクタ制御回路３３０によって、セレクタ回路３０１の選択出力が入力音声信号Ｂ’から入力音声信号Ａ’に切り替えられる。 At time t7, as with time t2, the first signal C1 becomes high level. The output audio signal is switched to the mute signal Sm. The selector control circuit 330 to which the selector instruction signal Si based on the second control data is input switches the selection output of the selector circuit 301 from the input audio signal B ′ to the input audio signal A ′.

時刻ｔ８において、時刻ｔ３と同様に、第２信号Ｃ２がハイレベルとなる。セレクタ制御回路３３０にハイレベルの第１信号Ｃ１がすでに入力されている。よって、第２信号Ｃ２のハイレベルに関わらず、セレクタ回路３０１の選択出力は入力音声信号Ａ’のままである。ミュートスイッチ回路２２２の選択出力は切り替えられ、出力音声信号は入力音声信号ａとなる。 At time t8, as with time t3, the second signal C2 goes high. The high-level first signal C 1 has already been input to the selector control circuit 330. Therefore, regardless of the high level of the second signal C2, the selection output of the selector circuit 301 remains the input audio signal A ′. The selection output of the mute switch circuit 222 is switched, and the output audio signal becomes the input audio signal a.

時刻ｔ９において、時刻ｔ４と同様に、第１計時信号Ｓｃがハイレベルとなる。ミュート制御回路３５０にハイレベルの第２信号Ｃ２がすでに入力されている。よって、第１計時信号Ｓｃのハイレベルに関わらず、出力音声信号は、入力音声信号ａのままである。ＯＲ回路３２５はハイレベルの第１信号Ｃ１がすでに入力されているため、第１計時信号Ｓｃのハイレベルに関わらずハイレベルを出力する。 At time t9, as with time t4, the first clock signal Sc becomes high level. The mute control circuit 350 has already been inputted with the high-level second signal C2. Therefore, the output audio signal remains the input audio signal a regardless of the high level of the first time signal Sc. The OR circuit 325 outputs the high level regardless of the high level of the first timing signal Sc because the high level first signal C1 has already been input.

時刻ｔ１０において、時刻ｔ５と同様に、第３パルスＣ３が出力される。セレクタ制御回路３３０にはハイレベルの第１信号Ｃ１がすでに入力されている。よって、第３パルスＣ３に関わらず、セレクタ回路３０１の選択出力は入力音声信号Ａ’のままである。ＤＦＦ３２３、３２４、３２６、第１タイマ３４０がリセットされ第１信号Ｃ１、第２信号Ｃ２、第１計時信号Ｓｃはローレベルとなる。 At time t10, the third pulse C3 is output as at time t5. The selector control circuit 330 has already been inputted with the high-level first signal C1. Therefore, regardless of the third pulse C3, the selection output of the selector circuit 301 remains the input audio signal A ′. The DFFs 323, 324, and 326 and the first timer 340 are reset, and the first signal C1, the second signal C2, and the first time measuring signal Sc become low level.

以上より、入力音声信号Ａ’又はＢ’から入力音声信号Ｂ’又はＡ’に選択を切り替える場合、入力音声信号Ａ’又はＢ’のゼロクロス点まで入力音声信号Ａ’又はＢ’を出力した後、ミュート信号Ｓｍを出力する。そして、入力音声信号Ｂ’又はＡ’のゼロクロス点から入力音声信号Ｂ’又はＡ’を出力する。よって、出力音声信号の急激なレベル変化を防ぐことが出来る。本実施形態に係る音声信号処理回路３００は、ゼロクロス点のタイミングが互いに一致しない位相関係にある一方と他方の入力音声信号についてもノイズを発生させずに選択を切り替えることができる。 As described above, after switching the input audio signal A ′ or B ′ to the input audio signal B ′ or A ′, after the input audio signal A ′ or B ′ is output to the zero cross point of the input audio signal A ′ or B ′. The mute signal Sm is output. Then, the input audio signal B ′ or A ′ is output from the zero cross point of the input audio signal B ′ or A ′. Therefore, a sudden level change of the output audio signal can be prevented. The audio signal processing circuit 300 according to the present embodiment can switch the selection between the one input audio signal and the other input audio signal having a phase relationship in which the timings of the zero cross points do not coincide with each other without generating noise.

図３に、本実施形態に係る音声信号処理回路３００に第１制御データ、第２制御データの順に入力される動作例について示す。図３の動作例では、入力音声信号Ｂ’の振幅が閾値電圧幅（不図示）よりも小さく、コンパレータ３１６によってゼロクロス検出クロックＣＬＫ２は出力されない。 FIG. 3 shows an operation example in which the first control data and the second control data are sequentially input to the audio signal processing circuit 300 according to the present embodiment. In the operation example of FIG. 3, the amplitude of the input audio signal B ′ is smaller than a threshold voltage width (not shown), and the zero cross detection clock CLK 2 is not output by the comparator 316.

図３における時刻ｔ０の動作例では、図１における時刻ｔ０の動作例と同様である。 The operation example at time t0 in FIG. 3 is the same as the operation example at time t0 in FIG.

尚、時刻ｔ０から時刻ｔ１の間に第１制御データが音声信号処理回路３００に入力されることとする。 It is assumed that the first control data is input to the audio signal processing circuit 300 between time t0 and time t1.

時刻ｔ１において、インターフェース回路３０６から、イネーブルパルスＷＥ、セレクタ指示信号Ｓｉ、スタート信号Ｓｓ、クロック選択信号Ｓｕ１、Ｓｕ２が出力される。第１タイマ３４０によって第１期間の計時が開始される。第１制御データに基づくクロック選択信号Ｓｕ１によって、マルチプレクサ３２１からはゼロクロス検出クロックＣＬＫ１が出力される。しかし、第１制御データに基づくクロック選択信号Ｓｕ２に関わらず、コンパレータ３１６からゼロクロス検出クロックＣＬＫ２は出力されないため、マルチプレクサ３２２からゼロクロス検出クロックＣＬＫ２は出力されない。ＤＦＦ３２３はＣ端子にイネーブルパルスＷＥが入力され、Ｑ端子がハイレベルに保持される。よって、ＤＦＦ３２４のＤ端子にハイレベルが供給される。 At time t1, the interface circuit 306 outputs an enable pulse WE, a selector instruction signal Si, a start signal Ss, and clock selection signals Su1 and Su2. The first timer 340 starts measuring the first period. The zero cross detection clock CLK1 is output from the multiplexer 321 by the clock selection signal Su1 based on the first control data. However, regardless of the clock selection signal Su2 based on the first control data, the zero cross detection clock CLK2 is not output from the comparator 316, and therefore the zero cross detection clock CLK2 is not output from the multiplexer 322. In the DFF 323, the enable pulse WE is input to the C terminal, and the Q terminal is held at a high level. Therefore, a high level is supplied to the D terminal of the DFF 324.

時刻ｔ２において、ゼロクロス検出クロックＣＬＫ１の立ち上がりによって、ＤＦＦ３２４のＱ端子出力である第１信号Ｃ１はハイレベルとなる。ミュート制御回路３５０によって、ミュートスイッチ回路２２２の選択出力はミュート信号Ｓｍに切り替えられる。よって、出力音声信号はミュート信号Ｓｍとなる。第１制御データに基づいたセレクタ指示信号Ｓｉが入力されたセレクタ制御回路３３０によって、セレクタ回路３０１の選択出力は入力音声信号Ａ’から入力音声信号Ｂ’に切り替えられる。ＯＲ回路３２５にハイレベルの第１信号Ｃ１が入力され、ＤＦＦ３２６のＤ端子にハイレベルが供給される。しかし、ＤＦＦ３２６は、Ｃ端子にゼロクロス検出クロックＣＬＫ２が入力されず、Ｑ端子出力である第２信号Ｃ２はローレベルのままである。 At time t2, the first signal C1, which is the Q terminal output of the DFF 324, becomes high level due to the rise of the zero-cross detection clock CLK1. The mute control circuit 350 switches the selection output of the mute switch circuit 222 to the mute signal Sm. Therefore, the output audio signal becomes the mute signal Sm. The selector control circuit 330 to which the selector instruction signal Si based on the first control data is input switches the selection output of the selector circuit 301 from the input audio signal A ′ to the input audio signal B ′. The high-level first signal C 1 is input to the OR circuit 325, and the high level is supplied to the D terminal of the DFF 326. However, in the DFF 326, the zero cross detection clock CLK2 is not input to the C terminal, and the second signal C2 that is the Q terminal output remains at the low level.

時刻ｔ３において、第１タイマ３４０による第１期間の計時が終了し、第１計時信号Ｓｃがハイレベルとなる。ミュート制御回路３５０によって、ミュートスイッチ回路２２２の選択出力が切り替えられ、出力音声信号は入力音声信号ｂとなる。ＯＲ回路３２５はハイレベルの第１信号Ｃ１がすでに入力されているため、第１計時信号Ｓｃのハイレベルに関わらずハイレベルを出力する。第２タイマ３４１によって第２期間の計時が開始される。 At time t3, the time measurement of the first period by the first timer 340 ends, and the first time measurement signal Sc becomes high level. The selection output of the mute switch circuit 222 is switched by the mute control circuit 350, and the output audio signal becomes the input audio signal b. The OR circuit 325 outputs the high level regardless of the high level of the first timing signal Sc because the high level first signal C1 has already been input. The second timer 341 starts measuring the second period.

時刻ｔ４において、第２タイマ３４１による第２期間の計時が終了し、第３パルスＣ３が出力される。セレクタ制御回路３３０はハイレベルの第１信号Ｃ１がすでに入力されている。よって、第３パルスＣ３に関わらず、セレクタ回路３０１の選択出力は入力音声信号Ｂ’のままである。ＤＦＦ３２３、３２４、３２６、第１タイマ３４０がリセットされ第１信号Ｃ１、第１計時信号Ｓｃはローレベルとなる。尚、時刻ｔ４から時刻ｔ５の間に第２制御データが音声信号処理回路３００に入力されることとする。 At time t4, the second timer 341 finishes counting the second period, and the third pulse C3 is output. The selector control circuit 330 has already been inputted with the high-level first signal C1. Therefore, regardless of the third pulse C3, the selection output of the selector circuit 301 remains the input audio signal B ′. The DFFs 323, 324, and 326 and the first timer 340 are reset, and the first signal C1 and the first time measuring signal Sc become low level. It is assumed that the second control data is input to the audio signal processing circuit 300 between time t4 and time t5.

時刻ｔ５において、インターフェース回路３０６から、イネーブルパルスＷＥ、セレクタ指示信号Ｓｉ、スタート信号Ｓｓ、クロック選択信号Ｓｕ１、Ｓｕ２が出力される。第２制御データに基づくクロック選択信号Ｓｕ２によって、マルチプレクサ３２２からはゼロクロス検出クロックＣＬＫ１が出力される。しかし、第２制御データに基づくクロック選択信号Ｓｕ１に関わらず、マルチプレクサ３２１からゼロクロス検出クロックＣＬＫ２は出力されない。時刻ｔ１と同様に、イネーブルパルスＷＥが入力されたＤＦＦ３２３の出力によって、ＤＦＦ３２４のＤ端子にハイレベルが供給される。しかし、ＤＦＦ３２４のＣ端子にゼロクロス検出クロックＣＬＫ１は入力されない。よって、ＤＦＦ３２４のＱ端子から出力される第１信号Ｃ１はローレベルのままである。 At time t5, the interface circuit 306 outputs an enable pulse WE, a selector instruction signal Si, a start signal Ss, and clock selection signals Su1 and Su2. The zero cross detection clock CLK1 is output from the multiplexer 322 by the clock selection signal Su2 based on the second control data. However, the zero-cross detection clock CLK2 is not output from the multiplexer 321 regardless of the clock selection signal Su1 based on the second control data. Similarly to the time t1, a high level is supplied to the D terminal of the DFF 324 by the output of the DFF 323 to which the enable pulse WE is input. However, the zero cross detection clock CLK1 is not input to the C terminal of the DFF 324. Therefore, the first signal C1 output from the Q terminal of the DFF 324 remains at a low level.

時刻ｔ６において、時刻ｔ３と同様に、第１計時信号Ｓｃがハイレベルとなる。尚、時刻ｔ３において、ミュートスイッチ回路２２２の選択出力がアッテネータ回路２２１を介して出力される信号に切り替えられた後、ミュート制御回路３５０にハイレベルの第１信号Ｃ１は入力されていない。よって、第１計時信号Ｓｃのハイレベルに関わらず、出力音声信号は、入力音声信号ｂのままである。ＯＲ回路３２５にハイレベルの第１計時信号Ｓｃが入力され、ＤＦＦ３２６のＤ端子にハイレベルが供給される。 At time t6, as with time t3, the first time measuring signal Sc becomes high level. At time t3, after the selection output of the mute switch circuit 222 is switched to a signal output via the attenuator circuit 221, the high-level first signal C1 is not input to the mute control circuit 350. Therefore, the output audio signal remains the input audio signal b regardless of the high level of the first time signal Sc. The high-level first clock signal Sc is input to the OR circuit 325, and the high level is supplied to the D terminal of the DFF 326.

時刻ｔ７において、ゼロクロス検出クロックＣＬＫ１の立ち上がりによって、ＤＦＦ３２６のＱ端子出力である第２信号Ｃ２がハイレベルとなる。第２制御データに基づいたセレクタ指示信号Ｓｉが入力されたセレクタ制御回路３３０によって、セレクタ回路３０１の選択出力が入力音声信号Ｂ’から入力音声信号Ａ’に切り替えられる。よって、出力音声信号は入力音声信号ａとなる。 At time t7, the rising edge of the zero-cross detection clock CLK1 causes the second signal C2 that is the Q terminal output of the DFF 326 to be at a high level. The selector control circuit 330 to which the selector instruction signal Si based on the second control data is input switches the selection output of the selector circuit 301 from the input audio signal B ′ to the input audio signal A ′. Therefore, the output audio signal becomes the input audio signal a.

時刻ｔ８において、時刻ｔ４と同様に、第３パルスＣ３が出力される。セレクタ制御回路３３０にはハイレベルの第１信号Ｃ１がすでに入力されている。よって、第３パルスＣ３に関わらず、セレクタ回路３０１の選択出力は入力音声信号Ａ’のままである。ＤＦＦ３２３、３２４、３２６、第１タイマ３４０がリセットされ第２信号Ｃ２、第１計時信号Ｓｃはローレベルとなる。 At time t8, the third pulse C3 is output in the same manner as at time t4. The selector control circuit 330 has already been inputted with the high-level first signal C1. Therefore, regardless of the third pulse C3, the selection output of the selector circuit 301 remains the input audio signal A ′. The DFFs 323, 324, and 326 and the first timer 340 are reset, and the second signal C2 and the first time measuring signal Sc become low level.

以上より、第１制御データが入力されても、第２信号Ｃ２が出力されない場合、つまり、第１計時信号Ｓｃがハイレベルとなるときにミュートスイッチ回路２２２がミュート信号Ｓｍを選択出力している場合、第１計時信号Ｓｃによって、ミュートスイッチ回路２２２の選択出力を切り替えることが出来る。この際、閾値電圧幅より大きな振幅を有し比較的音量の大きい入力音声信号Ａ’のゼロクロス点において、ミュートスイッチ回路２２２の選択出力は入力音声信号Ａ’からミュート信号Ｓｍへ切り替えられる。また、第２制御データが入力されても、第１信号Ｃ１が出力されない場合、つまり、第１計時信号Ｓｃがハイレベルとなった後の入力音声信号Ａ’のゼロクロス点においても、セレクタ回路３０１が入力音声信号Ｂ’を選択出力している場合、第２信号Ｃ２によって、セレクタ回路３０１の選択出力を切り替えることが出来る。この際、閾値電圧幅より大きな振幅を有し比較的音量の大きい入力音声信号Ａ’のゼロクロス点において、閾値電圧幅より小さな振幅を有し比較的音量の小さい入力音声信号Ｂ’に出力音声信号が切り替えられる。よって、本実施形態に係る音声信号処理回路３００は、一方から他方の入力音声信号に選択を切り替えるときに、一方又は他方の入力音声信号のゼロクロス点が検出されない場合であっても、ノイズの発生を低減させて入力音声信号の選択を切り替えることが出来る。 As described above, even when the first control data is input, when the second signal C2 is not output, that is, when the first timing signal Sc becomes high level, the mute switch circuit 222 selectively outputs the mute signal Sm. In this case, the selection output of the mute switch circuit 222 can be switched by the first clock signal Sc. At this time, the selection output of the mute switch circuit 222 is switched from the input audio signal A ′ to the mute signal Sm at the zero cross point of the input audio signal A ′ having an amplitude larger than the threshold voltage width and a relatively high volume. Even when the second control data is input, the selector circuit 301 also outputs the first signal C1 when the first signal C1 is not output, that is, at the zero cross point of the input audio signal A ′ after the first time signal Sc becomes high. Select output of the input audio signal B ′, the selection output of the selector circuit 301 can be switched by the second signal C2. At this time, at the zero cross point of the input sound signal A ′ having an amplitude larger than the threshold voltage width and relatively large volume, the output sound signal is output to the input sound signal B ′ having an amplitude smaller than the threshold voltage width and relatively small volume. Is switched. Therefore, the audio signal processing circuit 300 according to the present embodiment generates noise even when the zero cross point of one or the other input audio signal is not detected when switching the selection from one to the other input audio signal. And the selection of the input audio signal can be switched.

図４に、本実施形態に係る音声信号処理回路３００に第１制御データが入力される動作例について示す。図４の動作例では、入力音声信号Ａ’、Ｂ’の振幅が閾値電圧幅（不図示）よりも小さく、コンパレータ３１４、３１６によって、それぞれ、ゼロクロス検出クロックＣＬＫ１、ＣＬＫ２は出力されない。 FIG. 4 shows an operation example in which the first control data is input to the audio signal processing circuit 300 according to the present embodiment. In the operation example of FIG. 4, the amplitudes of the input audio signals A ′ and B ′ are smaller than the threshold voltage width (not shown), and the zero cross detection clocks CLK1 and CLK2 are not output by the comparators 314 and 316, respectively.

図４における時刻ｔ０の動作例では、図１における時刻ｔ０の動作例と同様である。 The operation example at time t0 in FIG. 4 is the same as the operation example at time t0 in FIG.

時刻ｔ１において、インターフェース回路３０６から、イネーブルパルスＷＥ、セレクタ指示信号Ｓｉ、スタート信号Ｓｓ、クロック選択信号Ｓｕ１、Ｓｕ２が出力される。第１タイマ３４０によって第１期間の計時が開始される。コンパレータ３１４、３１６は、各々、第１制御データに基づくクロック選択信号Ｓｕ１、Ｓｕ２が入力されることに関わらず、ゼロクロス検出クロックＣＬＫ１、ＣＬＫ２を出力しない。よって、マルチプレクサ３２１、３２２から、各々、ゼロクロス検出クロックＣＬＫ１及びＣＬＫ２は出力されない。ＤＦＦ３２３はＣ端子にイネーブルパルスＷＥが入力され、Ｑ端子がハイレベルに保持される。よって、ＤＦＦ３２４のＤ端子にハイレベルが供給される。しかし、ＤＦＦ３２４のＣ端子にゼロクロス検出クロックＣＬＫ１は入力されず、Ｑ端子出力である第１信号Ｃ１はローレベルのままである。 At time t1, the interface circuit 306 outputs an enable pulse WE, a selector instruction signal Si, a start signal Ss, and clock selection signals Su1 and Su2. The first timer 340 starts measuring the first period. The comparators 314 and 316 do not output the zero-cross detection clocks CLK1 and CLK2, respectively, regardless of the input of the clock selection signals Su1 and Su2 based on the first control data. Therefore, the zero cross detection clocks CLK1 and CLK2 are not output from the multiplexers 321 and 322, respectively. In the DFF 323, the enable pulse WE is input to the C terminal, and the Q terminal is held at a high level. Therefore, a high level is supplied to the D terminal of the DFF 324. However, the zero-cross detection clock CLK1 is not input to the C terminal of the DFF 324, and the first signal C1 that is the Q terminal output remains at the low level.

時刻ｔ２において、第１タイマ３４０による第１期間の計時が終了し、第１計時信号Ｓｃがハイレベルとなる。ミュート制御回路３５０は、時刻ｔ０において初期設定信号Ｓｎが入力された後、ハイレベルの第１信号Ｃ１は入力されていない。よって、第１計時信号Ｓｃのハイレベルに関わらず、出力音声信号は入力音声信号ａのままである。ＯＲ回路３２５にハイレベルの第１計時信号Ｓｃが入力され、ＤＦＦ３２６のＤ端子にハイレベルが供給される。しかし、ＤＦＦ３２６のＣ端子にゼロクロス検出クロックＣＬＫ２は入力されず、Ｑ端子出力である第２信号Ｃ２はローレベルのままである。第２タイマ３４１によって、第２期間の計時が開始される。 At time t2, the time measurement of the first period by the first timer 340 ends, and the first time measurement signal Sc becomes high level. The mute control circuit 350 does not receive the high-level first signal C1 after the initial setting signal Sn is input at time t0. Therefore, the output audio signal remains the input audio signal a regardless of the high level of the first time signal Sc. The high-level first clock signal Sc is input to the OR circuit 325, and the high level is supplied to the D terminal of the DFF 326. However, the zero cross detection clock CLK2 is not input to the C terminal of the DFF 326, and the second signal C2 that is the Q terminal output remains at the low level. The second timer 341 starts measuring the second period.

時刻ｔ３において、第２タイマ３４１による第２期間の計時が終了し、第３パルスＣ３が出力される。第１制御データに基づいたセレクタ指示信号Ｓｉが入力されたセレクタ制御回路３３０によって、セレクタ回路３０１の選択出力が入力音声信号Ａ’から入力音声信号Ｂ’に切り替えられる。よって、出力音声信号は入力音声信号ｂとなる。ＤＦＦ３２３、３２４、３２６、第１タイマ３４０がリセットされ、第１計時信号Ｓｃはローレベルとなる。 At time t3, the second timer 341 finishes counting the second period, and the third pulse C3 is output. The selector control circuit 330 to which the selector instruction signal Si based on the first control data is input switches the selection output of the selector circuit 301 from the input audio signal A ′ to the input audio signal B ′. Therefore, the output audio signal becomes the input audio signal b. The DFFs 323, 324, 326 and the first timer 340 are reset, and the first time measuring signal Sc becomes low level.

尚、第２制御データが入力された場合についても、同様に、第３パルスＣ３が出力されることによって出力音声信号は、入力音声信号ｂから入力音声信号ａへ切り替えられる。 Similarly, when the second control data is input, the output audio signal is switched from the input audio signal b to the input audio signal a by outputting the third pulse C3.

以上より、第１制御データ又は第２制御データが入力されても、第１信号Ｃ１及び第２信号Ｃ２が出力されない場合、つまり第３パルスＣ３出力されるときにセレクタ回路３０１の選択出力が切り替えられていない場合、第３パルスＣ３によって、出力音声信号が切り替えられる。よって、本実施形態に係る音声信号処理回路３００は、一方から他方の入力音声信号に選択を切り替えるときに、一方及び他方の入力音声信号のゼロクロス点が検出されない場合であっても、入力音声信号の選択を切り替えることが出来る。 As described above, even if the first control data or the second control data is input, the selection output of the selector circuit 301 is switched when the first signal C1 and the second signal C2 are not output, that is, when the third pulse C3 is output. If not, the output audio signal is switched by the third pulse C3. Therefore, when the audio signal processing circuit 300 according to the present embodiment switches the selection from one to the other input audio signal, the input audio signal is detected even when the zero-cross point of the one and the other input audio signals is not detected. You can switch the selection.

以上より、本実施形態に係る音声信号処理回路３００によれば、入力音声信号の位相や振幅に関わらず、出力音声信号のレベルを急激に変化させることなく、入力音声信号の選択を切り替えることが出来る。また、マイコン１０１等によって、出力音声信号のレベルを徐々に増減させる制御は不要であるため、入力音声信号を切り替える際のマイコン１０１等の処理負荷が大きくなることもない。 As described above, according to the audio signal processing circuit 300 according to the present embodiment, the selection of the input audio signal can be switched without abruptly changing the level of the output audio signal regardless of the phase or amplitude of the input audio signal. I can do it. Further, since the microcomputer 101 or the like does not require control for gradually increasing or decreasing the level of the output audio signal, the processing load on the microcomputer 101 or the like when switching the input audio signal does not increase.

以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。 Although the present embodiment has been described above, the above-described examples are for facilitating the understanding of the present invention, and are not intended to limit the present invention. The present invention can be changed / improved without departing from the spirit thereof, and the present invention includes equivalents thereof.

例えば、セレクタ回路３０１の選択出力が切り替えられるタイミングは出力音声信号がミュート信号Ｓｍとなっている間であればよい。よって、例えば、ハイレベルの信号Ｃ２によってセレクタ回路３０１の選択出力が切り替えられる構成としても良い。 For example, the selection output of the selector circuit 301 may be switched while the output audio signal is the mute signal Sm. Therefore, for example, the selection output of the selector circuit 301 may be switched by the high-level signal C2.

また、音声信号処理回路３００は、２以上の音源から入力される２以上の入力音声信号についてそれぞれ対応する数の抵抗３０３、３０４及びコンパレータ３１４、３１６等を備え、２以上の入力音声信号について切り替えて出力する構成としてもよい。 The audio signal processing circuit 300 includes a corresponding number of resistors 303 and 304 and comparators 314 and 316 for two or more input audio signals input from two or more sound sources, and switches between two or more input audio signals. May be configured to output.

また、音声信号処理回路３００を集積化する場合においては、抵抗３０３、３０４を集積回路の外部に設けることとしても良い。 In the case where the audio signal processing circuit 300 is integrated, the resistors 303 and 304 may be provided outside the integrated circuit.

また、ミュートスイッチ回路２２２及び抵抗２２３によって、出力音声信号をミュート信号Ｓｍに切り替える構成に代わり、アッテネータ回路２２１によって入力音声信号Ａ又はＢを基準電圧レベルまで減衰させて、ミュート信号Ｓｍとする構成としても良い。その場合、音量を緩やかに変化させても良い。 Further, in place of the configuration in which the output audio signal is switched to the mute signal Sm by the mute switch circuit 222 and the resistor 223, the input audio signal A or B is attenuated to the reference voltage level by the attenuator circuit 221 to form the mute signal Sm. Also good. In that case, the volume may be changed gradually.

また、第１タイマ３４０の計時はイネーブルパルスＷＥを契機として開始してもよい。 Further, the timing of the first timer 340 may be started with the enable pulse WE as a trigger.

本実施形態に係る音声信号処理回路の構成を示す図である。It is a figure which shows the structure of the audio | voice signal processing circuit which concerns on this embodiment. 本実施形態に係る音声信号処理回路の動作例を示す図である。It is a figure which shows the operation example of the audio | voice signal processing circuit which concerns on this embodiment. 本実施形態に係る音声信号処理回路のその他の動作例を示す図である。It is a figure which shows the other operation example of the audio | voice signal processing circuit which concerns on this embodiment. 本実施形態に係る音声信号処理回路のその他の動作例を示す図である。It is a figure which shows the other operation example of the audio | voice signal processing circuit which concerns on this embodiment. オーディオ装置の構成例を示す図である。It is a figure which shows the structural example of an audio apparatus. 従来の音声信号処理回路の動作例を示す図である。It is a figure which shows the operation example of the conventional audio | voice signal processing circuit. 従来の音声信号処理回路のその他の動作例を示す図である。It is a figure which shows the other operation example of the conventional audio | voice signal processing circuit.

Explanation of symbols

３０１セレクタ回路
３０２音量制御回路
３０５制御回路
３１４、３１６コンパレータ
３２０検出回路
３３０セレクタ制御回路
３５０ミュート制御回路
３４０第１タイマ
３４１第２タイマ 301 Selector Circuit 302 Volume Control Circuit 305 Control Circuit 314, 316 Comparator 320 Detection Circuit 330 Selector Control Circuit 350 Mute Control Circuit 340 First Timer 341 Second Timer

Claims

A first selection circuit that selectively outputs first and second audio signals superimposed on the same DC level;
A second selection circuit that selectively outputs the DC signal of the DC level and the audio signal output from the first selection circuit;
When the first selection circuit changes the output from one of the first and second audio signals to the other audio signal, the other audio signal starts when the one audio signal becomes the DC level. Until the second selection circuit outputs the DC signal, and when the second selection circuit outputs the DC signal, the first selection circuit starts from the one audio signal to the other. A control circuit for controlling the first selection circuit and the second selection circuit so as to change the output to the audio signal;
An audio signal processing circuit comprising:

The control circuit includes:
When the first selection circuit changes the output from the one audio signal to the other audio signal, the second selection circuit outputs the DC signal when the one audio signal becomes the DC level. When the first selection circuit changes the output from the one audio signal to the other audio signal and the other audio signal becomes the DC level, the second selection circuit is output from the first selection circuit. Controlling the first selection circuit and the second selection circuit to output the other audio signal.
The audio signal processing circuit according to claim 1.

The control circuit includes:
A first comparator that compares the direct current level with the first audio signal and outputs a first comparison signal whose logic changes each time the first audio signal becomes the direct current level;
A second comparator that compares the DC level with the second audio signal and outputs a second comparison signal whose logic changes each time the second audio signal reaches the DC level;
Based on an instruction to change the output of the first selection circuit from the one audio signal to the other audio signal, the level of the comparison signal corresponding to the one audio signal of the first and second comparison signals A detection circuit for detecting a change in the level of the comparison signal corresponding to the other audio signal after detecting the change;
A first selection control circuit for controlling the first selection circuit to change the output from the one audio signal to the other audio signal in accordance with a change in the level of the comparison signal corresponding to the one audio signal;
The second selection circuit outputs the DC signal according to a change in the level of the comparison signal corresponding to the one audio signal, and the second selection circuit according to a change in the level of the comparison signal corresponding to the other audio signal. A second selection control circuit for controlling the selection circuit to output the other audio signal output from the first selection circuit;
The audio signal processing circuit according to claim 2, further comprising:

A timer that starts measuring a predetermined period based on an instruction to change the output of the first selection circuit from the one audio signal to the other audio signal;
The control circuit includes:
When the timer finishes counting the predetermined period, the first selection control circuit is controlled by the first selection circuit regardless of changes in the levels of the first and second comparison signals detected by the detection circuit. The second selection control circuit is controlled so that the second selection circuit outputs the other audio signal output from the first selection circuit. To
The audio signal processing circuit according to claim 3.