JP2009283798A - Semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置に関し、特に、多層配線構造を有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a multilayer wiring structure.
近年、多層配線構造を有する半導体装置では、配線の微細化により配線間隔が狭くなり配線間の寄生容量による信号の遅延が問題となっている。そこで、配線間の寄生容量を低減するため、層間絶縁膜として一般的なシリコン酸化膜の代わりに、炭化水素系またはフルオロカーボン系の有機絶縁膜などの低誘電率膜を用いることが知られている。このような低誘電率膜は、比誘電率が一般に2.3〜2.5程度であり、一般的なシリコン酸化膜より40〜50%程度も低い。 In recent years, in a semiconductor device having a multilayer wiring structure, the wiring interval is narrowed due to the miniaturization of wiring, and signal delay due to parasitic capacitance between wirings has become a problem. Therefore, in order to reduce the parasitic capacitance between wirings, it is known to use a low dielectric constant film such as a hydrocarbon-based or fluorocarbon-based organic insulating film instead of a general silicon oxide film as an interlayer insulating film. . Such a low dielectric constant film generally has a relative dielectric constant of about 2.3 to 2.5, which is about 40 to 50% lower than a general silicon oxide film.
なお、低誘電率膜は、一般に配線との密着性が必ずしも十分に得られず、また、耐湿性なども必ずしも十分に高いとはいえない。このため、微細な配線が形成される多層配線層の下層部では低誘電率膜を用い、配線間隔が比較的広い上層部においては、密着性や耐湿性の優れた一般的なシリコン酸化膜が用いられることが多い。
ところで、多層配線構造上には、電極パッド(ボンディングパッド)が形成され、多層配線層のいずれかの配線に電気的に接続される。
しかしながら、電極パッドにワイヤをボンディングする際に、電極パッドの下方にストレスが加わり、配線の変形や断線が生じてしまう問題があった。
By the way, an electrode pad (bonding pad) is formed on the multilayer wiring structure and is electrically connected to any wiring of the multilayer wiring layer.
However, when a wire is bonded to the electrode pad, there is a problem that stress is applied below the electrode pad, causing deformation or disconnection of the wiring.
本発明者らは、上記課題に対して、多層配線層を貫いて支持基板に達し、電極パッドを支持する構造物により、ワイヤボンディングなどの際における電極パッド下方のストレスを緩和する半導体装置を提案している(特願2006−999665号)。 In response to the above problems, the present inventors have proposed a semiconductor device that relieves stress under an electrode pad during wire bonding or the like by a structure that reaches the support substrate through the multilayer wiring layer and supports the electrode pad. (Japanese Patent Application No. 2006-999665).
しかし、配線へのストレスが印加されることを十分に緩和できるような構造物を用いた場合、配線の配置が困難になってしまう問題があった。
上記の点を鑑みて、本発明者らは、強度が強く、且つ配線の配置が容易な半導体装置を提供することを目的とする。
However, when a structure that can sufficiently alleviate the application of stress to the wiring is used, there is a problem that it is difficult to arrange the wiring.
In view of the above points, the present inventors have an object to provide a semiconductor device having high strength and easy wiring arrangement.
上記目的を達成するために、以下のような半導体装置が提供される。この半導体装置は、基板と、前記基板上に形成された多層配線層と、前記多層配線層上に形成された電極パッドと、前記多層配線層を貫通し前記基板に達し、前記電極パッドの4隅のうち、少なくとも隣接する2隅を下方から支える少なくとも2つの支柱と、前記支柱間に接続された複数の梁と、前記梁間に接続された部材と、を有する。 In order to achieve the above object, the following semiconductor device is provided. The semiconductor device includes a substrate, a multilayer wiring layer formed on the substrate, an electrode pad formed on the multilayer wiring layer, and passes through the multilayer wiring layer to reach the substrate. Of the corners, at least two pillars supporting at least two adjacent corners from below, a plurality of beams connected between the pillars, and a member connected between the beams.
強度が強く、且つ、配線の配置が容易な多層配線構造を有する半導体装置が提供できる。 It is possible to provide a semiconductor device having a multi-layered wiring structure that has high strength and easy wiring arrangement.
以下、本実施の形態を図面を参照して詳細に説明する。
図1は、本実施の形態の半導体装置を示す断面構成図である。
また、図2は、本実施の形態の半導体装置の平面図である。なお、図2におけるA−A線における断面図が図1となっている(但し、図2では電極パッド及びその下層の層間絶縁膜については図示を省略している)。
Hereinafter, the present embodiment will be described in detail with reference to the drawings.
FIG. 1 is a cross-sectional configuration diagram showing a semiconductor device of the present embodiment.
FIG. 2 is a plan view of the semiconductor device of the present embodiment. 2 is a cross-sectional view taken along the line AA in FIG. 2 (however, in FIG. 2, the electrode pad and the underlying interlayer insulating film are not shown).
半導体装置は、半導体基板1と、半導体基板1の上部に形成された多層配線層2と、多層配線層2上に層間絶縁膜3を介して形成される電極パッド4とを有している。さらに、図1、図2のように、多層配線層2を貫通し半導体基板1に達し、電極パッド4の4隅を下方から支える支柱5a,5b,5c,5dを有している。
The semiconductor device includes a semiconductor substrate 1, a
また、支柱5a,5b間を接続する梁6a,6b,6c、支柱5a,5d間を接続する梁6dを有している。
さらに、本実施の形態の半導体装置では、梁6a,6bを接続する部材7a,7b,7c,7dを有している。
Further,
Furthermore, the semiconductor device of the present embodiment includes
このように、本実施の形態の半導体装置では、梁6a,6b間を部材7a,7b,7c,7dで支えているので、支柱5a,5b,5c,5dと梁6a,6b,6c,6dのみの場合よりも強度を上げることができる。また、電極パッド4の周囲の下方部分のみに、このような構造物を形成しているので、配線を配置するスペースも多く取ることができ、配線の配置が容易である。
Thus, in the semiconductor device of the present embodiment, the
また、部材7a,7b,7c,7dの幅を、梁6a,6b,6c,6dの幅w(図2参照)と同等かそれ以下にすることで、さらに配線配置可能面積を大きくとることができる。
Further, by making the widths of the
なお、上記では、より強度を上げるために支柱5a,5b,5c,5dを電極パッド4の4隅の下方に形成しているが、電極パッド4の4隅のうち、少なくとも隣接する2隅を下方から支えるようにすればよい。たとえば、図1の支柱5a,5bのみでもよい。
In the above, the
また、上記では、より強度を上げるために、支柱5a,5b間に3つの梁6a,6b,6cを接続しているが、少なくとも2つあればよい。
以下、図1及び図2を用いて本実施の形態の半導体装置の詳細を説明する。
In the above, in order to increase the strength, the three
The details of the semiconductor device of this embodiment will be described below with reference to FIGS.
図1に示すように、半導体基板1には、素子形成領域11を画定する素子分離領域12が形成されている。半導体基板1としては、たとえばシリコン基板が用いられる。
素子形成領域11上には、ゲート絶縁膜13を介してゲート電極14が形成されている。
As shown in FIG. 1, an
A
ゲート電極14の両側の半導体基板1内には、エクステンションソース/ドレイン構造の浅い領域を構成する低濃度拡散層(図示せず)が形成されている。また、ゲート電極14の側壁部分には、サイドウォール絶縁膜15が形成されている。サイドウォール絶縁膜15が形成されたゲート電極14の両側の半導体基板1内には、エクステンションソース/ドレイン構造の深い領域を構成する高濃度拡散層(図示せず)が構成されている。低濃度拡散層と高濃度拡散層とにより、エクステンションソース/ドレイン構造のソース/ドレイン拡散層16が構成されている。
In the semiconductor substrate 1 on both sides of the
こうして、ゲート電極14と、ソース/ドレイン拡散層16とを有するMOSFET(Metal-Oxide Semiconductor Field Effect Transistor)が構成されている。このようなMOSFETが形成された半導体基板1上には、たとえば、シリコン酸化(SiO2)膜からなる層間絶縁膜17が形成されている。層間絶縁膜17上には、層間絶縁膜18が形成されている。層間絶縁膜18としては、比誘電率が比較的小さい材料を用いる。より具体的には、たとえば、比誘電率が3.0より小さい材料を用いる。そのような材料としては、たとえば、ダウケミカル社製の有機絶縁材料であるSiLK(登録商標)などがある。このように、比誘電率の比較的低い材料を用いるのは、配線間の寄生容量を低減することにより、高速動作を実現するためである。
Thus, a MOSFET (Metal-Oxide Semiconductor Field Effect Transistor) having the
層間絶縁膜17,18には、ソース/ドレイン拡散層16に達するコンタクトホールに、たとえば、タングステン(W)が埋め込まれることによって、導電プラグ(図示せず)が形成されている。
In the
また、層間絶縁膜18には、たとえば、銅(Cu)による配線(図示せず)が形成されている。配線は、層間絶縁膜17,18に埋め込まれた導電プラグを介してソース/ドレイン拡散層16に電気的に接続されている。
In the interlayer
層間絶縁膜18上には、層間絶縁膜21,22,23が順に形成されている。なお、各層間絶縁膜21,22,23には、配線とその配線を下方の配線と電気的に接続する導電プラグが形成されているが図示を省略している。層間絶縁膜21,22,23としては、たとえば、層間絶縁膜18と同様の材料が用いられる。
On the interlayer
層間絶縁膜21と層間絶縁膜23には、支柱5a,5b間を接続する梁6a,6bが形成されている。そして、梁6a,6b間を接続するように部材7a,7b,7c,7dが形成されている。本実施の形態では、部材7a,7b,7c,7dは一部が重なり合うように階段状に積み重ねられており、支柱5a,5b間を接続するような構成となっている。
In the
層間絶縁膜23上には、層間絶縁膜24,25,26が順に積層されており、各層には
配線24a,25a(層間絶縁膜26に形成される配線26aについては図2参照)と、図示しない導電プラグが形成されている。また、層間絶縁膜26には、支柱5a,5bを接続する梁6cが形成されている。層間絶縁膜24,25,26は、たとえば、シリコン酸化膜またはシリコン酸炭化(SiOC)膜などが用いられる。このような材料からなる層間絶縁膜24,25,26は、比誘電率は比較的高いものの、密着性が高く、耐湿性も高く、機械的強度も比較的高い。
Interlayer
層間絶縁膜26上には、層間絶縁膜3を介して電極パッド4が形成されている。層間絶縁膜3には、導電プラグ(図示せず)が形成されており、下層の配線と電極パッド4とを電気的に接続している。
An
上記のように、梁6a,6bや部材7a,7b,7c,7dは、比誘電率が比較的低く機械的強度が比較的弱い層間絶縁膜18,21,22,23の近傍に設けることが望ましい。層間絶縁膜18,21,22,23を補強することが望ましいからである。しかしながら、比較的比誘電率が高い材料からなる層間絶縁膜24,25,26に部材7a,7b,7c,7dに相当する部材を設けて、梁6b,6c間を補強するようにしてもよい。
As described above, the
以下、本実施の形態の半導体装置の製造方法を説明する。
図3は、本実施の形態の半導体装置の製造方法を説明する断面構成図である。
図1及び図2と同一の構成要素については同一符号としている。
Hereinafter, a method for manufacturing the semiconductor device of the present embodiment will be described.
FIG. 3 is a cross-sectional configuration diagram illustrating a method for manufacturing a semiconductor device according to the present embodiment.
The same components as those in FIGS. 1 and 2 are denoted by the same reference numerals.
まず、図3に示すように、半導体基板1に、たとえばSTI(Shallow Trench Isolation)法により、素子形成領域11を画定する素子分離領域12を形成する。半導体基板1としては、たとえば、シリコン基板を用いる。
First, as shown in FIG. 3, an
次に、素子形成領域11上に、ゲート絶縁膜13を介してゲート電極14を形成する。そして、たとえば、イオン注入法により、ゲート電極14をマスクとして、ゲート電極14の両側の半導体基板1内にドーパント不純物を導入する。これにより、エクステンションソース/ドレイン構造の浅い領域を構成する低濃度拡散層(図示せず)が形成される。
Next, a
次に、半導体基板1上の全面に、たとえば、シリコン酸化膜(図示せず)を形成し、異方性エッチングにより、ゲート電極14の側壁部分にシリコン酸化膜よりなるサイドウォール絶縁膜15を形成する。そして、サイドウォール絶縁膜15をマスクとして、ゲート電極14の両側の半導体基板1内にドーパント不純物を導入する。これにより、エクステンションソース/ドレイン構造の深い領域を構成する高濃度拡散層(図示せず)が形成される。こうして、低濃度拡散層と高濃度拡散層とにより、エクステンションソース/ドレイン構造のソース/ドレイン拡散層16が構成される。
Next, for example, a silicon oxide film (not shown) is formed on the entire surface of the semiconductor substrate 1, and a
次に、半導体基板1上の全面に、たとえば、プラズマCVD(Chemical Vapor Deposition)法により、たとえば、シリコン酸化膜からなる層間絶縁膜17を形成する。層間絶縁膜17の膜厚は、特に限定されないが、誘電率、強度、熱特性などの諸物性を考慮すると、100nm〜500nm程度が好ましい。
Next, an
次に、層間絶縁膜17上の全面に、たとえば、スピンコート法により、層間絶縁膜18を形成する。層間絶縁膜18の材料としては、比誘電率が比較的小さい材料を用いる。より具体的には、比誘電率が3.0より小さい材料(たとえば、前述のSiLK)を用いる。膜厚は、特に限定されないが、誘電率、強度、熱特性などの諸物性を考慮すると、50nm〜300nm程度が好ましい。
Next, an
次に、層間絶縁膜17,18に、ソース/ドレイン拡散層16に達するコンタクトホールを形成する。そして、層間絶縁膜18上の全面に、たとえば、スパッタリング法により、たとえば、膜厚50nmの窒化タンタル(TaN)よりなるバリア膜(図示せず)を形成する。次に、バリア膜上の全面に、たとえば、CVD法により、膜厚1μmのタングステンよりなる導電膜(図示せず)を形成する。その後、たとえば、CMP(Chemical Mechanical Polishing)法により、層間絶縁膜18の表面が露出するまで導電膜を研磨する。こうして、コンタクトホール内に導電膜が埋め込まれた導電プラグ(図示せず)が形成される。
Next, contact holes reaching the source / drain diffusion layers 16 are formed in the
次に、層間絶縁膜18上の全面に、たとえば、スピンコート法により、SiLKをさらに形成し、層間絶縁膜18を上積みする。このときの膜厚は、たとえば、下層の層間絶縁膜18と同様の条件で形成する。
Next, SiLK is further formed on the entire surface of the
次に、フォトリソグラフィ技術を用い、層間絶縁膜18に、配線用の溝を形成する。そして、層間絶縁膜18上の全面に、たとえば電気めっき法により、銅よりなる導電膜(図示せず)を形成する。次に、たとえば、CMP法により、層間絶縁膜18の表面が露出するまで導電膜を研磨する。こうして、配線(図示せず)が形成される。配線は、導電プラグを介してソース/ドレイン拡散層16に電気的に接続される。
Next, a trench for wiring is formed in the
次に、層間絶縁膜18上の全面に、たとえば、スピンコート法により、層間絶縁膜21を形成する。層間絶縁膜21は、層間絶縁膜18の形成時と同様の条件で形成する。
図4は、図3の半導体装置のB−B線での上面図である。
Next, the
4 is a top view of the semiconductor device of FIG. 3 taken along line BB.
層間絶縁膜21を形成した後、フォトリソグラフィ技術を用い、層間絶縁膜21に、導電プラグ用の溝及び、梁用の溝を同時に形成する。そして、層間絶縁膜18上の全面に、たとえば電気めっき法により、銅よりなる導電膜(図示せず)を形成し、たとえば、CMP法により、層間絶縁膜21の表面が露出するまで導電膜を研磨する。こうして、図4のような梁6a,6e及び導電プラグ21aが同時に形成される。なお、梁6a,6e及び導電プラグ21aは、後の工程で電極パッドの四隅の下方に形成する支柱のスペースを空けて配置する。
After the
なお、電気めっき法を用いる場合には、図示を省略しているが、まずスパッタ法を用いてバリアメタル及びシードCu膜を形成する。その後、シードCu膜上に電気めっきにより、たとえば、電流密度を約1mA/cm2〜30mA/cm2の範囲に調整して、銅よりなる導電膜を形成する。 In the case where the electroplating method is used, although not shown, first, a barrier metal and a seed Cu film are formed using a sputtering method. Then, by electroplating on seed Cu film, for example, by adjusting the current density in the range of about 1mA / cm 2 ~30mA / cm 2 , to form a conductive film made of copper.
次に、層間絶縁膜21上の全面に、たとえば、スピンコート法により、SiLKをさらに形成し、層間絶縁膜21を上積みする。このときの膜厚は、たとえば、下層の層間絶縁膜21と同様の条件で形成する。
Next, SiLK is further formed on the entire surface of the
図5は、図3の半導体装置のC−C線での上面図である。
層間絶縁膜21を上積みした後、フォトリソグラフィ技術を用い、層間絶縁膜21に、配線用の溝及び、梁間を接続する部材用の溝を同時に形成する。そして、層間絶縁膜21上の全面に、たとえば前述のような条件による電気めっき法で、銅よりなる導電膜(図示せず)を形成する。その後、たとえば、CMP法により、層間絶縁膜21の表面が露出するまで導電膜を研磨する。こうして、図5のような部材7a,7e及び配線21bが同時に形成される。なお、部材7a,7e及び配線21bは、後の工程で電極パッドの四隅の下方に形成する支柱のスペースを空けて配置する。
FIG. 5 is a top view of the semiconductor device of FIG. 3 taken along line CC.
After the
次に、層間絶縁膜21上の全面に、たとえば、スピンコート法により、層間絶縁膜21と同様の条件で層間絶縁膜22を形成する。
図6は、図3の半導体装置のD−D線での上面図である。
Next, an
6 is a top view of the semiconductor device of FIG. 3 taken along the line DD.
層間絶縁膜22を形成した後、フォトリソグラフィ技術を用い、層間絶縁膜22に、導電プラグ用の溝及び、梁間を接続する部材用の溝を同時に形成する。そして、層間絶縁膜22上の全面に、たとえば前述のような条件による電気めっき法で、銅よりなる導電膜(図示せず)を形成する。その後、たとえば、CMP法により、層間絶縁膜22の表面が露出するまで導電膜を研磨する。こうして、図6のような部材7b,7f及び導電プラグ22aが同時に形成される。なお、部材7b,7fは、図1のように、下層の層間絶縁膜21に形成された部材7a,7eと一部が重なるように配置する。
After the
次に、層間絶縁膜22上の全面に、たとえば、スピンコート法により、SiLKをさらに形成し、層間絶縁膜22を上積みする。このときの膜厚は、たとえば、下層の層間絶縁膜22と同様の条件で形成する。
Next, SiLK is further formed on the entire surface of the
図7は、図3の半導体装置のE−E線での上面図である。
層間絶縁膜22を上積みした後、フォトリソグラフィ技術を用い、層間絶縁膜22に、配線用の溝及び、梁間を接続する部材用の溝を同時に形成する。そして、層間絶縁膜22上の全面に、たとえば前述のような条件による電気めっき法で、銅よりなる導電膜(図示せず)を形成する。その後、たとえば、CMP法により、層間絶縁膜22の表面が露出するまで導電膜を研磨する。こうして、図7のような部材7c,7g及び配線22bが同時に形成される。なお、部材7c,7gは、図1のように、下層の部材7b,7fと一部が重なるように配置する。
FIG. 7 is a top view of the semiconductor device of FIG. 3 taken along line EE.
After the
次に、層間絶縁膜22上の全面に、たとえば、スピンコート法により、層間絶縁膜22と同様の条件で層間絶縁膜23を形成する。
図8は、図3の半導体装置のF−F線での上面図である。
Next, an
FIG. 8 is a top view of the semiconductor device of FIG. 3 taken along line FF.
層間絶縁膜23を形成した後、フォトリソグラフィ技術を用い、層間絶縁膜23に、導電プラグ用の溝及び、梁間を接続する部材用の溝を同時に形成する。そして、層間絶縁膜23上の全面に、たとえば前述のような条件による電気めっき法で、銅よりなる導電膜(図示せず)を形成する。その後、たとえば、CMP法により、層間絶縁膜23の表面が露出するまで導電膜を研磨する。こうして、図8のような部材7d,7h及び導電プラグ23aが同時に形成される。なお、部材7d,7hは、下層の層間絶縁膜22に形成された部材7c,7gと一部が重なるように配置するとともに、後の工程で電極パッドの四隅の下方に形成する支柱のスペースを空けて配置する。
After the
次に、層間絶縁膜23上の全面に、たとえば、スピンコート法により、SiLKをさらに形成し、層間絶縁膜23を上積みする。このときの膜厚は、たとえば、下層の層間絶縁膜23と同様の条件で形成する。
Next, SiLK is further formed on the entire surface of the
図9は、図3の半導体装置のG−G線での上面図である。
層間絶縁膜23を上積みした後、フォトリソグラフィ技術を用い、層間絶縁膜23に、配線用の溝及び、梁用の溝を同時に形成する。そして、層間絶縁膜23上の全面に、たとえば前述のような条件による電気めっき法で、銅よりなる導電膜(図示せず)を形成する。その後、たとえば、CMP法により、層間絶縁膜23の表面が露出するまで導電膜を研磨する。こうして、図9のような梁6b,6f及び配線23bが同時に形成される。梁6b,6f及び配線23bは、後の工程で電極パッドの四隅の下方に形成する支柱のスペースを空けて配置する。
FIG. 9 is a top view of the semiconductor device of FIG. 3 taken along line GG.
After the
このようにして、図3に示したような梁6a,6b間を、階段状に配置された部材7a,7b,7c,7dで接続した構造が得られる。
その後、層間絶縁膜23上の全面に、たとえば、プラズマCVD法により、たとえば、シリコン酸化膜、またはシリコン酸炭化膜からなる層間絶縁膜24を形成する。層間絶縁膜24の膜厚は、特に限定されないが、誘電率、強度、熱特性などの諸物性を考慮すると、100nm〜500nm程度が好ましい。
In this manner, a structure in which the
Thereafter, an
このような材料よりなる層間絶縁膜24は、比誘電率は比較的高いものの、密着性及び耐湿性が高く、機械的強度も比較的高い。多層配線構造の上層部は配線間隔が比較的広いため、比誘電率が比較的高い材料を用いても、配線間の寄生容量が過度に大きくなることはなく、深刻な信号遅延が生じることもない。なお、プラズマCVD法を用いて、シリコン酸化膜、またはシリコン酸炭化膜からなる層間絶縁膜24を形成した場合、層間絶縁膜24のヤング率は、60〜70GPa程度と、比較的大きい。
Although the
層間絶縁膜24に対しても前述と同様の工程により、配線24a及び図示しない導電プラグを形成する。
続いて層間絶縁膜25を、層間絶縁膜24と同様の条件で形成し、配線25a及び図示しない導電プラグを形成する。
A
Subsequently, the
その後、層間絶縁膜26を、層間絶縁膜24と同様の条件で形成し、図2のような配線26a及び図示しない導電プラグを形成する。なお、層間絶縁膜26では、図9で示したような工程と同様に、配線26aと同時に梁6cを形成する。
Thereafter, the
このように、梁6b,6c間には、部材を接続していない。これは、層間絶縁膜24,25,26は、機械的強度が比較的高い材料を用いて形成されているからである。しかしながら、梁6a,6b間のように、部材7a,7b,7c,7dを形成してもよい。
Thus, no member is connected between the
続いて、図1,図2に示したような支柱5a,5b,5c,5dを形成する工程を説明する。
図10−1乃至図10−4は、支柱を形成する各工程における半導体装置の断面構成図である。
Next, a process of forming the
FIG. 10A to FIG. 10D are cross-sectional configuration diagrams of the semiconductor device in each process of forming the support column.
図10−1に示すように、層間絶縁膜26上の全面に、スピンコート法により、フォトレジスト膜30を形成する。次に、図10−2に示すように、フォトリソグラフィ技術を用い、フォトレジスト膜30に、後の工程で形成する電極パッドの四隅に対応する位置に開口部31を形成する。そして、開口部31が形成されたフォトレジスト膜30をマスクとして、層間絶縁膜17,18,21,22,23,24,25,26に半導体基板1に達する開口部32を形成する。
As shown in FIG. 10A, a
その後、フォトレジスト膜30を剥離し、図10−3に示すように、半導体装置の全面に、たとえば、電気めっき法により、たとえば銅よりなる導電膜33を形成し、開口部32に埋め込む。次に、CMP法により、層間絶縁膜26の表面が露出するまで導電膜33を研磨することで、図10−4に示すような支柱5a,5bが形成される。
Thereafter, the
次に、電極パッド4を形成する工程を説明する。
図11は、電極パッドを形成する工程における半導体装置の断面構成図である。
支柱5a,5bを形成した後、電極パッド4と支柱5a,5bや梁6cなどとの絶縁を図るために、図11のように、半導体装置の全面に、たとえば、プラズマCVD法により、シリコン酸化膜またはシリコン酸炭化膜などからなる層間絶縁膜3を形成する。層間絶縁膜3の膜厚は、特に限定されないが、誘電率、強度、熱特性などの諸物性を考慮すると、100nm〜1000nm程度が好ましい。
Next, a process for forming the
FIG. 11 is a cross-sectional configuration diagram of the semiconductor device in the step of forming electrode pads.
After forming the
続いて、フォトリソグラフィ技術、スパッタリング法、CVD法、CMP法などを用いて層間絶縁膜3に下層の配線との電気的接続を図るための導電プラグ(図示せず)を形成する。その後、層間絶縁膜3の全面に、たとえば、スパッタリング法により、導電膜(図示せず)を形成し、パターニングすることによって図1で示したような電極パッド4が形成される。
Subsequently, a conductive plug (not shown) is formed in the
図12は、電極パッドの下方の多層配線層に埋め込む構造物と、電極パッドの下方の構成要素に加わるストレスとの関係を示す図である。
横軸が電極パッド4の面積に対する支柱5a,5b,5c,5d(図2参照)の面積率である。縦軸が、電極パッド4の下方に存在する構成要素に加わるストレスの最大値(最大応力)を示している。
FIG. 12 is a diagram showing the relationship between the structure embedded in the multilayer wiring layer below the electrode pad and the stress applied to the components below the electrode pad.
The horizontal axis represents the area ratio of the
図12では、菱形のプロットで、図1、図2で示した本実施の形態の半導体装置における上記の最大応力と面積率との関係を示している。
比較例として、多層配線層に埋め込む支柱が1本の場合(比較例1)を丸印のプロットで示し、支柱が4本で梁を設けない場合(比較例2)を三角のプロットで示し、支柱が4本で梁を2本設けた場合(比較例3)を四角形のプロットで示した。
In FIG. 12, a rhombus plot shows the relationship between the maximum stress and the area ratio in the semiconductor device of the present embodiment shown in FIGS.
As a comparative example, the case where one column is embedded in the multilayer wiring layer (Comparative Example 1) is indicated by a circled plot, the case where four columns are provided and no beam is provided (Comparative Example 2) is indicated by a triangular plot, A case where four columns are provided and two beams are provided (Comparative Example 3) is shown by a rectangular plot.
図のように、本実施の形態の半導体装置のように、梁6a,6b間を接続して支持する部材7a,7b,7c,7dを設けることで、比較例1〜3の構成よりも、電極パッド4の下方に存在する構成要素に加わるストレスが小さくなっている。
As shown in the figure, by providing the
このように本実施の形態の半導体装置によれば、電極パッド4上からボンディング時などに圧力が加わった場合でも、電極パッド4の下方に存在する構成要素に大きなストレスが加わるのを抑制することができる。
As described above, according to the semiconductor device of this embodiment, even when pressure is applied from above the
このため、多層配線構造の一部に、機械的強度が比較的弱い層間絶縁膜を用いた場合であっても、半導体装置の構成要素に強いストレスが加わるのを防止することができ、信頼性の高い半導体装置を提供することができる。また、図1のように、部材7a,7b,7c,7dによって、支柱5a,5b間も接続することによって、電極パッド4にボンディングの際に、斜め方向からの力が加わった場合でも、半導体装置の変形を防止できる。これにより、電極パッド4の下方に存在する配線などの構成要素に加わるストレスを緩和することができる。
For this reason, even when an interlayer insulating film having a relatively low mechanical strength is used in a part of the multilayer wiring structure, it is possible to prevent a strong stress from being applied to the components of the semiconductor device, and reliability A semiconductor device with a high level can be provided. Further, as shown in FIG. 1, the
以上、本実施の形態の半導体装置を説明してきたが、上記の記載に限らず様々な変形が可能である。
たとえば、上記では、梁間を支持する部材を、図1のように階段状に配置する場合について説明したが、これに限定されず、以下のようにしてもよい。
Although the semiconductor device of the present embodiment has been described above, various modifications are possible without being limited to the above description.
For example, in the above description, the case where the members that support the space between the beams are arranged stepwise as shown in FIG. 1 is not limited to this, and may be as follows.
図13、図14は、梁間を支持する部材の配置例である。
部材以外の構成要素については、図1などと同一の符号としている。
図13の例では、部材40a,40b,40c,40dを壁状に配置して梁6a,6b間を支持しており、電極パッド4からの垂直方向のストレスに強い構造となっている。
FIG. 13 and FIG. 14 are examples of arrangement of members that support between the beams.
Constituent elements other than the members are the same as those in FIG.
In the example of FIG. 13,
図14の例では、梁6a上で支柱5a,5bと接続する部材41a,41bを配置し、それぞれから階段状に部材41c,41d,41e,41fを積み上げ、部材41gで上側の梁6bと接続するようにしている。これにより、斜め方向からのストレスと垂直方向のストレスの両方に耐性のある構造となっている。
In the example of FIG. 14,
また、上記の説明では、配線と梁や支柱、梁間に接続する部材に、同様の材料を用いる場合を例に説明したが、配線と梁、支柱または部材とは異なる材料を用いてもよい。
また、上記の説明では、梁や部材を、電気めっき法により形成する場合を例にして説明したが、これに限定されない。たとえば、CVD法、無電解めっき法、スピンコート法などによって形成してもよい。
In the above description, the case where the same material is used for the wiring and the beam, the column, and the member connected between the beams has been described as an example. However, a material different from that for the wiring and the beam, the column, or the member may be used.
In the above description, the case where the beams and members are formed by electroplating is described as an example, but the present invention is not limited to this. For example, it may be formed by a CVD method, an electroless plating method, a spin coating method, or the like.
また、上記の説明では、梁、支柱または部材の材料として銅を用いる場合を例に説明したが、これに限定されない。たとえば、タングステン、アルミニウム(Al)、ニッケル(Ni)などの金属などを用いてもよいし、窒化タンタルなどの窒化物を用いてもよい。また、ダイヤモンド、フラーレン、カーボンナノチューブなどを用いてもよい。 In the above description, the case where copper is used as the material of the beam, column, or member has been described as an example, but the present invention is not limited to this. For example, a metal such as tungsten, aluminum (Al), or nickel (Ni) may be used, or a nitride such as tantalum nitride may be used. Further, diamond, fullerene, carbon nanotube, or the like may be used.
また、上記の説明では、下層の層間絶縁膜(層間絶縁膜18,21,22,23)の材料としてSiLKを用いる場合を例に説明したが、これに限定されない。たとえば、SOG(Spin On Glass)膜などを用いてもよい。また、CVD法により形成されるシリコン酸炭化膜などを用いてもよい。このようなシリコン酸炭化膜の材料として、アプライドマテリアルズ社製のBlack Diamond(登録商標)を用いることも可能である。また、低誘電率FSG(Fluorinated Silicate Glass)膜、MSQ(Methyl Hydrogen Silsesquioxane)膜、HSQ(Hydrogen Silsesquioxane)膜、FSQ(Fluorinated Hydrogen Silsesquioxane)膜などを用いることも可能である。
In the above description, the case where SiLK is used as the material of the lower interlayer insulating film (
また、下層の層間絶縁膜として、塗布法により形成される以下のような膜を用いてもよい。
たとえば、ダウコーニングシリコーン社製の絶縁膜材料を用いたHSQ膜を用いる。また、旭化成株式会社製の絶縁膜材料であるALCAP−E(登録商標)を用いた全芳香族アリールエーテル膜を用いることも可能である。また、ハネウエル社製の絶縁膜材料であるFLARE(登録商標)を用いたアリールエーテル膜を用いることも可能である。また、ダウケミカル社製の絶縁膜材料を用いたベンゾシクロブテン(BCB)膜を用いることも可能である。また、富士通株式会社及びトリケミカル社より提供される絶縁膜材料を用いたFSQ膜を用いることも可能である。また、JSR株式会社製の絶縁膜材料であるLKD−T200(登録商標)を用いた無機又は有機MSQ膜を用いることも可能である。また、ハネウエル社製の絶縁膜材料であるHOSP(登録商標)を用いた無機又は有機MSQ膜を用いることも可能である。また、ダウコーニングシリコーン社製の絶縁膜材料であるポーラスHSQを用いた無機ポーラス化HSQ膜を用いることも可能である。また、住友化学株式会社製の絶縁膜材料であるALS−400(登録商標)を用いた有機ポーラス化アリールエーテル膜を用いることも可能である。また、触媒化成株式会社製の絶縁膜材料であるIPS(登録商標)を用いた無機又は有機SiH系ポーラス膜を用いることも可能である。また、ハネウエル社製の絶縁膜材料であるNanoglass−E(登録商標)を用いた無機又は有機SiOCH(酸化炭化水素シリコン)膜を用いることも可能である。また、JSR株式会社製の絶縁膜材料であるLKD−T400(登録商標)を用いた無機又は有機ポーラス化MSQ膜を用いることも可能である。また、旭化成株式会社製の絶縁膜材料であるALCAP−S(登録商標)を用いた無機ポーラスシリカ膜を用いることも可能である。また、ダウケミカル社製の絶縁膜材料であるポーラスSiLKを用いた有機ポーラス化アリールエーテル膜を用いることも可能である。また、ハネウエル社製の絶縁膜材料であるポーラス化FLAREを用いた有機ポーラス化アリールエーテル膜を用いることも可能である。いずれの場合にも形成される層間絶縁膜の比誘電率は3.0以下となる。
Further, as the lower interlayer insulating film, the following film formed by a coating method may be used.
For example, an HSQ film using an insulating film material manufactured by Dow Corning Silicone is used. It is also possible to use a wholly aromatic aryl ether film using ALCAP-E (registered trademark), which is an insulating film material manufactured by Asahi Kasei Corporation. It is also possible to use an aryl ether film using FLARE (registered trademark) which is an insulating film material manufactured by Honeywell. It is also possible to use a benzocyclobutene (BCB) film using an insulating film material manufactured by Dow Chemical Company. It is also possible to use an FSQ film using an insulating film material provided by Fujitsu Limited or Trichemical Co. It is also possible to use an inorganic or organic MSQ film using LKD-T200 (registered trademark), which is an insulating film material made by JSR Corporation. It is also possible to use an inorganic or organic MSQ film using HOSP (registered trademark) which is an insulating film material manufactured by Honeywell. It is also possible to use an inorganic porous HSQ film using porous HSQ which is an insulating film material manufactured by Dow Corning Silicone. It is also possible to use an organic porous aryl ether film using ALS-400 (registered trademark), which is an insulating film material manufactured by Sumitomo Chemical Co., Ltd. It is also possible to use an inorganic or organic SiH-based porous film using IPS (registered trademark) which is an insulating film material manufactured by Catalytic Chemical Co., Ltd. It is also possible to use an inorganic or organic SiOCH (oxidized hydrocarbon silicon) film using Nanoglass-E (registered trademark) which is an insulating film material manufactured by Honeywell. It is also possible to use an inorganic or organic porous MSQ film using LKD-T400 (registered trademark), which is an insulating film material manufactured by JSR Corporation. It is also possible to use an inorganic porous silica film using ALCAP-S (registered trademark), which is an insulating film material manufactured by Asahi Kasei Corporation. It is also possible to use an organic porous aryl ether film using porous SiLK which is an insulating film material manufactured by Dow Chemical. It is also possible to use an organic porous aryl ether film using porous FLARE which is an insulating film material manufactured by Honeywell. In any case, the dielectric constant of the interlayer insulating film formed is 3.0 or less.
また、下層の層間絶縁膜として、株式会社神戸製鋼所製の絶縁膜材料であるsilica aerogelを用いた無機ポーラスシリカ膜等を高圧乾燥により形成してもよい。この場合にも形成される層間絶縁膜の比誘電率は3.0以下となる。 Further, as the lower interlayer insulating film, an inorganic porous silica film using silica aerogel, which is an insulating film material manufactured by Kobe Steel, Ltd. may be formed by high-pressure drying. Also in this case, the relative dielectric constant of the formed interlayer insulating film is 3.0 or less.
また、下層の層間絶縁膜として、CVD法により形成される以下のような膜を用いてもよい。
たとえば、ダウケミカル社製のBCBを原料として用いて、CVD法により、層間絶縁膜を形成してもよい。また、アプライドマテリアル社製のBlack Diamondを原料として用いて、無機又は有機SiOCH膜よりなる層間絶縁膜をCVD法により形成してもよい。また、ノベラスシステムズ社製のCoral(登録商標)を原料として用いて、無機又は有機SiOCH膜よりなる層間絶縁膜をCVD法により形成してもよい。また、エーエスエム株式会社製のAurora(登録商標)を原料として用いて、無機又は有機SiOCH膜よりなる層間絶縁膜をCVD法により形成してもよい。また、ハネウエル社製のHOSPを原料として用いて、無機又は有機MSQ塗付膜よりなる層間絶縁膜をCVD法により形成してもよい。いずれの場合にも形成される層間絶縁膜の比誘電率は3.0以下となる。
Further, as the lower interlayer insulating film, the following film formed by the CVD method may be used.
For example, an interlayer insulating film may be formed by CVD using BCB manufactured by Dow Chemical Co. as a raw material. Alternatively, an interlayer insulating film made of an inorganic or organic SiOCH film may be formed by a CVD method using Black Diamond manufactured by Applied Materials as a raw material. Alternatively, an interlayer insulating film made of an inorganic or organic SiOCH film may be formed by CVD using Coral (registered trademark) manufactured by Novellus Systems. Further, an interlayer insulating film made of an inorganic or organic SiOCH film may be formed by a CVD method using Aurora (registered trademark) manufactured by ASM Co., Ltd. as a raw material. Alternatively, an HOSP manufactured by Honeywell may be used as a raw material to form an interlayer insulating film made of an inorganic or organic MSQ coating film by a CVD method. In any case, the dielectric constant of the interlayer insulating film formed is 3.0 or less.
以上の実施の形態に関し、さらに以下の付記を開示する。
(付記1) 基板と、
前記基板上に形成された多層配線層と、
前記多層配線層上に形成された電極パッドと、
前記多層配線層を貫通し前記基板に達し、前記電極パッドの4隅のうち、少なくとも隣接する2隅を下方から支える少なくとも2つの支柱と、
前記支柱間に接続された複数の梁と、
前記梁間に接続された部材と、
を有することを特徴とする半導体装置。
Regarding the above embodiment, the following additional notes are disclosed.
(Appendix 1) a substrate,
A multilayer wiring layer formed on the substrate;
An electrode pad formed on the multilayer wiring layer;
At least two pillars penetrating the multilayer wiring layer and reaching the substrate, and supporting at least two adjacent corners from below among the four corners of the electrode pad;
A plurality of beams connected between the columns;
Members connected between the beams;
A semiconductor device comprising:
(付記2) 前記部材は、前記梁間に接続されているとともに、前記支柱間に接続されていることを特徴とする付記1記載の半導体装置。
(付記3) 前記部材の幅は、前記梁の幅以下であることを特徴とする付記1または2に記載の半導体装置。
(Additional remark 2) The said member is connected between the said support | pillars while being connected between the said beams, The semiconductor device of Additional remark 1 characterized by the above-mentioned.
(Additional remark 3) The width | variety of the said member is below the width of the said beam, The semiconductor device of
(付記4) 前記部材は、前記多層配線層の配線と同じ材料で形成されていることを特徴とする付記1乃至3の何れか一項に記載の半導体装置。
(付記5) 前記支柱、前記梁及び前記部材は、配線、導電プラグ及び前記電極パッドとは絶縁されていることを特徴とする付記1乃至4の何れか一項に記載の半導体装置。
(Additional remark 4) The said member is formed with the same material as the wiring of the said multilayer wiring layer, The semiconductor device as described in any one of Additional remark 1 thru | or 3 characterized by the above-mentioned.
(Supplementary Note 5) The semiconductor device according to any one of Supplementary Notes 1 to 4, wherein the support column, the beam, and the member are insulated from a wiring, a conductive plug, and the electrode pad.
(付記6) 前記多層配線層は、第1の比誘電率の第1の絶縁層と、前記第1の比誘電率より低い第2の比誘電率の第2の絶縁層を有し、
前記梁及び前記部材は、前記第2の絶縁層の近傍に設けられていることを特徴とする付記1乃至5の何れか一項に記載の半導体装置。
(Supplementary Note 6) The multilayer wiring layer includes a first insulating layer having a first relative dielectric constant and a second insulating layer having a second relative dielectric constant lower than the first relative dielectric constant.
The semiconductor device according to any one of appendices 1 to 5, wherein the beam and the member are provided in the vicinity of the second insulating layer.
(付記7) 前記部材は、前記梁間の各配線層に設けられ、前記梁間を支えることを特徴とする付記1乃至6の何れか一項に記載の半導体装置。
(付記8) 前記部材は、前記梁間に階段状に形成されていることを特徴とする付記1乃至7の何れか一項に記載の半導体装置。
(Supplementary note 7) The semiconductor device according to any one of supplementary notes 1 to 6, wherein the member is provided in each wiring layer between the beams and supports the beam.
(Additional remark 8) The said member is formed in the step shape between the said beams, The semiconductor device as described in any one of Additional remark 1 thru | or 7 characterized by the above-mentioned.
(付記9) 前記部材は、前記梁間に壁状に形成されていることを特徴とする付記1乃至8の何れか一項に記載の半導体装置。 (Supplementary note 9) The semiconductor device according to any one of supplementary notes 1 to 8, wherein the member is formed in a wall shape between the beams.
1 半導体基板
2 多層配線層
3,17,18,21,22,23,24,25,26 層間絶縁膜
4 電極パッド
5a,5b 支柱
6a,6b,6c 梁
7a,7b,7c,7d 部材
11 素子形成領域
12 素子分離領域
13 ゲート絶縁膜
14 ゲート電極
15 サイドウォール絶縁膜
16 ソース/ドレイン拡散層
DESCRIPTION OF SYMBOLS 1
Claims (5)
前記基板上に形成された多層配線層と、
前記多層配線層上に形成された電極パッドと、
前記多層配線層を貫通し前記基板に達し、前記電極パッドの4隅のうち、少なくとも隣接する2隅を下方から支える少なくとも2つの支柱と、
前記支柱間に接続された複数の梁と、
前記梁間に接続された部材と、
を有することを特徴とする半導体装置。 A substrate,
A multilayer wiring layer formed on the substrate;
An electrode pad formed on the multilayer wiring layer;
At least two pillars penetrating the multilayer wiring layer and reaching the substrate, and supporting at least two adjacent corners from below among the four corners of the electrode pad;
A plurality of beams connected between the columns;
Members connected between the beams;
A semiconductor device comprising:
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JP2004282000A (en) * | 2003-02-25 | 2004-10-07 | Fujitsu Ltd | Semiconductor device |
WO2007116463A1 (en) * | 2006-03-31 | 2007-10-18 | Fujitsu Limited | Semiconductor device |
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2008
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