JP2009278394A

JP2009278394A - Message transmitting circuit and semiconductor integrated circuit

Info

Publication number: JP2009278394A
Application number: JP2008127927A
Authority: JP
Inventors: Shigeki Kanazawa; 繁樹金澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2008-05-15
Filing date: 2008-05-15
Publication date: 2009-11-26

Abstract

<P>PROBLEM TO BE SOLVED: To provide a message transmitting circuit etc. dispensing with a large buffer and a large comparator circuit. <P>SOLUTION: The message transmitting circuit 1 includes a buffer part 2, and a transmitting part 3. The buffer part 2 includes a transmission request signal-accepting buffer 2a for storing a transmission request signal, and a transmission data acceptance buffer 2b for storing transmission data, determines a transmission request signal with the highest priority among transmission request signals stored in the transmission request signal-accepting buffer 2a, outputs transmission data corresponding to the transmission request signal with the highest priority among pieces of transmission data stored in the transmission data acceptance buffer 2b to the transmitting part 3, generates an identifier corresponding to the transmission request signal with the highest priority to output the generated identifier to the transmitting part 3. The transmitting part 3 performs transmission of a message including the identifier and the transmission data to be output from the buffer part 2. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、識別子及び送信データを含むメッセージを送信するためのメッセージ送信回路及び半導体集積回路に関する。 The present invention relates to a message transmission circuit and a semiconductor integrated circuit for transmitting a message including an identifier and transmission data.

複数の回路間（例えば、ホストＣＰＵとペリフェラルＩＣとの間等）における情報のやり取りに、ＩＤ（識別子）と送信データ（メッセージ内容）を含むメッセージが利用されている。このようなメッセージが利用される場合、従来は、メッセージ送信側の回路において、送信するメッセージのＩＤと送信データ（メッセージ内容）を分離することなくバッファ内に格納していた。そのため、複数のメッセージの送信要求が同時に発生した場合に、優先度が高いメッセージから送信を実施するために、各メッセージに含まれている複数ビットのＩＤを比較する必要があった。 A message including an ID (identifier) and transmission data (message content) is used for exchanging information between a plurality of circuits (for example, between a host CPU and a peripheral IC). Conventionally, when such a message is used, the message transmission side circuit stores the ID of the message to be transmitted and the transmission data (message contents) in the buffer without separation. Therefore, when transmission requests for a plurality of messages are generated at the same time, it is necessary to compare IDs of a plurality of bits included in each message in order to perform transmission from a message with a high priority.

しかしながら、組み込みシステムに利用されるＩＣ等において、ＩＤを含むメッセージ全体を格納する大きなバッファや、複数ビットのＩＤ同士を比較する大きな比較回路を実装することは困難であった。 However, in an IC or the like used for an embedded system, it has been difficult to mount a large buffer for storing an entire message including an ID and a large comparison circuit for comparing a plurality of bit IDs.

関連する技術として、下記の特許文献１、２には、メッセージのＩＤと内容を分離することなくバッファ内に格納する技術が掲載されている。 As related techniques, the following Patent Documents 1 and 2 describe techniques for storing message IDs and contents in a buffer without separation.

特開昭６１−１９５４５３号公報JP-A 61-195453 特開２００４−１５５０５号公報JP 2004-15505 A

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ＩＤを含むメッセージ全体を格納する大きなバッファを不要とし、複数ビットのＩＤ同士を比較する大きな比較回路を不要とすることができるメッセージ送信回路及び半導体集積回路を提供することにある。 The present invention has been made in view of the technical problems as described above. The purpose of the present invention is to eliminate the need for a large buffer for storing the entire message including the ID, and to compare a plurality of bit IDs with each other. It is an object of the present invention to provide a message transmission circuit and a semiconductor integrated circuit that can make a comparison circuit unnecessary.

上記課題を解決するために本発明は、
識別子及び送信データを含むメッセージを送信するための回路であって、
１つ又は複数のメッセージ送信要因回路から１つ又は複数のメッセージ送信の要求を受け付けてバッファリングするためのバッファ手段と、
前記バッファ手段から出力される信号に基づいてメッセージの送信を実施するための送信手段と、
を含み、
前記バッファ手段が、
前記１つ又は複数のメッセージ送信要因回路から入力される１つ又は複数の送信要求信号を記憶するための送信要求信号記憶手段と、
前記１つ又は複数のメッセージ送信要因回路から入力され、前記１つ又は複数の送信要求信号にそれぞれ対応する１つ又は複数の送信データを記憶するための送信データ記憶手段と、
を含み、
前記送信要求信号記憶手段に記憶されている前記１つ又は複数の送信要求信号の内から優先度が最も高い前記送信要求信号を判定し、前記送信データ記憶手段に記憶されている前記１つ又は複数の送信データの内の前記優先度が最も高い前記送信要求信号に対応する前記送信データを前記送信手段に出力するとともに、前記優先度が最も高い前記送信要求信号に対応する識別子を生成して前記送信手段に出力し、
前記送信手段が、
前記バッファ手段から出力される前記識別子及び前記送信データを含むメッセージの送信を実施する、メッセージ送信回路に関係する。 In order to solve the above problems, the present invention
A circuit for transmitting a message including an identifier and transmission data,
Buffer means for accepting and buffering one or more message transmission requests from one or more message transmission factor circuits;
Transmitting means for performing transmission of a message based on a signal output from the buffer means;
Including
The buffer means
Transmission request signal storage means for storing one or more transmission request signals input from the one or more message transmission factor circuits;
Transmission data storage means for storing one or a plurality of transmission data inputted from the one or a plurality of message transmission factor circuits and corresponding to the one or a plurality of transmission request signals respectively;
Including
The transmission request signal having the highest priority among the one or more transmission request signals stored in the transmission request signal storage means is determined, and the one or more stored in the transmission data storage means The transmission data corresponding to the transmission request signal having the highest priority among a plurality of transmission data is output to the transmission means, and an identifier corresponding to the transmission request signal having the highest priority is generated. Output to the transmission means,
The transmission means is
The present invention relates to a message transmission circuit that performs transmission of a message including the identifier output from the buffer means and the transmission data.

本発明によれば、複数ビットのＩＤをバッファリングする必要をなくすことができ、バッファ容量を小さくすることができるようになる。また、複数ビットのＩＤを比較する大きな比較回路を不要とすることができるようになる。 According to the present invention, it is possible to eliminate the need for buffering a plurality of bits of ID, and to reduce the buffer capacity. Further, a large comparison circuit for comparing IDs of a plurality of bits can be eliminated.

また本発明に係るメッセージ送信回路では、
前記バッファ手段が、
前記送信要求記憶手段に記憶されている前記１つ又は複数の送信要求信号の内から優先度が最も高い前記送信要求信号を判定し、優先度が最も高い前記送信要求信号を表す判定信号を出力するための優先度判定手段と、
前記判定信号に基づいて、前記送信要求記憶手段に記憶されている前記１つ又は複数の送信要求信号の内の優先度が最も高い前記送信要求信号を消去し、前記１つ又は複数のメッセージ送信要因回路によって前記１つ又は複数の送信要求信号がアサートされた場合に、アサートされた前記送信要求信号を前記送信要求信号記憶手段に記憶させるための送信要求信号記憶制御手段と、
前記送信データ記憶手段に記憶されている前記１つ又は複数の送信データの内の前記判定信号によって表される優先度が最も高い前記送信要求信号に対応する前記送信データを選択するための送信データ選択手段と、
前記判定信号に基づいて、前記送信データ記憶手段に記憶されている前記１つ又は複数の送信データの内の優先度が最も高い前記送信要求信号に対応する前記送信データを消去し、前記１つ又は複数のメッセージ送信要因回路によって前記１つ又は複数の送信データがアサートされた場合に、アサートされた前記送信データを前記送信データ記憶手段に記憶させるための送信データ記憶制御手段と、
前記判定信号に基づいて前記識別子を生成するための識別子生成手段と、
前記送信要求記憶手段に前記１つ又は複数の送信要求信号が記憶された場合に、前記識別子生成手段によって生成された前記識別子及び前記送信データ選択手段によって選択された前記送信データを含む前記メッセージの送信を前記送信手段に実施させるための制御信号を出力する制御手段と、
を更に含むようにすることができる。 In the message transmission circuit according to the present invention,
The buffer means
The transmission request signal having the highest priority is determined from the one or more transmission request signals stored in the transmission request storage means, and a determination signal representing the transmission request signal having the highest priority is output. Priority determination means for
Based on the determination signal, the transmission request signal having the highest priority among the one or more transmission request signals stored in the transmission request storage means is deleted, and the one or more message transmissions are performed. Transmission request signal storage control means for storing the asserted transmission request signal in the transmission request signal storage means when the one or more transmission request signals are asserted by a factor circuit;
Transmission data for selecting the transmission data corresponding to the transmission request signal having the highest priority represented by the determination signal among the one or more transmission data stored in the transmission data storage means A selection means;
Based on the determination signal, the transmission data corresponding to the transmission request signal having the highest priority among the one or more transmission data stored in the transmission data storage means is deleted, and the one Or transmission data storage control means for storing the asserted transmission data in the transmission data storage means when the one or more transmission data is asserted by a plurality of message transmission factor circuits;
Identifier generating means for generating the identifier based on the determination signal;
When the one or more transmission request signals are stored in the transmission request storage means, the message including the identifier generated by the identifier generation means and the transmission data selected by the transmission data selection means. Control means for outputting a control signal for causing the transmission means to perform transmission;
Can be further included.

また本発明に係るメッセージ送信回路では、
前記１つ又は複数の送信要求信号の各々が１ビット幅であり、
前記送信要求信号記憶制御手段が、前記１つ又は複数の送信要求信号を優先度順に配列して前記送信要求信号記憶手段に記憶させ、
前記優先度判定手段が、前記送信要求信号記憶手段に記憶されている前記１つ又は複数の送信要求信号を配列順に調べることにより、前記送信要求記憶手段に記憶されている前記１つ又は複数の送信要求信号の内から優先度が最も高い前記送信要求信号を判定することができる。 In the message transmission circuit according to the present invention,
Each of the one or more transmission request signals is 1 bit wide;
The transmission request signal storage control means arranges the one or more transmission request signals in order of priority and stores them in the transmission request signal storage means,
The priority determination means examines the one or more transmission request signals stored in the transmission request signal storage means in the order of arrangement, so that the one or more of the transmission request storage means is stored. The transmission request signal having the highest priority among the transmission request signals can be determined.

また本発明に係るメッセージ送信回路では、
前記制御手段が、前記識別子生成手段によって生成された前記識別子に応じた長さのメッセージの送信を前記送信手段に実施させることができる。 In the message transmission circuit according to the present invention,
The control unit may cause the transmission unit to transmit a message having a length corresponding to the identifier generated by the identifier generation unit.

また本発明に係るメッセージ送信回路では、
前記識別子生成手段が、前記判定信号に基づいて前記識別子及び当該識別子に応じた固定値を生成し、
前記送信手段が、前記識別子生成手段によって生成された前記識別子及び前記固定値並びに前記送信データ選択手段によって選択された前記送信データを含む前記メッセージの送信を実施することができる。 In the message transmission circuit according to the present invention,
The identifier generating means generates the identifier and a fixed value corresponding to the identifier based on the determination signal;
The transmission unit may perform transmission of the message including the identifier and the fixed value generated by the identifier generation unit and the transmission data selected by the transmission data selection unit.

また本発明に係るメッセージ送信回路では、
前記優先度判定手段が、前記送信要求記憶手段に優先度順に配列して記憶されている前記１つ又は複数の送信要求信号の内から優先度が最も高い前記送信要求信号に該当するビットを１とし、他のビットを０とした前記判定信号を出力し、
前記送信要求信号記憶制御手段が、
前記判定信号を反転する反転回路と、
１つ又は複数の論理積演算回路と、
１つ又は複数の論理和演算回路と、
を含み、
前記１つ又は複数の論理積演算回路の第１の入力端子には、前記送信要求記憶手段に記憶されている前記１つ又は複数の送信要求信号が１ビットずつに分離されて入力され、前記１つ又は複数の論理積演算回路の第２の入力端子には、前記反転回路から出力される信号が１ビットずつに分離されて入力され、
前記１つ又は複数の論理和演算回路の第１の入力端子には、前記１つ又は複数の論理積演算回路の出力信号がそれぞれ入力され、前記１つ又は複数の論理和演算回路の第２の入力端子には、前記１つ又は複数のメッセージ送信要因回路からの前記１つ又は複数の送信要求信号がそれぞれ入力され、前記１つ又は複数の論理和演算回路の出力信号は、前記送信要求信号記憶手段に記憶されるようにすることができる。 In the message transmission circuit according to the present invention,
The priority determination means sets a bit corresponding to the transmission request signal having the highest priority among the one or more transmission request signals stored in the transmission request storage means in order of priority. And output the determination signal with other bits set to 0,
The transmission request signal storage control means is
An inverting circuit for inverting the determination signal;
One or more AND circuits;
One or more OR circuits;
Including
The one or more transmission request signals stored in the transmission request storage means are input to the first input terminal of the one or more logical product operation circuits separately for each bit, and A signal output from the inverting circuit is input to the second input terminal of one or a plurality of logical product operation circuits separated into bits,
The output signals of the one or more logical product operation circuits are respectively input to the first input terminals of the one or more logical sum operation circuits, and second signals of the one or more logical sum operation circuits are input. Are input to the one or more transmission request signals from the one or more message transmission factor circuits, respectively, and the output signals of the one or more OR circuits are the transmission request signals. It can be stored in the signal storage means.

また本発明は、
本発明に係るメッセージ送信回路を含む、半導体集積回路に関係する。 The present invention also provides
The present invention relates to a semiconductor integrated circuit including a message transmission circuit according to the present invention.

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。また同一の構成要素には同一の参照番号を付して説明を省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. Also, not all of the configurations described below are essential constituent requirements of the present invention. The same constituent elements are denoted by the same reference numerals and description thereof is omitted.

図１は、本発明の一実施形態に係るメッセージ送信回路の機能ブロックの一例を示す図である。このメッセージ送信回路１は、バッファ部２（広義には、バッファ手段）と送信部３（広義には、送信手段）と、を含むことができる。このメッセージ送信回路１は、半導体集積回路にすることができる。 FIG. 1 is a diagram illustrating an example of functional blocks of a message transmission circuit according to an embodiment of the present invention. The message transmission circuit 1 can include a buffer unit 2 (buffer unit in a broad sense) and a transmission unit 3 (transmission unit in a broad sense). The message transmission circuit 1 can be a semiconductor integrated circuit.

バッファ部２は、前段の複数（ここでは、ｎ個とする。）のメッセージ送信要因回路（図示せず）からそれぞれ入力される送信要求信号ＩＤ＿１〜ＩＤ＿ｎ（ここでは、それぞれ１ビット幅とする。）を受け付けてバッファリングするための送信要求信号受付バッファ２ａ（広義には、送信要求信号記憶手段）と、複数のメッセージ送信要因回路から送信要求信号ＩＤ＿１〜ＩＤ＿ｎにそれぞれ対応して入力される送信データ（メッセージ内容）ｍｅｓｓａｇｅ＿１〜ｍｅｓｓａｇｅ＿ｎ（ここでは、それぞれ１６ビット幅とする。）を受け付けてバッファリングするための送信データ（メッセージ内容）受付バッファ２ｂ（広義には、送信データ記憶手段）と、を含む。そして、バッファ部２は、送信要求信号受付バッファ２ａにバッファリングされている送信要求信号の内から優先度が最も高い送信要求信号を判定し、送信データ（メッセージ内容）受付バッファ２ｂにバッファリングされている送信データの内の優先度が最も高い送信要求信号に対応する送信データを送信部３に出力するとともに、優先度が最も高い送信要求信号に対応する識別子を送信部に出力する。 The buffer unit 2 has transmission request signals ID_1 to ID_n (here, each having a 1-bit width) respectively input from a plurality (n in this case) of message transmission factor circuits (not shown) in the preceding stage. ) And a transmission request signal receiving buffer 2a (transmission request signal storage means in a broad sense) for receiving and buffering, and transmissions input from the plurality of message transmission factor circuits corresponding to the transmission request signals ID_1 to ID_n, respectively. Transmission data (message content) reception buffer 2b (in a broad sense, transmission data storage means) for receiving and buffering data (message content) message_1 to message_n (here, each 16 bits wide) Including. The buffer unit 2 determines the transmission request signal having the highest priority from the transmission request signals buffered in the transmission request signal reception buffer 2a, and is buffered in the transmission data (message content) reception buffer 2b. The transmission data corresponding to the transmission request signal having the highest priority among the transmission data being output is output to the transmission unit 3 and the identifier corresponding to the transmission request signal having the highest priority is output to the transmission unit.

なお、前段の１つのメッセージ送信要因回路が１つのメッセージ送信要求を行うようにしても良いし、前段の１つのメッセージ送信要因回路が複数のメッセージ送信要求を行うようにしても良い。また、本実施形態では、送信要求信号ＩＤ＿１〜ＩＤ＿ｎの優先度（優先順位）は、（高）ＩＤ＿１＞ＩＤ＿２＞・・・＞ＩＤ＿ｎ（低）であるものとし、送信要求信号ＩＤ＿１〜ＩＤ＿ｎは、優先度順に配列されて送信要求信号受付バッファ２ａにバッファリングされるものとする。また、送信要求信号ＩＤ＿１〜ＩＤ＿ｎは、送信要求発生時に１サイクル（１クロックサイクル）期間ハイレベルにアサートされるものとする。 Note that one message transmission factor circuit in the previous stage may make one message transmission request, or one message transmission factor circuit in the previous stage may make a plurality of message transmission requests. In this embodiment, the priority (priority order) of the transmission request signals ID_1 to ID_n is (high) ID_1> ID_2>...> ID_n (low), and the transmission request signals ID_1 to ID_n are Assume that the packets are arranged in order of priority and buffered in the transmission request signal reception buffer 2a. Further, it is assumed that the transmission request signals ID_1 to ID_n are asserted to a high level for one cycle (one clock cycle) when a transmission request is generated.

送信部３は、バッファ部２から出力される識別子及び送信データ（メッセージ内容）を含むメッセージを後段の回路（図示せず）に送信する。なお、送信部３が、メッセージを後段の回路にシリアル送信するようにしても良いし、パラレル送信するようにしても良い。 The transmission unit 3 transmits a message including the identifier and transmission data (message content) output from the buffer unit 2 to a circuit (not shown) at the subsequent stage. Note that the transmission unit 3 may serially transmit the message to a subsequent circuit, or may transmit the message in parallel.

図２は、図１のメッセージ送信回路１の回路構成の一例を示す図である。 FIG. 2 is a diagram illustrating an example of a circuit configuration of the message transmission circuit 1 of FIG.

メッセージ送信回路１のバッファ部２は、送信要求信号受付バッファ２ａと、送信データ（メッセージ内容）受付バッファ２ｂと、優先度判定回路２１（広義には、優先度判定手段）と、マスク回路２２（広義には、反転回路）と、送信要求信号受付バッファセット・クリア回路２３と、送信データ（メッセージ内容）受付バッファセット・クリア回路２４と、送信データ（メッセージ内容）選択回路２５（広義には、送信データ選択手段）と、送信データ（メッセージ内容）バッファ２６と、送信要求バッファ２７と、ＩＤ（識別子）生成回路２８（広義には、識別子生成手段）と、送信要求信号受付検出回路２９と、ステートマシン３０と、を含む。これらの回路は、所定のクロック信号に同期して動作する。なお、マスク回路２２及び送信要求信号受付バッファセット・クリア回路２３が、広義には送信要求信号記憶制御手段に相当し、マスク回路２２及び送信データ（メッセージ内容）受付バッファセット・クリア回路２４が、広義には送信データ記憶制御手段に相当する。また、送信要求信号受付検出回路２９及びステートマシン３０が、広義には制御手段に相当する。 The buffer unit 2 of the message transmission circuit 1 includes a transmission request signal reception buffer 2a, a transmission data (message content) reception buffer 2b, a priority determination circuit 21 (priority determination means in a broad sense), and a mask circuit 22 ( In a broad sense, an inverting circuit), a transmission request signal reception buffer set / clear circuit 23, a transmission data (message content) reception buffer set / clear circuit 24, and a transmission data (message content) selection circuit 25 (in a broad sense, Transmission data selection means), transmission data (message content) buffer 26, transmission request buffer 27, ID (identifier) generation circuit 28 (identifier generation means in a broad sense), transmission request signal reception detection circuit 29, A state machine 30. These circuits operate in synchronization with a predetermined clock signal. The mask circuit 22 and the transmission request signal reception buffer set / clear circuit 23 correspond to transmission request signal storage control means in a broad sense. The mask circuit 22 and the transmission data (message contents) reception buffer set / clear circuit 24 In a broad sense, it corresponds to transmission data storage control means. The transmission request signal reception detection circuit 29 and the state machine 30 correspond to control means in a broad sense.

送信要求信号受付バッファ２ａは、送信要求信号ＩＤ＿１〜ＩＤ＿ｎに対応して（１×ｎ）ビットの記憶容量を有している。後述するように、送信要求信号ＩＤ＿１〜ＩＤ＿ｎがアサートされたときに、送信要求信号受付バッファ２ａの（１×ｎ）ビットの内のアサートされた送信要求信号に対応するビットが、送信要求信号受付バッファセット・クリア回路２３によって「１」にセットされる。 The transmission request signal reception buffer 2a has a storage capacity of (1 × n) bits corresponding to the transmission request signals ID_1 to ID_n. As will be described later, when the transmission request signals ID_1 to ID_n are asserted, the bit corresponding to the asserted transmission request signal in the (1 × n) bits of the transmission request signal reception buffer 2a is the transmission request signal reception. It is set to “1” by the buffer set / clear circuit 23.

優先度判定回路２１は、送信要求信号受付バッファ２ａに記憶されている（１×ｎ）ビット幅の送信要求信号の内の優先度が最も高い送信要求信号を判定する。本実施形態においては、先に説明したように、送信要求信号ＩＤ＿１〜ＩＤ＿ｎの優先度は、ＩＤ＿１＞ＩＤ＿２＞・・・＞ＩＤ＿ｎであり、送信要求信号ＩＤ＿１〜ＩＤ＿ｎは、優先度順に配列されて送信要求信号受付バッファ２ａに記憶されている。そのため、優先度判定回路２１は、送信要求信号受付バッファ２ａの（１×ｎ）ビット幅の送信要求信号を上位側（ＭＳＢ側）から１ビットずつ順次調べ、送信要求信号受付バッファ２ａの（１×ｎ）ビット幅の送信要求信号の内の「１」にセットされているビットの内で最も上位側（ＭＳＢ側）のビットを優先度が最も高い送信要求信号として判定する。そして、優先度判定回路２１は、当該ビットだけを「１」とし他の全てのビットを「０」とした（１×ｎ）ビット幅の判定信号をマスク回路２２、送信データ（メッセージ内容）選択回路２５、及び、送信要求バッファ２７に出力する。従って、優先度判定回路２１から出力される（１×ｎ）ビット幅の判定信号は、いずれか１ビットが「１」で他の１５ビットが「０」であるか（１つ又は複数の送信要求がある（記憶されている）場合）又は全１６ビットが「０」である（送信要求がない（記憶されていない）場合）。後述するように、優先度判定回路２１において優先度が最も高い送信要求信号として判定された送信要求信号に対応するメッセージ送信が、送信部３における送信実施の対象となる。 The priority determination circuit 21 determines a transmission request signal having the highest priority among transmission request signals having a (1 × n) bit width stored in the transmission request signal reception buffer 2a. In the present embodiment, as described above, the priority of the transmission request signals ID_1 to ID_n is ID_1> ID_2>...> ID_n, and the transmission request signals ID_1 to ID_n are arranged in order of priority. It is stored in the transmission request signal reception buffer 2a. Therefore, the priority determination circuit 21 sequentially checks the transmission request signal having a (1 × n) bit width in the transmission request signal reception buffer 2a bit by bit from the upper side (MSB side), and (1) in the transmission request signal reception buffer 2a. Xn) Of the bits set to "1" in the transmission request signal having a bit width, the highest bit (MSB side) bit is determined as the transmission request signal having the highest priority. Then, the priority determination circuit 21 selects a transmission signal (message content) by using a mask circuit 22 as a (1 × n) bit width determination signal in which only the relevant bit is “1” and all other bits are “0”. The data is output to the circuit 25 and the transmission request buffer 27. Accordingly, in the determination signal having a (1 × n) bit width output from the priority determination circuit 21, one of the bits is “1” and the other 15 bits are “0” (one or more transmissions). There is a request (stored) or all 16 bits are “0” (when there is no transmission request (not stored)). As will be described later, the message transmission corresponding to the transmission request signal determined as the transmission request signal having the highest priority in the priority determination circuit 21 is the target of transmission in the transmission unit 3.

マスク回路２２は、優先度判定回路２１が出力する（１×ｎ）ビット幅の判定信号を論理反転する。すなわち、マスク回路２２は、優先度判定回路２１から出力される（１×ｎ）ビット幅の信号の内の「１」のビット（送信要求信号受付バッファ２ａの（１×ｎ）ビット幅の送信要求信号の内の優先度が最も高い送信要求信号に対応するビット）を「０」とし、「０」のビット（送信要求信号受付バッファ２ａの（１×ｎ）ビット幅の送信要求信号の内の優先度が最も高い送信要求信号以外の送信要求信号に対応する全てのビット）を「１」とした（１×ｎ）ビット幅の信号を、送信要求信号受付バッファセット・クリア回路２３及び送信データ（メッセージ内容）受付バッファセット・クリア回路２４に出力する。従って、マスク回路２２から出力される（１×ｎ）ビット幅の信号は、いずれか１ビットが「０」で他の１５ビットが「１」であるか（１つ又は複数の送信要求がある（記憶されている）場合）又は全１６ビットが「１」である（送信要求がない（記憶されていない）場合）。 The mask circuit 22 logically inverts the (1 × n) bit width determination signal output from the priority determination circuit 21. That is, the mask circuit 22 transmits “1” bits ((1 × n) bit width transmission of the transmission request signal reception buffer 2a) of the (1 × n) bit width signals output from the priority determination circuit 21. The bit corresponding to the transmission request signal having the highest priority among the request signals is set to “0”, and the bit of “0” (the transmission request signal having the (1 × n) bit width of the transmission request signal reception buffer 2a) All the bits corresponding to the transmission request signal other than the transmission request signal with the highest priority of (1 × n) bit width signals are set to “1”, and the transmission request signal reception buffer set / clear circuit 23 and the transmission are transmitted. Data (message content) is output to the reception buffer set / clear circuit 24. Therefore, in the (1 × n) bit width signal output from the mask circuit 22, any one bit is “0” and the other 15 bits are “1” (there is one or more transmission requests). (When stored)) or all 16 bits are “1” (when there is no transmission request (when not stored)).

図３は、図２の送信要求信号受付バッファセット・クリア回路２３の回路構成の一例を示す図である。 FIG. 3 is a diagram showing an example of the circuit configuration of the transmission request signal reception buffer set / clear circuit 23 of FIG.

送信要求信号受付バッファセット・クリア回路２３は、１６個の２入力ＡＮＤゲート（論理積演算）回路４１_１〜４１_ｎと、１６個の２入力ＯＲゲート（論理和演算）回路５１_１〜５１_ｎと、を含んでいる。 The transmission request signal reception buffer set / clear circuit 23 includes 16 2-input AND gate (logical product) circuits 41 _{1 to} 41 _n and 16 2-input OR gate (logical product) circuits 51 _{1 to} 51 _n. And.

送信要求信号受付バッファ２ａから出力される（１×ｎ）ビットの信号は、１ビットずつに分離されて、ＡＮＤゲート回路４１_１〜４１_ｎの第１の入力端子にそれぞれ入力される。また、マスク回路２２から出力される（１×ｎ）ビットの信号は、１ビットずつに分離されて、ＡＮＤゲート回路４１_１〜４１_ｎの第２の入力端子にそれぞれ入力される。 The (1 × n) -bit signal output from the transmission request signal reception buffer 2a is separated bit by bit and input to the first input terminals of the AND gate circuits 41 _{1 to} 41 _n . The (1 × n) -bit signal output from the mask circuit 22 is separated into bits and input to the second input terminals of the AND gate circuits 41 _{1 to} 41 _n .

ＡＮＤゲート回路４１_１〜４１_ｎの出力信号は、ＯＲゲート回路５１_１〜５１_ｎの第１の入力端子にそれぞれ入力される。また、送信要求信号ＩＤ＿１〜ＩＤ＿ｎは、ＯＲゲート回路５１_１〜５１_ｎの第２の入力端子にそれぞれ入力される。ＯＲゲート回路５１_１〜５１_ｎの出力信号は、送信要求信号受付バッファ２ａに出力されバッファリングされる。 The output signals of the AND gate circuits 41 _{1 to} 41 _n are input to the first input terminals of the OR gate circuits 51 _{1 to} 51 _n , respectively. The transmission request signals ID_1 to ID_n are respectively input to the second input terminals of the OR gate circuits 51 _{1 to} 51 _n . The output signals of the OR gate circuits 51 _{1 to} 51 _n are output to the transmission request signal reception buffer 2a and buffered.

ＯＲゲート回路５１_１〜５１_ｎの出力信号は、送信要求信号ＩＤ＿１〜ＩＤ＿ｎがアサートされたときにハイレベルとなる。これにより、送信要求信号受付バッファ２ａの（１×ｎ）ビット幅のデータの内の送信要求信号ＩＤ＿１〜ＩＤ＿ｎに対応するビットが「１」にセットされる。なお、複数の送信要求信号が同時にアサートされた場合には、複数のＯＲゲート回路の出力信号が同時にハイレベルとなり、送信要求信号受付バッファ２ａの（１×ｎ）ビット幅のデータの内のアサートされた複数の送信要求信号にそれぞれ対応する複数のビットが「１」に同時にセットされる。 The output signals of the OR gate circuits 51 _{1 to} 51 _n become high level when the transmission request signals ID_1 to ID_n are asserted. As a result, the bits corresponding to the transmission request signals ID_1 to ID_n in the (1 × n) bit width data of the transmission request signal reception buffer 2a are set to “1”. When a plurality of transmission request signals are asserted at the same time, the output signals of the plurality of OR gate circuits simultaneously become high level, and the assertion of the (1 × n) bit width data of the transmission request signal reception buffer 2a. A plurality of bits respectively corresponding to the plurality of transmission request signals thus set are simultaneously set to “1”.

その後、前述したように優先度判定回路２１（図２参照）において優先度の判定が行われたときに、マスク回路２２から出力される（１×ｎ）ビット幅の信号の内の優先度判定回路２１において優先度が最も高い送信要求信号として判定された（送信部３における送信実施の対象として判定された）送信要求信号に対応するビットが「０」になると、ＡＮＤゲート回路４１_１〜４１_ｎの内の当該ビットが第２の入力端子に入力されたＡＮＤゲート回路の出力信号が「０」となり、送信要求信号受付バッファ２ａの（１×ｎ）ビット幅のデータの内の送信実施の対象として判定されたビットが「０」にクリアされる。 After that, as described above, when priority determination is performed in the priority determination circuit 21 (see FIG. 2), priority determination among (1 × n) bit width signals output from the mask circuit 22 is performed. When the bit corresponding to the transmission request signal determined as the transmission request signal having the highest priority in the circuit 21 (determined as the target of transmission in the transmission unit 3) becomes “0”, the AND gate circuits 41 _{1 to} 41 -41. The output signal of the AND gate circuit in which the relevant bit in _n is input to the second input terminal becomes “0”, and transmission of the (1 × n) bit width data in the transmission request signal reception buffer 2a is executed. The bit determined as the target is cleared to “0”.

なお、マスク回路２２から出力される（１×ｎ）ビット幅の信号の内の優先度判定回路２１において優先度が最も高い送信要求信号として判定された（送信部３における送信実施の対象として判定された）送信要求信号以外の送信要求信号に対応するビットは「１」である。そのため、ＡＮＤゲート回路４１_１〜４１_ｎの内の当該ビットが第２の入力端子に入力されたＡＮＤゲート回路の出力信号は「１」となる。従って、送信要求信号受付バッファ２ａの（１×ｎ）ビット幅のデータの内の送信実施の対象として判定された送信要求信号以外の送信要求信号に対応するビットは「１」のまま保たれる。すなわち、送信要求信号受付バッファ２ａにバッファリングされた送信要求信号は、優先度判定回路２１において優先度の判定が毎サイクル行われ、送信部３による送信実施の対象となるまでセットされたまま保持され、送信部３による送信実施の対象となったときにクリアされる。 Of the (1 × n) bit width signals output from the mask circuit 22, the priority determination circuit 21 determines that the transmission request signal has the highest priority (determines that the transmission unit 3 is to perform transmission). The bit corresponding to the transmission request signal other than the transmission request signal is “1”. Therefore, the output signal of the AND gate circuit in which the bit in the AND gate circuits 41 _{1 to} 41 _n is input to the second input terminal is “1”. Accordingly, the bit corresponding to the transmission request signal other than the transmission request signal determined as the transmission execution target in the (1 × n) bit width data of the transmission request signal reception buffer 2a is kept “1”. . That is, the transmission request signal buffered in the transmission request signal reception buffer 2a is kept set until the priority determination circuit 21 performs priority determination every cycle and becomes a target of transmission by the transmission unit 3. It is cleared when it becomes a target of transmission by the transmission unit 3.

図４は、図２の送信データ（メッセージ内容）受付バッファセット・クリア回路２４の回路構成の一例を示す図である。 FIG. 4 is a diagram showing an example of the circuit configuration of the transmission data (message content) reception buffer set / clear circuit 24 of FIG.

送信データ（メッセージ内容）受付バッファセット・クリア回路２４は、１６個の２入力ＡＮＤゲート（論理積演算）回路６１_１〜６１_ｎと、１６個の２入力ＯＲゲート（論理和演算）回路７１_１〜７１_ｎと、を含んでいる。 The transmission data (message content) reception buffer set / clear circuit 24 includes 16 2-input AND gate (logical product operation) circuits 61 _{1 to} 61 _n and 16 2-input OR gate (logical sum operation) circuits 71 _1. ~ 71 _n .

ＡＮＤゲート回路６１_１〜６１_ｎの第１の入力端子は１ビット幅であり、第２の入力端子は１６ビット幅である。マスク回路２２から出力される（１×ｎ）ビットの信号は、１ビットずつに分離されて、ＡＮＤゲート回路６１_１〜６１_ｎの第１の入力端子にそれぞれ入力される。また、送信データ（メッセージ内容）受付バッファ２ｂから出力される（１６×ｎ）ビットの信号（１６ビット幅×ｎ組）は、１６ビットずつのｎ組に分離されて、ＡＮＤゲート回路６１_１〜６１_ｎの第２の入力端子にそれぞれ入力される。 The first input terminals of the AND gate circuits 61 _{1 to} 61 _n have a 1-bit width, and the second input terminal has a 16-bit width. The (1 × n) -bit signal output from the mask circuit 22 is separated into bits and input to the first input terminals of the AND gate circuits 61 _{1 to} 61 _n . The (16 × n) -bit signal (16-bit width × n sets) output from the transmission data (message content) reception buffer 2b is separated into 16-bit n-sets, and the AND gate circuits 61 ₁ to 61 _1- 61 _n are respectively input to the second input terminals.

ＡＮＤゲート回路６１_１〜６１_ｎの出力端子は１６ビット幅である。ＡＮＤゲート回路６１_１〜６１_ｎの第１の入力端子に入力される１ビット幅の信号が「１」の場合には、第２の入力端子に入力される１６ビット幅の信号がそのまま出力端子から出力され、第１の入力端子に入力される１ビット幅の信号が「０」の場合には、１６ビット幅の信号「０ｘ００００」が出力端子から出力される。 The output terminals of the AND gate circuits 61 _{1 to} 61 _n are 16 bits wide. When the 1-bit width signal input to the first input terminals of the AND gate circuits 61 _{1 to} 61 _n is “1”, the 16-bit width signal input to the second input terminal is output as it is. When the 1-bit width signal input to the first input terminal is “0”, the 16-bit width signal “0x0000” is output from the output terminal.

ＯＲゲート回路７１_１〜７１_ｎの第１及び第２の入力端子はそれぞれ１６ビット幅である。ＡＮＤゲート回路６１_１〜６１_ｎの出力信号は、ＯＲゲート回路７１_１〜７１_ｎの第１の入力端子にそれぞれ入力される。また、送信データ（メッセージ内容）ｍｅｓｓａｇｅ＿１〜ｍｅｓｓａｇｅ＿ｎは、ＯＲゲート回路７１_１〜７１_ｎの第２の入力端子にそれぞれ入力される。ＯＲゲート回路７１_１〜７１_ｎは、第１の入力端子に入力される１６ビット幅の信号と第２の入力端子に入力される１６ビット幅の信号とをＯＲした１６ビット幅の信号を出力する。ＯＲゲート回路７１_１〜７１_ｎの出力信号は、送信データ（メッセージ内容）受付バッファ２ｂに出力されバッファリングされる。 The first and second input terminals of the OR gate circuits 71 _{1 to} 71 _n are each 16 bits wide. The output signals of the AND gate circuits 61 _{1 to} 61 _n are input to the first input terminals of the OR gate circuits 71 _{1 to} 71 _n , respectively. The transmission data (message contents) message_1 to message_n are input to the second input terminals of the OR gate circuits 71 _{1 to} 71 _n , respectively. The OR gate circuits 71 _{1 to} 71 _n output a 16-bit width signal obtained by ORing the 16-bit width signal input to the first input terminal and the 16-bit width signal input to the second input terminal. To do. The output signals of the OR gate circuits 71 _{1 to} 71 _n are output to the transmission data (message content) reception buffer 2b and buffered.

ＯＲゲート回路７１_１〜７１_ｎの出力信号は、送信データ（メッセージ内容）ｍｅｓｓａｇｅ＿１〜ｍｅｓｓａｇｅ＿ｎがアサートされたときに送信データ（メッセージ内容）ｍｅｓｓａｇｅ＿１〜ｍｅｓｓａｇｅ＿ｎの値となる。これにより、送信データ（メッセージ内容）受付バッファ２ｂの（１６×ｎ）ビット幅のデータの内のアサートされた送信データ（メッセージ内容）ｍｅｓｓａｇｅ＿１〜ｍｅｓｓａｇｅ＿ｎに対応する１６ビットが、アサートされた送信データ（メッセージ内容）の値にセットされる。なお、複数の送信データ（メッセージ内容）が同時にアサートされた場合には、複数のＯＲゲート回路から複数の送信データ（メッセージ内容）が同時に出力され、送信データ（メッセージ内容）受付バッファ２ｂの（１６×ｎ）ビット幅（１６ビット幅×ｎ組）の内の複数の組のビットが同時にセットされる。 The output signals of the OR gate circuits 71 _{1 to} 71 _n become the values of the transmission data (message contents) message_1 to message_n when the transmission data (message contents) message_1 to message_n are asserted. As a result, 16 bits corresponding to the asserted transmission data (message content) message_1 to message_n in the (16 × n) bit width data of the transmission data (message content) reception buffer 2b are asserted. Message content) value. When a plurality of transmission data (message contents) are asserted at the same time, a plurality of transmission data (message contents) are simultaneously output from a plurality of OR gate circuits, and the transmission data (message contents) reception buffer 2b (16 Xn) A plurality of sets of bits within a bit width (16 bits wide x n sets) are set simultaneously.

その後、前述したように優先度判定回路２１（図２参照）において優先度の判定が行われ、マスク回路２２から出力される（１×ｎ）ビット幅の信号の内の優先度判定回路２１において優先度が最も高い送信要求信号として判定された（送信部３における送信実施の対象として判定された）送信要求信号に対応するビットが「０」になると、ＡＮＤゲート回路６１_１〜６１_ｎの内の当該ビットが第１の入力端子に入力されたＡＮＤゲート回路の出力信号が「０ｘ００００」となり、送信要求信号受付バッファ２ｂの（１６×ｎ）ビット幅（１６ビット幅×ｎ組）の信号の内の送信実施の対象とされた１組が「０ｘ００００」にクリアされる。 Thereafter, the priority determination circuit 21 (see FIG. 2) determines the priority as described above, and the priority determination circuit 21 in the (1 × n) bit width signal output from the mask circuit 22 When the bit corresponding to the transmission request signal determined as the transmission request signal having the highest priority (determined as the target of transmission in the transmission unit 3) becomes “0”, the AND gate circuits 61 _{1 to} 61 _n The output signal of the AND gate circuit in which the corresponding bit is input to the first input terminal is “0x0000”, and the (16 × n) bit width (16 bit width × n sets) signal of the transmission request signal reception buffer 2b One set to be subjected to transmission is cleared to “0x0000”.

なお、マスク回路２２から出力される（１×ｎ）ビット幅の信号の内の優先度判定回路２１において優先度が最も高い送信要求信号として判定された（送信部３における送信実施の対象として判定された）送信要求信号以外の送信要求信号に対応するビットは「１」である。そのため、ＡＮＤゲート回路６１_１〜６１_ｎの内の当該ビットが第１の入力端子に入力されたＡＮＤゲート回路の出力信号は当該ＡＮＤゲート回路の第２の入力端子に入力された１６ビット幅の信号（送信データ（メッセージ内容）受付バッファ２ｂにバッファリングされている値）となり、送信データ（メッセージ内容）受付バッファ２ｂの（１６×ｎ）ビット幅のデータの内の送信実施の対象とされなかったビットは保たれる。 Of the (1 × n) bit width signals output from the mask circuit 22, the priority determination circuit 21 determines that the transmission request signal has the highest priority (determines that the transmission unit 3 is to perform transmission). The bit corresponding to the transmission request signal other than the transmission request signal is “1”. Therefore, the output signal of the AND gate circuit in which the bit of the AND gate circuits 61 _{1 to} 61 _n is input to the first input terminal has the 16-bit width input to the second input terminal of the AND gate circuit. It becomes a signal (value buffered in the transmission data (message content) reception buffer 2b), and is not a target of transmission in the (16 × n) bit width data of the transmission data (message content) reception buffer 2b. Bits are kept.

再び図２を参照すると、送信データ（メッセージ内容）選択回路２５は、送信データ（メッセージ内容）受付バッファ２ｂの（１６×ｎ）ビット幅（１６ビット幅×ｎ組）の信号の内の優先度判定回路２１において優先度が最も高い送信要求信号として判定された（送信実施対象として判定された）送信要求信号に対応する１６ビット幅の信号を選択して、送信データ（メッセージ内容）バッファ２６に出力する。送信データ（メッセージ内容）バッファ２６は、送信データ（メッセージ内容）選択回路２５によって選択された１６ビット幅の信号をバッファリングして送信部３に出力する。 Referring to FIG. 2 again, the transmission data (message content) selection circuit 25 determines the priority among the (16 × n) bit width (16 bit width × n sets) signals of the transmission data (message content) reception buffer 2b. A signal having a 16-bit width corresponding to the transmission request signal determined as the transmission request signal having the highest priority in the determination circuit 21 (determined as a transmission target) is selected and transmitted to the transmission data (message content) buffer 26. Output. The transmission data (message content) buffer 26 buffers the 16-bit width signal selected by the transmission data (message content) selection circuit 25 and outputs the buffered signal to the transmission unit 3.

送信要求バッファ２７は、優先度判定回路２１から出力される（１×ｎ）ビット幅の信号をバッファリングしてＩＤ生成回路２８に出力する。なお、送信部３が送信動作を実施中である場合には、送信要求バッファ２７は、送信部３が送信動作を終了するまで、優先度判定回路２１から出力される（１×ｎ）ビット幅の信号を保持する。 The transmission request buffer 27 buffers the (1 × n) bit width signal output from the priority determination circuit 21 and outputs the buffered signal to the ID generation circuit 28. When the transmission unit 3 is performing a transmission operation, the transmission request buffer 27 outputs (1 × n) bit width output from the priority determination circuit 21 until the transmission unit 3 finishes the transmission operation. Hold the signal.

図５は、図２のＩＤ生成回路２８の回路構成の一例を示す図である。
図５に示すように、ＩＤ生成回路２８は、ｎ個のレジスタ８１_１〜８１_ｎと、ｎ個の２入力ＡＮＤゲート回路９１_１〜９１_ｎと、ｎ入力ＯＲゲート回路９２と、を含んでいる。 FIG. 5 is a diagram showing an example of the circuit configuration of the ID generation circuit 28 of FIG.
As shown in FIG. 5, the ID generation circuit 28 includes n registers 81 _{1 to} 81 _n , n two-input AND gate circuits 91 _{1 to} 91 _n, and an n-input OR gate circuit 92. Yes.

レジスタ８１_１〜８１_ｎには、送信要求信号ＩＤ＿１〜ＩＤ＿ｎにそれぞれ対応するｎ個のＩＤ（ここでは、４ビット幅とする。）がそれぞれ記憶されている。なお、レジスタ８１_１〜８１_ｎをＲＯＭ等で実現することも可能である。 The registers 81 _{1 to} 81 _n store n IDs (here, 4 bits wide) corresponding to the transmission request signals ID_1 to ID_n, respectively. The registers 81 _{1 to} 81 _n can be realized by a ROM or the like.

ＡＮＤゲート回路９１_１〜９１_ｎの第１の入力端子は４ビット幅であり、第２の入力端子は１ビット幅である。レジスタ８１_１〜８１_ｎに記憶されているｎ個のＩＤは、ＡＮＤゲート回路９１_１〜９１_ｎの第１の入力端子にそれぞれ入力される。また、優先度判定回路２１から出力される（１×ｎ）ビットの信号が、１ビットずつに分離されて、ＡＮＤゲート回路９１_１〜９１_ｎの第２の入力端子にそれぞれ入力される。 The first input terminals of the AND gate circuits 91 _{1 to} 91 _n are 4 bits wide, and the second input terminal is 1 bit wide. The n IDs stored in the registers 81 _{1 to} 81 _n are input to the first input terminals of the AND gate circuits 91 _{1 to} 91 _n , respectively. Further, the (1 × n) -bit signal output from the priority determination circuit 21 is separated bit by bit and input to the second input terminals of the AND gate circuits 91 _{1 to} 91 _n .

ＡＮＤゲート回路９１_１〜６１_ｎの出力端子は４ビット幅である。ＡＮＤゲート回路９１_１〜６１_ｎの第２の入力端子に入力される１ビット幅の信号が「１」の場合には、第１の入力端子に入力される４ビット幅の信号（ＩＤ）がそのまま出力端子から出力される。また、ＡＮＤゲート回路９１_１〜６１_ｎの第２の入力端子に入力される１ビット幅の信号が「０」の場合には、４ビット幅の信号「０ｘ０」が出力端子から出力される。 The output terminals of the AND gate circuits 91 _{1 to} 61 _n are 4 bits wide. When the 1-bit width signal input to the second input terminals of the AND gate circuits 91 _{1 to} 61 _n is “1”, the 4-bit width signal (ID) input to the first input terminal is It is output from the output terminal as it is. When the 1-bit width signal input to the second input terminals of the AND gate circuits 91 _{1 to} 61 _n is “0”, the 4-bit width signal “0x0” is output from the output terminal.

ＯＲゲート回路９２の第１〜第ｎの入力端子はそれぞれ４ビット幅である。ＡＮＤゲート回路９１_１〜９１_ｎの出力信号は、ＯＲゲート回路９２の第１〜第ｎの入力端子にそれぞれ入力される。ＯＲゲート回路９２は、第１〜第ｎの入力端子に入力されるｎ組の４ビット幅の信号をＯＲした４ビット幅の信号を出力する。ＯＲゲート回路９２の出力信号は、送信部３及びステートマシン３０（図２参照）に出力される。 Each of the first to nth input terminals of the OR gate circuit 92 is 4 bits wide. The output signal of the AND gate circuits ₉₁ 1 to 91 _n are input to the input terminals of the first to n of the OR gate circuit 92. The OR gate circuit 92 outputs a 4-bit width signal obtained by ORing n sets of 4-bit width signals input to the first to nth input terminals. The output signal of the OR gate circuit 92 is output to the transmission unit 3 and the state machine 30 (see FIG. 2).

なお、一般に、メッセージのフォーマットは、図６（ａ）に示すように、ＩＤと送信データ（メッセージ内容）とを含むが、図６（ｂ）に示すように、ＩＤによっては、ＩＤとＩＤに応じた所定の固定値と送信データ（メッセージ内容）とを含む場合もある。そのような場合には、レジスタ８１_１〜８１_ｎ、ＡＮＤゲート回路９１_１〜９１_ｎ、及び、ＯＲゲート回路９２のビット幅を拡張し、レジスタ８１_１〜８１_ｎにＩＤ及び固定値を記憶させ、ＩＤ生成回路２８からＩＤ及び固定値を出力することにより対処可能である。また、図５に示すＩＤ生成回路２８と同様の回路構成を有する固定値生成回路をＩＤ生成回路２８とは別回路として設けるようにしても良い。 In general, the message format includes an ID and transmission data (message contents) as shown in FIG. 6A. However, depending on the ID, the ID and ID are included in the message format as shown in FIG. There may be a case where a predetermined fixed value and transmission data (message content) are included. In such a case, the bit widths of the registers 81 _{1 to} 81 _n , the AND gate circuits 91 _{1 to} 91 _n , and the OR gate circuit 92 are expanded, and the IDs and fixed values are stored in the registers 81 _{1 to} 81 _n. This can be dealt with by outputting an ID and a fixed value from the ID generation circuit 28. Further, a fixed value generation circuit having a circuit configuration similar to that of the ID generation circuit 28 illustrated in FIG. 5 may be provided as a separate circuit from the ID generation circuit 28.

再び図２を参照すると、送信要求信号受付検出回路２９は、送信要求信号受付バッファ２ａに送信要求信号が受け付けられたことを検出する。なお、送信要求信号受付検出回路２９の回路構成の一例として、図２に示すように、ｎ入力のＯＲゲート回路の入力端子に送信要求信号受付バッファ２ａの（１×ｎ）ビット幅の信号を１ビットずつに分離して入力しＯＲ演算を行うことにより実現可能である。 Referring to FIG. 2 again, the transmission request signal acceptance detection circuit 29 detects that the transmission request signal is accepted by the transmission request signal acceptance buffer 2a. As an example of the circuit configuration of the transmission request signal reception detection circuit 29, as shown in FIG. 2, a signal having a (1 × n) bit width of the transmission request signal reception buffer 2a is applied to the input terminal of an n-input OR gate circuit. This can be realized by inputting each bit separately and performing an OR operation.

ステートマシン３０は、送信要求信号受付検出回路２９が送信要求信号受付バッファ２ａにおいて送信要求信号の受け付けがなされたことを検出したときに、ＩＤ生成回路２８から入力されるＩＤに応じて、送信部３にメッセージの送信を行わせるための制御信号を送信部３に出力し、送信部３の送信のシーケンスを制御する。なお、ＩＤによっては、送信データ（メッセージ内容）のビット長が可変となる場合がある。例えば、或るＩＤの場合には、送信データ（メッセージ内容）のビット長が１６ビットであり、他の或るＩＤの場合には、送信データ（メッセージ内容）のビット長が１０ビット等である場合がある。そのような場合には、ステートマシン３０が、送信部３の送信のシーケンスの長さを制御することにより、対処可能である。 When the transmission request signal reception detection circuit 29 detects that the transmission request signal is received in the transmission request signal reception buffer 2a, the state machine 30 transmits a transmission unit according to the ID input from the ID generation circuit 28. 3 outputs a control signal for causing the transmission unit 3 to transmit a message to the transmission unit 3 to control the transmission sequence of the transmission unit 3. Depending on the ID, the bit length of transmission data (message content) may be variable. For example, in the case of a certain ID, the bit length of the transmission data (message content) is 16 bits, and in the case of another certain ID, the bit length of the transmission data (message content) is 10 bits. There is a case. In such a case, the state machine 30 can cope with this by controlling the length of the transmission sequence of the transmission unit 3.

送信部３は、ステートマシン３０から入力される制御信号に応じて、ＩＤ生成回路２８から入力されるＩＤと送信データ（メッセージ内容）バッファ２６から入力される送信データ（メッセージ内容）とを含むメッセージ（図６（ａ）参照）を後段の回路（図示せず）に送信（ここでは、シリアル送信）する。なお、送信部３は、ＩＤ生成回路２８からＩＤ及び所定の固定値が入力された場合には、ＩＤ生成回路２８から入力されるＩＤ及び所定の固定値と送信データ（メッセージ内容）バッファ２６から入力される送信データ（メッセージ内容）とを含むメッセージ（図６（ｂ）参照）を後段の回路に送信する。 The transmission unit 3 includes a message including an ID input from the ID generation circuit 28 and transmission data (message content) input from the transmission data (message content) buffer 26 in response to a control signal input from the state machine 30. (See FIG. 6A) is transmitted (here, serial transmission) to a circuit (not shown) in the subsequent stage. When the ID and the predetermined fixed value are input from the ID generation circuit 28, the transmission unit 3 receives the ID and the predetermined fixed value input from the ID generation circuit 28 and the transmission data (message content) buffer 26. A message (see FIG. 6B) including the input transmission data (message content) is transmitted to the subsequent circuit.

先に説明したように、従来技術では、ＩＤ（識別子）と送信データ（メッセージ内容）とを分離することなくバッファ内に格納していた。そのため、ＩＤを含むメッセージ全体を格納する大きなバッファを実装する必要があった。
一方、本実施形態によれば、各々が１ビット幅である送信要求信号ＩＤ＿１〜ＩＤ＿ｎを受け付けてバッファリングするための送信要求信号受付バッファ２ａと、送信データ（メッセージ内容）ｍｅｓｓａｇｅ＿１〜ｍｅｓｓａｇｅ＿ｎを受け付けてバッファリングするための送信データ（メッセージ内容）受付バッファ２ｂと、を含んでいる。これにより、複数ビットのＩＤをバッファリングする必要をなくすことができ、バッファ容量を小さくすることができるようになる。 As described above, in the prior art, ID (identifier) and transmission data (message content) are stored in the buffer without being separated. Therefore, it is necessary to mount a large buffer for storing the entire message including the ID.
On the other hand, according to the present embodiment, the transmission request signal reception buffer 2a for receiving and buffering transmission request signals ID_1 to ID_n each having a 1-bit width, and transmission data (message contents) message_1 to message_n are received. A transmission data (message content) reception buffer 2b for buffering. As a result, it is possible to eliminate the need for buffering a plurality of bits of ID and to reduce the buffer capacity.

また、従来技術では、メッセージ送信の優先度を判定するために複数ビットのＩＤ同士を比較する必要があった。そのため、複数ビットのＩＤを比較する大きな比較回路を実装する必要があった。
一方、本実施形態によれば、メッセージ送信の優先度を判定するために送信要求信号を１ビットずつ順次調べれば良いので、複数ビットのＩＤ同士を比較する必要がない。これにより、優先度判定回路の回路規模を小さくすることができるようになる。 Further, in the prior art, it is necessary to compare IDs of a plurality of bits to determine the priority of message transmission. Therefore, it is necessary to mount a large comparison circuit for comparing a plurality of bits of ID.
On the other hand, according to the present embodiment, it is only necessary to sequentially check the transmission request signal bit by bit in order to determine the priority of message transmission, so there is no need to compare IDs of a plurality of bits. As a result, the circuit scale of the priority determination circuit can be reduced.

また、従来技術では、メッセージ送信の優先度を判定するために複数ビットのＩＤ同士を比較する必要があった。そのため、比較動作（優先度判定動作）に長い処理時間（例えば、数クロックサイクル等）が必要であった。
一方、本実施形態によれば、メッセージ送信の優先度を判定するために送信要求信号を１ビットずつ順次調べれば良い。これにより、優先度判定動作を短い時間（例えば、１クロックサイクル）で済ませることができるようになる。 Further, in the prior art, it is necessary to compare IDs of a plurality of bits to determine the priority of message transmission. Therefore, a long processing time (for example, several clock cycles) is required for the comparison operation (priority determination operation).
On the other hand, according to the present embodiment, the transmission request signal may be sequentially checked bit by bit to determine the priority of message transmission. As a result, the priority determination operation can be completed in a short time (for example, one clock cycle).

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またバッファ部やメッセージの構成等も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。 Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, a term described at least once together with a different term having a broader meaning or the same meaning in the specification or the drawings can be replaced with the different term in any part of the specification or the drawings. Further, the configuration of the buffer unit and the message are not limited to those described in the present embodiment, and various modifications can be made.

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。 In the invention according to the dependent claims of the present invention, a part of the constituent features of the dependent claims can be omitted. Moreover, the principal part of the invention according to one independent claim of the present invention can be made dependent on another independent claim.

本実施形態に係るメッセージ送信回路の機能ブロックの一例を示す図。The figure which shows an example of the functional block of the message transmission circuit which concerns on this embodiment. 図１のバッファ部の回路構成の一例を示す図。FIG. 2 is a diagram illustrating an example of a circuit configuration of a buffer unit in FIG. 1. 図２の送信要求信号受付バッファセット・クリア回路の回路構成例を示す図。The figure which shows the circuit structural example of the transmission request signal reception buffer set and clear circuit of FIG. 図２の送信データ受付バッファセット・クリア回路の回路構成例を示す図。The figure which shows the circuit structural example of the transmission data reception buffer set and clear circuit of FIG. 図２のＩＤ生成回路の回路構成例を示す図。FIG. 3 is a diagram illustrating a circuit configuration example of an ID generation circuit in FIG. 2. メッセージのフォーマット例を示す図。The figure which shows the format example of a message.

Explanation of symbols

１メッセージ送信回路、２バッファ部、３送信部、２ａ送信要求信号受付バッファ、２ｂ送信データ（メッセージ内容）受付バッファ、２１優先度判定回路、２２マスク回路、２３送信要求信号受付バッファセット・クリア回路、２４送信データ（メッセージ内容）受付バッファセット・クリア回路、２５送信データ（メッセージ内容）選択回路、２６送信データ（メッセージ内容）バッファ、２７送信要求バッファ、２８ＩＤ生成回路、２９送信要求信号受付検出回路、３０ステートマシン、４１_１〜４１_ｎ、６１_１〜６１_ｎ、９１_１〜９１_ｎＡＮＤゲート回路、５１_１〜５１_ｎ、７１_１〜７１_ｎ、９２ＯＲゲート回路、８１_１〜８１_ｎレジスタ DESCRIPTION OF SYMBOLS 1 Message transmission circuit, 2 Buffer part, 3 Transmission part, 2a Transmission request signal reception buffer, 2b Transmission data (message content) reception buffer, 21 Priority determination circuit, 22 Mask circuit, 23 Transmission request signal reception buffer set / clear circuit 24 Transmission data (message content) reception buffer set / clear circuit, 25 Transmission data (message content) selection circuit, 26 Transmission data (message content) buffer, 27 Transmission request buffer, 28 ID generation circuit, 29 Transmission request signal reception detection Circuit, 30 state machine, 41 _{1 to} 41 _n , 61 _{1 to} 61 _n , 91 _{1 to} 91 _n AND gate circuit, 51 _{1 to} 51 _n , 71 _{1 to} 71 _n , 92 OR gate circuit, 81 _{1 to} 81 _n register

Claims

A circuit for transmitting a message including an identifier and transmission data,
Buffer means for accepting and buffering one or more message transmission requests from one or more message transmission factor circuits;
Transmitting means for performing transmission of a message based on a signal output from the buffer means;
Including
The buffer means
Transmission request signal storage means for storing one or more transmission request signals input from the one or more message transmission factor circuits;
Transmission data storage means for storing one or a plurality of transmission data inputted from the one or a plurality of message transmission factor circuits and corresponding to the one or a plurality of transmission request signals respectively;
Including
The transmission request signal having the highest priority among the one or more transmission request signals stored in the transmission request signal storage means is determined, and the one or more stored in the transmission data storage means The transmission data corresponding to the transmission request signal having the highest priority among a plurality of transmission data is output to the transmission means, and an identifier corresponding to the transmission request signal having the highest priority is generated and transmitted. Output to the means,
The transmission means is
A message transmission circuit for performing transmission of a message including the identifier and the transmission data output from the buffer means.

In claim 1,
The buffer means
The transmission request signal having the highest priority is determined from the one or more transmission request signals stored in the transmission request storage means, and a determination signal representing the transmission request signal having the highest priority is output. Priority determination means for
Based on the determination signal, the transmission request signal having the highest priority among the one or more transmission request signals stored in the transmission request storage means is deleted, and the one or more message transmissions are performed. Transmission request signal storage control means for storing the asserted transmission request signal in the transmission request signal storage means when the one or more transmission request signals are asserted by a factor circuit;
Transmission data for selecting the transmission data corresponding to the transmission request signal having the highest priority represented by the determination signal among the one or more transmission data stored in the transmission data storage means A selection means;
Based on the determination signal, the transmission data corresponding to the transmission request signal having the highest priority among the one or more transmission data stored in the transmission data storage means is deleted, and the one Or transmission data storage control means for storing the asserted transmission data in the transmission data storage means when the one or more transmission data is asserted by a plurality of message transmission factor circuits;
Identifier generating means for generating the identifier based on the determination signal;
When the one or more transmission request signals are stored in the transmission request storage means, the message including the identifier generated by the identifier generation means and the transmission data selected by the transmission data selection means. Control means for outputting a control signal for causing the transmission means to perform transmission;
A message transmission circuit.

In claim 2,
Each of the one or more transmission request signals is 1 bit wide;
The transmission request signal storage control means arranges the one or more transmission request signals in order of priority and stores them in the transmission request signal storage means,
The priority determination means examines the one or more transmission request signals stored in the transmission request signal storage means in the order of arrangement, so that the one or more of the transmission request storage means is stored. A message transmission circuit for determining the transmission request signal having the highest priority from among the transmission request signals.

In claim 2 or 3,
A message transmission circuit in which the control unit causes the transmission unit to transmit a message having a length corresponding to the identifier generated by the identifier generation unit.

In any of claims 2 to 4,
The identifier generating means generates the identifier and a fixed value corresponding to the identifier based on the determination signal;
A message transmission circuit, wherein the transmission unit performs transmission of the message including the identifier and the fixed value generated by the identifier generation unit and the transmission data selected by the transmission data selection unit.

In any of claims 3 to 5,
The priority determination means sets a bit corresponding to the transmission request signal having the highest priority among the one or more transmission request signals stored in the transmission request storage means in order of priority. And output the determination signal with other bits set to 0,
The transmission request signal storage control means is
An inverting circuit for inverting the determination signal;
One or more AND circuits;
One or more OR circuits;
Including
The one or more transmission request signals stored in the transmission request storage means are input to the first input terminal of the one or more logical product operation circuits separately for each bit, and A signal output from the inverting circuit is input to the second input terminal of one or a plurality of logical product operation circuits separated into bits,
The output signals of the one or more logical product operation circuits are respectively input to the first input terminals of the one or more logical sum operation circuits, and second signals of the one or more logical sum operation circuits are input. Are input to the one or more transmission request signals from the one or more message transmission factor circuits, respectively, and the output signals of the one or more OR circuits are the transmission request signals. A message transmission circuit stored in the signal storage means.

A semiconductor integrated circuit comprising the message transmission circuit according to claim 1.