JP5364641B2

JP5364641B2 - Information processing device

Info

Publication number: JP5364641B2
Application number: JP2010106383A
Authority: JP
Inventors: 幸広中尾
Original assignee: Kyocera Document Solutions Inc
Current assignee: Kyocera Document Solutions Inc
Priority date: 2010-05-06
Filing date: 2010-05-06
Publication date: 2013-12-11
Anticipated expiration: 2030-05-06
Also published as: JP2011237869A

Abstract

<P>PROBLEM TO BE SOLVED: To provide an information processor capable of reducing the number of bits in a storage circuit for retaining information on erroneous addresses. <P>SOLUTION: An information processor 1 comprises: an erroneous address determination section 29; a higher order bit storage section 31 for logging higher bits of address information which is considered by the erroneous address determination section 29 to belong to a first erroneous address space; an address conversion section 33 for converting the higher bits of the address information considered by the erroneous address determination section 29 to belong to the first erroneous address space so that the address information belongs to a second erroneous address space; a decoder 41 for decoding the higher bits of the address information converted by the address conversion section 33 and transferring the decoded address information to a second address bus 7; an erroneous address determination section 87 for determining whether the address information belongs to the second erroneous address space; and an erroneous address storage section 89 for logging the address information which is considered by the erroneous address determination section 87 to belong to the second erroneous address space. <P>COPYRIGHT: (C)2012,JPO&INPIT

Description

本発明は情報処理装置で発生したエラーのアドレス情報の記憶に関する。 The present invention relates to storing address information of errors that have occurred in an information processing apparatus.

アドレス空間に属するアドレスのうち、アクセスを許可されない領域外のアドレスを指定するアドレス情報(以下、エラーのアドレス情報)が、ソフトウェアのバグ等の原因によって発生することがある。エラーのアドレス情報が発生した場合、そのアドレス情報は記憶され、エラーの解析に利用される。エラーのアドレス情報をキャッシュタグメモリに記憶することにより、エラーのアドレス情報を記憶する特別なレジスタを設ける必要がなくなる技術が提案されている(特許文献１参照)。 Of the addresses belonging to the address space, address information (hereinafter referred to as error address information) specifying an address outside the area where access is not permitted may occur due to a software bug or the like. When error address information is generated, the address information is stored and used for error analysis. A technique has been proposed in which it is not necessary to provide a special register for storing error address information by storing error address information in a cache tag memory (see Patent Document 1).

特開平５−２０１１４号公報Japanese Patent Laid-Open No. 5-20114

バス(例えばシステムバス)はアドレスバス、データバス及び制御バスによって構成されており、バスマスタ、バススレーブ及びブリッジ等を相互に接続する。バスマスタからのアドレス情報は、アドレスバスによって伝送され、アドレス情報の上位ビットがアドレスデコーダでデコードされることにより、下流側の複数の装置(バススレーブ、ブリッジ等)のいずれかが選択される。アドレスデコーダはバス及びバススレーブ等に設けられている。 A bus (for example, a system bus) includes an address bus, a data bus, and a control bus, and connects a bus master, a bus slave, a bridge, and the like to each other. The address information from the bus master is transmitted through the address bus, and the upper bits of the address information are decoded by the address decoder, whereby one of a plurality of downstream devices (bus slave, bridge, etc.) is selected. The address decoder is provided in the bus and the bus slave.

エラーのアドレス情報か否かはエラーアドレス判別回路によって判別され、エラーのアドレス情報と判別された場合、そのアドレス情報はログとしてエラーアドレス記憶回路に記憶される。また、割込通知回路がバスマスタ(例えばＣＰＵ)に割り込み通知をし、バスマスタが割り込み制御をする。エラーアドレス記憶回路に記憶されたアドレス情報は、後でエラーアドレスの解析に用いられる。 Whether or not it is error address information is determined by an error address determination circuit, and when it is determined as error address information, the address information is stored in the error address storage circuit as a log. An interrupt notification circuit notifies an interrupt to a bus master (for example, CPU), and the bus master performs interrupt control. The address information stored in the error address storage circuit is used later for error address analysis.

近年、シリアル転送規格のバスが増えており、複数のバス規格を備えるシステムが多くなっている。また、複数のアドレス空間を持つシステムが提案されている。これらのシステムでは複数のバス(複数のアドレスデコーダと言うこともできる)が存在する。 In recent years, the number of serial transfer standard buses has increased, and the number of systems having a plurality of bus standards has increased. A system having a plurality of address spaces has been proposed. In these systems, there are a plurality of buses (also referred to as a plurality of address decoders).

エラーアドレス判別回路、エラーアドレス記憶回路及び割込通知回路のセットがバス毎に設けられている場合、単純にこれらのバスを接続してシステムを構成すれば、バスの数が増えると、それに応じてエラーアドレス判別回路、エラーアドレス記憶回路及び割込通知回路が増加することになる。 If a set of error address discriminating circuits, error address storage circuits, and interrupt notification circuits is provided for each bus, the system can be configured by simply connecting these buses. As a result, the number of error address determination circuits, error address storage circuits, and interrupt notification circuits increases.

本発明はエラーのアドレス情報を記憶する回路のビット数を減らすことができる情報処理装置を提供することを目的とする。 It is an object of the present invention to provide an information processing apparatus that can reduce the number of bits of a circuit that stores error address information.

上記目的を達成する本発明の一の局面に係る情報処理装置は、第１のアドレス空間に属するアドレス情報が伝送される第１のアドレスバスと、前記第１のアドレスバスの下流側にあり、第２のアドレス空間に属するアドレス情報が伝送される第２のアドレスバスと、前記第１のアドレス空間は、前記第１のアドレスバスによって伝送されるアドレス情報の上位ビットを基にして特定される第１のエラーアドレス空間及び前記第２のアドレス空間を含んでおり、前記第１のアドレスバスによって伝送されるアドレス情報の上位ビットを基にして当該アドレス情報が前記第１のエラーアドレス空間に属するかを判別する第１のエラーアドレス判別部と、前記第１のアドレスバスによって伝送されるアドレス情報の上位ビットをデコードし、前記第２のアドレス空間に属するアドレス情報については前記第２のアドレスバスへ伝送するデコーダと、前記第２のアドレス空間は、前記第２のアドレスバスによって伝送されるアドレス情報の上位ビットを基にして特定される第２のエラーアドレス空間を含んでおり、前記第２のアドレスバスによって伝送されるアドレス情報の上位ビットを基にして当該アドレス情報が第２のエラーアドレス空間に属するかを判別する第２のエラーアドレス判別部と、前記第２のエラーアドレス判別部によって前記第２のエラーアドレス空間に属すると判別されたアドレス情報をログとして記憶するエラーアドレス記憶部と、前記第１のエラーアドレス判別部によって前記第１のエラーアドレス空間に属すると判別されたアドレス情報の上位ビットをログとして記憶する上位ビット記憶部と、前記第１のエラーアドレス判別部によって前記第１のエラーアドレス空間に属すると判別されたアドレス情報が前記第２のエラーアドレス空間に属するように当該アドレス情報の上位ビットを変換するアドレス変換部と、を備え、前記デコーダは、前記アドレス変換部で変換されたアドレス情報の上位ビットをデコードし、当該アドレス情報を前記第２のアドレスバスへ伝送する。 An information processing apparatus according to an aspect of the present invention that achieves the above object is provided on a downstream side of a first address bus to which address information belonging to a first address space is transmitted, and the first address bus, The second address bus to which address information belonging to the second address space is transmitted, and the first address space are specified based on the upper bits of the address information transmitted by the first address bus. A first error address space and the second address space are included, and the address information belongs to the first error address space on the basis of upper bits of the address information transmitted by the first address bus. A first error address discriminating unit for discriminating whether or not the upper bits of the address information transmitted by the first address bus are decoded, The address information belonging to the address space is specified based on the decoder for transmitting to the second address bus, and the second address space is based on the upper bits of the address information transmitted by the second address bus. A second error address space that determines whether the address information belongs to the second error address space based on the upper bits of the address information transmitted by the second address bus. An error address determination unit, an error address storage unit that stores, as a log, address information determined to belong to the second error address space by the second error address determination unit, and a first error address determination unit The upper bits of the address information determined to belong to the first error address space are used as a log. An upper bit of the address information is stored so that the address information determined to belong to the first error address space by the first error address determination unit belongs to the second error address space. An address conversion unit for converting the address information, and the decoder decodes upper bits of the address information converted by the address conversion unit and transmits the address information to the second address bus.

本発明によれば、第１のアドレスバスによって伝送されるアドレス情報が、第１のエラーアドレス判別部で第１のエラーアドレス空間に属すると判別された場合、そのアドレス情報(エラーのアドレス情報)の上位ビットがログとして上位ビット記憶部に記憶される。そして、エラーのアドレス情報の上位ビットが第２のエラーアドレス空間に属するように変換されるので、エラーのアドレス情報は第２のアドレスバスへ伝送される。これにより、エラーのアドレス情報は第２のエラーアドレス判別部で第２のエラーアドレス空間に属すると判別されて、ログとしてエラーアドレス記憶部に記憶される。 According to the present invention, when the address information transmitted through the first address bus is determined to belong to the first error address space by the first error address determination unit, the address information (error address information). Are stored in the upper bit storage unit as a log. Since the upper bits of the error address information are converted so as to belong to the second error address space, the error address information is transmitted to the second address bus. As a result, the error address information is determined by the second error address determination unit to belong to the second error address space, and stored as a log in the error address storage unit.

したがって、第１のエラーアドレス空間に属すると判別されたアドレス情報は、上位ビットが上位ビット記憶部に記憶され、上位ビット以外の残りのビットがエラーアドレス記憶部に記憶される。以上のように本発明によれば、第１のエラーアドレス空間に属するアドレス情報を記憶するのに、第２のエラーアドレス空間に属するアドレス情報が記憶されるエラーアドレス記憶部を利用するので、エラーのアドレス情報を全ビット記憶する記憶部を第１、第２のエラーアドレス空間にそれぞれ設ける必要がない結果、エラーのアドレス情報を記憶する回路のビット数を減らすことができる。 Accordingly, in the address information determined to belong to the first error address space, the upper bits are stored in the upper bit storage unit, and the remaining bits other than the upper bits are stored in the error address storage unit. As described above, according to the present invention, the error address storage unit storing the address information belonging to the second error address space is used to store the address information belonging to the first error address space. As a result, it is not necessary to provide the first and second error address spaces with a storage unit for storing all bits of the address information. As a result, the number of bits of the circuit for storing the error address information can be reduced.

上記構成において、前記第１のアドレスバスの下流側にあり、第３のエラーアドレス空間を含む第３のアドレス空間に属するアドレス情報が伝送される第３のアドレスバスを備え、前記第１のアドレス空間は、前記第１のアドレスバスによって伝送されるアドレス情報の上位ビットを基にして特定される前記第３のアドレス空間及び前記第３のエラーアドレス空間をさらに含んでおり、前記第１のエラーアドレス判別部は、前記第１のアドレスバスによって伝送されるアドレス情報の上位ビットを基にして当該アドレス情報が前記第３のエラーアドレス空間に属するかを判別し、前記上位ビット記憶部は、前記第１のエラーアドレス判別部によって前記第３のエラーアドレス空間に属すると判別されたアドレス情報の上位ビットをログとして記憶し、前記アドレス変換部は、前記第１のエラーアドレス判別部によって前記第３のエラーアドレス空間に属すると判別されたアドレス情報が前記第２のエラーアドレス空間に属するように当該アドレス情報の上位ビットを変換するようにすることができる。 In the above configuration, the first address bus includes a third address bus that is downstream of the first address bus and transmits address information belonging to a third address space including a third error address space. The space further includes the third address space and the third error address space that are specified on the basis of the upper bits of the address information transmitted by the first address bus, and the first error The address determination unit determines whether the address information belongs to the third error address space based on the upper bits of the address information transmitted by the first address bus, and the upper bit storage unit The upper bits of the address information determined to belong to the third error address space by the first error address determination unit as a log The address conversion unit stores the address information higher than the address information so that the address information determined to belong to the third error address space by the first error address determination unit belongs to the second error address space. Bits can be converted.

この構成によれば、第１のエラーアドレス判別部においてアドレス情報が第３のエラーアドレス空間に属するか否かを判別している。そのアドレス情報が第３のエラーアドレス空間に属すると判別された場合、そのアドレス情報(エラーのアドレス情報)は第１のエラーアドレス空間に属すると判別されたエラーのアドレス情報と同様にして、上位ビット記憶部とエラーアドレス記憶部に分けて記憶される。これにより、第３のアドレスバスに対応するエラーアドレス処理部(第３のエラーアドレス判別部、エラーアドレス記憶部等)を設けなくても、第３のエラーアドレス空間に属するアドレス情報を処理することができる。よって、第３のアドレスバスに対応するエラーアドレス処理部を省くことができる。 According to this configuration, the first error address determination unit determines whether the address information belongs to the third error address space. When it is determined that the address information belongs to the third error address space, the address information (error address information) is the same as the address information of the error determined to belong to the first error address space. The bit memory and error address memory are stored separately. Thus, address information belonging to the third error address space can be processed without providing an error address processing unit (third error address determination unit, error address storage unit, etc.) corresponding to the third address bus. Can do. Therefore, the error address processing unit corresponding to the third address bus can be omitted.

上記構成において、前記第１及び第２のエラーアドレス判別部において判別に用いられる前記第１、第２及び第３のエラーアドレス空間を、入力操作によって設定するエラーアドレス設定部を備えることができる。 In the above-described configuration, an error address setting unit that sets the first, second, and third error address spaces used for determination in the first and second error address determination units by an input operation can be provided.

この構成によれば、第１、第２及び第３のエラーアドレス空間を情報処理装置のシステムの設計者等の入力操作によって設定できるので、これらのエラーアドレス空間が固定されている場合に比べて汎用性を向上させることができる。 According to this configuration, the first, second, and third error address spaces can be set by an input operation by a system designer of the information processing apparatus, so that these error address spaces are fixed compared to the case where these error address spaces are fixed. Versatility can be improved.

本発明によれば、エラーのアドレス情報を記憶する回路のビット数を減らすことができる。 According to the present invention, the number of bits of a circuit that stores error address information can be reduced.

本発明の一実施形態に係る情報処理装置の電気的な構成を示すブロック図である。It is a block diagram which shows the electrical structure of the information processing apparatus which concerns on one Embodiment of this invention. 比較例に係る情報処理装置の電気的な構成を示すブロック図である。It is a block diagram which shows the electric constitution of the information processing apparatus which concerns on a comparative example. 本実施形態に係る情報処理装置に設定されるアドレス空間の一例を示す図である。It is a figure which shows an example of the address space set to the information processing apparatus which concerns on this embodiment. 比較例に係る情報処理装置に設定されるアドレス空間を示す図である。It is a figure which shows the address space set to the information processing apparatus which concerns on a comparative example. 図１に示す第１のアドレスバスに対応するエラーアドレス判別部及びアドレス変換部のブロック図である。FIG. 2 is a block diagram of an error address determination unit and an address conversion unit corresponding to the first address bus shown in FIG. 1. 図１に示す第２のアドレスバスに対応するエラーアドレス判別部のブロック図である。FIG. 3 is a block diagram of an error address determination unit corresponding to the second address bus shown in FIG. 1. エラーのアドレス情報が発生した場合に本実施形態に係る情報処理装置で実行される処理を説明するフローチャートである。It is a flowchart explaining the process performed with the information processing apparatus which concerns on this embodiment when the address information of an error generate | occur | produces. 図７のフローチャートの続きである。It is a continuation of the flowchart of FIG. 本実施形態に係る情報処理装置において、第１のエラーアドレス空間に属すると判別されたアドレス情報の処理を説明する図である。It is a figure explaining the process of the address information determined to belong to the 1st error address space in the information processing apparatus which concerns on this embodiment. 本実施形態に係る情報処理装置において、第３のエラーアドレス空間に属すると判別されたアドレス情報の処理を説明する図である。It is a figure explaining the process of the address information discriminate | determined as belonging to the 3rd error address space in the information processing apparatus which concerns on this embodiment.

以下、図面に基づいて本発明の実施形態について、比較例と比較しながら詳細に説明する。図１は本発明の一実施形態に係る情報処理装置１の電気的な構成を示すブロック図である。図２は比較例に係る情報処理装置３の電気的な構成を示すブロック図である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings, in comparison with comparative examples. FIG. 1 is a block diagram showing an electrical configuration of an information processing apparatus 1 according to an embodiment of the present invention. FIG. 2 is a block diagram showing an electrical configuration of the information processing apparatus 3 according to the comparative example.

情報処理装置１，３は複数の規格のバス(例えば三つの規格のバス)を備える。それぞれの規格のバスはアドレスバス、データバス及び制御バスによって構成されるが、本実施形態ではアドレスバスについて説明し、データバス及び制御バスの説明を省略する。 The information processing apparatuses 1 and 3 include a plurality of standard buses (for example, three standard buses). Each standard bus includes an address bus, a data bus, and a control bus. In this embodiment, the address bus will be described, and the description of the data bus and the control bus will be omitted.

第１のアドレスバス５は一つ目の規格のバスを構成するアドレスバスであり、第２のアドレスバス７は二つ目の規格のバスを構成するアドレスバスであり、第３のアドレスバス９は三つ目の規格のバスを構成するアドレスバスである。第１のアドレスバス５は例えば３６ビットのアドレス情報を伝送し、第２のアドレスバス７及び第３のアドレスバス９は例えば３２ビットのアドレス情報を伝送する。第１のアドレスバス５、第２のアドレスバス７及び第３のアドレスバス９はシリアルバス及びパラレルバスのいずれでもよい。 The first address bus 5 is an address bus constituting a first standard bus, the second address bus 7 is an address bus constituting a second standard bus, and a third address bus 9 Is an address bus constituting a third standard bus. The first address bus 5 transmits, for example, 36-bit address information, and the second address bus 7 and the third address bus 9 transmit, for example, 32-bit address information. The first address bus 5, the second address bus 7, and the third address bus 9 may be any of a serial bus and a parallel bus.

第１のアドレスバス５はバスマスタ(図１及び図２では四つのバスマスタ１１，１３，１５，１７)からのアドレス情報を、下流側の第２のアドレスバス７及び第３のアドレスバス９に伝送する。情報処理装置１，３は第１のアドレスバス５により伝送されるアドレス情報で指定されるアドレスがエラーアドレスか否かを判別し、エラーアドレスであればそのアドレス情報(エラーのアドレス情報)をログとして記憶する回路(以下、エラーアドレス処理部１９)が設けられている。エラーアドレス処理部１９について、比較例に係る情報処理装置３から説明する。 The first address bus 5 transmits address information from the bus master (four bus masters 11, 13, 15, and 17 in FIGS. 1 and 2) to the second address bus 7 and the third address bus 9 on the downstream side. To do. The information processing apparatuses 1 and 3 determine whether or not the address specified by the address information transmitted through the first address bus 5 is an error address, and if it is an error address, log the address information (error address information). Is stored as a circuit (hereinafter referred to as an error address processing unit 19). The error address processing unit 19 will be described from the information processing apparatus 3 according to the comparative example.

図２に示すように、比較例に係る情報処理装置３はエラーアドレス処理部１９として、３６ビットレジスタ２１、エラーアドレス判別部２３、３６ビットエラーアドレス記憶部２５及び割込通知部２７を備える。第１のアドレスバス５により伝送される３６ビットのアドレス情報は３６ビットレジスタ２１に格納される。 As illustrated in FIG. 2, the information processing apparatus 3 according to the comparative example includes a 36-bit register 21, an error address determination unit 23, a 36-bit error address storage unit 25, and an interrupt notification unit 27 as the error address processing unit 19. The 36-bit address information transmitted by the first address bus 5 is stored in the 36-bit register 21.

エラーアドレス判別部２３は第１のエラーアドレス空間の情報を有する。例えば３６ビットの上位４ビットが「１０００」のアドレス情報が第１のエラーアドレス空間に属する場合、上位４ビットが「１０００」のアドレス情報をエラーのアドレス情報とする論理回路を備える。エラーアドレス判別部２３は３６ビットレジスタ２１に格納された３６ビットのアドレス情報の上位ビット(例えば上位４ビット)から、そのアドレス情報がエラーのアドレス情報か否かを判別する。 The error address discrimination unit 23 has information on the first error address space. For example, when address information whose upper 4 bits of 36 bits are “1000” belongs to the first error address space, a logic circuit is provided which uses address information whose upper 4 bits are “1000” as error address information. The error address discriminating unit 23 discriminates whether or not the address information is error address information from the upper bits (for example, upper 4 bits) of the 36-bit address information stored in the 36-bit register 21.

エラーアドレス判別部２３がエラーのアドレス情報と判別すれば、３６ビットレジスタ２１に格納されているそのアドレス情報は３６ビットエラーアドレス記憶部２５に送られて、そこで記憶され、後でエラーアドレスの解析に利用される。３６ビットエラーアドレス記憶部２５は例えば３６ビットレジスタの回路である。 If the error address discriminating unit 23 discriminates it as error address information, the address information stored in the 36-bit register 21 is sent to the 36-bit error address storage unit 25 where it is stored, and the error address is analyzed later. Used for The 36-bit error address storage unit 25 is, for example, a 36-bit register circuit.

また、エラーアドレス判別部２３がエラーのアドレス情報と判別すれば、割込通知部２７はバスマスタ１１，１３，１５，１７のうち、割り込み制御をするバスマスタに割り込み通知をする。この通知を受けたバスマスタにより割り込み制御がされる。 If the error address determination unit 23 determines that the address information is an error, the interrupt notification unit 27 notifies the bus master 11, 13, 15, 17 of the bus master that performs interrupt control. The bus master that has received this notification performs interrupt control.

一方、図１に示す本実施形態に係る情報処理装置１はエラーアドレス処理部１９として、３６ビットレジスタ２１、エラーアドレス判別部２９(第１のエラーアドレス判別部)、エラーアドレスの上位ビット記憶部３１、アドレス変換部３３及びエラーアドレス設定部３５を備える。情報処理装置１のエラーアドレス処理部１９は割込通知部を備えておらず、アドレス変換部３３及びエラーアドレス設定部３５を備えており、３６ビットエラーアドレス記憶部２５の換わりに上位ビット記憶部３１を備えている。この点で、図２に示す比較例に係る情報処理装置３のエラーアドレス処理部１９と異なる。この理由は後で説明する。 On the other hand, the information processing apparatus 1 according to the present embodiment shown in FIG. 1 includes, as the error address processing unit 19, a 36-bit register 21, an error address determination unit 29 (first error address determination unit), and an upper bit storage unit for an error address. 31, an address conversion unit 33 and an error address setting unit 35 are provided. The error address processing unit 19 of the information processing apparatus 1 does not include an interrupt notification unit, but includes an address conversion unit 33 and an error address setting unit 35. Instead of the 36-bit error address storage unit 25, an upper bit storage unit 31 is provided. This is different from the error address processing unit 19 of the information processing apparatus 3 according to the comparative example shown in FIG. The reason for this will be explained later.

情報処理装置１，３において、エラーアドレス判別部２３，２９がエラーのアドレス情報と判別しなかった３６ビットのアドレス情報は、３６ビットレジスタ２１から第１のアドレスバス５に接続される複数のデコーダ(例えば、デコーダ３７，３９，４１)へ伝送される。これらのデコーダは第１のアドレスバス５によって伝送されるアドレス情報の上位ビット(例えば上位４ビット)をデコードする。これにより、バスブリッジ４３、バススレーブ４５及びバスブリッジ４７のいずれかが選択される。例えば上位４ビットが「１１１１」であればバスブリッジ４７が選択される(第２のアドレスバス７が選択されると言うこともできる)。 In the information processing apparatuses 1 and 3, 36-bit address information that the error address determination units 23 and 29 have not determined as error address information is a plurality of decoders connected from the 36-bit register 21 to the first address bus 5. (Eg, decoders 37, 39, 41). These decoders decode upper bits (for example, upper 4 bits) of the address information transmitted by the first address bus 5. As a result, any of the bus bridge 43, the bus slave 45, and the bus bridge 47 is selected. For example, if the upper 4 bits are “1111”, the bus bridge 47 is selected (it can also be said that the second address bus 7 is selected).

バスブリッジ４７は第１のアドレスバス５の規格(通信手順、通信速度等)を第２のアドレスバス７の規格に変換する機能を有する。バスブリッジ４３は第１のアドレスバス５の規格を第３のアドレスバス９の規格に変換する機能を有する。 The bus bridge 47 has a function of converting the standard (communication procedure, communication speed, etc.) of the first address bus 5 into the standard of the second address bus 7. The bus bridge 43 has a function of converting the standard of the first address bus 5 into the standard of the third address bus 9.

デコーダ４１によりバスブリッジ４７が選択された場合、３６ビットのアドレス情報は上位４ビットが削除されて３２ビットにされ、第１のアドレスバス５から第２のアドレスバス７へ伝送される。一方、デコーダ３７によりバスブリッジ４３が選択された場合、３６ビットのアドレス情報は上位４ビットが削除されて３２ビットにされ、第１のアドレスバス５から第３のアドレスバス９へ伝送される。第２のアドレスバス７には例えば、バススレーブ４９を選択するデコーダ５１とバススレーブ５３を選択するデコーダ５５が接続されている。また、第２のアドレスバス７はバスマスタ(図１及び図２では一つバスマスタ１８)からのアドレス情報を下流側に伝送する。第３のアドレスバス９には例えば、バススレーブ５７を選択するデコーダ５９とバススレーブ６１を選択するデコーダ６３が接続されている。 When the bus bridge 47 is selected by the decoder 41, the 36-bit address information is made to have 32 bits by deleting the upper 4 bits, and is transmitted from the first address bus 5 to the second address bus 7. On the other hand, when the bus bridge 43 is selected by the decoder 37, the high-order 4 bits are deleted from the 36-bit address information to 32 bits and transmitted from the first address bus 5 to the third address bus 9. For example, a decoder 51 for selecting the bus slave 49 and a decoder 55 for selecting the bus slave 53 are connected to the second address bus 7. The second address bus 7 transmits address information from the bus master (one bus master 18 in FIGS. 1 and 2) to the downstream side. For example, a decoder 59 for selecting the bus slave 57 and a decoder 63 for selecting the bus slave 61 are connected to the third address bus 9.

図２に示す比較例に係る情報処理装置３は第２のアドレスバス７に対応するエラーアドレス処理部６３として、３２ビットレジスタ６５、エラーアドレス判別部６７、３２ビットエラーアドレス記憶部６９及び割込通知部７１を備える。第３のアドレスバス９に対応するエラーアドレス処理部７３として、３２ビットレジスタ７５、エラーアドレス判別部７７、３２ビットエラーアドレス記憶部７９及び割込通知部８１を備える。エラーアドレス処理部６３，７３がエラーアドレス処理部１９と異なるのは、３６ビットレジスタ２１が３２ビットレジスタ６５，７５であり、３６ビットエラーアドレス記憶部２５が３２ビットエラーアドレス記憶部６９，７９である点である。これは第２のアドレスバス７及び第３のアドレスバス９が３２ビットのアドレス情報を伝送し、第１のアドレスバス５が３６ビットのアドレス情報を伝送するからである。 The information processing device 3 according to the comparative example shown in FIG. 2 includes a 32-bit register 65, an error address determination unit 67, a 32-bit error address storage unit 69, and an interrupt as an error address processing unit 63 corresponding to the second address bus 7. A notification unit 71 is provided. The error address processing unit 73 corresponding to the third address bus 9 includes a 32-bit register 75, an error address determination unit 77, a 32-bit error address storage unit 79, and an interrupt notification unit 81. The error address processing units 63 and 73 are different from the error address processing unit 19 in that the 36-bit register 21 is a 32-bit register 65 and 75, and the 36-bit error address storage unit 25 is a 32-bit error address storage unit 69 and 79. There is a point. This is because the second address bus 7 and the third address bus 9 transmit 32-bit address information, and the first address bus 5 transmits 36-bit address information.

これに対して、図１に示す本実施形態に係る情報処理装置１は、第３のアドレスバス９に対応するエラーアドレス処理部が設けられていない。また、第２のアドレスバス７に対応するエラーアドレス処理部６３として、３２ビットレジスタ８５、エラーアドレス判別部８７、３２ビットエラーアドレス記憶部８９、割込通知部９１及びエラーアドレス設定部９３を備える。これらの理由は後で説明する。 On the other hand, the information processing apparatus 1 according to this embodiment shown in FIG. 1 does not include an error address processing unit corresponding to the third address bus 9. The error address processing unit 63 corresponding to the second address bus 7 includes a 32-bit register 85, an error address determination unit 87, a 32-bit error address storage unit 89, an interrupt notification unit 91, and an error address setting unit 93. . These reasons will be explained later.

次に本実施形態に係る情報処理装置１に設定されるアドレス空間及び比較例に係る情報処理装置３に設定されるアドレス空間について説明する。図３は本実施形態に係る情報処理装置１に設定されるアドレス空間の一例を示す図である。図４は比較例に係る情報処理装置３に設定されるアドレス空間を示す図である。 Next, an address space set in the information processing apparatus 1 according to the present embodiment and an address space set in the information processing apparatus 3 according to the comparative example will be described. FIG. 3 is a diagram illustrating an example of an address space set in the information processing apparatus 1 according to the present embodiment. FIG. 4 is a diagram illustrating an address space set in the information processing apparatus 3 according to the comparative example.

図４に示すように、比較例に係る情報処理装置３に設定されるアドレス空間は、第１のアドレスバス５によって伝送されるアドレス情報が属する３６ビットの第１のアドレス空間(６４ＧＢ)、第２のアドレスバス７によって伝送されるアドレス情報が属する３２ビットの第２のアドレス空間(４ＧＢ)及び第３のアドレスバス９によって伝送されるアドレス情報が属する３２ビットの第３のアドレス空間(４ＧＢ)を有する。アドレス情報は１６進数で示されている。 As shown in FIG. 4, the address space set in the information processing apparatus 3 according to the comparative example is a 36-bit first address space (64 GB) to which the address information transmitted by the first address bus 5 belongs, 32-bit second address space (4 GB) to which the address information transmitted by the second address bus 7 belongs and 32-bit third address space (4 GB) to which the address information transmitted by the third address bus 9 belongs Have Address information is shown in hexadecimal.

第１のアドレス空間は第１のアドレスバス５によって伝送される３６ビットのアドレス情報の上位４ビット(１６進数の上位一桁)を基にして特定される第３のアドレス空間、バススレーブ４５用のアドレス空間、第１のエラーアドレス空間及び第２のアドレス空間を含む。 The first address space is a third address space specified for the bus slave 45 based on the upper 4 bits (upper one digit of the hexadecimal number) of the 36-bit address information transmitted by the first address bus 5. Address space, a first error address space, and a second address space.

上位４ビットが「００００」、すなわち１６進数の上位一桁が「０」であれば第３のアドレス空間に属するアドレス情報であり、第３のアドレスバス９へ送られる。以下、上位４ビット又は８ビットの表現の最後に付けられた括弧内の記号は、１６進数による表現を示す。例えば上位４ビット「１１１１(Ｆ)」の括弧内の記号Ｆは、「１１１１」の１６進数による表現である。 If the upper 4 bits are “0000”, that is, if the upper 1 digit of the hexadecimal number is “0”, the address information belongs to the third address space and is sent to the third address bus 9. Hereinafter, a symbol in parentheses attached at the end of the upper 4 bits or 8 bits represents a hexadecimal representation. For example, the symbol F in parentheses of the upper 4 bits “1111 (F)” is an expression of “1111” in hexadecimal.

上位４ビットが「０００１(１)」であれば、バススレーブ４５に割り当てられたアドレス空間である。上位４ビットが「００１０(２)」〜「１１１０(Ｅ)」であれば、第１のエラーアドレス空間に属するアドレス情報(エラーのアドレス情報)である。第１のエラーアドレス空間に属するアドレス情報は、図２に示すエラーアドレス判別部２３で判別される。上位４ビットが「１１１１(Ｆ)」であれば、第２のアドレス空間に属するアドレス情報であり、第２のアドレスバス７へ送られる。 If the upper 4 bits are “0001 (1)”, the address space is assigned to the bus slave 45. If the upper 4 bits are “0010 (2)” to “1110 (E)”, the address information belongs to the first error address space (error address information). The address information belonging to the first error address space is determined by the error address determination unit 23 shown in FIG. If the upper 4 bits are “1111 (F)”, the address information belongs to the second address space and is sent to the second address bus 7.

第２のアドレス空間は３２ビットの上位４ビットを基にして特定されるバススレーブ４９用のアドレス空間、第２のエラーアドレス空間及びバススレーブ５３用のアドレス空間に分けられる。 The second address space is divided into an address space for the bus slave 49, a second error address space, and an address space for the bus slave 53 that are specified based on the upper 4 bits of 32 bits.

上位４ビットが「００００(０)」〜「１０１１(Ｂ)」であれば、バススレーブ４９に割り当てられたアドレス空間である。上位４ビットが「１１００(Ｃ)」〜「１１１０(Ｅ)」であれば、第２のエラーアドレス空間に属するアドレス情報(エラーのアドレス情報)である。第２のエラーアドレス空間に属するアドレス情報は、図２に示すエラーアドレス判別部６７で判別される。上位４ビットが「１１１１(Ｆ)」であれば、バススレーブ５３に割り当てられたアドレス空間である。 If the upper 4 bits are “0000 (0)” to “1011 (B)”, the address space is assigned to the bus slave 49. If the upper 4 bits are “1100 (C)” to “1110 (E)”, the address information belongs to the second error address space (error address information). Address information belonging to the second error address space is determined by the error address determination unit 67 shown in FIG. If the upper 4 bits are “1111 (F)”, the address space is assigned to the bus slave 53.

第３のアドレス空間は３２ビットの上位４ビットを基にして特定されるバススレーブ５７用のアドレス空間、第３のエラーアドレス空間及びバススレーブ６１用のアドレス空間に分けられる。 The third address space is divided into an address space for the bus slave 57, a third error address space, and an address space for the bus slave 61 specified based on the upper 4 bits of 32 bits.

第３のアドレス空間は３２ビットの上位４ビットが「００００(０)」〜「１０１１(Ｂ)」であれば、バススレーブ５７に割り当てられたアドレス空間である。上位４ビットが「１１００(Ｃ)」であれば、第３のエラーアドレス空間に属するアドレス情報(エラーのアドレス情報)である。第３のエラーアドレス空間に属するアドレス情報は、図２に示すエラーアドレス判別部７７で判別される。上位４ビットが「１１０１(Ｄ)」〜「１１１１(Ｆ)」であれば、バススレーブ６１に割り当てられたアドレス空間である。 The third address space is an address space allocated to the bus slave 57 if the upper 4 bits of 32 bits are “0000 (0)” to “1011 (B)”. If the upper 4 bits are “1100 (C)”, the address information belongs to the third error address space (error address information). The address information belonging to the third error address space is determined by the error address determination unit 77 shown in FIG. If the upper 4 bits are “1101 (D)” to “1111 (F)”, the address space is assigned to the bus slave 61.

図３に示す本実施形態に係る情報処理装置１に設定されるアドレス空間のアドレスの設定は、図４に示すアドレス空間のアドレスの設定と同じである。 The setting of the address in the address space set in the information processing apparatus 1 according to the present embodiment shown in FIG. 3 is the same as the setting of the address in the address space shown in FIG.

上述したように図２に示す比較例に係る情報処理装置３は、第１のアドレスバス５、第２のアドレスバス７、第３のアドレスバス９にそれぞれ対応させてエラーアドレス処理部１９，６３，７３を設けている。第１のアドレスバス５に対応するエラーアドレス処理部１９で第１のエラーアドレス空間に属するアドレス情報を処理し、第２のアドレスバス７に対応するエラーアドレス処理部６３で第２のエラーアドレス空間に属するアドレス情報を処理し、第３のアドレスバス９に対応するエラーアドレス処理部７３で第３のエラーアドレス空間に属するアドレス情報を処理している。なお、バスマスタ１８から出力されたエラーのアドレス情報(エラーアドレス空間に属すると判別されたアドレス情報)は、比較例及び本実施形態においてエラーアドレス処理部６３で処理される。 As described above, the information processing apparatus 3 according to the comparative example shown in FIG. 2 is associated with the first address bus 5, the second address bus 7, and the third address bus 9, respectively, so as to correspond to the error address processing units 19 and 63. , 73 are provided. The address information belonging to the first error address space is processed by the error address processing unit 19 corresponding to the first address bus 5, and the second error address space is processed by the error address processing unit 63 corresponding to the second address bus 7. The address information belonging to the third error address space is processed by the error address processing unit 73 corresponding to the third address bus 9. The error address information output from the bus master 18 (address information determined to belong to the error address space) is processed by the error address processing unit 63 in the comparative example and this embodiment.

比較例のように、各バスに対応させてエラーアドレス処理部を設ければ、単純にこれらのバスを接続してシステムを構成した場合、バスの数が増えると、それに応じてエラーアドレス処理部が増加することになる。 If an error address processing unit is provided corresponding to each bus as in the comparative example, when the system is configured by simply connecting these buses, the error address processing unit correspondingly increases as the number of buses increases. Will increase.

これに対して本実施形態に係る情報処理装置１によれば、第１，第２及び第３のアドレスバス５，７，９のエラーアドレス処理部の機能を、第２のアドレスバス７に対応するエラーアドレス処理部６３に集約することができる。以下、これについて説明する。 On the other hand, according to the information processing apparatus 1 according to the present embodiment, the functions of the error address processing units of the first, second, and third address buses 5, 7, 9 correspond to the second address bus 7. The error address processing unit 63 can be integrated. This will be described below.

本実施形態に係る情報処理装置１では、図１に示す３６ビットレジスタ２１に格納された３６ビットのアドレス情報が、エラーアドレス判別部２９によって第１のエラーアドレス空間又は第３のエラーアドレス空間に属すると判別された場合、その３６ビットのアドレス情報の上位ビットを変換して第２のエラーアドレス空間に属させる処理をする。 In the information processing apparatus 1 according to the present embodiment, the 36-bit address information stored in the 36-bit register 21 illustrated in FIG. 1 is transferred to the first error address space or the third error address space by the error address determination unit 29. If it is determined that it belongs, the high-order bits of the 36-bit address information are converted to belong to the second error address space.

図５は図１に示すエラーアドレス判別部２９及びアドレス変換部３３のブロック図である。エラーアドレス判別部２９は上位４ビット一致回路９５と上位８ビット一致回路９７を備える。上位４ビット一致回路９５は第１のアドレスバス５によって伝送される３６ビットのアドレス情報の上位４ビットが、「００１０(２)」〜「１１１０(Ｅ)」のいずれかに一致するか否かを判定し、これによりそのアドレス情報が第１のエラーアドレス空間に属するかを判別する。 FIG. 5 is a block diagram of the error address determination unit 29 and the address conversion unit 33 shown in FIG. The error address determination unit 29 includes an upper 4-bit coincidence circuit 95 and an upper 8-bit coincidence circuit 97. The upper 4-bit coincidence circuit 95 determines whether the upper 4 bits of the 36-bit address information transmitted by the first address bus 5 matches any of “0010 (2)” to “1110 (E)”. Thus, it is determined whether the address information belongs to the first error address space.

上位８ビット一致回路は３６ビットのアドレス情報の上位８ビットが、「００００１１００(０Ｃ)」に一致するかを判定する。これによりそのアドレス情報が第３のエラーアドレス空間に属するかを判別する。 The upper 8-bit coincidence circuit determines whether the upper 8 bits of the 36-bit address information match “00001100 (0C)”. Thus, it is determined whether the address information belongs to the third error address space.

アドレス変換部３３は上位８ビット設定回路９９，１０１を備える。上位８ビット設定回路９９は上位４ビット一致回路９５により上位４ビットが「００１０(２)」〜「１１１０(Ｅ)」のいずれかと判別された場合、３６ビットレジスタ２１に格納されている３６ビットのアドレス情報の上位８ビットを「１１１１１１１０(ＦＥ)」に変換する。(ＦＥ)はエラーアドレス処理部６３を有する第２のアドレスバス７に対応するアドレスである。また、(Ｅ)は第２のアドレス空間における第２のエラーアドレス空間に対応するアドレスの上位４ビットである。これによりアドレス情報は第２のエラーアドレス空間に属するので、第２のアドレスバス７へ伝送される。 The address conversion unit 33 includes upper 8 bit setting circuits 99 and 101. When the upper 4 bits match circuit 95 determines that the upper 4 bits are any one of “0010 (2)” to “1110 (E)”, the upper 8 bits setting circuit 99 has 36 bits stored in the 36-bit register 21. Are converted into “11111110 (FE)”. (FE) is an address corresponding to the second address bus 7 having the error address processing unit 63. Further, (E) is the upper 4 bits of the address corresponding to the second error address space in the second address space. As a result, the address information belongs to the second error address space and is transmitted to the second address bus 7.

一方、上位８ビット設定回路１０１は上位８ビット一致回路９７により上位８ビットが「００００１１００(０Ｃ)」と判別された場合、３６ビットレジスタ２１に格納されている３６ビットのアドレス情報の上位８ビットを「１１１１１１００(ＦＣ)」に変換する。(ＦＣ)はエラーアドレス処理部６３を有する第２のアドレスバス７に対応するアドレスである。また、(Ｃ)は第２のアドレス空間における第２のエラーアドレス空間に対応するアドレスの上位４ビットである。これによりアドレス情報は第２のエラーアドレス空間に属するので、第２のアドレスバス７へ伝送される。 On the other hand, when the upper 8 bits match circuit 97 determines that the upper 8 bits are “00001100 (0C)”, the upper 8 bits setting circuit 101 has the upper 8 bits of the 36-bit address information stored in the 36-bit register 21. Is converted to “11111100 (FC)”. (FC) is an address corresponding to the second address bus 7 having the error address processing unit 63. Further, (C) is the upper 4 bits of the address corresponding to the second error address space in the second address space. As a result, the address information belongs to the second error address space and is transmitted to the second address bus 7.

図６は図１に示すエラーアドレス判別部８７のブロック図である。エラーアドレス判別部８７は上位４ビット一致回路１０３を備える。上位４ビット一致回路１０３は第２のアドレスバス７によって伝送される３２ビットのアドレス情報の上位４ビットが、「１１００(Ｃ)」、「１１０１(Ｄ)」及び「１１１０(Ｅ)」のいずれかに一致するか否かを判定し、これによりそのアドレス情報が第２のエラーアドレス空間に属するアドレス情報かを判別する。 FIG. 6 is a block diagram of the error address determination unit 87 shown in FIG. The error address determination unit 87 includes an upper 4-bit coincidence circuit 103. The upper 4 bits coincidence circuit 103 indicates that the upper 4 bits of the 32-bit address information transmitted by the second address bus 7 are “1100 (C)”, “1101 (D)”, and “1110 (E)”. To determine whether the address information belongs to the second error address space.

次に、エラーのアドレス情報が発生した場合に本実施形態に係る情報処理装置１で実行される処理について、図１、図７及び図８を主に用いて説明する。図７及び図８はその処理を説明するフローチャートである。 Next, processing executed by the information processing apparatus 1 according to the present embodiment when error address information occurs will be described mainly with reference to FIGS. 1, 7, and 8. 7 and 8 are flowcharts for explaining the processing.

バスマスタ１１，１３，１５，１７のいずれかにより出力された３６ビットのアドレス情報は、第１のアドレスバス５によって伝送されて、３６ビットレジスタ２１に格納される(ステップＳ１)。エラーアドレス判別部２９は３６ビットレジスタ２１に格納されたアドレス情報が第１のエラーアドレス空間に属するか否かを判別する(ステップＳ３)。これを図５及び図９を用いて詳細に説明する。図９は第１のエラーアドレス空間に属すると判別されたアドレス情報(エラーのアドレス情報)の処理を説明する図である。 The 36-bit address information output by any of the bus masters 11, 13, 15, and 17 is transmitted by the first address bus 5 and stored in the 36-bit register 21 (step S1). The error address determination unit 29 determines whether the address information stored in the 36-bit register 21 belongs to the first error address space (step S3). This will be described in detail with reference to FIGS. FIG. 9 is a diagram for explaining processing of address information (error address information) determined to belong to the first error address space.

エラーアドレス判別部２９の上位４ビット一致回路９５は、３６ビットレジスタ２１に格納されたアドレス情報の上位４ビットが「００１０(２)」〜「１１１０(Ｅ)」のいずれかと一致するか判定する。上位４ビット一致回路９５が一致すると判定した場合、エラーアドレス判別部２９は３６ビットレジスタ２１に格納されたアドレス情報１０５が第１のエラーアドレス空間に属すると判別する(ステップＳ３でＹｅｓ)。エラーアドレス判別部２９はエラーフラグを立てて、３６ビットレジスタ２１に格納されているアドレス情報１０５の上位８ビットをログとして、エラーアドレスの上位ビット記憶部３１に記憶させる(ステップＳ５)。 The upper 4-bit coincidence circuit 95 of the error address determination unit 29 determines whether the upper 4 bits of the address information stored in the 36-bit register 21 matches any of “0010 (2)” to “1110 (E)”. . If it is determined that the upper 4-bit matching circuit 95 matches, the error address determination unit 29 determines that the address information 105 stored in the 36-bit register 21 belongs to the first error address space (Yes in step S3). The error address determination unit 29 sets an error flag and stores the upper 8 bits of the address information 105 stored in the 36-bit register 21 as a log in the upper bit storage unit 31 of the error address (step S5).

ステップＳ５の後、エラーアドレス判別部２９はアドレス変換部３３の上位８ビット設定回路９９にアドレス変換を命令する。これは３６ビットレジスタ２１に格納されているアドレス情報１０５が第２のエラーアドレス空間に属するように、アドレス情報１０５を変換する処理である。上位８ビット設定回路９９は、３６ビットレジスタ２１に格納されているアドレス情報１０５の上位８ビットを、「１１１１１１１０(ＦＥ)」に変換する。これにより、３６ビットレジスタ２１に格納されているアドレス情報は、アドレス情報１０５からアドレス情報１０７に変換される(ステップＳ７)。アドレス情報１０７は第２のエラーアドレス空間に属する。３６ビットのアドレス情報の上位４ビットが「１１１１(Ｆ)」で第２のアドレス空間に属することになるが、第２のエラーアドレス空間に属するように上位８ビットを変換している。 After step S5, the error address determination unit 29 instructs the upper 8-bit setting circuit 99 of the address conversion unit 33 to perform address conversion. This is a process of converting the address information 105 so that the address information 105 stored in the 36-bit register 21 belongs to the second error address space. The upper 8-bit setting circuit 99 converts the upper 8 bits of the address information 105 stored in the 36-bit register 21 into “11111110 (FE)”. As a result, the address information stored in the 36-bit register 21 is converted from the address information 105 to the address information 107 (step S7). The address information 107 belongs to the second error address space. The upper 4 bits of the 36-bit address information are “1111 (F)” and belong to the second address space, but the upper 8 bits are converted so as to belong to the second error address space.

３６ビットレジスタ２１に格納されたアドレス情報１０７は、デコーダ３７，３９，４１(図１)へ送られる。アドレス情報１０７の上位４ビットが「１１１１(Ｆ)」なので、デコーダ４１によりバスブリッジ４７が選択される。デコーダ４１は３６ビットのアドレス情報１０７の上位４ビット「１１１１(Ｆ)」を削除して、３２ビットのアドレス情報１０９(図９)を第２のアドレスバス７へ送る(ステップＳ９)。 The address information 107 stored in the 36-bit register 21 is sent to the decoders 37, 39 and 41 (FIG. 1). Since the upper 4 bits of the address information 107 are “1111 (F)”, the bus bridge 47 is selected by the decoder 41. The decoder 41 deletes the upper 4 bits “1111 (F)” of the 36-bit address information 107 and sends the 32-bit address information 109 (FIG. 9) to the second address bus 7 (step S9).

第２のアドレスバス７によって伝送されたアドレス情報１０９は、３２ビットレジスタ８５に格納される(ステップＳ１１)。エラーアドレス判別部８７(第２のエラーアドレス判別部)により、３２ビットレジスタ８５に格納されたアドレス情報１０９(図９)は第２のエラーアドレス空間に属すると判別される(ステップＳ１３)。これを図６及び図９を用いて説明する。３２ビットレジスタ８５に格納されたアドレス情報１０９の上位４ビットが「１１１０(Ｅ)」なので、エラーアドレス判別部８７の上位４ビット一致回路１０３は、アドレス情報１０９の上位４ビットが「１１１０(Ｅ)」と一致すると判定する。エラーアドレス判別部８７はエラーフラグを立てて、３２ビットレジスタ８５に格納されている３２ビットのアドレス情報１０９をログとして、３２ビットエラーアドレス記憶部８９に記憶させる(ステップＳ１５)。 The address information 109 transmitted by the second address bus 7 is stored in the 32-bit register 85 (step S11). The error address determination unit 87 (second error address determination unit) determines that the address information 109 (FIG. 9) stored in the 32-bit register 85 belongs to the second error address space (step S13). This will be described with reference to FIGS. Since the upper 4 bits of the address information 109 stored in the 32-bit register 85 is “1110 (E)”, the upper 4 bits coincidence circuit 103 of the error address discriminating unit 87 indicates that the upper 4 bits of the address information 109 is “1110 (E ) ”. The error address determination unit 87 sets an error flag and causes the 32-bit error address storage unit 89 to store the 32-bit address information 109 stored in the 32-bit register 85 as a log (step S15).

エラーアドレス判別部８７によってアドレス情報１０９が第２のエラーアドレス空間に属すると判別されると、割込通知部９１はバスマスタ１１，１３，１５，１７のうち、割り込み制御をするバスマスタに割り込み通知をする。この通知を受けたバスマスタにより割り込み制御がされる(ステップＳ１７)。 When the error address determination unit 87 determines that the address information 109 belongs to the second error address space, the interrupt notification unit 91 sends an interrupt notification to the bus master 11, 13, 15, 17 that controls the interrupt. To do. The bus master that has received this notification controls interrupts (step S17).

ここで本実施形態に係る情報処理装置１の第１の効果を説明する。第１のアドレスバス５によって伝送される３６ビットのアドレス情報が、エラーアドレス判別部２９で第１のエラーアドレス空間に属すると判別された場合、そのアドレス情報(エラーのアドレス情報)の上位ビットがログとして上位ビット記憶部３１に記憶される。そして、アドレス変換部３３において、エラーのアドレス情報の上位ビットが第２のエラーアドレス空間に属するように変換されるので、エラーのアドレス情報は第２のアドレスバス７へ伝送される。これにより、エラーのアドレス情報はエラーアドレス判別部８７で第２のエラーアドレス空間に属すると判別されて、ログとして３２ビットエラーアドレス記憶部８９に記憶される。 Here, the first effect of the information processing apparatus 1 according to the present embodiment will be described. When the 36-bit address information transmitted by the first address bus 5 is determined by the error address determination unit 29 to belong to the first error address space, the upper bits of the address information (error address information) are It is stored in the upper bit storage unit 31 as a log. The address conversion unit 33 converts the upper bits of the error address information so as to belong to the second error address space, so that the error address information is transmitted to the second address bus 7. As a result, the error address information is determined by the error address determination unit 87 to belong to the second error address space, and stored in the 32-bit error address storage unit 89 as a log.

したがって、図９を参照して、情報処理装置１において第１のエラーアドレス空間に属する３６ビットのアドレス情報１０５は、上位８ビットが上位ビット記憶部３１で記憶され、残りの２８ビットが３２ビットエラーアドレス記憶部８９で記憶される。これらはエラーの解析の際につなげられて、３６ビットのアドレス情報１０５に復元される。 Therefore, referring to FIG. 9, in the information processing apparatus 1, in the 36-bit address information 105 belonging to the first error address space, the upper 8 bits are stored in the upper bit storage unit 31, and the remaining 28 bits are 32 bits. Stored in the error address storage unit 89. These are connected at the time of error analysis and restored to 36-bit address information 105.

以上のように本実施形態によれば、第１のエラーアドレス空間に属するアドレス情報を記憶するのに、第２のエラーアドレス空間に属するアドレス情報が記憶される３２ビットエラーアドレス記憶部８９を利用している。これにより、図１に示すエラーのアドレス情報の記憶部(上位ビット記憶部３１)は、３６ビットの記憶回路にする必要がなく、８ビットの記憶回路でよい。よって、本実施形態によれば、第１のアドレスバス５に対応するエラーアドレス処理部１９に設けられるエラーのアドレス情報の記憶回路(上位ビット記憶部３１)のビット数を減らすことができる。 As described above, according to the present embodiment, the 32-bit error address storage unit 89 in which the address information belonging to the second error address space is stored is used to store the address information belonging to the first error address space. doing. Accordingly, the storage unit for error address information (upper bit storage unit 31) shown in FIG. 1 need not be a 36-bit storage circuit, but may be an 8-bit storage circuit. Therefore, according to the present embodiment, the number of bits of the error address information storage circuit (upper bit storage unit 31) provided in the error address processing unit 19 corresponding to the first address bus 5 can be reduced.

なお、３２ビットのアドレス情報１０９の上位４ビット「１１１０(Ｅ)」は、第１のエラーアドレス空間に属するアドレス情報１０５が、第２のエラーアドレス空間に属するように上位８ビットが変換された際に加えられたものである。上位４ビット「１１１０(Ｅ)」は、第２のエラーアドレス空間に属する他のアドレス情報の上位４ビット「１１００(Ｃ)及び「１１０１(Ｄ)」と区別されている。これにより、３２ビットエラーアドレス記憶部８９に格納されている残りの２８ビットが第１のエラーアドレス空間に属するアドレス情報のものであることが分かる。 The upper 4 bits “1110 (E)” of the 32-bit address information 109 are converted into the upper 8 bits so that the address information 105 belonging to the first error address space belongs to the second error address space. It was added at the time. The upper 4 bits “1110 (E)” are distinguished from the upper 4 bits “1100 (C) and“ 1101 (D) ”of other address information belonging to the second error address space. As a result, it can be seen that the remaining 28 bits stored in the 32-bit error address storage unit 89 are for address information belonging to the first error address space.

図７のフローチャートの説明に戻る。エラーアドレス判別部２９の上位４ビット一致回路９５が、３６ビットレジスタ２１に格納されたアドレス情報の上位４ビットが「００１０(２)」〜「１１１０(Ｅ)」のいずれかと一致しないと判定した場合(ステップＳ３でＮｏ)、エラーアドレス判別部２９はそのアドレス情報が第３のエラーアドレス空間に属するか否かを判別する(ステップＳ１９)。これを図５及び図１０を用いて詳細に説明する。図１０は第３のエラーアドレス空間に属すると判別されたアドレス情報の処理を説明する図である。 Returning to the flowchart of FIG. The upper 4 bits coincidence circuit 95 of the error address determination unit 29 determines that the upper 4 bits of the address information stored in the 36-bit register 21 does not match any of “0010 (2)” to “1110 (E)”. If so (No in step S3), the error address determination unit 29 determines whether the address information belongs to the third error address space (step S19). This will be described in detail with reference to FIGS. FIG. 10 is a diagram for explaining processing of address information determined to belong to the third error address space.

エラーアドレス判別部２９の上位８ビット一致回路９７は、３６ビットレジスタ２１に格納されたアドレス情報の上位８ビットが「００００１１００(０Ｃ)」と一致するか判定する。上位８ビット一致回路９７が一致すると判定した場合、エラーアドレス判別部２９は３６ビットレジスタ２１に格納されたアドレス情報１１１が第３のエラーアドレス空間に属すると判別する(ステップＳ１９でＹｅｓ)。 The upper 8-bit match circuit 97 of the error address determination unit 29 determines whether the upper 8 bits of the address information stored in the 36-bit register 21 matches “00001100 (0C)”. If it is determined that the upper 8-bit match circuit 97 matches, the error address determination unit 29 determines that the address information 111 stored in the 36-bit register 21 belongs to the third error address space (Yes in step S19).

エラーアドレス判別部２９はエラーフラグを立てて、３６ビットレジスタ２１に格納されているアドレス情報１１１の上位８ビットをログとして、エラーアドレスの上位ビット記憶部３１に記憶させる(ステップＳ２１)。 The error address determination unit 29 sets an error flag and stores the upper 8 bits of the address information 111 stored in the 36-bit register 21 as a log in the upper bit storage unit 31 of the error address (step S21).

ステップＳ２１の後、エラーアドレス判別部２９はアドレス変換部３３の上位８ビット設定回路１０１にアドレス変換を命令する。これは３６ビットレジスタ２１に格納されているアドレス情報１１１が第２のエラーアドレス空間に属するように、アドレス情報１１１を変換する処理である。上位８ビット設定回路１０１は、３６ビットレジスタ２１に格納されているアドレス情報１１１の上位８ビットを、「１１１１１１００(ＦＣ)」に変換する。これにより、３６ビットレジスタ２１に格納されているアドレス情報は、アドレス情報１１１からアドレス情報１１３に変換される(ステップＳ２３)。アドレス情報１１３は第２のエラーアドレス空間に属する。 After step S21, the error address determination unit 29 instructs the upper 8-bit setting circuit 101 of the address conversion unit 33 to perform address conversion. This is a process of converting the address information 111 so that the address information 111 stored in the 36-bit register 21 belongs to the second error address space. The upper 8-bit setting circuit 101 converts the upper 8 bits of the address information 111 stored in the 36-bit register 21 into “11111100 (FC)”. As a result, the address information stored in the 36-bit register 21 is converted from the address information 111 to the address information 113 (step S23). The address information 113 belongs to the second error address space.

３６ビットレジスタ２１に格納されたアドレス情報１１３は、上位４ビットが「１１１１(Ｆ)」なので、デコーダ４１によりバスブリッジ４７が選択される。デコーダ４１は３６ビットのアドレス情報１１３の上位４ビット「１１１１(Ｆ)」を削除して、３２ビットにしたアドレス情報１１５(図１０)を第２のアドレスバス７へ送る(ステップＳ２５)。そして、ステップＳ１１の処理へ進む。後の処理は第１のエラーアドレス空間に属するアドレス情報と同じである。 In the address information 113 stored in the 36-bit register 21, since the upper 4 bits are “1111 (F)”, the decoder 41 selects the bus bridge 47. The decoder 41 deletes the upper 4 bits “1111 (F)” of the 36-bit address information 113 and sends the 32-bit address information 115 (FIG. 10) to the second address bus 7 (step S25). Then, the process proceeds to step S11. The subsequent processing is the same as the address information belonging to the first error address space.

ここで本実施形態に係る情報処理装置１の第２の効果を説明する。本実施形態に係る情報処理装置１によれば、第１のアドレスバス５に対応するエラーアドレス処理部１９に備えられるエラーアドレス判別部２９において、３６ビットレジスタ２１に格納された３６ビットのアドレス情報が第３のエラーアドレス空間に属するか否か判別している。そのアドレス情報が第３のエラーアドレス空間に属すると判別した場合、第１のエラーアドレス空間に属するアドレス情報と同様にして、アドレス情報１１１の上位８ビットを上位ビット記憶部３１に格納し、残りの２８ビットを３２ビットエラーアドレス記憶部８９に格納している。これらはエラーの解析の際につなげられて、３６ビットのアドレス情報１１１に復元される。したがって、本実施形態によれば、第３のアドレスバス９に対応するエラーアドレス処理部を設けなくても、第３のエラーアドレス空間に属するアドレス情報を処理することができる。よって、本実施形態によれば、第３のアドレスバス９に対応するエラーアドレス処理部を省くことができる。 Here, the second effect of the information processing apparatus 1 according to the present embodiment will be described. According to the information processing apparatus 1 according to the present embodiment, 36-bit address information stored in the 36-bit register 21 in the error address determination unit 29 provided in the error address processing unit 19 corresponding to the first address bus 5. Is in the third error address space. When it is determined that the address information belongs to the third error address space, the upper 8 bits of the address information 111 are stored in the upper bit storage unit 31 in the same manner as the address information belonging to the first error address space, and the rest Are stored in the 32-bit error address storage unit 89. These are connected at the time of error analysis and restored to 36-bit address information 111. Therefore, according to the present embodiment, it is possible to process address information belonging to the third error address space without providing an error address processing unit corresponding to the third address bus 9. Therefore, according to the present embodiment, the error address processing unit corresponding to the third address bus 9 can be omitted.

なお、３２ビットのアドレス情報１１５の上位４ビット「１１００(Ｃ)」は、第３のエラーアドレス空間に属するアドレス情報１１１が、第２のエラーアドレス空間に属するように上位８ビットが変換された際に加えられたものである。上位４ビット「１１００(Ｃ)は、第２のエラーアドレス空間に属する他のアドレス情報の上位ビット「１１０１(Ｄ)」及び「１１１０(Ｅ)」と区別されている。これにより、３２ビットエラーアドレス記憶部８９に格納されている残りの２８ビットが第３のエラーアドレス空間に属するアドレス情報のものであることが分かる。 The upper 4 bits “1100 (C)” of the 32-bit address information 115 are converted into the upper 8 bits so that the address information 111 belonging to the third error address space belongs to the second error address space. It was added at the time. The upper 4 bits “1100 (C)” are distinguished from the upper bits “1101 (D)” and “1110 (E)” of other address information belonging to the second error address space. As a result, it can be seen that the remaining 28 bits stored in the 32-bit error address storage unit 89 belong to the address information belonging to the third error address space.

図７のフローチャートの説明に戻る。ステップＳ１９でＮｏの場合、すなわち、図１に示す３６ビットレジスタ２１に格納された３６ビットのアドレス情報が、第１及び第３のエラーアドレス空間のいずれにも属さない場合、そのアドレス情報の上位４ビットを基にしてデコーダ３７，３９，４１によって、バスブリッジ４３、バススレーブ４５及びバスブリッジ４７のいずれかが選択される(図８に示すステップＳ２７)。 Returning to the flowchart of FIG. In the case of No in step S19, that is, when the 36-bit address information stored in the 36-bit register 21 shown in FIG. 1 does not belong to any of the first and third error address spaces, Based on the 4 bits, any of the bus bridge 43, the bus slave 45, and the bus bridge 47 is selected by the decoders 37, 39, and 41 (step S27 shown in FIG. 8).

３６ビットのアドレス情報が第３のアドレス空間に属する場合(図３)、すなわち３６ビットの上位４ビットが「００００(０)」であれば、デコーダ３７によってバスブリッジ４３が選択されて、第３のアドレスバス９に３２ビットのアドレス情報が送られる。第３のアドレス空間には第３のエラーアドレス空間が含まれるが、上述したように第３のエラーアドレス空間に属するアドレス情報は第２のエラーアドレス空間に属するように変換されて、エラーアドレス処理部６３で処理される。したがって、本実施形態に係る情報処理装置１には第３のアドレスバス９に対応するエラーアドレス処理部が設けられていない。 If the 36-bit address information belongs to the third address space (FIG. 3), that is, if the upper 4 bits of 36 bits are “0000 (0)”, the bus bridge 43 is selected by the decoder 37 and the third 32-bit address information is sent to the address bus 9. The third address space includes the third error address space. As described above, the address information belonging to the third error address space is converted to belong to the second error address space, and error address processing is performed. Processed by the unit 63. Therefore, the information processing apparatus 1 according to the present embodiment is not provided with an error address processing unit corresponding to the third address bus 9.

３６ビットのアドレス情報がバススレーブ４５に割り当てられたアドレス空間に属する場合(図３)、すなわち３６ビットの上位４ビットが「０００１(１)」であれば、デコーダ３９によってバススレーブ４５が選択されて、３２ビットのアドレス情報がバススレーブ４５に送られる。 If the 36-bit address information belongs to the address space assigned to the bus slave 45 (FIG. 3), that is, if the upper 4 bits of the 36 bits are “0001 (1)”, the bus slave 45 is selected by the decoder 39. Thus, 32-bit address information is sent to the bus slave 45.

３６ビットのアドレス情報が第２のアドレス空間に属する場合(図３)、すなわち３６ビットの上位４ビットが「１１１１(Ｆ)」であれば、デコーダ４１によってバスブリッジ４７が選択されて、第２のアドレスバス７に３２ビットのアドレス情報が送られる。 When the 36-bit address information belongs to the second address space (FIG. 3), that is, if the upper 4 bits of 36 bits are “1111 (F)”, the bus bridge 47 is selected by the decoder 41 and the second 32-bit address information is sent to the address bus 7.

第２のアドレスバス７によって伝送されたアドレス情報は、３２ビットレジスタ８５に格納される(ステップＳ２９)。エラーアドレス判別部８７(第２のエラーアドレス判別部)により、３２ビットレジスタ８５に格納されたアドレス情報が、第２のエラーアドレス空間に属するか否かが判別される(ステップＳ３１)。ここでの第２のエラーアドレス空間は第２のアドレス空間に本来含まれているものである。すなわち、図３に示す第２のアドレス空間において、３２ビットのアドレス情報の上位４ビットが「１１０１(Ｄ)」のアドレス空間である。 The address information transmitted through the second address bus 7 is stored in the 32-bit register 85 (step S29). The error address determining unit 87 (second error address determining unit) determines whether the address information stored in the 32-bit register 85 belongs to the second error address space (step S31). The second error address space here is originally included in the second address space. That is, in the second address space shown in FIG. 3, the upper 4 bits of the 32-bit address information is an address space of “1101 (D)”.

これについて図６を用いて説明する。エラーアドレス判別部８７の上位４ビット一致回路１０３は、３２ビットレジスタ８５に格納されたアドレス情報の上位４ビットが「１１０１(Ｄ)」と一致するか否か判定する。上位４ビット一致回路１０３が一致すると判定した場合(ステップＳ３１でＹｅｓ)、エラーアドレス判別部８７はエラーフラグを立てて、３２ビットレジスタ８５に格納されている３２ビットのアドレス情報をログとして、３２ビットエラーアドレス記憶部８９に記憶させる(ステップＳ１５)。そしてステップＳ１７の処理がされる。 This will be described with reference to FIG. The upper 4 bits coincidence circuit 103 of the error address determination unit 87 determines whether or not the upper 4 bits of the address information stored in the 32-bit register 85 matches “1101 (D)”. If it is determined that the upper 4-bit match circuit 103 matches (Yes in step S31), the error address determination unit 87 sets an error flag and uses the 32-bit address information stored in the 32-bit register 85 as a log. It is stored in the bit error address storage unit 89 (step S15). Then, the process of step S17 is performed.

エラーアドレス判別部８７がエラーのアドレス情報と判別しなかった場合(ステップＳ３１でＮｏ)、そのアドレス情報の上位４ビットを基にしてデコーダ５１，５５によって、バススレーブ４９，５３のいずれかが選択される(ステップＳ３３)。３２ビットのアドレス情報が選択されたバススレーブに送られる(ステップＳ３５)。 If the error address discriminating unit 87 does not discriminate from the error address information (No in step S31), one of the bus slaves 49 and 53 is selected by the decoders 51 and 55 based on the upper 4 bits of the address information. (Step S33). 32-bit address information is sent to the selected bus slave (step S35).

以上がエラーのアドレス情報が発生した場合に本実施形態に係る情報処理装置１で実行される処理の説明である。上記第１及び第２の効果で説明したように、本実施形態に係る情報処理装置１によれば、第１，第２及び第３のアドレスバス５，７，９のエラーアドレス処理部の機能を、第２のアドレスバス７に対応するエラーアドレス処理部６３に集約することができる。これにより、第３のアドレスバス９に対応するエラーアドレス処理部を省くことができる。また、第１のアドレスバス５に対応するエラーアドレス処理部１９からは、エラーのアドレス情報を記憶する回路(上位ビット記憶部３１)のビット数を小さくできると共に割込通知部を省くことができる。 The above is the description of the processing executed by the information processing apparatus 1 according to the present embodiment when error address information occurs. As described in the first and second effects, according to the information processing apparatus 1 according to the present embodiment, the functions of the error address processing units of the first, second, and third address buses 5, 7, and 9. Can be collected in the error address processing unit 63 corresponding to the second address bus 7. Thereby, the error address processing unit corresponding to the third address bus 9 can be omitted. Further, from the error address processing unit 19 corresponding to the first address bus 5, it is possible to reduce the number of bits of the circuit (upper bit storage unit 31) for storing error address information and to omit the interrupt notification unit. .

ここで、図１に示すエラーアドレス設定部３５，９３について説明する。例えば、異なるメーカのチップセットを組み合わせて図１に示す情報処理装置１を作製する場合、各チップセットのエラーアドレス空間が予め固定されていれば、エラーアドレス空間が矛盾する等の場合、情報処理装置１を正常に動作させることができない。そこで、本実施形態では、エラーアドレス設定部３５，９３を設けることにより、エラーアドレス空間を設定できるようにしている。これにより、エラーアドレス空間が固定されている場合に比べて汎用性が向上させることができる。 Here, the error address setting units 35 and 93 shown in FIG. 1 will be described. For example, when the information processing apparatus 1 shown in FIG. 1 is manufactured by combining chip sets of different manufacturers, if the error address space of each chip set is fixed in advance, the error address space is contradictory, etc. The apparatus 1 cannot be operated normally. Therefore, in this embodiment, the error address space can be set by providing the error address setting units 35 and 93. Thereby, versatility can be improved compared with the case where the error address space is fixed.

エラーアドレス設定部３５，９３はキーボード等の入力装置及びエラーアドレス空間を特定する情報が格納されるレジスタ(エラーアドレス空間設定用レジスタ)等により構成される。情報処理装置１のシステムの設計者等が入力装置を用いてエラーアドレス空間を特定する情報を入力することにより、その情報がエラーアドレス空間設定用レジスタに格納される。エラーアドレス判別部２９は３６ビットレジスタ２１に格納された３６ビットアドレス情報がエラーアドレス設定部３５のエラーアドレス空間設定用レジスタに格納されたエラーアドレス空間に属するか否かを判別し、エラーアドレス判別部８７は３２ビットレジスタ８５に格納された３２ビットアドレス情報がエラーアドレス設定部９３のエラーアドレス空間設定用レジスタに格納されたエラーアドレス空間に属するか否かを判別する。 The error address setting units 35 and 93 are configured by an input device such as a keyboard and a register (error address space setting register) in which information for specifying an error address space is stored. When a designer of the system of the information processing apparatus 1 inputs information for specifying the error address space using the input device, the information is stored in the error address space setting register. The error address discriminating unit 29 discriminates whether or not the 36-bit address information stored in the 36-bit register 21 belongs to the error address space stored in the error address space setting register of the error address setting unit 35, thereby determining the error address. The unit 87 determines whether or not the 32-bit address information stored in the 32-bit register 85 belongs to the error address space stored in the error address space setting register of the error address setting unit 93.

本実施形態において、上流側のアドレスバスに対応するエラーアドレス空間(第１のエラーアドレス空間)及び下流側のアドレスバスに対応するエラーアドレス空間(第３のエラーアドレス空間)に属するアドレス情報を、下流側の他のエラーアドレス判定部を備えたアドレスバスに対応するエラーアドレス空間(第２のエラーアドレス空間)に属するアドレス情報に変換できれば、上記第１及び第２の効果を得ることができる。したがって、本実施形態では第１のアドレスバス５によって伝送されるアドレス情報のビット数(３６ビット)が、第２のアドレスバス７及び第３のアドレスバス９によって伝送されるアドレス情報のビット数(３２ビット)より大きい場合で説明したが、同じ場合でもよい。また、情報処理装置１は複数の規格のバス(例えば三つの規格のバス)を備えているが、これらのバスは同じチップに搭載されていてもよいし、異なるチップに搭載されていてもよい。 In this embodiment, the address information belonging to the error address space (first error address space) corresponding to the upstream address bus and the error address space (third error address space) corresponding to the downstream address bus is If the information can be converted into address information belonging to an error address space (second error address space) corresponding to an address bus provided with another downstream error address determination unit, the first and second effects can be obtained. Therefore, in this embodiment, the number of bits of address information (36 bits) transmitted by the first address bus 5 is equal to the number of bits of address information transmitted by the second address bus 7 and the third address bus 9 ( The case of larger than 32 bits) has been described, but the same case may be used. Further, the information processing apparatus 1 includes a plurality of standard buses (for example, three standard buses), but these buses may be mounted on the same chip or different chips. .

１,３情報処理装置
５第１のアドレスバス
７第２のアドレスバス
９第３のアドレスバス
２９エラーアドレス判別部(第１のエラーアドレス判別部)
３１エラーアドレスの上位ビット記憶部(上位ビット記憶部)
８７エラーアドレス判別部(第２のエラーアドレス判別部)
８９３２ビットエラーアドレス記憶部(エラーアドレス記憶部)
１９，６３，７３エラーアドレス処理部
１０５，１０７，１０９，１１１，１１３，１１５アドレス情報 DESCRIPTION OF SYMBOLS 1, 3 Information processing apparatus 5 1st address bus 7 2nd address bus 9 3rd address bus 29 Error address discrimination | determination part (1st error address discrimination | determination part)
31 High-order bit storage part of error address (high-order bit storage part)
87 Error address discriminator (second error address discriminator)
89 32-bit error address storage (error address storage)
19, 63, 73 Error address processing unit 105, 107, 109, 111, 113, 115 Address information

Claims

A first address bus through which address information belonging to the first address space is transmitted;
A second address bus downstream of the first address bus, through which address information belonging to a second address space is transmitted;
The first address space includes a first error address space and a second address space that are specified on the basis of upper bits of address information transmitted by the first address bus, and A first error address discriminating unit for discriminating whether the address information belongs to the first error address space based on the upper bits of the address information transmitted by one address bus;
A decoder that decodes upper bits of address information transmitted by the first address bus and transmits address information belonging to the second address space to the second address bus;
The second address space includes a second error address space that is specified on the basis of upper bits of address information transmitted by the second address bus, and is transmitted by the second address bus. A second error address determination unit that determines whether the address information belongs to the second error address space based on the upper bits of the address information
An error address storage unit that stores, as a log, address information determined to belong to the second error address space by the second error address determination unit;
An upper bit storage unit that stores, as a log, upper bits of address information determined to belong to the first error address space by the first error address determination unit;
An address conversion unit that converts upper bits of the address information so that the address information determined to belong to the first error address space by the first error address determination unit belongs to the second error address space; With
The information processing apparatus, wherein the decoder decodes upper bits of the address information converted by the address conversion unit and transmits the address information to the second address bus.

A third address bus that is downstream of the first address bus and transmits address information belonging to a third address space including a third error address space;
The first address space further includes the third address space and the third error address space that are specified on the basis of upper bits of address information transmitted by the first address bus.
The first error address determination unit determines whether the address information belongs to the third error address space based on the upper bits of the address information transmitted by the first address bus,
The upper bit storage unit stores, as a log, upper bits of address information determined to belong to the third error address space by the first error address determination unit;
The address conversion unit converts upper bits of the address information so that the address information determined to belong to the third error address space by the first error address determination unit belongs to the second error address space. The information processing apparatus according to claim 1.

3. The information processing according to claim 2, further comprising an error address setting unit configured to set the first, second, and third error address spaces used for determination in the first and second error address determination units by an input operation. apparatus.