JP2009267964A

JP2009267964A - Synchronous reproduction circuit

Info

Publication number: JP2009267964A
Application number: JP2008117549A
Authority: JP
Inventors: Kazuhiro Kimura; 和広木村; Hidesuke Ozawa; 英輔小澤
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2008-04-28
Filing date: 2008-04-28
Publication date: 2009-11-12

Abstract

<P>PROBLEM TO BE SOLVED: To synchronously reproduce reliability for each block so as to determine the reliability. <P>SOLUTION: A synchronous reproduction circuit includes: a synchronization detection circuit, to which a data signal containing synchronization detection information for performing synchronization detection for each block is inputted serially, and which outputs a synchronization detection signal indicating a partition position of the block on the basis of the synchronization detection information and generates block data for the unit of a block from the data signal; a reliability data generation circuit to which a reliability signal indicating reliability of each of bits constituting the data signal is inputted serially synchronously with the corresponding bit of the data signal, and which generates reliability data indicating reliability of block data on the basis of the synchronization detection signal and the reliability signal; and a data output circuit for correspondingly outputting the block data and the reliability data. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、同期再生回路に関する。 The present invention relates to a synchronous reproduction circuit.

ＦＭラジオ放送においては、放送している番組内容等のデジタルデータを受信装置に提供するＲＤＳ（Radio Data System）が知られている。ＲＤＳでは、１９ｋＨｚのステレオパイロット信号の３次高調波である５７ｋＨｚの副搬送波が、番組内容等のデジタルデータによって振幅変調され、主搬送波に周波数変調して放送される。ＦＭラジオの受信装置においては、ＦＭラジオの放送信号から番組内容等のデジタルデータを抽出し、各種情報の表示等が行われる。 In FM radio broadcasting, an RDS (Radio Data System) that provides digital data such as the contents of a broadcast program to a receiving device is known. In RDS, a 57 kHz subcarrier, which is the third harmonic of a 19 kHz stereo pilot signal, is amplitude-modulated by digital data such as program contents, and is frequency-modulated and broadcast to the main carrier. In an FM radio receiving apparatus, digital data such as program contents is extracted from FM radio broadcast signals, and various information is displayed.

図７は、ＲＤＳのデジタルデータを生成するＲＤＳ処理回路の一般的な構成例を示す図である。また、図８は、ＲＤＳ処理回路におけるデータ処理の一例を示すタイミングチャートである。ＲＤＳ処理回路１００には、ＦＭコンポジット信号からバンドパスフィルタで５７ｋＨｚの周波数を抽出することにより生成されたＲＤＳ信号が入力される。復調回路１１０では、ＲＤＳ信号が復調され、クロック信号ＲＤＣＬ及び１／０のデータ信号ＲＤＤＡが生成される。そして、復号回路１１２では、データ信号ＲＤＤＡに対して同期判定処理及び誤り訂正処理を施し、図９に示すデータ構成の一例のように、２７ビット単位のブロックデータＢＬＤＡＴＡを出力する。すなわち、復号回路１１２では、ブロックデータＢＬＤＡＴＡの同期再生が行われる。 FIG. 7 is a diagram illustrating a general configuration example of an RDS processing circuit that generates RDS digital data. FIG. 8 is a timing chart showing an example of data processing in the RDS processing circuit. The RDS processing circuit 100 receives an RDS signal generated by extracting a frequency of 57 kHz from the FM composite signal using a bandpass filter. In the demodulation circuit 110, the RDS signal is demodulated, and a clock signal RDCL and a 1/0 data signal RDDA are generated. Then, the decoding circuit 112 performs synchronization determination processing and error correction processing on the data signal RDDA, and outputs block data BLDATA in units of 27 bits as in the example of the data configuration shown in FIG. That is, the decoding circuit 112 performs synchronous reproduction of the block data BLDATA.

このように、復調回路１１０では、ＲＤＳ信号から１／０のデータ信号ＲＤＤＡの復調が行われるが、ＦＭラジオ放送の伝送路上で発生したノイズの影響によりＲＤＳ信号の振幅が小さくなってしまった場合に、１／０が誤判定されてしまう可能性がある。そこで、復調回路１１０では、生成するデータ信号ＲＤＤＡのビットごとに、１／０判定の信頼度を示す信頼度信号ＲＤＳ−ＩＤが生成される。例えば、図８の例においては、データ信号ＲＤＤＡの信頼度が高い場合は信頼度信号ＲＤＳ−ＩＤが“０”となり、データ信号ＲＤＤＡの信頼度が低い場合は信頼度信号ＲＤＳ−ＩＤが“１”となっている。そして、復号回路１１２では、例えば、信頼度信号ＲＤＳ−ＩＤに基づいて、ＲＤＳ信号のデータ信号ＲＤＤＡの信頼度が低いと判断される場合には、誤り訂正処理を施さずにブロックデータＢＬＤＡＴＡを出力するという制御が行われることがある（例えば、特許文献１）。
特許３２６３５６７号公報 As described above, the demodulation circuit 110 demodulates the 1/0 data signal RDDA from the RDS signal, but the amplitude of the RDS signal is reduced due to the noise generated on the transmission path of the FM radio broadcast. In addition, 1/0 may be erroneously determined. Therefore, the demodulation circuit 110 generates a reliability signal RDS-ID indicating the reliability of 1/0 determination for each bit of the data signal RDDA to be generated. For example, in the example of FIG. 8, when the reliability of the data signal RDDA is high, the reliability signal RDS-ID is “0”, and when the reliability of the data signal RDDA is low, the reliability signal RDS-ID is “1”. It has become. For example, when it is determined that the reliability of the data signal RDDA of the RDS signal is low based on the reliability signal RDS-ID, the decoding circuit 112 outputs the block data BLDATA without performing error correction processing. There is a case where control is performed (for example, Patent Document 1).
Japanese Patent No. 3263567

復号回路１１２から出力されるブロックデータＢＬＤＡＴＡは、例えばマイコンで処理されてディスプレイに文字情報として表示される。このとき、ブロックデータＢＬＤＡＴＡに検出不能な誤りがあると、ディスプレイの表示が不正になってしまうことがある。そこで、マイコンでブロックデータＢＬＤＡＴＡを処理する際に信頼度信号ＲＤＳ−ＩＤを参照し、ブロックデータＢＬＤＡＴＡの信頼度を判定してブロックデータＢＬＤＡＴＡに基づく文字情報の表示を行うかどうかを制御することも考えられる。ところが、図８に示すように、ブロックデータＢＬＤＡＴＡが出力されている際に出力されている信頼度信号ＲＤＳ−ＩＤは、そのブロックデータＢＬＤＡＴＡに対応するものではないため、信頼度が変化する状況においては信頼度信号ＲＤＳ−ＩＤを活用することができない。また、復調回路１１０から出力されるクロック信号ＲＤＣＬ、データ信号ＲＤＤＡ、及び信頼度信号ＲＤＳ−ＩＤをマイコンに取り込み、ソフトウェア処理によって、ブロックデータＢＬＤＡＴＡを生成するとともに、そのブロックデータＢＬＤＡＴＡに対応する信頼度信号ＲＤＳ−ＩＤから信頼度を示すデータを生成することも考えられるが、マイコンの処理負荷が大きくなり、消費電力の増加やプログラムメモリの容量増加等を招くこととなる。 The block data BLDATA output from the decoding circuit 112 is processed by, for example, a microcomputer and displayed as character information on the display. At this time, if there is an undetectable error in the block data BLDATA, the display on the display may be incorrect. Accordingly, when processing the block data BLDATA by the microcomputer, the reliability signal RDS-ID is referred to, the reliability of the block data BLDATA is determined, and whether to display the character information based on the block data BLDATA is also controlled. Conceivable. However, as shown in FIG. 8, since the reliability signal RDS-ID output when the block data BLDATA is output does not correspond to the block data BLDATA, the reliability changes. Cannot use the reliability signal RDS-ID. Also, the clock signal RDCL, data signal RDDA, and reliability signal RDS-ID output from the demodulation circuit 110 are taken into the microcomputer, and the block data BLDATA is generated by software processing, and the reliability corresponding to the block data BLDATA. Although it is conceivable to generate data indicating reliability from the signal RDS-ID, the processing load on the microcomputer increases, leading to an increase in power consumption and an increase in the capacity of the program memory.

本発明は上記課題を鑑みてなされたものであり、ブロックごとの信頼度を判定可能に同期再生する同期再生回路を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a synchronous reproduction circuit that performs synchronous reproduction so that the reliability of each block can be determined.

上記目的を達成するため、本発明の同期再生回路は、ブロックごとの同期検出を行うための同期検出情報を含むデータ信号がシリアルに入力され、前記同期検出情報に基づいて前記ブロックの区切り位置を示す同期検出信号を出力するとともに、前記データ信号から前記ブロック単位のブロックデータを生成する同期検出回路と、前記データ信号を構成する各ビットの信頼度を示す信頼度信号が、前記データ信号の対応するビットと同期してシリアルに入力され、前記同期検出信号及び前記信頼度信号に基づいて、前記ブロックデータの信頼度を示す信頼度データを生成する信頼度データ生成回路と、前記ブロックデータと前記信頼度データとを対応付けて出力するデータ出力回路と、を備える。 In order to achieve the above object, in the synchronous reproduction circuit of the present invention, a data signal including synchronization detection information for performing synchronization detection for each block is serially input, and the block separation position is determined based on the synchronization detection information. A synchronization detection circuit for generating block data from the data signal, and a reliability signal indicating the reliability of each bit constituting the data signal. A reliability data generation circuit that generates a reliability data indicating a reliability of the block data based on the synchronization detection signal and the reliability signal; and the block data and the block data; And a data output circuit that outputs the reliability data in association with each other.

ブロックごとの信頼度を判定可能に同期再生する同期再生回路を提供することが可能になる。 It is possible to provide a synchronous reproduction circuit that performs synchronous reproduction so that the reliability for each block can be determined.

図１は、本発明の一実施形態であるＲＤＳ処理回路の構成を示す図である。ＲＤＳ処理回路１０は、復調回路３０及び復号回路（同期再生回路）３５を含んで構成されている。アンテナ１５を介して受信されるＦＭ信号は、ＦＭ検波回路１７で検波され、バンドパスフィルタ（ＢＰＦ）１９で例えば５７ｋＨｚの帯域が抽出されてＲＤＳ信号となり、ＲＤＳ処理回路１０に入力される。ＲＤＳ処理回路１０は、ＲＤＳ信号から例えば２７ビット単位のブロックデータＢＬＤＡＴＡと、ブロックデータＢＬＤＡＴＡに対応付けられた、ブロックデータＢＬＤＡＴＡの信頼度を示す例えば５ビットの信頼度データＲＤＳ−ＩＤＢとを生成して出力する。そして、ＲＤＳ処理回路１０から出力されるブロックデータＢＬＤＡＴＡは、例えばマイコンで処理されてディスプレイに文字情報として表示される。 FIG. 1 is a diagram showing a configuration of an RDS processing circuit according to an embodiment of the present invention. The RDS processing circuit 10 includes a demodulation circuit 30 and a decoding circuit (synchronous reproduction circuit) 35. The FM signal received via the antenna 15 is detected by the FM detection circuit 17, and a band of, for example, 57 kHz is extracted by a band pass filter (BPF) 19 to become an RDS signal, which is input to the RDS processing circuit 10. The RDS processing circuit 10 generates, for example, block data BLDATA in units of 27 bits from the RDS signal, and, for example, 5-bit reliability data RDS-IDB indicating the reliability of the block data BLDATA associated with the block data BLDATA. Output. The block data BLDATA output from the RDS processing circuit 10 is processed by, for example, a microcomputer and displayed as character information on the display.

復調回路３０は、ＲＤＳ信号を復調してクロック信号ＲＤＣＬ、データ信号ＲＤＤＡ、及び信頼度信号ＲＤＳ−ＩＤを生成する。図２は、ＲＤＳ信号の復調の一例を示す波形図である。ＲＤＳ信号は、例えば５７ｋＨｚの周波数であり、２４周期で１シンボルが表されている。なお、図２では簡略的に７周期で１シンボルが表されている。復調回路３０では、キャリア信号が再生され、キャリア信号を用いてＲＤＳ信号の復調が行われる。例えば、キャリア信号の９０度位相のタイミングでＲＤＳ信号がＡ／Ｄ変換されてデジタル信号が生成される。そして、１シンボル期間のデジタル信号のレベルが閾値レベルＴＨと比較されることにより１／０が判定され、判定信号が生成される。さらに、２ビットの判定信号から１ビットのデータ信号ＲＤＤＡの１ビットが生成される。例えば、判定信号が“１０”であればデータ信号ＲＤＤＡが“１”となり、判定信号が“０１”であればデータ信号ＲＤＤＡが“０”となる。すなわち、ＲＤＳ信号の４８周期からデータ信号ＲＤＤＡの１ビットが復調される。ここで、ＲＤＳ信号の振幅が小さくなると閾値レベルＴＨと比較されるデジタル信号の変化幅も小さくなるため、１／０の判定における信頼度も低下することとなる。そこで、復調回路３０は、データ信号ＲＤＤＡのビットごとに、例えばデジタル信号の振幅の大きさに基づいて、データ信号ＲＤＤＡの信頼度信号ＲＤＳ−ＩＤを生成して出力している。本実施形態の信頼度信号ＲＤＳ−ＩＤは、信頼度が高い場合は“０”、信頼度が低い場合は“１”となっている。 The demodulation circuit 30 demodulates the RDS signal to generate a clock signal RDCL, a data signal RDDA, and a reliability signal RDS-ID. FIG. 2 is a waveform diagram showing an example of demodulation of the RDS signal. The RDS signal has a frequency of 57 kHz, for example, and represents one symbol in 24 cycles. In FIG. 2, one symbol is simply represented in seven cycles. In the demodulation circuit 30, the carrier signal is reproduced and the RDS signal is demodulated using the carrier signal. For example, the RDS signal is A / D converted at a 90-degree phase timing of the carrier signal to generate a digital signal. Then, 1/0 is determined by comparing the level of the digital signal in one symbol period with the threshold level TH, and a determination signal is generated. Further, 1 bit of 1-bit data signal RDDA is generated from the 2-bit determination signal. For example, if the determination signal is “10”, the data signal RDDA is “1”, and if the determination signal is “01”, the data signal RDDA is “0”. That is, 1 bit of the data signal RDDA is demodulated from 48 periods of the RDS signal. Here, when the amplitude of the RDS signal is reduced, the change width of the digital signal compared with the threshold level TH is also reduced, so that the reliability in the 1/0 determination is also lowered. Therefore, the demodulation circuit 30 generates and outputs a reliability signal RDS-ID of the data signal RDDA based on the amplitude of the digital signal, for example, for each bit of the data signal RDDA. The reliability signal RDS-ID of the present embodiment is “0” when the reliability is high, and “1” when the reliability is low.

図３は、復号回路３５の構成例を示す図である。復号回路３５は、シフトレジスタ４０、同期検出回路４２、誤り訂正回路４４、ＲＤＳ−ＩＤカウンタ４６（信頼度データ生成回路）、タイミング調整回路４８、及びラッチ回路５０，５２（データ出力回路）を含んで構成されている。 FIG. 3 is a diagram illustrating a configuration example of the decoding circuit 35. The decoding circuit 35 includes a shift register 40, a synchronization detection circuit 42, an error correction circuit 44, an RDS-ID counter 46 (reliability data generation circuit), a timing adjustment circuit 48, and latch circuits 50 and 52 (data output circuit). It consists of

また、図４は、ＲＤＳデータのベースバンド符号構造を示す図である。ＲＤＳデータは１０４ビットからなるグループ単位で構成される。１グループは４つのブロックからなり、１ブロックは２６ビットである。そのうち１６ビットは情報語で残り１０ビットは検査語である。ＲＤＳデータはグループ単位に切れ目なく送信される。各グループ間や各ブロック間の境界を示す信号は挿入されないため、グループやブロックの始まりは検査語に付加されるオフセットワード（同期検出情報）を使用して識別しなければならない。検査語は誤り検出／訂正をするためのシンドロームである。この検査語に１０ビットからなるオフセットワードをブロック１からブロック４に対応して付加し、このオフセットワードを用いて、ブロックの開始点、及び、そのブロックがグループ内の何番目のブロックであるかを識別する。 FIG. 4 is a diagram showing a baseband code structure of RDS data. The RDS data is configured in groups of 104 bits. One group consists of four blocks, and one block is 26 bits. Of these, 16 bits are information words and the remaining 10 bits are check words. RDS data is transmitted seamlessly in groups. Since a signal indicating a boundary between groups or blocks is not inserted, the start of a group or block must be identified using an offset word (synchronization detection information) added to a check word. The check word is a syndrome for error detection / correction. An offset word consisting of 10 bits is added to this check word corresponding to block 1 to block 4, and by using this offset word, the starting point of the block and the number of the block in the group. Identify

シフトレジスタ４０は、クロック信号ＲＤＣＬに応じて１ビットずつ順にシフト入力されるデータ信号ＲＤＤＡを、１ブロックの単位である例えば２６ビット保持する。 The shift register 40 holds a data signal RDDA, which is sequentially input bit by bit in accordance with the clock signal RDCL, for example, 26 bits as a unit of one block.

同期検出回路４２は、シフトレジスタ４０に格納されているデータを用いてシンドローム計算を行い、ブロックデータＢＬＤＡＴＡの同期タイミングを検出する。具体的には、２６ビットごとに抽出されるオフセットワード（同期検出情報）が、例えば、Ａ→Ｂ→Ｃ（Ｃ’）→Ｄの繰り返しとなっていれば、同期が取れていると判定される。そして、同期検出回路４２は、シフトレジスタ４０に格納されているデータが１ブロックに相当するタイミングで、ブロックの区切り位置を示すパルスである同期検出信号ＢＳＹＮＣを出力する。 The synchronization detection circuit 42 performs a syndrome calculation using the data stored in the shift register 40, and detects the synchronization timing of the block data BLDATA. Specifically, if the offset word (synchronization detection information) extracted every 26 bits is, for example, a repetition of A → B → C (C ′) → D, it is determined that synchronization is established. The The synchronization detection circuit 42 outputs a synchronization detection signal BSYNC, which is a pulse indicating the block delimiter position, at a timing when the data stored in the shift register 40 corresponds to one block.

誤り訂正回路４４は、同期検出回路４２から同期検出信号ＢＳＹＮＣが出力されると、シフトレジスタ４０に格納されている２６ビットのデータに対して誤り訂正処理を施し、例えば図９のデータ構成の一例に示すように、１６ビットのＲＤＳデータに、オフセットワード検出フラグ、オフセットワード情報フラグ、エラー情報フラグ、同期確立フラグ、及び各種情報フラグを付加したブロックデータＢＬＤＡＴＡとして出力する。 When the synchronization detection signal BSYNC is output from the synchronization detection circuit 42, the error correction circuit 44 performs error correction processing on the 26-bit data stored in the shift register 40, for example, an example of the data configuration of FIG. As shown in FIG. 4, the block data BLDATA is output by adding an offset word detection flag, an offset word information flag, an error information flag, a synchronization establishment flag, and various information flags to 16-bit RDS data.

ここで、図９に示すＲＤＳデータは、図４に示したＲＤＳデータのベースバンド符号構造における１６ビットの情報語にあたり、送信されたデータを表す。また、送信された１０ビットの検査語を演算することにより各種の情報を得ることができる。オフセットワード情報フラグは受信したブロックデータのオフセットワードを示し、オフセットワードの検出の有無をオフセットワード検出フラグで表している。エラー情報フラグは受信したデータ中の誤り訂正処理を行ったビット数を表している。ＲＤＳの場合、１ブロック２６ビット中、５ビットまでの誤り訂正が可能である。同期確立フラグは同期の有無を表している。正しい順序でオフセットワードを検出できたときに同期が取れていると判定し、検出できないときに同期が外れていると判定している。 Here, the RDS data shown in FIG. 9 corresponds to a 16-bit information word in the baseband code structure of the RDS data shown in FIG. 4 and represents transmitted data. Various information can be obtained by calculating the transmitted 10-bit check word. The offset word information flag indicates the offset word of the received block data, and the presence or absence of detection of the offset word is represented by the offset word detection flag. The error information flag represents the number of bits subjected to error correction processing in the received data. In the case of RDS, error correction of up to 5 bits in 26 bits per block is possible. The synchronization establishment flag indicates the presence or absence of synchronization. When the offset word can be detected in the correct order, it is determined that the synchronization is established, and when the offset word cannot be detected, it is determined that the synchronization is lost.

なお、特許文献１に開示されているように、信頼度信号ＲＤＳ−ＩＤに基づいて誤り訂正処理の有無を制御することとしてもよい。 As disclosed in Patent Document 1, the presence / absence of error correction processing may be controlled based on the reliability signal RDS-ID.

ＲＤＳ−ＩＤカウンタ４６には、信頼度信号ＲＤＳ−ＩＤ及びクロック信号ＲＤＣＬが入力されており、例えば、クロック信号ＲＤＣＬの立ち上がりのタイミングで信頼度信号ＲＤＳ−ＩＤが“１”であればカウント値ＩＤ−ＣＮＴがカウントアップされる。また、ＲＤＳ−ＩＤカウンタ４６のカウント値ＩＤ−ＣＮＴは、同期検出信号ＢＳＹＮＣによりゼロクリアされる。すなわち、同期検出信号ＢＳＹＮＣが出力された際のＲＤＳ−ＩＤカウンタ４６のカウント値ＩＤ−ＣＮＴは、誤り訂正回路４４に入力される１ブロックのデータ信号ＲＤＤＡのうち、対応する信頼度信号ＲＤＳ−ＩＤが“１”であるビット数に応じたものとなっている。なお、ＲＤＳのベースバンド符号構造では１ブロックが２６ビットであるため、ＲＤＳ−ＩＤカウンタ４６のビット数を５ビットとしている。 The reliability signal RDS-ID and the clock signal RDCL are input to the RDS-ID counter 46. For example, if the reliability signal RDS-ID is “1” at the rising timing of the clock signal RDCL, the count value ID -CNT is counted up. Further, the count value ID-CNT of the RDS-ID counter 46 is cleared to zero by the synchronization detection signal BSYNC. That is, the count value ID-CNT of the RDS-ID counter 46 when the synchronization detection signal BSYNC is output is the reliability signal RDS-ID corresponding to the data signal RDDA of one block input to the error correction circuit 44. Is in accordance with the number of bits with “1”. Since one block is 26 bits in the RDS baseband code structure, the number of bits of the RDS-ID counter 46 is 5 bits.

タイミング調整回路４８は、誤り訂正回路４４で誤り訂正処理が施されて出力されるデータのラッチタイミングを調整するための回路であり、同期検出信号ＢＳＹＮＣを誤り訂正回路４４での処理時間に応じた所定時間遅延させた信号ＤＬＡＴＣＨを出力する。 The timing adjustment circuit 48 is a circuit for adjusting the latch timing of data output after being subjected to error correction processing by the error correction circuit 44, and the synchronization detection signal BSYNC according to the processing time in the error correction circuit 44. A signal DLATCH delayed by a predetermined time is output.

ラッチ回路５０（ブロックデータ保持回路）は、誤り訂正回路４４から出力される例えば図９に示すような各種フラグ及びＲＤＳデータを信号ＤＬＡＴＣＨに応じて保持し、２７ビットのブロックデータＢＬＤＡＴＡとしてデータバス５４の例えば上位２７ビットに出力する。 The latch circuit 50 (block data holding circuit) holds various flags and RDS data output from the error correction circuit 44, for example, as shown in FIG. 9 according to the signal DLATCH, and the data bus 54 as 27-bit block data BLDATA. For example, the upper 27 bits are output.

ラッチ回路５２（信頼度データ保持回路）は、ＲＤＳ−ＩＤカウンタ４６から出力されるカウント値ＩＤ−ＣＮＴを同期検出信号ＢＳＹＮＣに応じて保持し、５ビットの信頼度データＲＤＳ−ＩＤＢとしてデータバス５４の例えば下位５ビットに出力する。 The latch circuit 52 (reliability data holding circuit) holds the count value ID-CNT output from the RDS-ID counter 46 according to the synchronization detection signal BSYNC, and the data bus 54 as 5-bit reliability data RDS-IDB. For example, the lower 5 bits are output.

図５は、ラッチ回路５０及びラッチ回路５２の出力をデータバス５４でバス化した一例を示す図である。ＲＤＳデータ及び各種フラグを表す２７ビットのブロックデータＢＬＤＡＴＡと、ブロックデータＢＬＤＡＴＡの信頼度を表す５ビットの信頼度データＲＤＳ−ＩＤＢとをデータバス化し、例えば３２ビットの出力データとしている。 FIG. 5 is a diagram showing an example in which the outputs of the latch circuit 50 and the latch circuit 52 are converted into a bus by the data bus 54. The 27-bit block data BLDATA representing the RDS data and various flags and the 5-bit reliability data RDS-IDB representing the reliability of the block data BLDATA are converted into a data bus, for example, as 32-bit output data.

図６は、復号回路３５の動作の一例を示すタイミングチャートである。図６に示すように、クロック信号ＲＤＣＬ、データ信号ＲＤＤＡ、及び信頼度信号ＲＤＳ−ＩＤが復号回路３５に入力されている。そして、同期検出回路４２でデータ信号ＲＤＤＡに対するシンドローム計算によって同期検出が行われ、ブロックの区切り位置を示す同期検出信号ＢＳＹＮＣが生成される。 FIG. 6 is a timing chart showing an example of the operation of the decoding circuit 35. As shown in FIG. 6, the clock signal RDCL, the data signal RDDA, and the reliability signal RDS-ID are input to the decoding circuit 35. Then, the synchronization detection circuit 42 detects synchronization by a syndrome calculation for the data signal RDDA, and generates a synchronization detection signal BSYNC indicating the block delimiter position.

ＲＤＳ−ＩＤカウンタ４６から出力されるカウント値ＩＤ−ＣＮＴは、同期検出信号ＢＳＹＮＣの立ち下がりでゼロクリアされ、その後、クロック信号ＲＤＣＬの立ち上がりのタイミングごとに、信頼度信号ＲＤＳ−ＩＤが“１”であれば１ずつカウントアップされていく。図６の例では、期間Ａの１ブロックにおいて、カウント値ＩＤ−ＣＮＴが“８”までカウントアップされている。そして、ブロックの区切りで同期検出信号ＢＳＹＮＣのパルスが発生すると、同期検出信号ＢＳＹＮＣの立ち上がりでカウント値ＩＤ−ＣＮＴである“８”がラッチ回路５２にラッチされ、信頼度データＲＤＳ−ＩＤＢとしてバス５４に出力される。また、期間Ａの１ブロックのデータ信号ＲＤＤＡは、誤り訂正回路４４で誤り訂正された後、信号ＤＬＡＴＣＨに応じてラッチ回路５０にラッチされ、ブロックデータＢＬＤＡＴＡとしてバス５４に出力される。すなわち、ブロックデータＢＬＤＡＴＡと、ブロックデータＢＬＤＡＴＡの元となったデータ信号ＲＤＤＡの信頼度信号ＲＤＳ−ＩＤに応じた信頼度データＲＤＳ−ＩＤＢとが対応付けられてバス５４に出力されることとなる。したがって、ブロックデータＢＬＤＡＴＡを利用するマイコン等においては、ブロックデータＢＬＤＡＴＡと対応付けられた信頼度信号ＲＤＳ−ＩＤを参照することにより、ブロックデータＢＬＤＡＴＡの信頼度を判断することが可能となる。 The count value ID-CNT output from the RDS-ID counter 46 is cleared to zero at the falling edge of the synchronization detection signal BSYNC, and then the reliability signal RDS-ID is “1” at every rising edge of the clock signal RDCL. If there is, it will be counted up by one. In the example of FIG. 6, in one block in period A, the count value ID-CNT is counted up to “8”. When a pulse of the synchronization detection signal BSYNC is generated at a block break, “8” as the count value ID-CNT is latched by the latch circuit 52 at the rising edge of the synchronization detection signal BSYNC, and the bus 54 is used as reliability data RDS-IDB. Is output. The data signal RDDA of one block in period A is error-corrected by the error correction circuit 44, latched by the latch circuit 50 according to the signal DLATCH, and output to the bus 54 as block data BLDATA. That is, the block data BLDATA and the reliability data RDS-IDB corresponding to the reliability signal RDS-ID of the data signal RDDA that is the source of the block data BLDATA are output to the bus 54 in association with each other. Therefore, in a microcomputer or the like that uses the block data BLDATA, the reliability of the block data BLDATA can be determined by referring to the reliability signal RDS-ID associated with the block data BLDATA.

このように、本実施形態の復号回路３５によれば、ブロックデータＢＬＤＡＴＡの信頼度を示す信頼度データＲＤＳ−ＩＤＢがブロックデータＢＬＤＡＴＡと対応付けて出力されるため、ブロックデータＢＬＤＡＴＡを用いる際に、ブロックデータＢＬＤＡＴＡの信頼度に応じた処理を行うことが可能となる。例えば、ブロックデータＢＬＤＡＴＡの信頼度が低い場合にはブロックデータＢＬＤＡＴＡに応じた文字表示を行わないようにすることも可能である。 Thus, according to the decoding circuit 35 of the present embodiment, since the reliability data RDS-IDB indicating the reliability of the block data BLDATA is output in association with the block data BLDATA, when using the block data BLDATA, Processing according to the reliability of the block data BLDATA can be performed. For example, when the reliability of the block data BLDATA is low, it is possible not to display characters according to the block data BLDATA.

また、本実施形態では、１ブロック中における信頼度信号ＲＤＳ−ＩＤが“１”であるビット数のカウント値を信頼度データＲＤＳ−ＩＤＢとして出力している。したがって、例えば、ブロックデータＢＬＤＡＴＡを利用する際に、対応する信頼度データＲＤＳ−ＩＤＢの値を所定の閾値と比較することにより、ブロックデータＢＬＤＡＴＡの信頼度の高低を判定することができる。なお、本実施形態とは逆に、信頼度信号ＲＤＳ−ＩＤが“０”であるビット数をカウントして信頼度データＲＤＳ−ＩＤＢを生成することとしてもよい。 In this embodiment, the count value of the number of bits for which the reliability signal RDS-ID in one block is “1” is output as reliability data RDS-IDB. Therefore, for example, when using the block data BLDATA, the level of the reliability of the block data BLDATA can be determined by comparing the value of the corresponding reliability data RDS-IDB with a predetermined threshold. In contrast to the present embodiment, the reliability data RDS-IDB may be generated by counting the number of bits for which the reliability signal RDS-ID is “0”.

また、本実施形態では、ブロックデータＢＬＤＡＴＡを保持するラッチ回路５０と、信頼度データＲＤＳ−ＩＤＢを保持するラッチ回路５２とが設けられている。したがって、次のブロックのブロックデータＢＬＤＡＴＡ及び信頼度データＲＤＳ−ＩＤＢが生成されるまで、ブロックデータＢＬＤＡＴＡ及び信頼度データＲＤＳ−ＩＤＢをデータバス５４に出力し続けることが可能となる。そのため、マイコン等の回路は、次のブロックのブロックデータＢＬＤＡＴＡ及び信頼度データＲＤＳ−ＩＤＢが出力されるまでの間に、バス５４に出力されているブロックデータＢＬＤＡＴＡ及び信頼度データＲＤＳ−ＩＤＢを取得すれば良く、アクセスタイミングの制御が容易である。 In the present embodiment, a latch circuit 50 that holds block data BLDATA and a latch circuit 52 that holds reliability data RDS-IDB are provided. Therefore, the block data BLDATA and reliability data RDS-IDB can be continuously output to the data bus 54 until the block data BLDATA and reliability data RDS-IDB of the next block are generated. Therefore, a circuit such as a microcomputer acquires the block data BLDATA and reliability data RDS-IDB output to the bus 54 until the block data BLDATA and reliability data RDS-IDB of the next block are output. The access timing can be easily controlled.

なお、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。 In addition, the said embodiment is for making an understanding of this invention easy, and is not for limiting and interpreting this invention. The present invention can be changed and improved without departing from the gist thereof, and the present invention includes equivalents thereof.

本発明の一実施形態であるＲＤＳ処理回路の構成を示す図である。It is a figure which shows the structure of the RDS processing circuit which is one Embodiment of this invention. ＲＤＳ信号の復調の一例を示す波形図である。It is a wave form diagram which shows an example of the demodulation of a RDS signal. 復号回路の構成例を示す図である。It is a figure which shows the structural example of a decoding circuit. ＲＤＳデータのベースバンド符号構造を示す図である。It is a figure which shows the baseband code structure of RDS data. 出力データ構成の一例を示す図である。It is a figure which shows an example of an output data structure. 復号回路の動作の一例を示すタイミングチャートである。It is a timing chart which shows an example of operation | movement of a decoding circuit. 一般的なＲＤＳ処理回路の構成を示す図である。It is a figure which shows the structure of a general RDS processing circuit. ＲＤＳ処理回路におけるデータ処理の一例を示すタイミングチャートである。It is a timing chart which shows an example of the data processing in a RDS processing circuit. ブロックデータのデータ構成の一例を示す図である。It is a figure which shows an example of a data structure of block data.

Explanation of symbols

１０ＲＤＳ処理回路
１５アンテナ
１７ＦＭ検波回路
１９バンドパスフィルタ（ＢＰＦ）
３０復調回路
３５復号回路
４０シフトレジスタ
４２同期検出回路
４４誤り訂正回路
４６ＲＤＳ−ＩＤカウンタ
４８タイミング調整回路
５０，５２ラッチ回路
５４バス 10 RDS processing circuit 15 Antenna 17 FM detection circuit 19 Band pass filter (BPF)
DESCRIPTION OF SYMBOLS 30 Demodulation circuit 35 Decoding circuit 40 Shift register 42 Synchronization detection circuit 44 Error correction circuit 46 RDS-ID counter 48 Timing adjustment circuit 50, 52 Latch circuit 54 Bus

Claims

A data signal including synchronization detection information for performing synchronization detection for each block is serially input, and a synchronization detection signal indicating a delimiter position of the block is output based on the synchronization detection information. A synchronization detection circuit for generating unit block data;
A reliability signal indicating the reliability of each bit constituting the data signal is serially input in synchronization with the corresponding bit of the data signal, and the block data is based on the synchronization detection signal and the reliability signal. A reliability data generation circuit for generating reliability data indicating the reliability of
A data output circuit for outputting the block data and the reliability data in association with each other;
A synchronous reproduction circuit comprising:

The synchronous reproduction circuit according to claim 1,
The reliability data generation circuit includes:
Based on the synchronization detection signal and the reliability signal, the number of bits indicating high reliability or the number of bits indicating low reliability included in the reliability signal corresponding to the block data is counted. And a counter that outputs a count result as the reliability data,
A synchronous reproduction circuit characterized by the above.

The synchronous reproduction circuit according to claim 2, wherein
The data output circuit includes:
A block data holding circuit for holding the block data;
A reliability data holding circuit for holding the reliability data output from the counter according to the synchronization detection signal;
A synchronous reproduction circuit comprising: