JP2656345B2 - Digital signal transmission equipment - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、デイジタル音声などの信号を伝送するた
めにそのデイジタル信号を取扱うデイジタル信号送信装
置と受信装置とからなるデイジタル信号伝送装置に関す
るものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal transmission device including a digital signal transmission device and a reception device for handling a digital signal in order to transmit a signal such as a digital voice. is there.
［従来の技術］ 第９図は、デイジタル音声データを伝送する一般的な
フオーマツトとして、日本電子機械工業会（EIAJ）発行
のCP−340「デイジタルオーデイオインターフエース」
に開示されている信号フオーマツトの構成図を示し、同
図において明らかなように、１フレームはそれぞれプリ
アンブルがＢまたはＭの左チャンネル（Lch）とプリア
ンブルがＷの右チャンネル（Rch）のオーデイオデータ
を含む２つのサブフレームからなつており、各サブフレ
ームは０〜31の32個のタイムスロツト、つまり32ビツト
から構成される。各サブフレームの先頭４ッビツトは同
期プリアンブル信号（SYNC）であり、サブフレーム識別
信号と同期信号とを兼ねている。次の４ビツトは予備ビ
ツトであり、オーデイオオキジヤリ情報（AUX）または
後述するオーデイオデータの拡張用として使用される。[Prior Art] FIG. 9 shows a general format for transmitting digital audio data, a CP-340 “Digital Audio Interface” issued by the Electronic Industries Association of Japan (EIAJ).
As shown in the figure, one frame includes audio data of a left channel (Lch) with a preamble of B or M and a right channel (Rch) with a preamble of W, respectively. Each subframe is composed of 32 time slots from 0 to 31, that is, 32 bits. The first four bits of each subframe are a synchronization preamble signal (SYNC), which serves both as a subframe identification signal and a synchronization signal. The next four bits are spare bits, which are used for extending audio audio information (AUX) or audio data described later.
次の20ビツトはオーデイオサンプルビツトであつて、
例えばCDのように16ビツトのオーデイオデータを伝送す
るときには（D1）の部分に格納し、（D0）部分は“0"レ
ベルとする。サブフレームの最後の４ビツトはコントロ
ール信号であり、（Ｖ）はバリデイテイフラグで、論理
“0"ならばオーデイオデータが正しいもの、“1"ならば
オーデイオデータが補正されたものであることを示す。The next 20 bits are audio sample bits,
For example, when transmitting 16-bit audio data such as a CD, the audio data is stored in the (D1) part and the (D0) part is set to the "0" level. The last four bits of the subframe are control signals, and (V) is a validity flag. If the logic is "0", the audio data is correct, and if the logic is "1", the audio data is corrected. Is shown.
（Ｕ）はユーザーデータビツトで、時間情報や曲頭信
号などが伝送される。（Ｃ）はチャンネルステータスビ
ツトであり、オーデイオデータに関連する制御信号とし
てサンプリング周波数、コピー禁止の有無、エンフアシ
スの有無などの情報が伝送される。また、（Ｐ）はパリ
テイビツトで、上記同期プリアンブル信号（SYNC）を除
く28ビツトの“0"と“1"の数がそれぞれ偶数になるよう
にこのビツトが決められている。(U) is a user data bit for transmitting time information, a tune start signal, and the like. (C) is a channel status bit in which information such as a sampling frequency, whether copying is prohibited, and whether emphasis is present is transmitted as a control signal related to audio data. (P) is a parity bit, which is determined so that the numbers of "0" and "1" of the 28 bits excluding the synchronization preamble signal (SYNC) are even numbers.
伝送路上では上記同期プリアンブル信号（SYNC）を除
く各データがバイフエーズマーク方式で変調され、同期
アンブル信号（SYNC）はバイフエーズマーク方式の変調
では出現しないビツトパターンを採用することによりそ
の検出を可能としている。On the transmission line, each data except the synchronization preamble signal (SYNC) is modulated by the biphase mark method, and the synchronization amble signal (SYNC) can be detected by adopting a bit pattern that does not appear in the biphase mark modulation. And
［発明が解決しようとする課題］ 従来のデイジタル信号伝送装置における伝送フオーマ
ツトは、以上のような構成であるために、次のような問
題があつた。[Problems to be Solved by the Invention] The transmission format in the conventional digital signal transmission device has the following problem because of the above-described configuration.
すなわち、デイジタル信号の伝送においては、伝送路
上での外部からの雑音などによる外乱や伝送中の信号減
衰などにより信号のビツト誤りが発生する。そこで、こ
の誤りを検出もしくは訂正するために誤り検出符号、誤
り訂正符号が用いられるが、上述のデイジタルインター
フエースフオーマツトにおいては、誤り検出のために１
ビツトのパリテイビツト（Ｐ）が用いられているのみで
あるから、１サブフレーム内の奇数個のビツト誤りを検
出するに過ぎない。また、訂正能力は全くなく、ビツト
誤りを検出できても、それを補正するだけである。した
がつて、伝送路を長くした場合などの伝送条件の悪い場
合には再生オーデイオ信号に雑音を生じたり、音切れを
生じる。さらに、将来的にオーデイオデータ以外のデイ
ジタルデータをこのフオーマツトで伝送しようとする場
合に、信頼性の点で大きな障害となる。That is, in the transmission of a digital signal, a signal bit error occurs due to disturbance due to external noise or the like on a transmission path or signal attenuation during transmission. Therefore, an error detection code and an error correction code are used to detect or correct this error. In the above-mentioned digital interface format, one error detection code and one error correction code are used.
Since only the parity bit (P) of the bit is used, only an odd number of bit errors in one subframe are detected. Further, there is no correction capability, and even if a bit error can be detected, it is only corrected. Therefore, when the transmission conditions are poor, such as when the transmission path is lengthened, noise is generated in the reproduced audio signal or sound is cut off. Furthermore, when digital data other than audio data is transmitted in this format in the future, it becomes a serious obstacle in terms of reliability.
この発明は上述の問題点を解消するためになされたも
ので、データの誤り検出能力を高めるばかりでなく、そ
の誤り訂正も可能として非常に高い信頼性を発揮するこ
とができるデイジタル信号伝送装置を提供することを目
的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. A digital signal transmission device which not only enhances the error detection capability of data but also enables the error correction to exhibit extremely high reliability. The purpose is to provide.
［課題を解決するための手段］ この発明に係るデイジタル信号伝送装置は、複数ビッ
トのデイジタル情報信号と、このデイジタル情報信号に
関連した補助信号または上記デイジタル情報信号のビッ
ト拡張用の予備信号とを備えてなる信号の先頭に同期信
号を付加して一単位のデイジタル信号として送信するよ
うに構成されたデイジタル信号送信装置であって、上記
一単位のデイジタル信号内の上記複数ビットの上記デイ
ジタル情報信号の誤りを検出，あるいは訂正するための
符号を生成する符号化手段と、該符号化手段が生成した
上記符号を上記補助信号または予備信号の一部に格納し
て送信する手段とを備えたことを特徴とするものであ
る。[Means for Solving the Problems] A digital signal transmission apparatus according to the present invention includes a digital information signal having a plurality of bits and an auxiliary signal related to the digital information signal or a spare signal for bit expansion of the digital information signal. A digital signal transmission device configured to add a synchronization signal to the beginning of a signal provided and to transmit the same as a digital signal of one unit, wherein the digital information signal of the plurality of bits in the digital signal of one unit Encoding means for generating a code for detecting or correcting the error of the above, and means for storing the code generated by the encoding means in a part of the auxiliary signal or the spare signal and transmitting the same. It is characterized by the following.
また、この発明に係るデイジタル信号伝送装置は、複
数ビットのデイジタル情報信号と、このデイジタル情報
信号に関連した補助信号または上記デイジタル情報信号
のビット拡張用の予備信号と、上記デイジタル情報信
号，及び上記補助信号または予備信号を備えてなる信号
の先頭に付加される同期信号とを検出して一単位のデイ
ジタル信号として受信するように構成されたデイジタル
信号受信装置であって、上記補助信号または予備信号の
一部に格納されている誤り検出または誤り訂正符号を利
用して、上記デイジタル情報信号の誤り検出，あるいは
誤り訂正を行なう復号化手段を備えたことを特徴とする
ものである。Further, the digital signal transmission device according to the present invention includes a digital information signal having a plurality of bits, an auxiliary signal related to the digital information signal or a spare signal for extending a bit of the digital information signal, the digital information signal, and the digital information signal. A digital signal receiver configured to detect a synchronization signal added to the head of a signal including an auxiliary signal or a spare signal and to receive the signal as a digital signal of one unit, wherein the auxiliary signal or the spare signal is And decoding means for performing error detection or error correction of the digital information signal using an error detection or error correction code stored in a part of the digital information signal.
さらに、この発明に係るデイジタル信号伝送装置は、
複数ビットのデイジタル情報信号と、このデイジタル情
報信号に関連した補助信号または上記デイジタル情報信
号のビット拡張用の予備信号と、上記デイジタル情報信
号，及び上記補助信号または予備信号を備えてなる信号
の先頭の同期信号とが一単位のデイジタル信号として伝
送されるデイジタル信号送信装置であって、上記一単位
のデイジタル信号が伝送されたとき、上記複数ビットの
デイジタル情報信号の誤り検出，あるいは誤り訂正符号
を上記補助信号または予備信号の一部に格納する手段を
備えたことを特徴とするものである。Further, the digital signal transmission device according to the present invention includes:
A plurality of bits of a digital information signal, an auxiliary signal related to the digital information signal or a spare signal for bit expansion of the digital information signal, and a head of a signal comprising the digital information signal and the auxiliary signal or the spare signal; A digital signal transmitting apparatus in which the synchronization signal is transmitted as a digital signal of one unit, and when the digital signal of one unit is transmitted, an error detection or error correction code of the digital information signal of plural bits is transmitted. A means for storing the auxiliary signal or a part of the spare signal is provided.
［作用］ この発明においては、複数ビットのデイジタル情報信
号と、このデイジタル情報信号に関連した補助信号また
は上記デイジタル情報信号のビット拡張用の予備信号と
を備えてなる信号の先頭に同期信号を付加して一単位の
デイジタル信号として送信するように構成されたデイジ
タル信号送信装置であって、上記一単位のデイジタル信
号内の上記複数ビットの上記デイジタル情報信号の誤り
を検出，あるいは訂正するための符号を生成する符号化
手段と、該符号化手段が生成した上記符号を上記補助信
号または予備信号の一部に格納して送信する手段とを備
えたことから、上記デイジタル信号は復号化により、誤
り検出，あるいは誤り訂正できる。[Operation] In the present invention, a synchronization signal is added to the head of a signal comprising a digital information signal of a plurality of bits and an auxiliary signal related to the digital information signal or a spare signal for bit expansion of the digital information signal. A digital signal transmitting device configured to transmit as a digital signal of one unit, wherein a code for detecting or correcting an error of the digital information signal of the plurality of bits in the digital signal of the unit is provided. And a means for storing the code generated by the coding means as a part of the auxiliary signal or the spare signal and transmitting the auxiliary signal or the spare signal, so that the digital signal can be decoded by decoding. Can detect or correct errors.
また、この発明においては、複数ビットのデイジタル
情報信号と、このデイジタル情報信号に関連した補助信
号または上記デイジタル情報信号のビット拡張用の予備
信号と、上記デイジタル情報信号，及び上記補助信号ま
たは予備信号を備えてなる信号の先頭に付加される同期
信号とを検出して一単位のデイジタル信号として受信す
るように構成されたデイジタル信号受信装置であって、
上記補助信号または予備信号の一部に格納されている誤
り検出または誤り訂正符号を利用して、上記デイジタル
情報信号の誤り検出，あるいは誤り訂正を行なう復号化
手段を備えたことから、上記デイジタル信号受信装置
は、上記誤り検出または誤り訂正符号を備えているデイ
ジタル信号を受信したとき、上記誤り検出または誤り訂
正符号に基づいて、上記デイジタル信号の誤り検出また
は誤り訂正を行なう。Also, in the present invention, a digital information signal of a plurality of bits, an auxiliary signal related to the digital information signal or a spare signal for bit expansion of the digital information signal, the digital information signal, and the auxiliary signal or the spare signal A digital signal receiving device configured to detect a synchronization signal added to the head of a signal comprising and receive as a digital signal of one unit,
Decoding means for performing error detection or error correction of the digital information signal using an error detection or error correction code stored in a part of the auxiliary signal or the spare signal is provided. When receiving a digital signal provided with the error detection or error correction code, the receiving apparatus performs error detection or error correction of the digital signal based on the error detection or error correction code.
さらに、この発明においては、複数ビットのデイジタ
ル情報信号と、このデイジタル情報信号に関連した補助
信号または上記デイジタル情報信号のビット拡張用の予
備信号と、上記デイジタル情報信号，及び上記補助信号
または予備信号を備えてなる信号の先頭の同期信号とが
一単位のデイジタル信号として伝送されるデイジタル信
号伝送装置であって、上記一単位のデイジタル信号が伝
送されたとき、上記複数ビットのデイジタル情報信号の
誤り検出，あるいは誤り訂正符号を上記補助信号または
予備信号の一部に格納する手段を備えたことから、上記
デイジタル信号伝送装置は、受信した上記デイジタル信
号に上記誤り検出または誤り訂正符号が備わってなけれ
ば、上記デイジタル信号に上記誤り検出または誤り訂正
符号を備えて送信する。Further, in the present invention, a digital information signal of a plurality of bits, an auxiliary signal related to the digital information signal or a spare signal for bit expansion of the digital information signal, the digital information signal, and the auxiliary signal or the spare signal A digital signal transmission device in which a leading synchronization signal of a signal comprising: is transmitted as a digital signal of one unit, and when the digital signal of one unit is transmitted, an error of the digital information signal of a plurality of bits is generated. Since the digital signal transmission device has means for storing the detection or error correction code in a part of the auxiliary signal or the spare signal, the digital signal transmission apparatus must be provided with the error detection or error correction code in the received digital signal. For example, the digital signal is transmitted with the error detection or error correction code. .
［発明の実施例］ 以下、この発明の一実施例を図面にもとづいて説明す
る。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第１図はこの発明の一実施例によるデイジタル信号伝
送装置における信号フオーマツトのうち、サブフレーム
のデータ構成の一例を示す図で、同図において、第９図
で示すサブフレームの構成と相違する点は、オーデイオ
サンプル（D1）のビツトを16とし、第９図の（AUX）領
域および（D0）領域の８ビツトを新たな符号を格納する
領域（Check）として用いる点である。このときの符号
としては、サブフレームの32ビットのうちの同期プリア
ンブル信号（SYNC）領域の４ビツト、（Check）領域の
８ビツトおよびパリテイビツト（Ｐ）を除く19ビツトの
データに対して生成する誤り検出符号もしくは誤り訂正
符号であり、サブフレーム最後のパリテイビツト（Ｐ）
は上記の各ビツト（Check），（D1），（Ｖ），
（Ｕ），（Ｃ）の27ビツトデータに対して生成する。上
記（Check）領域に格納するための符号としては一般的
に知られているCRCC（Cyclic Redundancy Check Code）
やBCH符号など種々の符号を使うことができる。FIG. 1 is a diagram showing an example of a data structure of a subframe in a signal format in a digital signal transmission apparatus according to an embodiment of the present invention. FIG. 1 is different from the structure of a subframe shown in FIG. Is that the bit of the audio sample (D1) is 16, and the 8 bits of the (AUX) area and (D0) area in FIG. 9 are used as an area (Check) for storing a new code. The code at this time is an error generated for 19 bits excluding the 4 bits of the synchronization preamble signal (SYNC) area, the 8 bits of the (Check) area, and the parity bit (P) of the 32 bits of the subframe. Parity bit (P) at the end of a subframe, which is a detection code or an error correction code
Are the above bits (Check), (D1), (V),
It is generated for the 27-bit data of (U) and (C). A CRC (Cyclic Redundancy Check Code) generally known as a code to be stored in the above (Check) area
And various codes such as BCH codes.
また、第２図のサブフレームのデータ構成の他の例を
示す図で、オーデイオサンプルのビツトを（D1＋D0）の
20ビツトとし、第９図の（AUX）領域の４ビツトを（Che
ck）領域として用いる。このときの符号としては、サブ
フレームの32ビツトのうち同期プリアンブル信号（SYN
C）領域の４ビツト、（Check）領域の４ビツトおよびパ
リテイビツト（Ｐ）を除く23ビツトのデータに対して生
成する誤り検出符号もしくは誤り訂正符号である。な
お、16〜20ビツトのオーデイオサンプルビツトを使用し
ない（D0）領域を論理“0"にして（Check）領域の４ビ
ツトとすることも可能である。FIG. 2 is a diagram showing another example of the data structure of the subframe shown in FIG. 2, in which the bit of the audio sample is (D1 + D0).
20 bits, and 4 bits in the (AUX) area of FIG.
ck) Used as region. The code at this time is a synchronization preamble signal (SYN) out of 32 bits of the subframe.
This is an error detection code or an error correction code generated for data of 23 bits excluding 4 bits in the C) area, 4 bits in the (Check) area, and the parity bit (P). It is also possible to set the area (D0) where the audio sample bits of 16 to 20 bits are not used to be logical "0" to have 4 bits of the (Check) area.
次に、上記のような伝送フオーマツトを使用する信号
伝送装置としてのデイジタル信号伝送装置および受信装
置について説明する。Next, a digital signal transmission device and a reception device as signal transmission devices using the above-described transmission format will be described.
第３図はこの発明の一実施例によるデイジタル信号送
信装置および受信装置の概略構成図を示すブロツク図で
あり、同図において、（３）は合成回路で、デイジタル
オーデイオ信号入力端子（１）に供給される16ビツト長
のデータと、コントロール信号入力端子（２）に供給さ
れる（Ｖ），（Ｕ），（Ｃ）の各ビツトデータを所定の
順序に並び替える。（４）は符号化回路で、この符号化
回路（４）では19ビツトのデータに対して８ビツトの誤
り検出および訂正符号を生成し、第１図や第２図の（Ch
eck）領域に付加して25ビツトのシリアルデータを生成
する。（５）は変調・同期符号回路（５）で、上記25ビ
ツトのシリアルデータが入力されるとともに、この変調
・同期符号回路（５）において、まずパリテイチエツク
ビツト（Ｐ）が生成付加されたのち、バイフエーズマー
ク変調が施され、さらに同期信号としてのプリアンブル
（SYNC）が付加されて第１図や第２図のごとくフオーマ
ツト化されたデータとして出力される。以上の端子
（１），（２）および各回路（３），（４），（５）に
よりデイジタル信号送信装置（Ａ）が構成されている。FIG. 3 is a block diagram showing a schematic configuration diagram of a digital signal transmitting apparatus and a receiving apparatus according to an embodiment of the present invention. In FIG. 3, (3) is a synthesizing circuit, which is connected to a digital audio signal input terminal (1). The supplied 16-bit data and the (V), (U), and (C) bit data supplied to the control signal input terminal (2) are rearranged in a predetermined order. (4) is an encoding circuit. This encoding circuit (4) generates an 8-bit error detection and correction code for 19-bit data.
eck) Generates 25-bit serial data by adding to the area. (5) is a modulation / synchronization code circuit (5) to which the above-mentioned 25-bit serial data is input, and a parity check bit (P) is first generated and added in the modulation / synchronization code circuit (5). Thereafter, biphase mark modulation is performed, and a preamble (SYNC) as a synchronizing signal is added, and the data is output as formatted data as shown in FIG. 1 and FIG. The terminal (1), (2) and each of the circuits (3), (4), (5) constitute a digital signal transmitting device (A).
（６）は伝送路で、同軸ケーブルもしくは光フアイバ
ケーブルを利用する。（７）は同期検出・復調回路で、
同期伝送路（６）を介して伝送されるデータが入力され
る。ここでは、同期プリアンブル信号（SYNC）が検出さ
れるとともにクロツクが抽出され、このクロツクを利用
して復調がなされる。その復調データはパリテイチエツ
クビツト（Ｐ）を用いて誤り検出がなされる。（８）は
復号化回路で、この復号化回路（８）では誤り訂正符号
を利用して伝送路（６）上で生じた誤りを訂正し、また
誤りを検出できたが訂正できない誤りについては必要に
応じて補間などの処理をおこなうためのフラグを出力す
る。(6) is a transmission line using a coaxial cable or an optical fiber cable. (7) is a synchronization detection / demodulation circuit.
Data transmitted via the synchronous transmission line (6) is input. Here, a synchronous preamble signal (SYNC) is detected and a clock is extracted, and demodulation is performed using this clock. The demodulated data is subjected to error detection using the parity check bit (P). (8) is a decoding circuit. This decoding circuit (8) uses an error correction code to correct an error that has occurred on the transmission line (6). Outputs a flag for performing processing such as interpolation as necessary.
（９）は分離回路で、ここで、デイジタルオーデイオ
サンプルとコントロール信号が分離されて、それぞれの
出力端子（10），（11）から出力される。以上の各回路
（７），（８），（９）および端子（10），（11）によ
りデイジタル信号受信装置（Ｂ）が構成されている。(9) is a separation circuit in which the digital audio sample and the control signal are separated and output from their output terminals (10) and (11). The above-described circuits (7), (8), (9) and the terminals (10), (11) constitute a digital signal receiving device (B).
以下、誤り訂正符号にBCH符号を使用した場合を例と
してデイジタル信号送信装置（Ａ）および受信装置
（Ｂ）を具体的に説明する。ここでは、短縮BCH（27,1
9）符号を用いることとする。これはBCH（31,23）を４
ビツト短縮化したもので、１誤り訂正、２誤り検出の能
力を有する。生成多項式は、 （Ｘ＋１）（X7＋X3＋１）＝X8＋X7＋X4＋X3＋Ｘ＋１ て示される。Hereinafter, the digital signal transmitting device (A) and the receiving device (B) will be specifically described by taking a case where a BCH code is used as an error correction code as an example. Here, the shortened BCH (27,1
9) Use signs. This is BCH (31,23) 4
It has a reduced bit length and has the capability of correcting one error and detecting two errors. Generating polynomial is shown Te (X + 1) (X 7 + X 3 +1) = X 8 + X 7 + X 4 + X 3 + X + 1.
第４図は上記デイジタル信号送信装置（Ａ）に含まれ
る符号化回路（４）の具体的な構成を示すブロツク図
で、同図において、（411）は合成回路（３）からの出
力が供給される入力端子であり、オーデイオサンプルな
どがシリアル入力される。８個のフリツプフロツプ（以
下、FFと称す）（412）〜（419）および５個のEX−Ｒ
ゲート（420）〜（424）は除算回路を構成しており、入
力データを上述の生成多項式で除算する機能をもつ。
（428）はレジスタで、上記除算回路で除算されたデー
タを保持する。この期間、スイツチ（426），（427）は
上側に倒されている。19ビツトの入力データがシフトさ
れたのち、FF（412）〜（419）内に残った余りデータが
符号となるので、スイツチ（426），（427）は下側に倒
され、８ビツトの符号が順次出力端子（429）を介して
出力される。そののち、スイツチ（427）は上側に倒さ
れて符号に引き続きレジスタ（428）内の19ビツトのデ
ータが出力され、変調・同期付加回路（５）に送られ
る。FIG. 4 is a block diagram showing a specific configuration of an encoding circuit (4) included in the digital signal transmitting apparatus (A). In FIG. 4, (411) indicates an output supplied from the synthesizing circuit (3). This is an input terminal through which audio samples and the like are serially input. 8 flip-flops (hereinafter referred to as FF) (412) to (419) and 5 EX-Rs
The gates (420) to (424) constitute a division circuit and have a function of dividing input data by the above-described generator polynomial.
A register (428) holds the data divided by the division circuit. During this period, the switches (426) and (427) are tilted upward. After the 19-bit input data is shifted, the remaining data in the FFs (412) to (419) becomes the code, so that the switches (426) and (427) are turned down, and the 8-bit code is set. Are sequentially output via the output terminal (429). After that, the switch (427) is tilted upward, and the 19-bit data in the register (428) is output following the code and sent to the modulation / synchronization adding circuit (5).
第５図は上記受信装置（Ｂ）における復号化回路
（８）の構成を示すブロツク図で、同図において、（81
1）は受信して復調されたデータがシリアルに供給され
る入力端子である。（812）はレジスタで、上記入力端
子（811）に先に入つてくる８ビツトの訂正符号を保持
する。（814），（815）は除算回路で、上記８ビツトの
訂正符号につづくデータが入つてくるとき、図の左側に
倒れるスイツチ（813）を介して19ビツトのデータが供
給される。この19ビツトのデータが供給されたのち、上
記スイツチ（813）は図の右側に倒され、上記レジスタ
（812）内に保持されている訂正符号が除算回路（81
4），（815）に入力される。この除算回路（814）およ
び（815）はそれぞれ（X7＋X3＋１）および（Ｘ＋１）
の多項式で入力信号を割り算するもので、19ビツトのデ
ータおよび８ビツトの訂正符号が割り切れるかどうかお
よび割り切れなかつたときの余りの値を情報として出力
する。（816）は判定回路で、この判定回路（816）では
上記除算回路（814）および（815）の除算の結果にもと
づいて誤りなし、１ビツト誤り、２ビツト誤りの判定を
おこない、１ビツト誤りのときは、誤りの生じているビ
ツトの値をEX−Ｒゲート（818）の一方に入力して反
転することにより誤りを訂正する。（817）はレジスタ
で、このレジスタ（817）は誤り訂正をおこなうまでの
ビツトの遅延をおこなうためのものであり、その出力が
EX−Ｒゲート（818）の他方に入力されている。FIG. 5 is a block diagram showing the configuration of the decoding circuit (8) in the receiving apparatus (B).
1) is an input terminal to which received and demodulated data is serially supplied. Reference numeral (812) denotes a register which holds an 8-bit correction code which first enters the input terminal (811). Reference numerals (814) and (815) denote division circuits for supplying 19-bit data via a switch (813) which falls to the left side of the figure when data following the 8-bit correction code comes in. After this 19-bit data is supplied, the switch (813) is turned to the right in the figure, and the correction code held in the register (812) is divided by the division circuit (81).
4), input to (815). The division circuits (814) and (815) are (X 7 + X 3 +1) and (X + 1), respectively.
Divides the input signal by the following polynomial, and outputs as information whether or not the 19-bit data and the 8-bit correction code are divisible and the surplus value when it is not divisible. Reference numeral (816) denotes a judgment circuit. The judgment circuit (816) judges whether there is no error, a one-bit error or a two-bit error based on the result of the division by the division circuits (814) and (815), and performs a one-bit error. In the case of (1), the value of the bit in which the error has occurred is input to one of the EX-R gates (818) and inverted to correct the error. (817) is a register, and this register (817) is for delaying bits until error correction is performed, and its output is
It is input to the other of the EX-R gate (818).
１ビツト訂正のおこなわれたデータは出力端子（81
9）から出力されて、次の分離回路（９）へ送られる。
また、２ビツト誤りのときは出力端子（820）を介して
フラグ情報が出力される。このフラグ情報が出力された
場合には、分離回路（９）に含まれる補正回路（図示せ
ず）において、データの補正をおこない、オーデイオ信
号に異音が発生するのを防ぐ。The data corrected by 1 bit is output to the output terminal (81
It is output from 9) and sent to the next separation circuit (9).
In the case of a 2-bit error, flag information is output via the output terminal (820). When this flag information is output, a correction circuit (not shown) included in the separation circuit (9) corrects the data to prevent generation of abnormal noise in the audio signal.
なお、上記実施例ではBCH符号を用いた例を示した
が、上述したように使用する符号はこれに限定されな
い。In the above embodiment, the example using the BCH code is shown, but the code used as described above is not limited to this.
また、本実施例では情報信号の後に訂正符号を付加す
るようにしたため、受信装置の復号化回路でいつたん、
先に入力された訂正符号をレジスタに保持する構成とし
たが、符号によつては受信時に訂正符号から順次演算し
て訂正などをおこなうことも可能である。Further, in the present embodiment, the correction code is added after the information signal, so that the decoding circuit of the receiving apparatus quickly
Although the correction code previously input is held in the register, it is also possible to perform a correction or the like by sequentially calculating the correction code at the time of reception depending on the code.
また、第２図に示したように、８ビツトの内の一部を
新たな訂正符号領域に、他は別の目的に使用できるのも
明らかである。Also, as shown in FIG. 2, it is apparent that a part of the eight bits can be used as a new correction code area and the others can be used for another purpose.
次に、この発明の他の実施例を図面にもとづいて説明
する。Next, another embodiment of the present invention will be described with reference to the drawings.
第６図はこの発明の他の実施例によるデイジタル信号
伝送装置における信号フオーマツトのうち、新たなサブ
フレームフオーマツトのデータ構成図を示し、同図にお
いて、第９図で示すサブフレームと相違するのは、新た
に（Check）領域として８ビツトの符号を付加して、サ
ブフレームのビツト長を40ビツトに拡張した点である。
この（Check）領域に付加する符号は同期プリアンブル
信号（SYNC）を除く28ビツトのデータに対して新たに生
成されたもので、符号の種類としては、高い誤り検出能
力のみを有するCRC（Cyclic Redundancy Check）符号や
検出・訂正能力をもつBCH符号など各種の符号を用いる
ことができる。変調方式、同期信号パターンなどはすべ
て第９図のフオーマツトと同じである。FIG. 6 shows a data structure diagram of a new subframe format among the signal formats in the digital signal transmission apparatus according to another embodiment of the present invention, which is different from the subframe shown in FIG. Is that an 8-bit code is newly added as a (Check) area, and the bit length of the subframe is extended to 40 bits.
The code added to this (Check) area is newly generated for 28-bit data excluding the synchronization preamble signal (SYNC). As a code type, a CRC (Cyclic Redundancy) having only a high error detection capability is used. Check) codes and various codes such as BCH codes having detection / correction ability can be used. The modulation method, synchronization signal pattern, etc. are all the same as those of the format of FIG.
上記伝送方式におけるフレームの周波数はオーデイオ
データの標本化周波数に等くなり、伝送路上での最高ビ
ツト周波数（伝送レート）は第９図のフオーマツトより
若干上がり、標本化周波数を（Fs）とすると（160×F
s）となる。なお、ここで、（Check）領域のビツト数は
８ビツトに限定されるものでなく、任意の値がとれる。In the above transmission method, the frame frequency is equal to the audio data sampling frequency, the highest bit frequency (transmission rate) on the transmission line is slightly higher than the format shown in FIG. 9, and the sampling frequency is (Fs). 160 × F
s). Here, the number of bits in the (Check) area is not limited to 8 bits, but can be any value.
第７図は上記第６図で示すようなフオーマツトを使用
するデイジタル信号伝送装置としてのデイジタル信号送
信装置（Ａ）および受信装置（Ｂ）の概略構成を示すブ
ロツク図であり、同図で明らかなように、送信装置
（Ａ）は第３図で示す構成と同様に、入力端子（１），
（２）および合成回路（３）、符号化回路（４）、変調
・同期付加回路（５）とからなる。ここで、第３図と相
違するのは、符号化回路（４）において、入力された28
ビツトのデータから８ビツトの誤り検出もしくは誤り訂
正符号を生成し、これを28ビツトデータの後に付加し
て、第７図（SYNC）を除く一連のサブフレームのデータ
として変調・同期付加回路（５）に送り込む点である。FIG. 7 is a block diagram showing a schematic configuration of a digital signal transmitting device (A) and a receiving device (B) as a digital signal transmitting device using the format as shown in FIG. Thus, the transmitting device (A) has the input terminals (1),
(2) and a combination circuit (3), an encoding circuit (4), and a modulation / synchronization adding circuit (5). Here, the difference from FIG. 3 is that the encoding circuit (4)
An 8-bit error detection or error correction code is generated from the bit data, added to the end of the 28-bit data, and added to the modulation / synchronization adding circuit (5) as a series of subframe data except for FIG. 7 (SYNC). ).
また、伝送路（６）および受信装置（Ｂ）は第３図で
示す構成と同一であるため、該当部分に同一の符号を付
して、それらの詳しい説明を省略する。Further, since the transmission line (6) and the receiving device (B) are the same as those shown in FIG. 3, the same reference numerals are given to the corresponding portions, and their detailed description is omitted.
次に、誤り訂正符号として、短縮化BCH（36,28）符号
を使用した場合のデイジタル信号送信装置（Ａ）に含ま
れる符号化回路（４）および受信装置（Ｂ）に含まれる
復号化回路（８）の構成について述べる。ここで、上記
の誤り訂正符号はBCH（63,55）を27ビツト短縮したもの
で、短縮したデータ部分は“0"データであるとみなして
処理することができる。また、この符号は１誤り訂正、
２誤り検出の能力を有し、生成多項式は次式で示され
る。Next, an encoding circuit (4) included in the digital signal transmitting device (A) and a decoding circuit included in the receiving device (B) when a shortened BCH (36, 28) code is used as an error correction code. The configuration of (8) will be described. Here, the above error correction code is obtained by shortening BCH (63, 55) by 27 bits, and the shortened data portion can be processed assuming that it is "0" data. This code has one error correction,
2. It has the capability of error detection, and the generator polynomial is represented by the following equation.
（Ｘ＋１）（X7＋X3＋１）＝X8＋X7＋X4＋X3＋Ｘ＋１ 符号化回路（４）は複数個のFFとEX−ORゲートからな
る除算回路で構成されており、28ビツトの入力データを
上記の生成多項式で除算をおこない、その余り８ビツト
のデータが符号となるので、28ビツトのデータに引き続
きその余り８ビツトのデータを付加して出力する。 (X + 1) (X 7 + X 3 +1) = X 8 + X 7 + X 4 + X 3 + X + 1 coding circuits (4) is constituted by a divider circuit comprising a plurality of FF and EX-OR gate, 28 bits of input The data is divided by the generator polynomial, and the remaining 8-bit data becomes a sign. Therefore, the remaining 8-bit data is added to the 28-bit data and output.
一方、復号化回路（８）の第８図に示すごとく、レジ
スタ（817）と２つの除算回路（814），（815）と誤り
判定回路（816）およびEX−Ｒゲート（818）とにより
構成される。そして、入力端子（811）に供給されるシ
リアルデータはレジスタ（817）と、２つの除算回路（8
14），（815）に入力される。この除算回路（814），
（815）はそれぞれ入力データ８（X7＋X3＋１）および
（Ｘ＋１）の多項式で除算するもので、入力データに誤
りがなかつたならば、入力データはいずれの多項式によ
つても割り切れる。この除算の結果である余り情報は、
余り判定回路（816）に送られ、誤りなし、１ビツト誤
り、２ビツト誤りの判定をおこなう。１ビツト誤りの場
合は、レジスタ（817）を介して遅延されたデータの所
定位置のビツトをEX−ORゲート（818）を用いて反転す
ることにより、訂正がおこなわれる。その訂正の終了し
たデータは出力端子（819）を介して出力されるととも
に、２ビツト誤りの場合は、出力端子（820）を介して
フラグ情報が出力される。このフラグが出力された場合
には、前述のように必要に応じて分離回路（19）に含ま
れる補正回路（図示せず）において、前置保持などの補
正をおこない、オーデイオ信号に異音や雑音が発生する
のを防ぐ。On the other hand, as shown in FIG. 8, the decoding circuit (8) comprises a register (817), two division circuits (814) and (815), an error judgment circuit (816), and an EX-R gate (818). Is done. The serial data supplied to the input terminal (811) is stored in the register (817) and the two division circuits (8
14) and (815). This division circuit (814),
(815) is to divide by the polynomials of the input data 8 (X 7 + X 3 +1) and (X + 1), respectively. If there is no error in the input data, the input data is divisible by any of the polynomials. The remainder information resulting from this division is:
It is sent to the remainder judgment circuit (816), and judges whether there is no error, 1-bit error or 2-bit error. In the case of a one-bit error, a correction is performed by inverting a bit at a predetermined position of the data delayed through the register (817) by using an EX-OR gate (818). The corrected data is output via an output terminal (819), and in the case of a 2-bit error, flag information is output via an output terminal (820). When this flag is output, as described above, a correction circuit (not shown) included in the separation circuit (19) performs correction such as pre-holding as necessary, as described above, and generates an abnormal sound or Prevent noise generation.
なお、上記の他の実施例においても、BCH符号を新た
な符号として用いたが、前述のごとくこれに限定され
ず、またその符号のビツト長も任意である。Although the BCH code is used as a new code in the other embodiments described above, the present invention is not limited to this, and the bit length of the code is arbitrary.
また、上記の誤り検出もしくは訂正符号はサブフレー
ム内の同期プリアンブル信号（SYNC）を除くすべてのデ
ータに対して生成されたものである必要はなく、例えば
オーデイオサンプルのみの誤りを検出もしくは訂正し得
るようにしてもよい。The error detection or correction code does not need to be generated for all data except for the synchronization preamble signal (SYNC) in a subframe, and can detect or correct an error of only audio samples, for example. You may do so.
さらに、上記符号のサブフレーム内での配置は、最後
部に限定されるものではないが、一般的に符号生成、復
号化の過程においてサブフレームの最後部に配置するの
が回路構成を簡単にできるので望ましい。Further, the arrangement of the above codes in the subframe is not limited to the last part, but generally, the arrangement of the above codes in the last part of the subframe in the process of code generation and decoding simplifies the circuit configuration. It is desirable because it can.
また、上記の各実施例では、デイジタルオーデイオ信
号の伝送に適用したが、そのほかいかなるデイジタル情
報信号の伝送に適用してもよい。In each of the above embodiments, the present invention is applied to the transmission of a digital audio signal, but may be applied to the transmission of any other digital information signal.
［発明の効果］ 以上のように、この発明によれば、複数ビットのデイ
ジタル情報信号と、このデイジタル情報信号に関連した
補助信号または上記デイジタル信号のビット拡張用の予
備信号とを備えてなる信号の先頭に同期信号を付加して
一単位のデイジタル信号として送信するように構成され
たデイジタル信号送信装置であって、上記一単位のデイ
ジタル信号内の上記複数ビットの上記デイジタル情報信
号の誤りを検出，あるいは訂正するための符号を生成す
る符号化手段と、該符号化手段が生成した上記符号を上
記補助信号または予備信号の一部に格納する手段とを備
えたので、復号化により、誤り検出あるいは誤り訂正を
実現できるデイジタル信号を伝送レートを上げることな
く送信でき、これにより、非常に信頼性の高いデイジタ
ルデータ伝送を実現できる効果がある。[Effects of the Invention] As described above, according to the present invention, a signal including a plurality of bits of a digital information signal and an auxiliary signal related to the digital information signal or a spare signal for bit expansion of the digital signal. A digital signal transmitter configured to add a synchronization signal to the beginning of the digital signal and transmit the digital signal as a digital signal of one unit, wherein an error of the digital information signal of the plurality of bits in the digital signal of the one unit is detected. Or encoding means for generating a code for correction and means for storing the code generated by the encoding means in a part of the auxiliary signal or the spare signal. Alternatively, a digital signal capable of achieving error correction can be transmitted without increasing the transmission rate, thereby providing a very reliable digital signal. There is an effect that data transmission can be realized.
また、この発明によれば、複数ビットのデイジタル情
報信号と、このデイジタル情報信号に関連した補助信号
または上記デイジタル情報信号のビット拡張用の予備信
号と、上記デイジタル情報信号，及び上記補助信号また
は予備信号を備えてなる信号の先頭に付加される同期信
号とを検出して一単位のデイジタル信号として受信する
ように構成されたデイジタル信号受信装置であって、上
記補助信号または予備信号の一部に格納されている誤り
検出または誤り訂正符号を利用して、上記デイジタル情
報信号の誤り検出，あるいは誤り訂正を行なう復号化手
段を備えたので、伝送レートを上げることなく送信され
た上記デイジタル信号を受信し、該受信したデイジタル
信号を、その誤り検出，あるいは誤り訂正符号に基づい
て復号化でき、これにより、高度な誤り検出能力または
誤り訂正能力が得られ、非常に信頼性の高いデイジタル
伝送を実現できる効果がある。Also, according to the present invention, a digital information signal of a plurality of bits, an auxiliary signal related to the digital information signal or a spare signal for bit expansion of the digital information signal, the digital information signal, and the auxiliary signal or the spare signal are stored. A digital signal receiving device configured to detect a synchronization signal added to the head of a signal comprising a signal and receive as a digital signal of one unit, wherein the auxiliary signal or a part of the auxiliary signal Decoding means for performing error detection or error correction of the digital information signal using the stored error detection or error correction code is provided, so that the digital signal transmitted without increasing the transmission rate can be received. Then, the received digital signal can be decoded based on its error detection or error correction code. More advanced error detection capability or the error correction capability can be obtained an effect which can realize highly reliable digital transmission.
さらに、この発明によれば、複数ビットのデイジタル
情報信号と、このデイジタル情報信号に関連した補助信
号または上記デイジタル情報信号のビット拡張用の予備
信号と、上記デイジタル情報信号，及び上記補助信号ま
たは予備信号を備えてなる信号の先頭の同期信号とが一
単位のデイジタル信号として伝送されるデイジタル信号
送信装置であって、上記一単位のデイジタル信号が伝送
されると、上記複数ビットのデイジタル情報信号の誤り
検出，あるいは誤り訂正符号を上記補助信号または予備
信号の一部に格納する手段を備えたことから、上記デイ
ジタル信号伝送装置は、受信した上記デイジタル信号に
上記誤り検出または誤り訂正符号が備わってなければ、
上記デイジタル信号に、上記誤り検出または誤り訂正符
号を備えて伝送レートを上げることなく送信できる効果
がある。この結果、上記デイジタル信号は、復号化され
ることにより誤り検出，あるいは誤り訂正が可能とな
り、非常に信頼性の高いデイジタルデータ伝送を実現で
きる効果がある。Further, according to the present invention, a digital information signal of a plurality of bits, an auxiliary signal related to the digital information signal or a spare signal for bit expansion of the digital information signal, the digital information signal, and the auxiliary signal or the auxiliary signal A digital signal transmitting device in which a leading synchronization signal of a signal comprising a signal is transmitted as a digital signal of one unit, and when the digital signal of one unit is transmitted, a digital information signal of a plurality of bits is transmitted. Since the digital signal transmission device is provided with means for storing an error detection or error correction code in a part of the auxiliary signal or the spare signal, the digital signal transmission device is provided with the error detection or error correction code in the received digital signal. If not,
The digital signal is provided with the error detection or error correction code and can be transmitted without increasing the transmission rate. As a result, the digital signal is decoded, so that error detection or error correction can be performed, so that highly reliable digital data transmission can be realized.
第１図はこの発明の一実施例によるデイジタル信号伝送
装置における信号フオーマツトの一例を示す構成図、第
２図は同じく信号フオーマツトの他の例を示す構成図、
第３図はこの発明の一実施例によるデイジタル信号送信
装置および受信装置の構成を示すブロツク図、第４図は
デイジタル信号送信装置に含まれる符号化回路の具体的
な構成を示すブロツク図、第５図はデイジタル信号受信
装置に含まれる復号化回路の具体的な構成を示すブロツ
ク図、第６図はこの発明の他の実施例による信号フオー
マツトの構成図、第７図は第６図の信号フオーマツトを
使用するデイジタル信号送信装置および受信装置の構成
を示すブロツク図、第８図は第７図に示す受信装置に含
まれる復号化回路の構成を示すブロツク図、第９図は従
来のデイジタルオーデイオインターフエースフオーマツ
トの信号フオーマツトの構成図である。 （４）……符号化回路、（６）……伝送路、（８）……
復号化回路、（Ａ）……送信装置、（Ｂ）……受信装
置。 なお、図中の同一符号は同一または相当部分を示す。FIG. 1 is a block diagram showing an example of a signal format in a digital signal transmission device according to an embodiment of the present invention, FIG. 2 is a block diagram showing another example of a signal format,
FIG. 3 is a block diagram showing a configuration of a digital signal transmitting apparatus and a receiving apparatus according to an embodiment of the present invention. FIG. 4 is a block diagram showing a specific configuration of an encoding circuit included in the digital signal transmitting apparatus. FIG. 5 is a block diagram showing a specific configuration of a decoding circuit included in the digital signal receiving apparatus, FIG. 6 is a configuration diagram of a signal format according to another embodiment of the present invention, and FIG. 7 is a signal diagram of FIG. FIG. 8 is a block diagram showing the configuration of a digital signal transmitting apparatus and a receiving apparatus using a format, FIG. 8 is a block diagram showing the configuration of a decoding circuit included in the receiving apparatus shown in FIG. 7, and FIG. 9 is a conventional digital audio apparatus. It is a block diagram of the signal format of an interface format. (4) ... coding circuit, (6) ... transmission path, (8) ...
Decoding circuit, (A) ... transmitting device, (B) ... receiving device. The same reference numerals in the drawings indicate the same or corresponding parts.
Claims (3)
デイジタル情報信号に関連した補助信号または上記デイ
ジタル情報信号のビット拡張用の予備信号とを備えてな
る信号の先頭に同期信号を付加して一単位のデイジタル
信号として送信するように構成されたデイジタル信号送
信装置であって、 上記一単位のデイジタル信号内の上記複数ビットの上記
デイジタル情報信号の誤りを検出，あるいは訂正するた
めの符号を生成する符号化手段と、 該符号化手段が生成した上記符号を上記補助信号または
予備信号の一部に格納して送信する手段とを備えたこと
を特徴とするデイジタル信号伝送装置。A synchronous signal is added to the beginning of a signal comprising a digital information signal of a plurality of bits and an auxiliary signal related to the digital information signal or a spare signal for bit expansion of the digital information signal. A digital signal transmitting device configured to transmit as a unit digital signal, wherein a code for detecting or correcting an error of the plurality of bits of the digital information signal in the one unit digital signal is generated. A digital signal transmission device comprising: an encoding unit; and a unit that stores the code generated by the encoding unit as a part of the auxiliary signal or the spare signal and transmits the auxiliary signal or the spare signal.
デイジタル情報信号に関連した補助信号または上記デイ
ジタル情報信号のビット拡張用の予備信号と、上記デイ
ジタル情報信号，及び上記補助信号または予備信号を備
えてなる信号の先頭に付加される同期信号とを検出して
一単位のデイジタル信号として受信するように構成され
たデイジタル信号受信装置であって、 上記補助信号または予備信号の一部に格納されている誤
り検出または誤り訂正符号を利用して、上記デイジタル
情報信号の誤り検出，あるいは誤り訂正を行なう復号化
手段を備えたことを特徴とするデイジタル信号伝送装
置。2. A digital information signal having a plurality of bits, an auxiliary signal related to the digital information signal or a spare signal for bit extension of the digital information signal, the digital information signal, and the auxiliary signal or the spare signal. A digital signal receiving apparatus configured to detect a synchronization signal added to the head of a signal and to receive the signal as a digital signal of one unit, the digital signal receiving apparatus being stored in a part of the auxiliary signal or the spare signal. A digital signal transmission device comprising decoding means for detecting or correcting an error in the digital information signal using an error detection or error correction code.
デイジタル情報信号に関連した補助信号または上記デイ
ジタル情報信号のビット拡張用の予備信号と、上記デイ
ジタル情報信号，及び上記補助信号または予備信号を備
えてなる信号の先頭の同期信号とが一単位のデイジタル
信号として伝送されるデイジタル信号伝送装置であっ
て、 上記一単位のデイジタル信号が伝送されたとき、上記複
数ビットのデイジタル情報信号の誤り検出，あるいは誤
り訂正符号を上記補助信号または予備信号の一部に格納
する手段を備えたことを特徴とするデイジタル信号伝送
装置。3. A digital information signal having a plurality of bits, an auxiliary signal related to the digital information signal or a spare signal for bit extension of the digital information signal, the digital information signal, and the auxiliary signal or the spare signal. A digital signal transmission device for transmitting a synchronization signal at the head of the digital signal as a digital signal of one unit, wherein when the digital signal of one unit is transmitted, error detection of the digital information signal of a plurality of bits is performed. Alternatively, a digital signal transmission device comprising means for storing an error correction code in a part of the auxiliary signal or the spare signal.
Priority Applications (1)
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|---|---|---|---|
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Applications Claiming Priority (1)
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Families Citing this family (1)
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|---|---|---|---|---|
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Family Cites Families (1)
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