JP2009260195A - Semiconductor device and manufacturing method therefor - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To secure the flexibility of a layout of signal wiring, and to suppress voltage variations of a plurality of kinds of power sources and the deterioration of signal quality. <P>SOLUTION: A printed wiring board has n kinds of power sources, and is provided with a plurality of power source wiring including the first power source wiring of a first voltage V1 to n-th power source wiring of n-th voltage Vn, and ground wiring making pairs with the power source wiring. At least three wiring layers include a ground layer 22 in which the ground wiring is formed, and wiring layers from a first wiring layer 23 in which the first power source wiring is formed to the n-th wiring layer in which the n-th power source wiring is formed, wherein the wiring layers from the first wiring layer 23 to the n-th wiring layer and the ground layer 22 are laminated sequentially, when a distance from the ground layer 22 to the n-th wiring layer is set to Dn, α1×Dn/Dm≤Vn/Vm<α2×Dn/Dm, however, 1≤m<n, α1≤1<α2 are satisfied. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、複数の電源電圧をそれぞれ必要とする複数の半導体素子が実装された多層プリント配線基板を備える半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device including a multilayer printed wiring board on which a plurality of semiconductor elements each requiring a plurality of power supply voltages are mounted, and a manufacturing method thereof.

近年、ＳｉＰ（System in Package）と呼ばれる実装形態のような、半導体装置の高集積化が進んでいる。   In recent years, high integration of semiconductor devices such as a mounting form called SiP (System in Package) has been advanced.

ＳｉＰでは、比較的小さいプリント配線基板の中に多数の半導体素子を搭載する必要があるため、１つの半導体素子がプリント配線基板に搭載されたシングルチップパッケージに比べて、配線密度が高まり、信号配線の引き回しに関して大きな制約を受けている。   In SiP, since it is necessary to mount a large number of semiconductor elements in a relatively small printed wiring board, the wiring density is higher than that of a single chip package in which one semiconductor element is mounted on the printed wiring board. There are significant restrictions on the routing of

プリント配線基板が備える配線には、電源配線（領域）と信号配線が含まれている。一般に、特許文献１に記載されているように、電源配線よりも信号配線を優先して設計が行われるので、相対的に電源配線のパターン領域が小さくなってしまう。そして、情報処理用の半導体素子として、最近のロジック素子やＣＰＵ（Central Processing Unit：中央演算装置）では、複数種類の電源を有している（特許文献２参照）。複数種類の電源電圧としては、例えば１．２Ｖ、１．８Ｖ、２．５Ｖ、３．３Ｖ等が挙げられる。これは、内部回路や複数のＩ／Ｏ回路でそれぞれ異なる電源電圧を必要としているからである。このため、各々の電源配線のパターン領域は更に小さくなってしまう。   The wiring included in the printed wiring board includes power supply wiring (region) and signal wiring. In general, as described in Patent Document 1, since the signal wiring is designed with priority over the power wiring, the pattern area of the power wiring is relatively small. And as a semiconductor element for information processing, recent logic elements and CPUs (Central Processing Units) have a plurality of types of power supplies (see Patent Document 2). Examples of the plurality of types of power supply voltages include 1.2V, 1.8V, 2.5V, 3.3V, and the like. This is because different power supply voltages are required for the internal circuit and the plurality of I / O circuits. For this reason, the pattern area of each power supply wiring is further reduced.

また、メモリ素子も複数種類の電源を必要としている。例えば、ＤＤＲ２−ＳＤＲＡＭ（Double-Data-Rate2 Synchronous Dynamic Random Access Memory）では、基準となるグランドに加え、１．８Ｖの電源電圧と、０．９Ｖの論理判定のための参照電圧とを必要としている。   The memory element also requires a plurality of types of power supplies. For example, in a DDR2-SDRAM (Double-Data-Rate 2 Synchronous Dynamic Random Access Memory), a power supply voltage of 1.8 V and a reference voltage for a logic determination of 0.9 V are required in addition to a reference ground. .

このように、複数種類の電源電圧が存在する場合には、電源電圧の数に応じた分だけ電源配線のパターン領域をプリント配線基板の中に形成する必要がある。異なる種類の電源の増えた場合、同一の電源配線層にすべての電源配線のパターンを形成したとき、図６０に示すように、各電源配線のパターン領域５ｒの面積が小さくなってしまい、電源インピーダンスが上昇し、電源電圧の変動が起こり易くなり、半導体素子が誤動作してしまうおそれがある。   As described above, when there are a plurality of types of power supply voltages, it is necessary to form a pattern region of the power supply wiring in the printed wiring board corresponding to the number of power supply voltages. When the number of different types of power supplies increases, when all power supply wiring patterns are formed in the same power supply wiring layer, as shown in FIG. 60, the area of each power supply wiring pattern region 5r becomes small, and the power supply impedance Increases, the power supply voltage is likely to fluctuate, and the semiconductor element may malfunction.

一方で、ロジック素子やＣＰＵの高速化、高性能化が図られており、これに伴って電源電圧の変動が更に大きくなる傾向にあり、電源電圧の変動を抑えることが非常に重要になっている。   On the other hand, logic devices and CPUs have been increased in speed and performance, and with this trend, fluctuations in power supply voltage tend to become even larger, and it is very important to suppress fluctuations in power supply voltage. Yes.

そして、電源電圧の変動を抑えるための対策としては、ＳｉＰに限らず電源とグランド層とを近接させて容量性結合を大きくし、電源インピーダンスを下げる構成が採られている。また、このような構成は、電磁放射ノイズも低減することができることが知られている（特許文献３参照）。
特開２００６−２３７３８５号公報（第１頁、図７） 特開２００５−２２８９０１号公報（第１頁、図１） 特開２００２−２９００５８号公報 As a measure for suppressing fluctuations in the power supply voltage, not only SiP but also a structure in which the power supply and the ground layer are brought close to each other to increase the capacitive coupling and reduce the power supply impedance is adopted. Moreover, it is known that such a structure can also reduce electromagnetic radiation noise (refer patent document 3).
JP 2006-237385 A (first page, FIG. 7) Japanese Patent Laying-Open No. 2005-228901 (first page, FIG. 1) JP 2002-290058 A

しかしながら、信号配線の引回しを優先して、電源配線のパターン領域を小さくした場合、上述したように、電源インピーダンスが上昇し、電源の電圧変動が大きくなるという問題がある。   However, when the pattern area of the power supply wiring is made smaller with priority given to the routing of the signal wiring, there is a problem that the power supply impedance rises and the voltage fluctuation of the power supply increases as described above.

反対に、配線層の数を増やすなどによって、複数の電源配線のパターン領域を広く確保しようとした場合、その分だけ、信号配線を引き回す領域が失われてしまうという問題があった。   On the other hand, when a wide pattern area for a plurality of power supply wirings is to be secured by increasing the number of wiring layers, the area for routing signal wirings is lost accordingly.

また、特許文献１に開示されているように、ロジック素子とメモリ素子の信号配線を極力短くしようとしても、ロジック素子、メモリ素子共に端子の割り当てが決まっており、その対策には限界があった。   Further, as disclosed in Patent Document 1, even if an attempt is made to shorten the signal wiring between the logic element and the memory element as much as possible, the assignment of terminals is determined for both the logic element and the memory element, and there is a limit to the countermeasures. .

そこで、本発明は、信号配線の引回しの自由度を確保すると共に、複数種の電源の電圧変動、信号品質の劣化を抑えることができる半導体装置を提供することを目的とする。特に、本発明は、ロジック素子やＣＰＵとメモリ素子がプリント配線基板に搭載されたＳｉＰに対して、上述の課題を解決することができる半導体装置及びその製造方法を提供することを目的とする。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of ensuring a degree of freedom in routing signal wiring and suppressing voltage fluctuations and signal quality deterioration of a plurality of types of power supplies. In particular, an object of the present invention is to provide a semiconductor device capable of solving the above-described problems and a method of manufacturing the same for SiP in which a logic element, a CPU, and a memory element are mounted on a printed wiring board.

上述した目的を達成するため、本発明に係る第１の半導体装置は、複数の半導体素子と、少なくとも３つの配線層が積層され複数の半導体素子が実装されるプリント配線基板とを備える半導体装置であって、
プリント配線基板は、ｎ種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、電源配線と対をなすグランド配線とが設けられている。少なくとも３つの配線層は、グランド配線が形成されたグランド層と、第１の電源配線が形成された第１の配線層から第ｎの電源配線が形成された第ｎの配線層までを含み、第１の配線層から第ｎの配線層、グランド層の順に積層されている。そして、グランド層から第ｎの配線層までの距離をＤｎとしたとき、α１×Ｄｎ／Ｄｍ≦Ｖｎ／Ｖｍ＜α２×Ｄｎ／Ｄｍ、ただし１≦ｍ＜ｎ、α１≦１＜α２、を満たす。 In order to achieve the above-described object, a first semiconductor device according to the present invention is a semiconductor device including a plurality of semiconductor elements and a printed wiring board on which at least three wiring layers are stacked and a plurality of semiconductor elements are mounted. There,
The printed wiring board has n types of power supplies, and includes a plurality of power supply wirings including a first power supply wiring having the first voltage V1 to an nth power supply wiring having the nth voltage Vn, and a power supply wiring And a ground wiring paired with each other. The at least three wiring layers include a ground layer in which ground wiring is formed, and a first wiring layer in which first power wiring is formed to an nth wiring layer in which nth power wiring is formed, The first wiring layer, the nth wiring layer, and the ground layer are stacked in this order. When the distance from the ground layer to the nth wiring layer is Dn, α1 × Dn / Dm ≦ Vn / Vm <α2 × Dn / Dm, where 1 ≦ m <n and α1 ≦ 1 <α2 are satisfied. .

また、本発明に係る第２の半導体装置は、複数の半導体素子と、複数の半導体素子が実装されるプリント配線基板とを備える半導体装置であって、
プリント配線基板は、ｎ種類の電源を有する少なくとも１つの配線層が設けられ、この配線層が、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、電源配線と対をなすグランド配線とを有し、第１の電源配線から第ｎの電源配線、グランド配線の順に線幅方向に並んで配置されている。そして、グランド配線と第ｎの電源配線との線幅方向に対する間隔をＳｎとしたとき、α１×Ｓｎ／Ｓｍ≦Ｖｎ／Ｖｍ＜α２×Ｓｎ／Ｓｍ、ただし１≦ｍ＜ｎ、α１≦１＜α２、を満たす。 A second semiconductor device according to the present invention is a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which the plurality of semiconductor elements are mounted.
The printed wiring board is provided with at least one wiring layer having n types of power supplies, and the wiring layer has an nth power supply having an nth voltage Vn from a first power supply wiring having a first voltage V1. A plurality of power supply wirings including the wirings and a ground wiring paired with the power supply wirings are arranged in the line width direction in the order of the first power supply wiring, the nth power supply wiring, and the ground wiring. When the distance between the ground wiring and the nth power supply wiring in the line width direction is Sn, α1 × Sn / Sm ≦ Vn / Vm <α2 × Sn / Sm, where 1 ≦ m <n, α1 ≦ 1 < α2 is satisfied.

また、本発明に係る第３の半導体装置は、複数の半導体素子と、少なくとも３つの配線層が積層され複数の半導体素子が実装されるプリント配線基板とを備える半導体装置であって、
プリント配線基板は、ｎ種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、電源配線と対をなすグランド配線とが設けられている。少なくとも３つの配線層は、グランド配線が形成されたグランド層と、第１の電源配線が形成された第１の配線層から、第ｎの電源配線が形成された第ｎの配線層までを含み、第１の配線層から第ｎの配線層、グランド層の順に積層されている。そして、グランド層から第ｎの配線層までの距離をＤｎとしたとき、Ｖｎ／Ｖｍ＝Ｄｎ／Ｄｍ、ただし１≦ｍ＜ｎ、を満たす。 A third semiconductor device according to the present invention is a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which at least three wiring layers are stacked and a plurality of semiconductor elements are mounted.
The printed wiring board has n types of power supplies, and includes a plurality of power supply wirings including a first power supply wiring having the first voltage V1 to an nth power supply wiring having the nth voltage Vn, and a power supply wiring And a ground wiring paired with each other. The at least three wiring layers include a ground layer in which ground wiring is formed and a first wiring layer in which first power wiring is formed to an nth wiring layer in which nth power wiring is formed. The first wiring layer, the nth wiring layer, and the ground layer are stacked in this order. When the distance from the ground layer to the nth wiring layer is Dn, Vn / Vm = Dn / Dm, where 1 ≦ m <n is satisfied.

また、本発明に係る第４の半導体装置は、複数の半導体素子と、複数の半導体素子が実装されるプリント配線基板とを備える半導体装置であって、
プリント配線基板は、ｎ種類の電源を有する少なくとも１つの配線層が設けられ、この配線層が、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、電源配線と対になるグランド配線とを有し、第１の電源配線から第ｎの電源配線、グランド配線の順に線幅方向に並んで配置されている。そして、グランド配線と第ｎの電源配線との線幅方向に対する間隔をＳｎとしたとき、Ｖｎ／Ｖｍ＝Ｓｎ／Ｓｍ、ただし１≦ｍ＜ｎ、を満たす。 A fourth semiconductor device according to the present invention is a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which the plurality of semiconductor elements are mounted.
The printed wiring board is provided with at least one wiring layer having n types of power supplies, and the wiring layer has an nth power supply having an nth voltage Vn from a first power supply wiring having a first voltage V1. A plurality of power supply wirings including the wirings and a ground wiring paired with the power supply wirings are arranged in the line width direction in the order of the first power supply wiring, the nth power supply wiring, and the ground wiring. When the distance between the ground wiring and the nth power supply wiring in the line width direction is Sn, Vn / Vm = Sn / Sm, where 1 ≦ m <n is satisfied.

また、本発明に係る第５の半導体装置は、複数の半導体素子と、少なくとも３つの配線層が積層され複数の半導体素子が実装されるプリント配線基板とを備える半導体装置であって、
プリント配線基板は、２種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線と、第１の電圧Ｖ１よりも小さい第２の電圧Ｖ２を有する第２の電源配線と、第１及び第２の電源配線と対をなすグランド配線とが設けられている。少なくとも３つの配線層は、グランド配線が形成されたグランド層と、第１の電源配線が形成された第１の配線層と、第２の電源配線が形成された第２の配線層とを含み、第１の配線層、第２の配線層、グランド層の順に積層されている。そして、グランド層から第１の配線層までの距離をＤ１、グランド層から第２の配線層までの距離をＤ２としたとき、Ｖ２／Ｖ１＝Ｄ２／Ｄ１を満たす。 A fifth semiconductor device according to the present invention is a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which at least three wiring layers are stacked and a plurality of semiconductor elements are mounted.
The printed wiring board has two types of power supplies, a first power supply wiring having a first voltage V1, a second power supply wiring having a second voltage V2 smaller than the first voltage V1, A ground wiring paired with the first and second power supply wirings is provided. The at least three wiring layers include a ground layer in which ground wiring is formed, a first wiring layer in which first power wiring is formed, and a second wiring layer in which second power wiring is formed. The first wiring layer, the second wiring layer, and the ground layer are stacked in this order. When the distance from the ground layer to the first wiring layer is D1, and the distance from the ground layer to the second wiring layer is D2, V2 / V1 = D2 / D1 is satisfied.

また、本発明に係る第６の半導体装置は、複数の半導体素子と、複数の半導体素子が実装されるプリント配線基板とを備える半導体装置であって、
プリント配線基板は、２種類の電源を有する少なくとも１つの配線層が設けられ、この配線層が、第１の電圧Ｖ１を有する第１の電源配線と、第１の電圧Ｖ１よりも小さい第２の電圧Ｖ２を有する第２の電源配線と、第１及び第２の電源配線と対をなすグランド配線とを有し、第１の電源配線、第２の電源配線、グランド配線の順に線幅方向に並んで配置されている。そして、グランド配線と第１の電源配線との線幅方向に対する間隔をＳ１、グランド配線と第２の電源配線との線幅方向に対する間隔をＳ２としたとき、Ｖ２／Ｖ１＝Ｓ２／Ｓ１を満たす。 A sixth semiconductor device according to the present invention is a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which the plurality of semiconductor elements are mounted.
The printed wiring board is provided with at least one wiring layer having two types of power supplies. The wiring layer has a first power supply wiring having a first voltage V1 and a second power supply having a second voltage smaller than the first voltage V1. A second power supply wiring having a voltage V2, and a ground wiring paired with the first and second power supply wirings, and the first power supply wiring, the second power supply wiring, and the ground wiring are arranged in the line width direction in this order; They are arranged side by side. When the distance between the ground wiring and the first power supply wiring in the line width direction is S1, and the distance between the ground wiring and the second power supply wiring in the line width direction is S2, V2 / V1 = S2 / S1 is satisfied. .

また、本発明に係る第１の、半導体装置の製造方法は、複数の半導体素子と、少なくとも３つの配線層が積層され複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であって、
ｎ種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、電源配線と対をなすグランド配線とが設けられたプリント配線基板を形成する工程を有する。そして、この工程では、少なくとも３つの配線層が、グランド配線が形成されたグランド層と、第１の電源配線が形成された第１の配線層から第ｎの電源配線が形成された第ｎの配線層までを含み、第１の配線層から第ｎの配線層、グランド層の順に積層して形成し、グランド層から第ｎの配線層までの距離をＤｎとしたとき、α１×Ｄｎ／Ｄｍ≦Ｖｎ／Ｖｍ＜α２×Ｄｎ／Ｄｍ、ただし１≦ｍ＜ｎ、α１≦１＜α２、を満たすように形成する。 A first method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which at least three wiring layers are stacked and a plurality of semiconductor elements are mounted. Because
A plurality of power supply wirings including a first power supply wiring having n types of power supplies and having a first voltage V1 to an nth power supply wiring having an nth voltage Vn, and a ground paired with the power supply wiring Forming a printed wiring board provided with wiring. In this step, at least three wiring layers are divided into a ground layer in which the ground wiring is formed and a first wiring layer in which the first power supply wiring is formed to the nth power supply wiring in the nth. Including the wiring layer, the first wiring layer, the nth wiring layer, and the ground layer are stacked in this order, and when the distance from the ground layer to the nth wiring layer is Dn, α1 × Dn / Dm ≦ Vn / Vm <α2 × Dn / Dm, provided that 1 ≦ m <n and α1 ≦ 1 <α2.

また、本発明に係る第２の、半導体装置の製造方法は、複数の半導体素子と、複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であって、
ｎ種類の電源を有する少なくとも１つの配線層が、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、電源配線と対をなすグランド配線とを有するプリント配線基板を形成する工程を有する。そして、この工程では、第１の電源配線から第ｎの電源配線、グランド配線の順に線幅方向に並べて配置して形成し、グランド配線と第ｎの電源配線との線幅方向に対する間隔をＳｎとしたとき、α１×Ｓｎ／Ｓｍ≦Ｖｎ／Ｖｍ＜α２×Ｓｎ／Ｓｍ、ただし１≦ｍ＜ｎ、α１≦１＜α２、を満たすように形成する。 A second method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which the plurality of semiconductor elements are mounted.
a plurality of power supply lines including at least one wiring layer having n types of power supplies from the first power supply line having the first voltage V1 to the nth power supply line having the nth voltage Vn; And a step of forming a printed wiring board having a ground wiring paired with the printed wiring board. In this step, the first power supply wiring, the nth power supply wiring, and the ground wiring are arranged in the line width direction in this order, and the distance between the ground wiring and the nth power supply wiring in the line width direction is defined as Sn. , It is formed so as to satisfy α1 × Sn / Sm ≦ Vn / Vm <α2 × Sn / Sm, where 1 ≦ m <n and α1 ≦ 1 <α2.

また、本発明に係る第３の、半導体装置の製造方法は、複数の半導体素子と、少なくとも３つの配線層が積層され複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であって、
ｎ種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、電源配線と対をなすグランド配線とが設けられたプリント配線基板を形成する工程を有する。そして、この工程では、少なくとも３つの配線層が、グランド配線が形成されたグランド層と、第１の電源配線が形成された第１の配線層から、第ｎの電源配線が形成された第ｎの配線層までを含み、第１の配線層から第ｎの配線層、グランド層の順に積層して形成し、グランド層から第ｎの配線層までの距離をＤｎとしたとき、Ｖｎ／Ｖｍ＝Ｄｎ／Ｄｍ、ただし１≦ｍ＜ｎ、を満たすように形成する。 A third method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which at least three wiring layers are stacked and a plurality of semiconductor elements are mounted. Because
A plurality of power supply wirings including a first power supply wiring having n types of power supplies and having a first voltage V1 to an nth power supply wiring having an nth voltage Vn, and a ground paired with the power supply wiring Forming a printed wiring board provided with wiring. In this step, at least three wiring layers are formed from the ground layer in which the ground wiring is formed and the first wiring layer in which the first power wiring is formed. Vn / Vm = When the distance from the ground layer to the nth wiring layer is Dn, the first wiring layer, the nth wiring layer, and the ground layer are stacked in this order. It is formed so as to satisfy Dn / Dm, where 1 ≦ m <n.

また、本発明に係る第４の、半導体装置の製造方法は、複数の半導体素子と、複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であって、
ｎ種類の電源を有する少なくとも１つの配線層が、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、電源配線と対になるグランド配線とを有するプリント配線基板を形成する工程を有する。そして、この工程では、第１の電源配線から第ｎの電源配線、グランド配線の順に線幅方向に並べて配置して形成し、グランド配線と第ｎの電源配線との線幅方向に対する間隔をＳｎとしたとき、Ｖｎ／Ｖｍ＝Ｓｎ／Ｓｍ、ただし１≦ｍ＜ｎ、を満たすように形成する。 A fourth method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which the plurality of semiconductor elements are mounted.
a plurality of power supply lines including at least one wiring layer having n types of power supplies from the first power supply line having the first voltage V1 to the nth power supply line having the nth voltage Vn; And a step of forming a printed wiring board having a ground wiring paired with the printed wiring board. In this step, the first power supply wiring, the nth power supply wiring, and the ground wiring are arranged in the line width direction in this order, and the distance between the ground wiring and the nth power supply wiring in the line width direction is defined as Sn. In this case, Vn / Vm = Sn / Sm, where 1 ≦ m <n.

また、本発明に係る第５の、半導体装置の製造方法は、複数の半導体素子と、少なくとも３つの配線層が積層され複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であって、
２種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線と、第１の電圧Ｖ１よりも小さい第２の電圧Ｖ２を有する第２の電源配線と、第１及び第２の電源配線と対をなすグランド配線とが設けられたプリント配線基板を形成する工程を有する。そして、この工程では、少なくとも３つの配線層が、グランド配線が形成されたグランド層と、第１の電源配線が形成された第１の配線層と、第２の電源配線が形成された第２の配線層とを含み、第１の配線層、第２の配線層、グランド層の順に積層して形成し、グランド層から第１の配線層までの距離をＤ１、グランド層から第２の配線層までの距離をＤ２としたとき、Ｖ２／Ｖ１＝Ｄ２／Ｄ１を満たすように形成する。 A fifth method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which at least three wiring layers are stacked and a plurality of semiconductor elements are mounted. Because
A first power supply wiring having two types of power supplies and having a first voltage V1, a second power supply wiring having a second voltage V2 smaller than the first voltage V1, and first and second power supplies A step of forming a printed wiring board provided with a ground wiring paired with a power supply wiring; In this step, at least three wiring layers include a ground layer in which ground wiring is formed, a first wiring layer in which first power wiring is formed, and a second in which second power wiring is formed. The first wiring layer, the second wiring layer, and the ground layer are stacked in this order, and the distance from the ground layer to the first wiring layer is D1, and the second wiring layer is connected to the second wiring layer. When the distance to the layer is D2, it is formed so as to satisfy V2 / V1 = D2 / D1.

また、本発明に係る第６の、半導体装置の製造方法は、複数の半導体素子と、複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であって、
２種類の電源を有する少なくとも１つの配線層が、第１の電圧Ｖ１を有する第１の電源配線と、第１の電圧Ｖ１よりも小さい第２の電圧Ｖ２を有する第２の電源配線と、第１及び第２の電源配線と対をなすグランド配線とを有するプリント配線基板を形成する工程を有する。そして、この工程では、第１の電源配線、第２の電源配線、グランド配線の順に線幅方向に並べて配置して形成し、グランド配線と第１の電源配線との線幅方向に対する間隔をＳ１、グランド配線と第２の電源配線との線幅方向に対する間隔をＳ２としたとき、Ｖ２／Ｖ１＝Ｓ２／Ｓ１を満たすように形成する。 A sixth method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which the plurality of semiconductor elements are mounted.
At least one wiring layer having two types of power supplies includes a first power supply wiring having a first voltage V1, a second power supply wiring having a second voltage V2 smaller than the first voltage V1, and Forming a printed wiring board having a ground wiring paired with the first and second power supply wirings. In this step, the first power supply wiring, the second power supply wiring, and the ground wiring are arranged and arranged in the line width direction in this order, and the distance between the ground wiring and the first power supply wiring in the line width direction is defined as S1. When the distance between the ground wiring and the second power supply wiring in the line width direction is S2, the wiring is formed so as to satisfy V2 / V1 = S2 / S1.

本発明によれば、プレーン面積が比較的大きい層の電源を第１層の電源配線とすることで、プレーン面積が比較的小さい中間層の電源電圧を安定させることができる。また、本発明によれば、層内部の電源配線及びグランド配線が占めるプレーン面積が減少し、配線の自由度が高まり、信号配線を引き回すことが容易になる。したがって、本発明は、信号配線の引回しの自由度を確保すると共に、複数種の電源の電圧変動、信号品質の劣化を抑えることができる。   According to the present invention, the power supply voltage of the intermediate layer having a relatively small plane area can be stabilized by using the power supply of the layer having a relatively large plane area as the power supply wiring of the first layer. Further, according to the present invention, the plane area occupied by the power supply wiring and ground wiring in the layer is reduced, the degree of freedom of wiring is increased, and the signal wiring can be easily routed. Therefore, according to the present invention, it is possible to secure a degree of freedom in routing the signal wiring and to suppress voltage fluctuations and signal quality deterioration of a plurality of types of power supplies.

以下、本発明の実施形態について図面を参照して詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（発明の原理）
まず、本発明の原理作用について、３層構造のプリント配線基板を一例に挙げて説明する。 (Principle of the invention)
First, the principle operation of the present invention will be described by taking a printed wiring board having a three-layer structure as an example.

図５５に示すように、プリント配線基板の上層から順に、第１層２３を第１の電源を有する配線層、第２層２４を第２の電源を有する配線層、そして第３層２２をグランドを有する配線層として定義する。なお、説明の便宜上、図５５において、各層は完全導体であって層の全面に亘って形成されており、その導体面積及び層間距離は等しく、また図５５では各層が厚みを持っているが、層の厚みはゼロとして簡単に説明する。   As shown in FIG. 55, in order from the upper layer of the printed wiring board, the first layer 23 is a wiring layer having a first power source, the second layer 24 is a wiring layer having a second power source, and the third layer 22 is a ground. Is defined as a wiring layer having For convenience of explanation, in FIG. 55, each layer is a complete conductor and is formed over the entire surface, and the conductor area and interlayer distance are equal. In FIG. 55, each layer has a thickness. A simple explanation will be given assuming that the thickness of the layer is zero.

ここで、第２層２４と第３層２２との間に直流電圧Ｖ１を印加し、第１層２３と第３層２２との間に直流電圧Ｖ２を印加した場合について考える。このとき、第２層２４は、いずれの層にも電気的に接続されておらず、つまり電気的に浮いた状態になっている。そこで、まず、第２層２４が存在しないものとして説明する。このときの状態を、図５４に示す。   Here, consider a case where a DC voltage V1 is applied between the second layer 24 and the third layer 22, and a DC voltage V2 is applied between the first layer 23 and the third layer 22. At this time, the second layer 24 is not electrically connected to any layer, that is, is in an electrically floating state. Therefore, first, it is assumed that the second layer 24 does not exist. The state at this time is shown in FIG.

この状態は、平行平板コンデンサに電圧を印加した状態と同様である。図５４中に矢印で示した電気力線は、電極板である第１層２３及び第３層２２に垂直な向きとなる。電極板同士の距離、つまり第１層２３と第３層２２との間の距離をｄとすれば、電極板間に生じる電界ＥはＶ／ｄである。   This state is the same as the state in which a voltage is applied to the parallel plate capacitor. The electric lines of force indicated by arrows in FIG. 54 are oriented perpendicular to the first layer 23 and the third layer 22 that are electrode plates. If the distance between the electrode plates, that is, the distance between the first layer 23 and the third layer 22 is d, the electric field E generated between the electrode plates is V / d.

ところで、電気力線の向きに対して垂直な方向に完全導体が存在した場合には、完全導体の平面方向に対して電気力線が生じないので、完全導体の有無によってその電界を変化させることはない。したがって、第１層２３と第３層２２との間に第２層２４が存在している場合であっても、実は電界は何ら変化しない。この状態を図５５に示す。第３層２２と第２層２４との間に生じる電界がＶ／ｄであるならば、第３層２２と第１層２３との間に生じる電圧は、電界と電極板間隔との積となり、Ｖ／２である。   By the way, when there is a perfect conductor in the direction perpendicular to the direction of the electric field lines, there is no electric field line in the plane direction of the complete conductor. There is no. Therefore, even if the second layer 24 exists between the first layer 23 and the third layer 22, the electric field does not actually change at all. This state is shown in FIG. If the electric field generated between the third layer 22 and the second layer 24 is V / d, the voltage generated between the third layer 22 and the first layer 23 is the product of the electric field and the electrode plate spacing. , V / 2.

以上の説明では、中間層をなす導体の厚みがゼロであるものとして説明したが、実際のプリント配線基板では、層間距離に比べて導体の厚みが無視できるほど小さくない。このため、層間距離が等しい３層構造のプリント配線基板においても、中間層に生じる電圧がＶ／２とはならない。これは、最上層（第１番目の配線層）から第２番目の配線層と第３番目の配線層との層間距離が、第１番目の配線層と第３番目の配線層との層間距離の半分とならないためである。   In the above description, the thickness of the conductor forming the intermediate layer has been described as being zero. However, in an actual printed wiring board, the thickness of the conductor is not so small that it can be ignored compared to the interlayer distance. For this reason, even in a printed wiring board having a three-layer structure having the same interlayer distance, the voltage generated in the intermediate layer does not become V / 2. This is because the interlayer distance between the second wiring layer and the third wiring layer from the uppermost layer (first wiring layer) is the interlayer distance between the first wiring layer and the third wiring layer. This is because it does not become half of.

そこで、さらに一般化して、Ｎ層構造のプリント配線基板を一例に挙げて説明する。   Therefore, it will be further generalized and described by taking an N-layer structure printed wiring board as an example.

Ｎ層構造のプリント配線基板は、第１の配線層から第ｎの配線層、グランド層の順に積層されている。図５６においては、第１の配線層２３から第２の配線層２４、第３の配線層２５、グランド層２２の順に積層されている。   The printed wiring board having an N layer structure is laminated in the order of the first wiring layer, the nth wiring layer, and the ground layer. In FIG. 56, the first wiring layer 23, the second wiring layer 24, the third wiring layer 25, and the ground layer 22 are laminated in this order.

そして、グランドを有する配線層であるグランド層２２から第ｎの電圧Ｖｎを有する配線層までの距離をＤｎ（Ｄ１、Ｄ２，Ｄ３・・・）としたとき、ＤｎとＶｎの関係は、α１×Ｄｎ／Ｄｍ≦Ｖｎ／Ｖｍ＜α２×Ｄｎ／Ｄｍを満たしている。ただし、ｍ，ｎは整数であって、１≦ｍ＜ｎである。また、α１、α２は正数であって、α１≦１＜α２である。特に、α１＝１のとき、Ｄｎ／Ｄｍ＝Ｖｎ／Ｖｍが成り立つ。   When the distance from the ground layer 22 that is the wiring layer having the ground to the wiring layer having the nth voltage Vn is Dn (D1, D2, D3...), The relationship between Dn and Vn is α1 × Dn / Dm ≦ Vn / Vm <α2 × Dn / Dm is satisfied. However, m and n are integers, and 1 ≦ m <n. Α1 and α2 are positive numbers, and α1 ≦ 1 <α2. In particular, when α1 = 1, Dn / Dm = Vn / Vm holds.

これより、層数だけでなく、各層の厚みや層間隔が変化することでも、各層に生じる電圧を制御できることがわかる。つまり、多層のプリント配線基板における任意の１層に電源が設けられ、この層から１層以上隔てた別の１層をグランドとして電圧を印加した場合、これらの層の間には、印加した電源電圧未満の電圧が生じる層ができて、層の厚みや層間隔、層数によってその電圧を制御することができる。   From this, it can be seen that the voltage generated in each layer can be controlled not only by the number of layers but also by changing the thickness and layer spacing of each layer. That is, when a power source is provided in an arbitrary layer in a multilayer printed wiring board and another one layer separated from this layer by one or more layers is grounded, the applied power source is between these layers. A layer in which a voltage lower than the voltage is generated is formed, and the voltage can be controlled by the thickness of the layer, the layer interval, and the number of layers.

また、この原理は、同一層の上に並べられた複数の電源配線についても適用することができる。この構成の場合には、配線の本数、配線の短手方向である配線幅、配線間隔によって電圧を制御することができる。プリント配線基板は、ｎ種類の電源を有する少なくとも１つの配線層が設けられている。この配線層は、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、これら電源配線と対になるグランド配線とを有しており、第１の電源配線から第ｎの電源配線、グランド配線の順に線幅方向に並んで配置されている。図５７においては、１つの配線層に、第１の電源配線２３、第２の電源配線２４、第３の電源配線２５、グランド配線２２の順に線幅方向に並んで配置されている。   This principle can also be applied to a plurality of power supply lines arranged on the same layer. In the case of this configuration, the voltage can be controlled by the number of wires, the wire width in the short direction of the wires, and the wire interval. The printed wiring board is provided with at least one wiring layer having n types of power supplies. The wiring layer includes a plurality of power supply wirings including a first power supply wiring having the first voltage V1 to an nth power supply wiring having the nth voltage Vn, and ground wirings paired with the power supply wirings. The first power wiring, the nth power wiring, and the ground wiring are arranged in the line width direction in this order. In FIG. 57, the first power supply wiring 23, the second power supply wiring 24, the third power supply wiring 25, and the ground wiring 22 are arranged in the line width direction in this order on one wiring layer.

そして、グランド配線と第ｎの電源配線との線幅方向に対する間隔をＳｎとしたとき、α１×Ｓｎ／Ｓｍ≦Ｖｎ／Ｖｍ＜α２×Ｓｎ／Ｓｍを満たしている。特に、α１＝１のとき、Ｖｎ／Ｖｍ＝Ｓｎ／Ｓｍが成り立つ。なお、水平方向の静電容量は、配線の端面の面積と配線の間隔Ｓｎで決まり、垂直方向に比べて小さいので、その効果が発揮されるためには、ある程度、配線長が大きいか、導体層の厚みが大きい必要がある。   When the distance between the ground wiring and the nth power supply wiring in the line width direction is Sn, α1 × Sn / Sm ≦ Vn / Vm <α2 × Sn / Sm is satisfied. In particular, when α1 = 1, Vn / Vm = Sn / Sm holds. The horizontal capacitance is determined by the area of the end face of the wiring and the wiring interval Sn, and is smaller than that in the vertical direction. The layer thickness needs to be large.

従来の電源設計では、プレーン面積が大きい層とカップリングさせることで電源インピーダンスを下げたり、またはメモリ素子の参照電源を安定化させるために単にメモリ素子の電源を有する層に近接させてカップリングによる安定を図っていたりしただけであった。これに対し、本発明では、プレーン面積が大きい電源を有する層または配線を利用して、グランドを有する層または配線との間で分圧された電源電圧ＶｎまたはＶ’ｎを得ることで、これと一致する所望の電源電圧ＶｎまたはＶ’ｎを別途印加した場合に、さらに安定した電源供給を行うことが可能となる。   In the conventional power supply design, coupling with a layer having a large plane area reduces the power impedance, or in order to stabilize the reference power supply of the memory element, it is simply placed close to the layer having the power supply of the memory element. It was just trying to stabilize. On the other hand, in the present invention, by using a layer or wiring having a power source having a large plane area, a power supply voltage Vn or V′n divided between the layer or wiring having ground is obtained. When a desired power supply voltage Vn or V′n that coincides with the above is separately applied, more stable power supply can be performed.

また、電源電圧ＶｎやＶ’ｎは、プリント配線基板の製造上のばらつきによって、必ずしも設定値どおりにならない場合があるが、電源変動を抑えることが主たる目的であるので、これら電源電圧がＶｎまたはＶ’ｎと厳密に一致する必要はない。   Further, the power supply voltages Vn and V′n may not always be the set values due to variations in manufacturing of the printed wiring board, but the main purpose is to suppress power supply fluctuations. It is not necessary to exactly match V′n.

従来の電源設計では、プレーン面積（配線層の平面積）が比較的大きい層とカップリングさせることで、電源インピーダンスを下げたり、またはメモリ素子の参照電源を安定化させるために単にメモリ素子の電源を有する層に近接させてカップリングによる安定を図っていたりしていただけなのに対して、本発明では、プレーン面積が比較的大きい層の電源を有する層、または配線を利用して、グランドを有する層または配線との間で分圧された電源電圧ＶｎまたはＶ’ｎを得ることで、これら電源電圧と一致する所望の電源電圧を別途に印加した場合に、さらに安定した電源の供給を行うことが可能になる。   In the conventional power supply design, coupling with a layer having a relatively large plane area (planar area of the wiring layer) simply reduces the power supply impedance or stabilizes the memory element reference power supply. However, in the present invention, a layer having a power source of a layer having a relatively large plane area or a layer having a ground by using a wiring is used in the present invention. Alternatively, by obtaining a power supply voltage Vn or V′n divided with respect to the wiring, when a desired power supply voltage that matches these power supply voltages is separately applied, a more stable power supply can be performed. It becomes possible.

次に、３層構造のプリント配線基板を例に挙げて、上層から第１層２３及び第３層２２の面積と、中間層である第２層２４の面積とが異なる場合に、第２層２４への電源供給の安定性について説明する。なお、ここでも説明の便宜上、全ての層は完全導体であって、第２層２４が層の全面に亘って形成されており、層間距離が等しく、また図５８では厚みを持っているが、層の厚みはゼロとして簡単に説明する。   Next, taking a printed wiring board having a three-layer structure as an example, when the area of the first layer 23 and the third layer 22 from the upper layer is different from the area of the second layer 24 which is an intermediate layer, the second layer The stability of power supply to 24 will be described. Here, for convenience of explanation, all the layers are perfect conductors, and the second layer 24 is formed over the entire surface of the layers, the interlayer distance is equal, and in FIG. 58, the layers have a thickness. A simple explanation will be given assuming that the thickness of the layer is zero.

図５８は、第１層２３及び第３層２２の面積が、第２層２４の面積よりも小さくされている構成の場合を示している。少なくともこれら第１層２３と第３層２２との間に一様な電界Ｅ＝Ｖ／ｄが生じていれば、中間層に生じる電圧は図５５に示した構成の場合と変わらない。しかしながら、半導体素子等のデバイスを動作させて、中間層の電圧が変動した場合、第１層２３の面積が小さいために第１層２３が与える電界への影響が少なく、結果として電源を安定させる効果が小さい。   FIG. 58 shows a case where the areas of the first layer 23 and the third layer 22 are smaller than the area of the second layer 24. If a uniform electric field E = V / d is generated at least between the first layer 23 and the third layer 22, the voltage generated in the intermediate layer is the same as in the configuration shown in FIG. However, when a device such as a semiconductor element is operated and the voltage of the intermediate layer fluctuates, the area of the first layer 23 is small, so the influence of the first layer 23 on the electric field is small, and as a result, the power supply is stabilized. Small effect.

一方、図５９は、図５８に示した構成と逆に、中間層である第２層２４の面積が、第１層２３及び第３層２２の面積よりも小さい構成の場合を示している。この構成のときにも、少なくとも中間層の付近に一様な電界Ｅ＝Ｖ／ｄが生じていれば、中間層に生じる電圧は、図５５に示した構成の場合と同様である。   On the other hand, FIG. 59 shows a case where the area of the second layer 24, which is an intermediate layer, is smaller than the areas of the first layer 23 and the third layer 22, contrary to the structure shown in FIG. Also in this configuration, if a uniform electric field E = V / d is generated at least in the vicinity of the intermediate layer, the voltage generated in the intermediate layer is the same as that in the configuration shown in FIG.

そして、この構成の場合は、中間層の電圧が変動した場合であっても、面積が大きい第１層２３と第３層２４との間に生じる電界が安定していれば、中間層を所望の電圧に安定化させることが可能である。   In this configuration, even if the voltage of the intermediate layer fluctuates, if the electric field generated between the first layer 23 and the third layer 24 having a large area is stable, the intermediate layer is desired. It is possible to stabilize to the voltage of.

以上のことは、Ｎ層のプリント配線基板の構成の場合にも同様である。ただし、Ｎは整数である。したがって、第１層及び第Ｎ層の面積は、第ｎ層の面積よりも大きい方が、第ｎ層の電圧を安定させる効果が大きい。また、全ての層は、透視平面において重なる位置に配置されている方が、第ｎ層の電圧を安定させる効果が大きい。   The same applies to the configuration of the N-layer printed wiring board. However, N is an integer. Therefore, the effect of stabilizing the voltage of the n-th layer is greater when the areas of the first layer and the N-th layer are larger than the area of the n-th layer. Moreover, the effect of stabilizing the voltage of the n-th layer is greater when all the layers are arranged at overlapping positions in the perspective plane.

ここで、一例として、メモリ素子としてのＤＤＲ２−ＳＤＲＡＭがプリント配線基板に実装された構成の場合を挙げる。ＤＤＲ２−ＳＤＲＡＭには、メモリ素子の動作のための電源（１．８Ｖ）と、論理判定のための参照電源（０．９Ｖ）との少なくとも２種類の電源を必要としている。ＤＤＲ２−ＳＤＲＡＭは、参照電源が不安定である場合、論理判定に影響が生じるため、設計上、十分な配慮を要する。しかし、ＳｉＰ等の高密度なプリント配線基板では、十分な配線面積を確保することが難しく、また製造コストの面から配線層を増やすことも難しい。配線に流れる電流で考えた場合には、１．８Ｖの配線の方が０．９Ｖの配線よりも電流が大きいので、１．８Ｖの配線の線幅を優先的に太く形成せざるを得ない。   Here, as an example, a case where a DDR2-SDRAM as a memory element is mounted on a printed wiring board will be given. The DDR2-SDRAM requires at least two types of power sources: a power source (1.8V) for operating the memory element and a reference power source (0.9V) for logic determination. Since the DDR2-SDRAM has an influence on logic determination when the reference power supply is unstable, sufficient consideration is required in design. However, with a high-density printed wiring board such as SiP, it is difficult to secure a sufficient wiring area, and it is difficult to increase the number of wiring layers from the viewpoint of manufacturing cost. Considering the current flowing in the wiring, the 1.8V wiring has a larger current than the 0.9V wiring, so the 1.8V wiring has to be preferentially thickened. .

このとき、本発明のように、１．８Ｖ、０．９Ｖ、グランドの順に積層された３層構造として、１．８Ｖとグランドの各層を線幅が比較的太い配線で接続することによって、これら各層の中間層である０．９Ｖの層は、線幅が比較的細い配線で接続されている構成であっても、安定した電圧を供給することが可能になる。   At this time, as in the present invention, as a three-layer structure in which 1.8V, 0.9V, and ground are stacked in this order, each layer of 1.8V and ground is connected by a wiring having a relatively large line width. A layer of 0.9 V, which is an intermediate layer of each layer, can supply a stable voltage even if it is configured to be connected by a wiring having a relatively narrow line width.

このように、本発明は、面積が比較的大きいプレーン（層）の間に挟まれる、面積が比較的小さいプレーンである中間層の電源変動を抑えたい場合に有効である。本発明に関連する構成例のように、交流理論に基づくプレーン同士のカップリングを用いることで電源インピーダンスを低下させる構成と比較して、本発明は、静電磁界の理論に基づいて、電源層が配置される位置に生じる電圧ＶｎまたはＶｍを、所望の電源電圧であるＶｎまたはＶｍにほぼ一致させることで、電源電圧を安定化させるという原理を利用している点が、本発明に関連する構成と異なっている。   Thus, the present invention is effective when it is desired to suppress power supply fluctuations in an intermediate layer that is a plane having a relatively small area, which is sandwiched between planes (layers) having a relatively large area. Compared with the configuration in which the power supply impedance is reduced by using the coupling between the planes based on the AC theory as in the configuration example related to the present invention, the present invention is based on the theory of the electrostatic magnetic field. It is related to the present invention that the principle of stabilizing the power supply voltage by making the voltage Vn or Vm generated at the position where the power supply voltage is arranged substantially equal to the desired power supply voltage Vn or Vm is used. It is different from the configuration.

上述した各式を満たすように構成された具体的な実施形態について説明する。   A specific embodiment configured to satisfy the above-described equations will be described.

（実施形態）
図１、図２、図３は、第１の実施形態の半導体装置の第１層、第２層、第３層をそれぞれ示す平面図である。実施形態の半導体装置は、メモリ素子（メモリ用の半導体素子）を有する１つのメモリパッケージ１と、ＣＰＵ（情報処理用の半導体素子）２と、プリント配線基板３とを備えている。メモリパッケージ１及びＣＰＵ２は、プリント配線基板３の、上から見て第１層に実装されている。プリント配線基板３は、少なくとも３層から構成されている。 (Embodiment)
1, 2, and 3 are plan views showing a first layer, a second layer, and a third layer of the semiconductor device of the first embodiment, respectively. The semiconductor device of the embodiment includes one memory package 1 having a memory element (semiconductor element for memory), a CPU (semiconductor element for information processing) 2, and a printed wiring board 3. The memory package 1 and the CPU 2 are mounted on the first layer of the printed wiring board 3 as viewed from above. The printed wiring board 3 is composed of at least three layers.

図１に示すように、プリント配線基板３の第１層には、プリント配線基板３の外周に沿ってメモリ素子のグランド配線５１がループ状に配線されており、このグランド配線５１の内周側に沿ってメモリ素子の電源配線５２がループ状に配線されている。   As shown in FIG. 1, in the first layer of the printed wiring board 3, the ground wiring 51 of the memory element is wired in a loop shape along the outer periphery of the printed wiring board 3, and the inner peripheral side of the ground wiring 51. A power supply wiring 52 of the memory element is routed in a loop shape.

図２に示すように、プリント配線基板３の第２層には、プリント配線基板３の外周に沿ってメモリ素子のグランド配線５１がループ状に配線されており、このグランド配線５１の内周側に沿ってメモリ素子の参照電源配線５３がループ状に配線されている。また、第２層には、第２の電源配線としての参照電源配線５３の内周側に沿って、第１の電源配線としてのメモリ素子の電源配線５２がループ状に配線されている。   As shown in FIG. 2, in the second layer of the printed wiring board 3, the ground wiring 51 of the memory element is wired in a loop shape along the outer periphery of the printed wiring board 3, and the inner peripheral side of the ground wiring 51. The reference power supply wiring 53 of the memory element is wired in a loop along the line. In the second layer, the power supply wiring 52 of the memory element as the first power supply wiring is wired in a loop along the inner peripheral side of the reference power supply wiring 53 as the second power supply wiring.

図３に示すように、第３層の全面には、メモリ素子のグランド配線５１が設けられている。このように構成されることで、第２層のメモリ素子の参照電源配線５３は、第１層のメモリ素子の電源配線５２と、第３層のメモリ素子のグランド配線５１との間に挟まれており、第１層のメモリ素子の電源配線５２、第３層のメモリ素子のグランド配線５１によって完全に覆われるように配置されている。そして、参照電源５３のための端子６１が、プリント配線基板３の外周側、つまり参照電源配線５３に近い向きに位置させるようにメモリパッケージ１に配置されている。一例として、８４個の接続端子を有するＤＤＲ２−ＳＤＲＡＭにおける、の接続端子一覧の概要を図４に示す。図４に示すように、参照電源５３のための端子６１は、Ｊ行２列に１つだけ割り当てられている。   As shown in FIG. 3, the ground wiring 51 of the memory element is provided on the entire surface of the third layer. With this configuration, the reference power wiring 53 of the second layer memory element is sandwiched between the power wiring 52 of the first layer memory element and the ground wiring 51 of the third layer memory element. The power supply wiring 52 of the first layer memory element and the ground wiring 51 of the third layer memory element are disposed so as to be completely covered. A terminal 61 for the reference power supply 53 is arranged in the memory package 1 so as to be positioned on the outer peripheral side of the printed wiring board 3, that is, in a direction close to the reference power supply wiring 53. As an example, FIG. 4 shows an outline of a list of connection terminals in a DDR2-SDRAM having 84 connection terminals. As shown in FIG. 4, only one terminal 61 for the reference power supply 53 is assigned to J row and 2 column.

（他の実施形態）
上述した第１の実施形態において第１層から第３層とした構成、つまり第ｎ層の意味は、プリント配線基板の絶対的な層の位置を規定するものではなく、あくまでも上から見た位置関係を意味している。したがって、電圧の勾配と、層間の距離が考慮されていれば、第１層と第２層との間、第２層と第３層との間に配線層が設けられてもよい。さらに詳しくは、第１層と第３層との間に電圧Ｖを印加する場合に、第２層の所望の電圧がＶ／２であるとき、第２層の位置は第１層と第３層との中間であればよく、第１層と第２層との間、または第２層と第３層との間に他の配線層が存在していたとしても、第２層の電圧を変化させないので、これら他の配線層が設けられてもよい。また、層数は３層に限定されるものではないことは勿論である。 (Other embodiments)
In the first embodiment described above, the configuration from the first layer to the third layer, that is, the meaning of the n-th layer does not define the absolute layer position of the printed wiring board, but is a position viewed from above. Means a relationship. Accordingly, a wiring layer may be provided between the first layer and the second layer, and between the second layer and the third layer as long as the voltage gradient and the distance between the layers are taken into consideration. More specifically, when a voltage V is applied between the first layer and the third layer, when the desired voltage of the second layer is V / 2, the position of the second layer is the first layer and the third layer. The voltage of the second layer is not limited even if there is another wiring layer between the first layer and the second layer or between the second layer and the third layer. Since these are not changed, these other wiring layers may be provided. Of course, the number of layers is not limited to three.

図５に、第２の実施形態の第１層の平面図を示す。図５に示すように、第１層には、１つのメモリパッケージ１が実装されており、メモリ素子の電源配線５２とグランド配線５１との間にデカップリングコンデンサ７１が挿入されて配置されている。また、第１層には、メモリ素子の参照電源配線５３とグランド配線５１との間にデカップリングコンデンサ７２が挿入されて配置されている。図６に、図５におけるＡ−Ａ’断面図を示し、図７に、図５におけるＢ−Ｂ’断面図を示す。   In FIG. 5, the top view of the 1st layer of 2nd Embodiment is shown. As shown in FIG. 5, one memory package 1 is mounted on the first layer, and a decoupling capacitor 71 is inserted between a power supply wiring 52 and a ground wiring 51 of the memory element. . In the first layer, a decoupling capacitor 72 is inserted between the reference power supply wiring 53 and the ground wiring 51 of the memory element. 6 shows a cross-sectional view along A-A ′ in FIG. 5, and FIG. 7 shows a cross-sectional view along B-B ′ in FIG. 5.

なお、本実施形態における第２層、第３層は、図２、図３に示した構成と同様の構成であるため、図示を省略する。以下の実施形態において、第２層以降について記載していない場合には、その構造が自明であるために省略したものとする。   In addition, since the second layer and the third layer in the present embodiment have the same configurations as those shown in FIGS. 2 and 3, illustration is omitted. In the following embodiment, when it is not described about the second and subsequent layers, it is omitted because the structure is self-evident.

上述した実施形態では、メモリ素子の電源配線５２、参照電源配線５３、グランド配線５１が、プリント配線基板３の外周に亘ってループ状に形成されたが、各配線の一部が切断されて間隙が設けられ、各配線がプリント配線基板３の外周の全周に亘って形成されていなくてもよい。この構成例を第３及び第４の実施形態として示す。図８、図９、図１０は、第３の実施形態の半導体装置の第１層、第２層、第３層をそれぞれ示す平面図である。図１１に、第４の実施形態における第１層の平面図を示す。   In the embodiment described above, the power supply wiring 52, the reference power supply wiring 53, and the ground wiring 51 of the memory element are formed in a loop shape around the outer periphery of the printed wiring board 3, but a part of each wiring is cut to form a gap. Are provided, and each wiring may not be formed over the entire circumference of the printed circuit board 3. This configuration example is shown as third and fourth embodiments. 8, 9, and 10 are plan views showing the first layer, the second layer, and the third layer of the semiconductor device of the third embodiment, respectively. In FIG. 11, the top view of the 1st layer in 4th Embodiment is shown.

図１２、図１３、図１４は、第５の実施形態における第１層、第２層、第３層をそれぞれ示す平面図である。図１２に示すように、第１層にはデカップリングコンデンサが配置されている。また、図１３に示すように、第２層にはデカップリングコンデンサ７２’が配置されており、プリント配線基板３の層内部にデカップリングコンデンサ７２’が埋め込まれて構成されている。図１４に示すように、第３層の全面に亘ってグランド配線５１が設けられている。   FIGS. 12, 13, and 14 are plan views showing the first layer, the second layer, and the third layer in the fifth embodiment, respectively. As shown in FIG. 12, a decoupling capacitor is arranged in the first layer. As shown in FIG. 13, a decoupling capacitor 72 ′ is disposed in the second layer, and the decoupling capacitor 72 ′ is embedded inside the layer of the printed wiring board 3. As shown in FIG. 14, a ground wiring 51 is provided over the entire surface of the third layer.

図１５に、図１３におけるＣ−Ｃ’断面図を示す。また、デカップリングコンデンサの個数は、必要に応じて適宜選択することができる。さらに、ＣＰＵ２がプリント配線基板３の第１層以外の層に実装された構造にされてもよい。この構成例を第６及び第７の実施形態として示す。図１６、図１７、図１８は、第６の実施形態における第１層、第２層、第３層をそれぞれ示す平面図である。図１９は、第７の実施形態における第１層を示す平面図である。   FIG. 15 is a cross-sectional view taken along the line C-C ′ in FIG. Further, the number of decoupling capacitors can be appropriately selected as necessary. Further, the CPU 2 may be configured to be mounted on a layer other than the first layer of the printed wiring board 3. Examples of this configuration are shown as sixth and seventh embodiments. FIGS. 16, 17, and 18 are plan views showing the first layer, the second layer, and the third layer, respectively, in the sixth embodiment. FIG. 19 is a plan view showing a first layer in the seventh embodiment.

図２０に示す第８の実施形態の第１層、及び図２３に示す第９の実施形態の第１層には、１つのＣＰＵ２と、２つのメモリパッケージ１が並べて配置されている。図２１、図２２は、第８の実施形態における第２層、第３層をそれぞれ示す平面図である。   One CPU 2 and two memory packages 1 are arranged side by side on the first layer of the eighth embodiment shown in FIG. 20 and the first layer of the ninth embodiment shown in FIG. 21 and 22 are plan views showing the second layer and the third layer in the eighth embodiment, respectively.

また、第９の実施形態では、メモリ素子の電源配線５２、参照電源配線５３、グランド配線５１が、プリント配線基板３の外周に亘ってループ状に形成されたが、各配線の一部が切断されて間隙が設けられ、各配線がプリント配線基板３の外周の全周に亘って形成されていなくてもよい。この構成例を第１０の実施形態として示す。図２４、図２５、図２６は、第１０の実施形態における第１層、第２層、第３層をそれぞれ示す平面図である。   In the ninth embodiment, the power supply wiring 52, the reference power supply wiring 53, and the ground wiring 51 of the memory element are formed in a loop over the outer periphery of the printed wiring board 3, but a part of each wiring is cut. Thus, a gap is provided, and each wiring may not be formed over the entire circumference of the printed wiring board 3. An example of this configuration is shown as a tenth embodiment. 24, 25, and 26 are plan views respectively showing a first layer, a second layer, and a third layer in the tenth embodiment.

さらに、図２７に示すように、ＣＰＵ２とメモリパッケージ１の位置が、第８及び第９の実施形態と左右逆に配置された第１１の実施形態の構成を採ることも可能である。   Further, as shown in FIG. 27, it is possible to adopt the configuration of the eleventh embodiment in which the positions of the CPU 2 and the memory package 1 are arranged opposite to the left and right in the eighth and ninth embodiments.

また、図２８、図２９、図３０は、ループ状の各配線の一部が切断されて間隙が設けられた、第１２の実施形態における第１層、第２層、第３層をそれぞれ示す平面図である。ループ状に形成された各配線は、メモリ素子の電源、参照電源の品質向上を図るためなので、メモリ素子から離れた位置では配線を省くことができる。また、配線に作用する応力緩和等の構造上の配慮のために、ループ状の一部に間隙が設けられて分断されていてもよい。また、これらの構成では、実装されるメモリ素子の個数が２つに限定されるものではなく、所望の個数のメモリ素子を備える構成にされてもよい。   28, 29, and 30 show the first layer, the second layer, and the third layer in the twelfth embodiment, respectively, in which a part of each loop-shaped wiring is cut and a gap is provided. It is a top view. Since each wiring formed in a loop shape is intended to improve the quality of the power supply and reference power supply of the memory element, the wiring can be omitted at a position away from the memory element. Further, for structural considerations such as stress relaxation acting on the wiring, a gap may be provided in a part of the loop shape, and it may be divided. In these configurations, the number of memory elements to be mounted is not limited to two, and a configuration having a desired number of memory elements may be employed.

図３１、図３２に、２つのメモリパッケージ１がＣＰＵ２を間に挟むように配置されて実装された第１３、第１４の実施形態の第１層を示す。ＣＰＵ２がプリント配線基板３に埋め込まれた第１４の実施形態では、半導体装置全体を小さくすることができる。図３３、図３４は、第１３、第１４の実施形態に、デカップリングコンデンサ７１，７２が実装された第１５、第１６の実施形態の第１層を示す平面図である。   FIGS. 31 and 32 show the first layers of the thirteenth and fourteenth embodiments in which two memory packages 1 are arranged and mounted so as to sandwich the CPU 2 therebetween. In the fourteenth embodiment in which the CPU 2 is embedded in the printed wiring board 3, the entire semiconductor device can be made smaller. 33 and 34 are plan views showing the first layer of the fifteenth and sixteenth embodiments, in which the decoupling capacitors 71 and 72 are mounted on the thirteenth and fourteenth embodiments.

図３５に、４つのメモリパッケージ１が実装された第１７の実施形態の第１層を示す。プリント配線基板３の第１層の表面には、４つのメモリパッケージ１が風車状に配列されて実装されている。ＣＰＵ２は、プリント配線基板３の第１層に実装される構成であっても、第１層以外に実装される構成であってもよい。図３６は、第１７の実施形態にデカップリングコンデンサ７１，７２が実装された第１８の実施形態の第１層を示す平面図である。   FIG. 35 shows a first layer of the seventeenth embodiment on which four memory packages 1 are mounted. On the surface of the first layer of the printed wiring board 3, four memory packages 1 are arranged and mounted in a windmill shape. The CPU 2 may be configured to be mounted on the first layer of the printed wiring board 3 or may be configured to be mounted on other than the first layer. FIG. 36 is a plan view showing a first layer of the eighteenth embodiment in which the decoupling capacitors 71 and 72 are mounted on the seventeenth embodiment.

図３７は、４つのメモリパッケージ１が放射状に配列されて実装された第１９の実施形態の第１層を示す平面図である。プリント配線基板３の第１層の表面には、中央にＣＰＵ２が配置され、このＣＰＵ２を挟んでプリント配線基板３の外周部の四隅にメモリパッケージ１がそれぞれ配置されている。この場合においても、ＣＰＵ２は、表面実装あるいは基板内埋め込みの両方の形態が採ることができる。第１９の実施形態は、第１７、第１８の実施形態に比べて、等長配線が比較的容易であるものの、プリント配線基板３の面積が大きくなってしまう。また、図３８は、第１９の実施形態にデカップリングコンデンサ７１，７２が実装された第２０の実施形態の第１層を示す平面図である。   FIG. 37 is a plan view showing a first layer of the nineteenth embodiment in which four memory packages 1 are mounted in a radial pattern. On the surface of the first layer of the printed wiring board 3, the CPU 2 is arranged in the center, and the memory packages 1 are arranged at the four corners of the outer peripheral portion of the printed wiring board 3 with the CPU 2 interposed therebetween. Even in this case, the CPU 2 can take both the surface mounting and the embedding in the substrate. Compared to the seventeenth and eighteenth embodiments, the nineteenth embodiment has relatively long isometric wiring, but increases the area of the printed wiring board 3. FIG. 38 is a plan view showing a first layer of the twentieth embodiment in which the decoupling capacitors 71 and 72 are mounted in the nineteenth embodiment.

図３９、図４０に、４つのメモリパッケージ１が十字状に配列されて実装された第２１の実施形態の第１層、第２層を示す。第１層の表面には、中央にＣＰＵ２が配置され、このＣＰＵ２を挟んで上下左右にメモリパッケージ１がそれぞれ配置されている。第２層には、電源配線層５２が十字状に配置され、外周部の四隅に参照電源配線５３がそれぞれ配置されている。この構成の場合においても、第１９、第２０の実施形態と同様の作用効果が得られる。   39 and 40 show the first layer and the second layer of the twenty-first embodiment in which four memory packages 1 are arranged in a cross shape and mounted. On the surface of the first layer, the CPU 2 is arranged in the center, and the memory packages 1 are arranged on the upper, lower, left and right sides of the CPU 2, respectively. In the second layer, power supply wiring layers 52 are arranged in a cross shape, and reference power supply wirings 53 are arranged at the four corners of the outer periphery. Even in the case of this configuration, the same effects as those of the nineteenth and twentieth embodiments can be obtained.

図４１に、プリント配線基板３の外周部に沿って８つのメモリパッケージ１が配列されて実装された第２２の実施形態の第１層を示す。第１層には、中央にＣＰＵ２が配置され、プリント配線基板３の外周部に沿ってメモリ素子がそれぞれ配列されている。第２２の実施形態は、メモリパッケージ１の個数が増えているが、上述した実施形態と構造的特徴に違いはない。図４２は、第２２の実施形態にデカップリングコンデンサ７１，７２が実装された第２３の実施形態の第１層を示す平面図である。   FIG. 41 shows the first layer of the twenty-second embodiment in which eight memory packages 1 are arranged and mounted along the outer periphery of the printed wiring board 3. In the first layer, the CPU 2 is arranged at the center, and the memory elements are arranged along the outer periphery of the printed wiring board 3. In the twenty-second embodiment, the number of memory packages 1 is increased, but there is no difference in structural features from the above-described embodiment. FIG. 42 is a plan view showing a first layer of the twenty-third embodiment in which the decoupling capacitors 71 and 72 are mounted on the twenty-second embodiment.

上述したように、本実施形態によれば、プレーン面積が比較的大きい層の電源を第１層の電源とすることで、プレーン面積が比較的小さい中間層の電源電圧を安定させることができる。また、デカップリングコンデンサを電源層とグランド層との間に電気的に接続することで、電源電圧を更に安定させることができる。   As described above, according to this embodiment, the power supply voltage of the intermediate layer having a relatively small plane area can be stabilized by using the power supply of the layer having a relatively large plane area as the power supply of the first layer. Further, the power supply voltage can be further stabilized by electrically connecting the decoupling capacitor between the power supply layer and the ground layer.

また、本実施形態によれば、グランド層と各配線層の距離Ｄｎ、グランド配線と各電源配線の線幅方向に対する間隔Ｓｎが、上述した各式を満たすことで、内部の電源配線及びグランド配線が占めるプレーン面積が減少し、配線の自由度を高めることができる。本実施形態は、特に、同一層内で水平方向に配線層を並べて配置した場合に、プリント配線基板の配線層数を少なく抑えたままで、信号配線の引き回しの自由度を高めることができる。すなわち、本実施形態によれば、信号配線を容易に引き回すことが可能になる。   In addition, according to the present embodiment, the distance Dn between the ground layer and each wiring layer, and the interval Sn with respect to the line width direction between the ground wiring and each power supply wiring satisfy the above-described equations, so that the internal power supply wiring and ground wiring As a result, the area of the plane occupied by the wire can be reduced and the degree of freedom of wiring can be increased. In the present embodiment, in particular, when wiring layers are arranged in the horizontal direction in the same layer, the degree of freedom of signal wiring can be increased while the number of wiring layers of the printed wiring board is kept small. That is, according to the present embodiment, the signal wiring can be easily routed.

次に、実施例に基づいて、本発明を更に具体的に説明する。   Next, based on an Example, this invention is demonstrated further more concretely.

図４３は、実施例を示す断面図である。実施例は、６層のプリント配線基板３で構成されている。第１層Ｌ１にメモリ素子として４つのＤＤＲ２−ＳＤＲＡＭが設けられ、第４層Ｌ４にＣＰＵ２が埋め込まれている。プリント配線基板３の上から順に、第１層Ｌ１が信号配線Ｓ、第２層Ｌ２が信号配線Ｓ、第３層Ｌ３がグランド配線Ｇ、第４層Ｌ４が信号配線Ｓ、第５層Ｌ５がグランド配線Ｇ、第６層Ｌ６が電源配線Ｖにそれぞれ割り当てられている。第３層Ｌ３、第５層Ｌ５は全面がグランドになっている。パッケージサイズは一辺が２７ｍｍの正方形、ＣＰＵは一辺が９ｍｍの正方形、ＤＤＲ２−ＳＤＲＡＭのパッケージサイズは１４ｍｍ（長辺）×８ｍｍ（短辺）の長方形にされている。   FIG. 43 is a cross-sectional view showing an embodiment. The embodiment is composed of a six-layer printed wiring board 3. Four DDR2-SDRAMs are provided as memory elements in the first layer L1, and the CPU 2 is embedded in the fourth layer L4. In order from the top of the printed wiring board 3, the first layer L1 is the signal wiring S, the second layer L2 is the signal wiring S, the third layer L3 is the ground wiring G, the fourth layer L4 is the signal wiring S, and the fifth layer L5 is The ground wiring G and the sixth layer L6 are assigned to the power supply wiring V, respectively. The entire surfaces of the third layer L3 and the fifth layer L5 are ground. The package size is a square with a side of 27 mm, the CPU is a square with a side of 9 mm, and the package size of the DDR2-SDRAM is a rectangle of 14 mm (long side) × 8 mm (short side).

説明の便宜上、図４４は第１の配線層の模式的な平面図を示し、図４５は第２の配線層の模式的な平面図を示し、図４６は第３の配線層の模式的な平面図を示し、そして図４７は第４の配線層の模式的な平面図を示している。   For convenience of explanation, FIG. 44 shows a schematic plan view of the first wiring layer, FIG. 45 shows a schematic plan view of the second wiring layer, and FIG. 46 shows a schematic diagram of the third wiring layer. A plan view is shown, and FIG. 47 shows a schematic plan view of the fourth wiring layer.

各層の厚みは、第１層が１５μｍ、第１層と第２層の絶縁体が４０μｍ、第２層が１５μｍ、第２層と第３層の絶縁体が５５μｍ、第３層が１０μｍ、第３層と第４層の絶縁体が９０μｍ、第４層が１０μｍ、第４層と第５層の絶縁体が４０μｍ、第５層が１５μｍ、第５層と第６層の絶縁体が４０μｍ、第６層が１５μｍに形成されている。   The thickness of each layer is 15 μm for the first layer, 40 μm for the first and second layer insulators, 15 μm for the second layer, 55 μm for the second and third layer insulators, 10 μm for the third layer, The third and fourth layer insulators are 90 μm, the fourth layer is 10 μm, the fourth layer and fifth layer insulators are 40 μm, the fifth layer is 15 μm, the fifth and sixth layer insulators are 40 μm, The sixth layer is formed to 15 μm.

第１層のメモリ素子の電源配線５２（１．８Ｖ）と、第３層のグランド配線との間の第２層に、メモリ素子の参照電源配線５３（０．９Ｖ）が設けられている。これら３つの配線は、透視平面において、少なくとも一部が重なるよう配置されている。   A reference power line 53 (0.9 V) for the memory element is provided in the second layer between the power line 52 (1.8 V) for the first layer memory element and the ground line for the third layer. These three wirings are arranged so that at least a part thereof overlaps in the perspective plane.

この構成の場合、第１層と第３層との間に印加する電源電圧Ｖ１＝１．８Ｖ、第２層と第３層との間に印加する電圧Ｖ２＝０．９Ｖ、第３層と第１層との層間距離Ｄ１＝１１０μｍ、第２層と第３層との層間距離Ｄ２＝５５μｍであるから、Ｄ２／Ｄ１＝０．５より、第２層に生じる電圧Ｖ（ｎ＝２）は、第２層に印加する電圧Ｖ２にちょうど一致する。一般には各層間距離が等しいことが多いので、例えば第１層と第２層、第２層と第３層の層間距離が共に４０μｍである場合には、Ｄ１＝９５μｍ、Ｄ２＝４０μｍより、電圧Ｖ（ｎ＝２）＝０．７６Ｖとなる。また、第１層と第２層、第２層と第３層の層間距離が共に５５μｍである場合には、Ｄ１＝１２５μｍ、Ｄ２＝５５μｍより、電圧Ｖ（ｎ＝２）＝０．７９Ｖとなり、どちらも電圧Ｖ２よりも小さくなる。したがって、各層間距離が等しい場合には、各層の導体の厚みが層間の距離に比べて小さい方がＶ２に近づく。しかし、各層間距離が４０μｍ、５５μｍのいずれの場合であっても、α１×Ｄｎ／Ｄｍ≦Ｖｎ／Ｖｍ＜α２×Ｄｎ／Ｄｍ、ただし、１≦ｍ＜ｎ、α１≦１＜α２、を満たしている。   In the case of this configuration, the power supply voltage V1 applied between the first layer and the third layer is V1 = 1.8V, the voltage applied between the second layer and the third layer is V2 = 0.9V, Since the interlayer distance D1 from the first layer is 110 μm and the interlayer distance D2 from the second layer to the third layer is 55 μm, the voltage V (n = 2) generated in the second layer from D2 / D1 = 0.5 Exactly matches the voltage V2 applied to the second layer. In general, the distances between the layers are often equal. For example, when the distances between the first layer and the second layer, and between the second layer and the third layer are both 40 μm, D1 = 95 μm and D2 = 40 μm. V (n = 2) = 0.76V. In addition, when the interlayer distance between the first layer and the second layer, and between the second layer and the third layer is 55 μm, the voltage V (n = 2) = 0.79 V from D1 = 125 μm and D2 = 55 μm. Both become smaller than the voltage V2. Therefore, when each interlayer distance is equal, the conductor whose thickness is smaller than the distance between the layers approaches V2. However, even if each interlayer distance is 40 μm or 55 μm, α1 × Dn / Dm ≦ Vn / Vm <α2 × Dn / Dm, where 1 ≦ m <n and α1 ≦ 1 <α2 are satisfied. ing.

図４４に示した構成について説明する。図４４に示すように、第１層には、４つのＤＤＲ２−ＳＤＲＡＭ１が風車状に配列されて搭載されている。また、第１層には、各ＤＤＲ２−ＳＤＲＡＭ１に対して、電源配線５２とグランド配線５１との間に挿入されるデカップリングコンデンサ７１が５個、参照電源配線５３とグランド配線５１との間に挿入されるデカップリングコンデンサ７２が１個、それぞれ表面実装されている。   The configuration shown in FIG. 44 will be described. As shown in FIG. 44, four DDR2-SDRAMs 1 are arranged and mounted in a windmill shape on the first layer. In the first layer, for each DDR2-SDRAM 1, five decoupling capacitors 71 are inserted between the power supply wiring 52 and the ground wiring 51, and between the reference power supply wiring 53 and the ground wiring 51. One decoupling capacitor 72 to be inserted is mounted on the surface.

プリント配線基板３の最外周に沿ってグランド配線５１がループ状に配線され、このグランド配線５１の内周側に隣接してＤＤＲ２−ＳＤＲＡＭの電源配線５２（１．８Ｖ）がループ状に配線される。デカップリングコンデンサ７１は、グランド配線５１と電源配線５２との間に挿入されて実装されている。一方、デカップリングコンデンサ７２は、グランド配線５１と参照電源配線５３との間に挿入されて接続される。参照電源配線５３は、第２層に配置されているので、デカップリングコンデンサ７２付近のみ第２層から第１層にビアを介して配線されている。   A ground wiring 51 is wired in a loop shape along the outermost periphery of the printed wiring board 3, and a power supply wiring 52 (1.8V) of the DDR2-SDRAM is wired in a loop shape adjacent to the inner peripheral side of the ground wiring 51. The The decoupling capacitor 71 is inserted and mounted between the ground wiring 51 and the power supply wiring 52. On the other hand, the decoupling capacitor 72 is inserted and connected between the ground wiring 51 and the reference power supply wiring 53. Since the reference power supply wiring 53 is arranged in the second layer, only the vicinity of the decoupling capacitor 72 is wired from the second layer to the first layer via vias.

図４５に示した構成について説明する。図４５に示すように、第２層には、プリント配線基板３の最外周に沿ってグランド配線５１がループ状に配線されており、このループ状のグランド配線５１の内周側に隣接してメモリ素子の電源配線５２がループ状に配線されている。さらに、第２層には、電源配線５２の内周側に隣接してメモリ素子の参照電源配線５３がループ状に配線されている。   The configuration shown in FIG. 45 will be described. As shown in FIG. 45, in the second layer, the ground wiring 51 is wired in a loop shape along the outermost periphery of the printed wiring board 3, and adjacent to the inner peripheral side of the loop-shaped ground wiring 51. The power supply wiring 52 of the memory element is wired in a loop shape. Further, in the second layer, the reference power supply wiring 53 of the memory element is wired in a loop shape adjacent to the inner peripheral side of the power supply wiring 52.

図４６に示した構成について説明する。図４６に示すように、第３層には、グランド配線５１が全面に亘って配置されている。この第３層のグランド配線５１が、電源及び、第１層と第２層の信号配線の基準グランドとなる。   The configuration shown in FIG. 46 will be described. As shown in FIG. 46, the ground wiring 51 is arranged over the entire surface in the third layer. The third layer ground wiring 51 serves as a power source and a reference ground for the first and second layer signal wirings.

図４７に示した構成について説明する。図４７に示すように、第４層には、ＣＰＵ２の底面が第４層の平面に向き合うようにＣＰＵ２がフェースダウン実装されている。メモリ素子とのインターフェース端子６２は、ＣＰＵ２の下側に、点線で囲んだ位置に配置されている。したがって、信号線は、インターフェース端子６２からプリント配線基板３の下側に取り出され、第３層を貫通して第２層または第１層に電気的に接続される。   The configuration shown in FIG. 47 will be described. As shown in FIG. 47, the CPU 2 is mounted face-down on the fourth layer so that the bottom surface of the CPU 2 faces the plane of the fourth layer. The interface terminal 62 with the memory element is arranged at a position surrounded by a dotted line below the CPU 2. Therefore, the signal line is taken out from the interface terminal 62 to the lower side of the printed wiring board 3 and penetrates through the third layer and is electrically connected to the second layer or the first layer.

一方、第４層では、プリント配線基板３の最外周に沿ってメモリ素子の電源配線５２がループ状に配線されている。また、第４層において、メモリ素子の参照電源配線５３は、ループ状に配線されておらず、比較的太い配線でＣＰＵ２と電気的に接続されている。第４層は、第３層と第５層がグランド配線で、信号線はストリップライン構造となっている。したがって、グランドプレーンが隣接しているので、第４層にはグランド配線が配置されない。   On the other hand, in the fourth layer, the power supply wiring 52 of the memory element is wired in a loop shape along the outermost periphery of the printed wiring board 3. In the fourth layer, the reference power supply wiring 53 of the memory element is not wired in a loop shape, but is electrically connected to the CPU 2 by a relatively thick wiring. In the fourth layer, the third and fifth layers are ground wiring, and the signal line has a stripline structure. Accordingly, since the ground planes are adjacent to each other, no ground wiring is arranged on the fourth layer.

実際に配線を行った構成例を示す。図４８に第１層を示し、図４９に第２層を示し、図５０に第３層を示し、図５１に第４層を示し、図５２に第５層を示し、そして図５３に第６層を示している。これらの図に示すように、第２の効果として、電源配線５３及びグランド配線５１がプリント配線基板３の外周部に沿って配置されたことによって、信号配線の自由度を向上することができた。したがって、４つのＤＤＲ２−ＳＤＲＡＭに対して、第１層と第２層のみで配線することが可能になった。   A configuration example in which wiring is actually performed is shown. 48 shows the first layer, FIG. 49 shows the second layer, FIG. 50 shows the third layer, FIG. 51 shows the fourth layer, FIG. 52 shows the fifth layer, and FIG. 6 layers are shown. As shown in these drawings, as a second effect, the power wiring 53 and the ground wiring 51 are arranged along the outer peripheral portion of the printed wiring board 3, thereby improving the degree of freedom of the signal wiring. . Therefore, it is possible to wire the four DDR2-SDRAMs using only the first layer and the second layer.

第１の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 1st Embodiment. 第１の実施形態における第２層を示す平面図である。It is a top view which shows the 2nd layer in 1st Embodiment. 第１の実施形態における第３層を示す平面図である。It is a top view which shows the 3rd layer in 1st Embodiment. ＤＤＲ２−ＳＤＲＡＭにおける接続端子一覧の概要を示す平面図である。It is a top view which shows the outline | summary of the connection terminal list | wrist in DDR2-SDRAM. 第２の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 2nd Embodiment. 第２の実施形態を示す図５におけるＡ−Ａ’断面図である。It is A-A 'sectional drawing in FIG. 5 which shows 2nd Embodiment. 第２の実施形態を示す図５におけるＢ−Ｂ’断面図である。It is B-B 'sectional drawing in FIG. 5 which shows 2nd Embodiment. 第３の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 3rd Embodiment. 第３の実施形態における第２層を示す平面図である。It is a top view which shows the 2nd layer in 3rd Embodiment. 第３の実施形態における第３層を示す平面図である。It is a top view which shows the 3rd layer in 3rd Embodiment. 第４の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 4th Embodiment. 第５の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 5th Embodiment. 第５の実施形態における第２層を示す平面図である。It is a top view showing the 2nd layer in a 5th embodiment. 第５の実施形態における第３層を示す平面図である。It is a top view showing the 3rd layer in a 5th embodiment. 第５の実施形態を示す図１３におけるＣ−Ｃ’断面図である。It is C-C 'sectional drawing in FIG. 13 which shows 5th Embodiment. 第６の実施形態における第１層を示す平面図である。It is a top view showing the 1st layer in a 6th embodiment. 第６の実施形態における第２層を示す平面図である。It is a top view showing the 2nd layer in a 6th embodiment. 第６の実施形態における第３層を示す平面図である。It is a top view showing the 3rd layer in a 6th embodiment. 第７の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 7th Embodiment. 第８の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 8th Embodiment. 第８の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 8th Embodiment. 第８の実施形態における第２層を示す平面図である。It is a top view which shows the 2nd layer in 8th Embodiment. 第９の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 9th Embodiment. 第１０の実施形態における第１層を示す平面図である。It is a top view showing the 1st layer in a 10th embodiment. 第１０の実施形態における第２層を示す平面図である。It is a top view showing the 2nd layer in a 10th embodiment. 第１０の実施形態における第３層を示す平面図である。It is a top view which shows the 3rd layer in 10th Embodiment. 第１１の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 11th Embodiment. 第１２の実施形態における第１層を示す平面図である。It is a top view showing the 1st layer in a 12th embodiment. 第１２の実施形態における第２層を示す平面図である。It is a top view showing the 2nd layer in a 12th embodiment. 第１２の実施形態における第３層を示す平面図である。It is a top view which shows the 3rd layer in 12th Embodiment. 第１３の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 13th Embodiment. 第１４の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 14th Embodiment. 第１５の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 15th Embodiment. 第１６の実施形態における第１層を示す平面図である。It is a top view showing the 1st layer in a 16th embodiment. 第１７の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 17th Embodiment. 第１８の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 18th Embodiment. 第１９の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 19th Embodiment. 第２０の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 20th Embodiment. 第２１の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 21st Embodiment. 第２１の実施形態における第２層を示す平面図である。It is a top view which shows the 2nd layer in 21st Embodiment. 第２２の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 22nd Embodiment. 第２３の実施形態における第１層を示す平面図である。It is a top view which shows the 1st layer in 23rd Embodiment. 実施例を示す断面図である。It is sectional drawing which shows an Example. 実施例における第１層を示す概略平面図である。It is a schematic plan view which shows the 1st layer in an Example. 実施例における第２層を示す概略平面図である。It is a schematic plan view which shows the 2nd layer in an Example. 実施例における第３層を示す概略平面図である。It is a schematic plan view which shows the 3rd layer in an Example. 実施例における第４層を示す概略平面図である。It is a schematic plan view which shows the 4th layer in an Example. 実施例における第１層を示す平面図である。It is a top view which shows the 1st layer in an Example. 実施例における第２層を示す平面図である。It is a top view which shows the 2nd layer in an Example. 実施例における第３層を示す平面図である。It is a top view which shows the 3rd layer in an Example. 実施例における第４層を示す平面図である。It is a top view which shows the 4th layer in an Example. 実施例における第５層を示す平面図である。It is a top view which shows the 5th layer in an Example. 実施例における第６層を示す平面図である。It is a top view which shows the 6th layer in an Example. 本発明の原理を説明するために、配線層が上下層のみの２層の場合を示す断面図である。In order to explain the principle of the present invention, it is a cross-sectional view showing a case where the wiring layer is a two-layered structure having only upper and lower layers. 本発明の原理を説明するために、配線層が上下層及び中間層から構成される３層の場合を示す断面図である。In order to explain the principle of the present invention, it is a cross-sectional view showing a case where a wiring layer has three layers including an upper layer and an intermediate layer. 本発明の原理を説明するために、配線層がｎ層の構成を示す断面図である。In order to explain the principle of the present invention, the wiring layer is a cross-sectional view showing a configuration of an n layer. 本発明の原理を説明するために、配線層がｎ層の他の構成を示す断面図である。In order to explain the principle of the present invention, the wiring layer is a cross-sectional view showing another configuration of an n layer. 本発明の原理を説明するために、第２層が第１層及び第３層よりも大きい構成を示す断面図である。In order to explain the principle of the present invention, the second layer is a cross-sectional view showing a configuration larger than the first layer and the third layer. 本発明の原理を説明するために、第２層が第１層及び第３層よりも小さい構成を示す断面図である。In order to explain the principle of the present invention, the second layer is a cross-sectional view showing a configuration smaller than the first layer and the third layer. 本発明に関連する特許文献１の構成を示す図である。It is a figure which shows the structure of the patent document 1 relevant to this invention.

符号の説明Explanation of symbols

１ メモリパッケージ
２ ＣＰＵ
３ プリント配線基板
５１ グランド配線
５２ メモリ素子の電源配線
５３ メモリ素子の参照電源配線
５４ ＣＰＵの電源配線
６１ メモリ素子の参照電源のための端子
６２ インターフェース端子
７１ デカップリングコンデンサ
７２ デカップリングコンデンサ
７２’ デカップリングコンデンサ 1 Memory package 2 CPU
3 Printed wiring board 51 Ground wiring 52 Memory element power supply wiring 53 Memory element reference power supply wiring 54 CPU power supply wiring 61 Terminal for memory element reference power supply 62 Interface terminal 71 Decoupling capacitor 72 Decoupling capacitor 72 ′ Decoupling Capacitor

Claims (16)

複数の半導体素子と、少なくとも３つの配線層が積層され前記複数の半導体素子が実装されるプリント配線基板とを備える半導体装置であって、
前記プリント配線基板は、ｎ種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、前記電源配線と対をなすグランド配線とが設けられ、
前記少なくとも３つの配線層は、前記グランド配線が形成されたグランド層と、前記第１の電源配線が形成された第１の配線層から前記第ｎの電源配線が形成された第ｎの配線層までを含み、前記第１の配線層から前記第ｎの配線層、前記グランド層の順に積層され、
前記グランド層から前記第ｎの配線層までの距離をＤｎとしたとき、
α１×Ｄｎ／Ｄｍ≦Ｖｎ／Ｖｍ＜α２×Ｄｎ／Ｄｍ
ただし、１≦ｍ＜ｎ、α１≦１＜α２
を満たすことを特徴とする半導体装置。 A semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which at least three wiring layers are stacked and the plurality of semiconductor elements are mounted,
The printed wiring board has n types of power supplies, and includes a plurality of power supply wirings including a first power supply wiring having a first voltage V1 to an nth power supply wiring having an nth voltage Vn, A ground wiring paired with the power supply wiring is provided,
The at least three wiring layers include a ground layer in which the ground wiring is formed and an nth wiring layer in which the nth power wiring is formed from the first wiring layer in which the first power wiring is formed. Are stacked in order of the first wiring layer, the nth wiring layer, and the ground layer,
When the distance from the ground layer to the nth wiring layer is Dn,
α1 × Dn / Dm ≦ Vn / Vm <α2 × Dn / Dm
However, 1 ≦ m <n, α1 ≦ 1 <α2
The semiconductor device characterized by satisfy | filling. 複数の半導体素子と、前記複数の半導体素子が実装されるプリント配線基板とを備える半導体装置であって、
前記プリント配線基板は、ｎ種類の電源を有する少なくとも１つの配線層が設けられ、該配線層が、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、前記電源配線と対をなすグランド配線とを有し、前記第１の電源配線から前記第ｎの電源配線、前記グランド配線の順に線幅方向に並んで配置され、
前記グランド配線と前記第ｎの電源配線との線幅方向に対する間隔をＳｎとしたとき、
α１×Ｓｎ／Ｓｍ≦Ｖｎ／Ｖｍ＜α２×Ｓｎ／Ｓｍ
ただし、１≦ｍ＜ｎ、α１≦１＜α２
を満たすことを特徴とする半導体装置。 A semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which the plurality of semiconductor elements are mounted,
The printed wiring board is provided with at least one wiring layer having n types of power supplies, and the wiring layer has an nth voltage Vn from a first power supply wiring having a first voltage V1. A plurality of power supply wires including the power supply wires and a ground wire paired with the power supply wires, and arranged in the line width direction in the order of the first power supply wire, the nth power supply wire, and the ground wire. Arranged,
When the interval between the ground wiring and the n-th power supply wiring in the line width direction is Sn,
α1 × Sn / Sm ≦ Vn / Vm <α2 × Sn / Sm
However, 1 ≦ m <n, α1 ≦ 1 <α2
The semiconductor device characterized by satisfy | filling. 複数の半導体素子と、少なくとも３つの配線層が積層され前記複数の半導体素子が実装されるプリント配線基板とを備える半導体装置であって、
前記プリント配線基板は、ｎ種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、前記電源配線と対をなすグランド配線とが設けられ、
前記少なくとも３つの配線層は、前記グランド配線が形成されたグランド層と、前記第１の電源配線が形成された第１の配線層から、前記第ｎの電源配線が形成された第ｎの配線層までを含み、前記第１の配線層から前記第ｎの配線層、前記グランド層の順に積層され、
前記グランド層から前記第ｎの配線層までの距離をＤｎとしたとき、
Ｖｎ／Ｖｍ＝Ｄｎ／Ｄｍ
ただし、１≦ｍ＜ｎ
を満たすことを特徴とする半導体装置。 A semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which at least three wiring layers are stacked and the plurality of semiconductor elements are mounted,
The printed wiring board has n types of power supplies, and includes a plurality of power supply wirings including a first power supply wiring having a first voltage V1 to an nth power supply wiring having an nth voltage Vn, A ground wiring paired with the power supply wiring is provided,
The at least three wiring layers include a ground layer in which the ground wiring is formed and a first wiring layer in which the first power supply wiring is formed, and an nth wiring in which the nth power wiring is formed. Layers up to and including the first wiring layer, the nth wiring layer, and the ground layer,
When the distance from the ground layer to the nth wiring layer is Dn,
Vn / Vm = Dn / Dm
However, 1 ≦ m <n
The semiconductor device characterized by satisfy | filling. 複数の半導体素子と、前記複数の半導体素子が実装されるプリント配線基板とを備える半導体装置であって、
前記プリント配線基板は、ｎ種類の電源を有する少なくとも１つの配線層が設けられ、該配線層が、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、前記電源配線と対になるグランド配線とを有し、前記第１の電源配線から前記第ｎの電源配線、前記グランド配線の順に線幅方向に並んで配置され、
前記グランド配線と前記第ｎの電源配線との線幅方向に対する間隔をＳｎとしたとき、
Ｖｎ／Ｖｍ＝Ｓｎ／Ｓｍ
ただし、１≦ｍ＜ｎ
を満たすことを特徴とする半導体装置。 A semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which the plurality of semiconductor elements are mounted,
The printed wiring board is provided with at least one wiring layer having n types of power supplies, and the wiring layer has an nth voltage Vn from a first power supply wiring having a first voltage V1. A plurality of power supply wirings including up to the power supply wiring and a ground wiring paired with the power supply wiring, and arranged in the line width direction in the order of the first power supply wiring, the nth power supply wiring, and the ground wiring. Arranged,
When the interval between the ground wiring and the n-th power supply wiring in the line width direction is Sn,
Vn / Vm = Sn / Sm
However, 1 ≦ m <n
The semiconductor device characterized by satisfy | filling. 複数の半導体素子と、少なくとも３つの配線層が積層され前記複数の半導体素子が実装されるプリント配線基板とを備える半導体装置であって、
前記プリント配線基板は、２種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線と、前記第１の電圧Ｖ１よりも小さい第２の電圧Ｖ２を有する第２の電源配線と、前記第１及び第２の電源配線と対をなすグランド配線とが設けられ、
前記少なくとも３つの配線層は、前記グランド配線が形成されたグランド層と、前記第１の電源配線が形成された第１の配線層と、前記第２の電源配線が形成された第２の配線層とを含み、前記第１の配線層、前記第２の配線層、前記グランド層の順に積層され、
前記グランド層から前記第１の配線層までの距離をＤ１、前記グランド層から前記第２の配線層までの距離をＤ２としたとき、
Ｖ２／Ｖ１＝Ｄ２／Ｄ１
を満たすことを特徴とする半導体装置。 A semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which at least three wiring layers are stacked and the plurality of semiconductor elements are mounted,
The printed wiring board has two types of power supplies, a first power supply wiring having a first voltage V1, and a second power supply wiring having a second voltage V2 smaller than the first voltage V1. A ground wiring paired with the first and second power supply wirings is provided,
The at least three wiring layers include a ground layer in which the ground wiring is formed, a first wiring layer in which the first power wiring is formed, and a second wiring in which the second power wiring is formed. Layer, and the first wiring layer, the second wiring layer, and the ground layer are stacked in this order,
When the distance from the ground layer to the first wiring layer is D1, and the distance from the ground layer to the second wiring layer is D2,
V2 / V1 = D2 / D1
The semiconductor device characterized by satisfy | filling. 複数の半導体素子と、前記複数の半導体素子が実装されるプリント配線基板とを備える半導体装置であって、
前記プリント配線基板は、２種類の電源を有する少なくとも１つの配線層が設けられ、該配線層が、第１の電圧Ｖ１を有する第１の電源配線と、前記第１の電圧Ｖ１よりも小さい第２の電圧Ｖ２を有する第２の電源配線と、前記第１及び第２の電源配線と対をなすグランド配線とを有し、前記第１の電源配線、前記第２の電源配線、前記グランド配線の順に線幅方向に並んで配置され、
前記グランド配線と前記第１の電源配線との線幅方向に対する間隔をＳ１、前記グランド配線と前記第２の電源配線との線幅方向に対する間隔をＳ２としたとき、
Ｖ２／Ｖ１＝Ｓ２／Ｓ１
を満たすことを特徴とする半導体装置。 A semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which the plurality of semiconductor elements are mounted,
The printed wiring board is provided with at least one wiring layer having two types of power supplies, and the wiring layer has a first power supply wiring having a first voltage V1 and a first power supply wiring having a voltage smaller than the first voltage V1. A second power line having a voltage V2 of 2 and a ground line paired with the first and second power lines, the first power line, the second power line, and the ground line Arranged in the line width direction in this order,
When the distance between the ground wiring and the first power supply wiring in the line width direction is S1, and the distance between the ground wiring and the second power supply wiring in the line width direction is S2,
V2 / V1 = S2 / S1
The semiconductor device characterized by satisfy | filling. 前記プリント配線基板は、ｎ種類の電源を有する少なくとも１つの配線層が設けられ、該配線層が、前記第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、前記電源配線と対をなすグランド配線とを有し、前記第１の電源配線から前記第ｎの電源配線、前記グランド配線の順に線幅方向に並んで配置され、
前記グランド配線と前記第ｎの電源配線との線幅方向に対する間隔をＳｎとしたとき、
α１×Ｓｎ／Ｓｍ≦Ｖｎ／Ｖｍ＜α２×Ｓｎ／Ｓｍ
ただし、１≦ｍ＜ｎ、α１≦１＜α２
を満たす、請求項１に記載の半導体装置。 The printed wiring board is provided with at least one wiring layer having n types of power supplies, and the wiring layer has an nth voltage Vn from a first power supply wiring having the first voltage V1. A plurality of power supply wirings including a power supply wiring and a ground wiring paired with the power supply wiring, and arranged in the line width direction in the order of the first power supply wiring, the nth power supply wiring, and the ground wiring. Placed in
When the interval between the ground wiring and the n-th power supply wiring in the line width direction is Sn,
α1 × Sn / Sm ≦ Vn / Vm <α2 × Sn / Sm
However, 1 ≦ m <n, α1 ≦ 1 <α2
The semiconductor device according to claim 1, wherein: 前記第１の電圧Ｖ１の電源電圧を有する第１の配線層と、前記グランド配線が形成されたグランド層との間にデカップリングコンデンサが挿入されている、請求項１ないし７のいずれか１項に記載の半導体装置。   The decoupling capacitor is inserted between the first wiring layer having the power supply voltage of the first voltage V1 and the ground layer on which the ground wiring is formed. A semiconductor device according to 1. 複数の半導体素子と、少なくとも３つの配線層が積層され前記複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であって、
ｎ種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、前記電源配線と対をなすグランド配線とが設けられた前記プリント配線基板を形成する工程を有し、
前記工程では、前記少なくとも３つの配線層が、前記グランド配線が形成されたグランド層と、前記第１の電源配線が形成された第１の配線層から前記第ｎの電源配線が形成された第ｎの配線層までを含み、前記第１の配線層から前記第ｎの配線層、前記グランド層の順に積層して形成し、
前記グランド層から前記第ｎの配線層までの距離をＤｎとしたとき、
α１×Ｄｎ／Ｄｍ≦Ｖｎ／Ｖｍ＜α２×Ｄｎ／Ｄｍ
ただし、１≦ｍ＜ｎ、α１≦１＜α２
を満たすように形成することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which at least three wiring layers are stacked and the plurality of semiconductor elements are mounted,
A plurality of power supply wirings having n types of power supplies and including the first power supply wiring having the first voltage V1 to the nth power supply wiring having the nth voltage Vn are paired with the power supply wiring. A step of forming the printed wiring board provided with a ground wiring;
In the step, the at least three wiring layers include a ground layer in which the ground wiring is formed, and a first wiring layer in which the nth power wiring is formed from the first wiring layer in which the first power wiring is formed. including up to n wiring layers, the first wiring layer, the nth wiring layer, and the ground layer are stacked in this order,
When the distance from the ground layer to the nth wiring layer is Dn,
α1 × Dn / Dm ≦ Vn / Vm <α2 × Dn / Dm
However, 1 ≦ m <n, α1 ≦ 1 <α2
A method for manufacturing a semiconductor device, characterized by satisfying the above requirements. 複数の半導体素子と、前記複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であって、
ｎ種類の電源を有する少なくとも１つの配線層が、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、前記電源配線と対をなすグランド配線とを有する前記プリント配線基板を形成する工程を有し、
前記工程では、前記第１の電源配線から前記第ｎの電源配線、前記グランド配線の順に線幅方向に並べて配置して形成し、
前記グランド配線と前記第ｎの電源配線との線幅方向に対する間隔をＳｎとしたとき、
α１×Ｓｎ／Ｓｍ≦Ｖｎ／Ｖｍ＜α２×Ｓｎ／Ｓｍ
ただし、１≦ｍ＜ｎ、α１≦１＜α２
を満たすように形成することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which the plurality of semiconductor elements are mounted,
a plurality of power supply lines including at least one wiring layer having n types of power supplies from a first power supply line having a first voltage V1 to an nth power supply line having an nth voltage Vn; Forming the printed wiring board having a ground wiring paired with the wiring,
In the step, the first power supply wiring, the nth power supply wiring, and the ground wiring are arranged and arranged in the line width direction in this order,
When the interval between the ground wiring and the n-th power supply wiring in the line width direction is Sn,
α1 × Sn / Sm ≦ Vn / Vm <α2 × Sn / Sm
However, 1 ≦ m <n, α1 ≦ 1 <α2
A method for manufacturing a semiconductor device, characterized by satisfying the above requirements. 複数の半導体素子と、少なくとも３つの配線層が積層され前記複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であって、
ｎ種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、前記電源配線と対をなすグランド配線とが設けられた前記プリント配線基板を形成する工程を有し、
前記工程では、前記少なくとも３つの配線層が、前記グランド配線が形成されたグランド層と、前記第１の電源配線が形成された第１の配線層から、前記第ｎの電源配線が形成された第ｎの配線層までを含み、前記第１の配線層から前記第ｎの配線層、前記グランド層の順に積層して形成し、
前記グランド層から前記第ｎの配線層までの距離をＤｎとしたとき、
Ｖｎ／Ｖｍ＝Ｄｎ／Ｄｍ
ただし、１≦ｍ＜ｎ
を満たすように形成することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which at least three wiring layers are stacked and the plurality of semiconductor elements are mounted,
A plurality of power supply wirings having n types of power supplies and including the first power supply wiring having the first voltage V1 to the nth power supply wiring having the nth voltage Vn are paired with the power supply wiring. A step of forming the printed wiring board provided with a ground wiring;
In the step, the n-th power wiring is formed from the ground layer in which the ground wiring is formed and the first wiring layer in which the first power wiring is formed in the at least three wiring layers. Including up to the nth wiring layer, the first wiring layer, the nth wiring layer, and the ground layer are stacked in this order,
When the distance from the ground layer to the nth wiring layer is Dn,
Vn / Vm = Dn / Dm
However, 1 ≦ m <n
A method for manufacturing a semiconductor device, characterized by satisfying the above requirements. 複数の半導体素子と、前記複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であって、
ｎ種類の電源を有する少なくとも１つの配線層が、第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、前記電源配線と対になるグランド配線とを有する前記プリント配線基板を形成する工程を有し、
前記工程では、前記第１の電源配線から前記第ｎの電源配線、前記グランド配線の順に線幅方向に並べて配置して形成し、
前記グランド配線と前記第ｎの電源配線との線幅方向に対する間隔をＳｎとしたとき、
Ｖｎ／Ｖｍ＝Ｓｎ／Ｓｍ
ただし、１≦ｍ＜ｎ
を満たすように形成することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which the plurality of semiconductor elements are mounted,
a plurality of power supply lines including at least one wiring layer having n types of power supplies from a first power supply line having a first voltage V1 to an nth power supply line having an nth voltage Vn; Forming a printed wiring board having a ground wiring paired with a wiring;
In the step, the first power supply wiring, the nth power supply wiring, and the ground wiring are arranged and arranged in the line width direction in this order,
When the interval between the ground wiring and the n-th power supply wiring in the line width direction is Sn,
Vn / Vm = Sn / Sm
However, 1 ≦ m <n
A method for manufacturing a semiconductor device, characterized by satisfying the above requirements. 複数の半導体素子と、少なくとも３つの配線層が積層され前記複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であって、
２種類の電源を有し、第１の電圧Ｖ１を有する第１の電源配線と、前記第１の電圧Ｖ１よりも小さい第２の電圧Ｖ２を有する第２の電源配線と、前記第１及び第２の電源配線と対をなすグランド配線とが設けられた前記プリント配線基板を形成する工程を有し、
前記工程では、前記少なくとも３つの配線層が、前記グランド配線が形成されたグランド層と、前記第１の電源配線が形成された第１の配線層と、前記第２の電源配線が形成された第２の配線層とを含み、前記第１の配線層、前記第２の配線層、前記グランド層の順に積層して形成し、
前記グランド層から前記第１の配線層までの距離をＤ１、前記グランド層から前記第２の配線層までの距離をＤ２としたとき、
Ｖ２／Ｖ１＝Ｄ２／Ｄ１
を満たすように形成することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which at least three wiring layers are stacked and the plurality of semiconductor elements are mounted,
A first power supply wiring having two types of power supplies and having a first voltage V1, a second power supply wiring having a second voltage V2 smaller than the first voltage V1, and the first and first power supply wirings. A step of forming the printed wiring board provided with a ground wiring paired with the two power supply wirings;
In the step, the at least three wiring layers include a ground layer in which the ground wiring is formed, a first wiring layer in which the first power wiring is formed, and the second power wiring. A second wiring layer, and is formed by laminating the first wiring layer, the second wiring layer, and the ground layer in this order.
When the distance from the ground layer to the first wiring layer is D1, and the distance from the ground layer to the second wiring layer is D2,
V2 / V1 = D2 / D1
A method for manufacturing a semiconductor device, characterized by satisfying the above requirements. 複数の半導体素子と、前記複数の半導体素子が実装されるプリント配線基板とを備える半導体装置の製造方法であって、
２種類の電源を有する少なくとも１つの配線層が、第１の電圧Ｖ１を有する第１の電源配線と、前記第１の電圧Ｖ１よりも小さい第２の電圧Ｖ２を有する第２の電源配線と、前記第１及び第２の電源配線と対をなすグランド配線とを有する前記プリント配線基板を形成する工程を有し、
前記工程では、前記第１の電源配線、前記第２の電源配線、前記グランド配線の順に線幅方向に並べて配置して形成し、
前記グランド配線と前記第１の電源配線との線幅方向に対する間隔をＳ１、前記グランド配線と前記第２の電源配線との線幅方向に対する間隔をＳ２としたとき、
Ｖ２／Ｖ１＝Ｓ２／Ｓ１
を満たすように形成することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising a plurality of semiconductor elements and a printed wiring board on which the plurality of semiconductor elements are mounted,
At least one wiring layer having two types of power supplies includes a first power supply wiring having a first voltage V1, a second power supply wiring having a second voltage V2 smaller than the first voltage V1, Forming the printed wiring board having a ground wiring paired with the first and second power supply wirings;
In the step, the first power supply wiring, the second power supply wiring, and the ground wiring are arranged and arranged in the line width direction in this order,
When the distance between the ground wiring and the first power supply wiring in the line width direction is S1, and the distance between the ground wiring and the second power supply wiring in the line width direction is S2,
V2 / V1 = S2 / S1
A method for manufacturing a semiconductor device, characterized by satisfying the above requirements. 前記工程では、ｎ種類の電源を有する少なくとも１つの配線層が、前記第１の電圧Ｖ１を有する第１の電源配線から、第ｎの電圧Ｖｎを有する第ｎの電源配線までを含む複数の電源配線と、前記電源配線と対をなすグランド配線とを有する前記プリント配線基板を、前記第１の電源配線から前記第ｎの電源配線、前記グランド配線の順に線幅方向に並べて配置させて形成し、
前記グランド配線と前記第ｎの電源配線との線幅方向に対する間隔をＳｎとしたとき、
α１×Ｓｎ／Ｓｍ≦Ｖｎ／Ｖｍ＜α２×Ｓｎ／Ｓｍ
ただし、１≦ｍ＜ｎ、α１≦１＜α２
を満たすように形成する、請求項９に記載の半導体装置の製造方法。 In the step, at least one wiring layer having n types of power supplies includes a plurality of power supplies including from the first power supply wiring having the first voltage V1 to the nth power supply wiring having the nth voltage Vn. The printed wiring board having a wiring and a ground wiring that forms a pair with the power supply wiring is formed by arranging the first power supply wiring, the nth power supply wiring, and the ground wiring in the line width direction in this order. ,
When the interval between the ground wiring and the n-th power supply wiring in the line width direction is Sn,
α1 × Sn / Sm ≦ Vn / Vm <α2 × Sn / Sm
However, 1 ≦ m <n, α1 ≦ 1 <α2
The method for manufacturing a semiconductor device according to claim 9, wherein the semiconductor device is formed so as to satisfy the above. 前記工程では、前記第１の電圧Ｖ１の電源電圧を有する第１の配線層と、前記グランド配線が形成されたグランド層との間にデカップリングコンデンサを挿入して配置する、請求項９ないし１５のいずれか１項に記載の半導体装置の製造方法。   16. In the step, a decoupling capacitor is inserted and arranged between a first wiring layer having a power supply voltage of the first voltage V1 and a ground layer on which the ground wiring is formed. The method for manufacturing a semiconductor device according to any one of the above.
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