JP2009244601A - 信号伝送装置と信号伝送方法 - Google Patents
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Abstract
【課題】列側データ信号と周波数の異なる行側データ信号を異なるPLL回路から生成したクロック信号でシリアル送受信するために、周波数の異なるPLL回路、直列−並列変換回路、及びラッチ回路を送受信側で複数個使用しなければならない。
【解決手段】列側の駆動を制御する列側データ信号と行側の駆動を制御する行側データ信号との周波数比を整数倍にして出力し、列側を制御するクロック信号に同期したn倍周波数の第1のクロック信号とこの第1のクロック信号と同一周波数の第2のクロック信号とを出力し、列側データ信号と行側データ信号とを第2のクロック信号でラッチした並列信号を第1クロック信号で多重化した直列状態の差動データ信号に変換して送信する信号伝送方法。
【選択図】図1
【解決手段】列側の駆動を制御する列側データ信号と行側の駆動を制御する行側データ信号との周波数比を整数倍にして出力し、列側を制御するクロック信号に同期したn倍周波数の第1のクロック信号とこの第1のクロック信号と同一周波数の第2のクロック信号とを出力し、列側データ信号と行側データ信号とを第2のクロック信号でラッチした並列信号を第1クロック信号で多重化した直列状態の差動データ信号に変換して送信する信号伝送方法。
【選択図】図1
Description
本発明は、液晶表示パネル(LCD)、プラズマディスプレイパネル(PDP)及びエレクトロルミネッサンスパネル(ELパネル)などのマトリクス方式の表示パネルを駆動するときの表示パネル駆動装置、駆動方法の信号伝送に関するものである。
近年、表示装置の大型化や薄型化が要求され、LCD(Liquid Crystal Display)やPDP(Plasma Display Panel)、有機EL(Organic Electro Luminescence display)等の各種表示装置が実用化され、普及しつつある。
このような状況下において、LCDやPDP、有機ELなどのFPD(Flat Panel Display)パネルの表示装置では、製造コストを低減させるとともに、小型化及び軽量化を図るため、制御基板をはじめとする各種基板及び部品同士を接続する伝送方法やケーブルについて各種の開発が進んでいる。
またFPDパネルを使用した映像機器では、一定周期においてより多くのデータを伝送する高速伝送や多くのデータを伝送しても電力を抑える低消費電力が要求されるため、各種基板及び部品同士を接続する伝送方式としてシリアル伝送方法が用いられている。
シリアル伝送方法の代表的なものとしてLVDS(Low Voltage Differential Signaling)やTMDS(Transmission Minimized Differential Signaling)という伝送方式が採用されている。
従来のFPD表示装置における伝送精度、性能向上を目的としたLVDS回路としては特許文献1に記載されたものが知られている。
以下に従来のLVDS回路について説明する。
図9はFPDパネルとしてPDPを使用した従来のLVDS回路の各種機能ブロックを示すものである。図10は図9のPDPにおける信号伝送装置の信号のタイミングを記す図である。
図9において、表示制御回路1は入力される映像信号に応じてPDPパネル11の列側駆動のための列側駆動回路10の各種手段のオンとオフを制御する列側データ信号21と、PDPパネル11の行側駆動のための行側駆動回路20の各種手段のオンとオフを制御するラッチ行側データ信号31と、列側データ信号のシリアル伝送に使用するクロック入力である列側クロック信号22と、行側データ信号のシリアル伝送に使用するクロック入力である行側クロック信号32と、そして列側データ信号の出力と停止を制御する列側ゲート信号23と、行側データ信号の出力と停止を制御するラッチ行側ゲート信号33とを出力する。
まず、列側のデータ信号を伝送するための主な構成について説明すると、ラッチ回路2a、ラッチ回路2b、ラッチ回路2c、ラッチ回路2dは、列側を通過する列側データ信号21と列側ゲート信号23とを各クロック信号でラッチするラッチ回路であり、PLL回路3は列側クロック信号22に同期したn倍周波数の第1クロック信号と、この第1クロック信号と同一周波数の第2クロック信号を出力するPLL回路である。
並列−直列変換回路(P/S変換回路)4は列側データ信号を含む並列信号を第1クロック信号で多重化した差動データ信号に変換する並列−直列変換回路であり、送信回路5は、差動クロック信号24と多重化した差動データ信号25を列側に送信する送信回路である。
受信回路6は送信回路5で送信された差動クロック信号24と差動データ信号25を列側で受信する受信回路であり、PLL回路7は受信した差動クロック信号24に同期したn倍周波数の第3クロック信号と、この第3クロック信号と同一周波数の第4クロック信号を出力するPLL回路である。
直列−並列変換回路(S/P変換回路)8は受信回路6で受信した差動データ信号25を第3クロック信号で多重化前の列側データ信号に変換する直列−並列変換回路であり、ゲート回路9は列側ゲート信号23によりPDPパネル11の列側電極に印加する駆動制御26を制御するための信号の出力と停止を制御するゲート回路である。
行側の信号の伝送についても列側のものと同様に、ラッチ回路12a、ラッチ回路12b、ラッチ回路12c、ラッチ回路12dは、行側を通過するデータ信号を各クロック信号でラッチするラッチ回路で、PLL回路13は行側クロック信号32に同期したn倍周波数の第1クロック信号と同一周波数の第2クロック信号を出力するPLL回路である。
並列−直列変換回路14は行側データ信号を含む並列信号を第1クロック信号で多重化した差動データ信号に変換する並列−直列変換回路で、送信回路15は差動クロック信号34と多重化した差動データ信号35を行側に送信するシリアル送信回路で、受信回路16は送信回路15で送信された差動クロック信号34と差動データ信号35を行側で受信するシリアル受信回路で、PLL回路17は受信した差動クロック信号に同期したn倍周波数の第3クロック信号と同一周波数の第4クロック信号を出力するPLL回路である。
直列−並列変換回路18は受信回路16で受信した差動データ信号35を第3クロック信号で多重化前の行側データ信号に変換する直列−並列変換回路で、ゲート回路19はラッチ行側ゲート信号33により行側電極に印加する駆動制御36の出力と停止を制御するゲート回路である。
以上のように構成された従来のPDP表示装置では、それぞれの伝送速度の違いのために(列側は行側の3〜4倍の伝送速度)、データ信号やクロック信号が、列側用のものと行側用のものがそれぞれ別々の伝送経路で送受信されている。図10に示すタイミングで、行側のクロック信号は列側のクロック信号より周期が数倍長くなっており、行側も列側もそれぞれのクロック信号に基づいてそれぞれ伝送が行われている。
具体的には図9のように列側データ信号21とラッチ行側データ信号31が表示制御回路1から別々の経路で出力され、また表示制御回路1から列側・行側それぞれに同期した各クロック信号である列側クロック信号22、行側クロック信号32が出力されている。これらのクロック信号は共通クロックでラッチしているので、各データ信号間のスキューを排除できる。
また、共通クロックでラッチされた列側データ信号21とラッチ行側データ信号31に対し、さらに共通クロックでラッチされた列側ゲート信号23とラッチ行側ゲート信号33によるゲート制御を実行しているため、各データ信号間のタイミングをさらに正確に合わせ込むことができる。
特開2004−037939号公報
しかしながら従来の構成では、列側データ信号21と周波数の異なるラッチ行側データ信号31を複数の異なる種類のPLL回路から作成した各クロック信号で各々シリアル送信し、複数の異種のPLL回路から作成したクロック信号で各々シリアル受信するために、周波数の異なるPLL回路、直列−並列変換回路、及びラッチ回路を送受信側で複数個使用しなければならないという問題点を有していた。
また従来の構成では、列側データ信号21と周波数の異なるラッチ行側データ信号31を複数の異種のPLL回路から作成したクロック信号で各々シリアル伝送していたために、直列信号の状態で列側データ信号と周波数の異なる行側データ信号を同時に波形解析することができないという問題点を有していた。
また従来の構成では、列側データ信号21とラッチ行側データ信号31を異なる伝送経路で送受信しているため、伝送経路の長さが違うことによるスキューの発生が起こると共に、一方の伝送経路を通過する信号の異常を検出しても、もう一方の伝送経路を通過する信号を制御するまでに多くの時間を要するという問題点を有していた。
この課題を解決するために、本発明は、
パネルの列側の駆動を制御する第1の列側データ信号と前記パネルの行側の駆動を制御する第1の行側データ信号との周波数比を整数倍にして出力し、
列側を制御するクロック信号に同期したn倍周波数の第1のクロック信号と前記第1のクロック信号と同一周波数の第2のクロック信号とを出力し、
前記第1の列側データ信号と前記第1の行側データ信号とを第2のクロック信号でラッチしてラッチ列側データ信号とラッチ行側データ信号とし、
前記ラッチ列側データ信号と前記ラッチ行側データ信号とが同期する並列信号を前記第1クロック信号で多重化した直列状態の差動データ信号に変換し、
前記差動データ信号と前記第2のクロック信号に同期した差動クロック信号とを受信側に送信し、前記受信側では受信した前記差動クロック信号に同期したn倍周波数の第3のクロック信号と、第3のクロック信号と同一周波数の第4のクロック信号とを出力し、
列側と行側で受信した前記差動データ信号のそれぞれを前記第3のクロック信号と前記第4のクロック信号とで並列状態の第2の列側データ信号と第2の行側データ信号に変換することを特徴とする信号伝送方法に関するものである。
パネルの列側の駆動を制御する第1の列側データ信号と前記パネルの行側の駆動を制御する第1の行側データ信号との周波数比を整数倍にして出力し、
列側を制御するクロック信号に同期したn倍周波数の第1のクロック信号と前記第1のクロック信号と同一周波数の第2のクロック信号とを出力し、
前記第1の列側データ信号と前記第1の行側データ信号とを第2のクロック信号でラッチしてラッチ列側データ信号とラッチ行側データ信号とし、
前記ラッチ列側データ信号と前記ラッチ行側データ信号とが同期する並列信号を前記第1クロック信号で多重化した直列状態の差動データ信号に変換し、
前記差動データ信号と前記第2のクロック信号に同期した差動クロック信号とを受信側に送信し、前記受信側では受信した前記差動クロック信号に同期したn倍周波数の第3のクロック信号と、第3のクロック信号と同一周波数の第4のクロック信号とを出力し、
列側と行側で受信した前記差動データ信号のそれぞれを前記第3のクロック信号と前記第4のクロック信号とで並列状態の第2の列側データ信号と第2の行側データ信号に変換することを特徴とする信号伝送方法に関するものである。
また、本発明は、パネルの列側の駆動を制御する第1の列側データ信号と前記パネルの行側の駆動を制御する第1の行側データ信号との周波数比を整数倍にして出力する表示制御部と、列側を制御するクロック信号に同期したn倍周波数の第1のクロック信号と前記第1のクロック信号と同一周波数の第2のクロック信号とを出力する送信側PLL部と、列側データ信号と周波数の異なる行側データ信号を前記第2のクロック信号でラッチするラッチ部と、前記列側データ信号と前記行側データ信号が同期した並列信号を前記第1のクロック信号で多重化した直列状態の差動データ信号に変換する並列−直列変換部と、前記差動データ信号と前記第2のクロック信号に同期した差動クロック信号を列側と行側に送信する送信部と、送信された差動データ信号と差動クロック信号とを列側と行側で受信する受信部と、受信した差動クロック信号に同期したn倍周波数の第3のクロック信号と、前記第3のクロック信号と同一周波数の第4のクロック信号とを出力する受信側PLL部と、前記差動データ信号を前記第3のクロック信号と前記第4のクロック信号とで並列状態の第2の列側データ信号と第2の行側データ信号に変換する直列−並列変換部と、前記第4のクロック信号に同期した第2の列側データ信号と第2の行側データ信号が各電極に印加される駆動パルスの出力と停止を制御する列側出力制御部と行側出力制御部を備えた信号伝送装置に関するものである。
また、この課題を解決するために、本発明は、直列状態の差動データ信号に含まれる色数や階調数、またはオンオフ回数や周波数を示す信号配列情報を送信部と受信部で共有して伝送する信号伝送装置に関するものである。
また、この課題を解決するために、本発明は、同一経路で送受信する差動クロック信号に同期したn倍周波数の第3クロック信号と同一周波数の第4クロック信号を同一箇所から集中して出力し、同一経路で送受信する差動データ信号を第3クロック信号と第4クロック信号により並列状態の列側データ信号と行側データ信号に同一箇所で変換し、第4クロック信号に同期した列側データ信号と行側データ信号が各電極に印加される駆動パルスの出力と停止を制御する信号伝送装置に関するものである。
また、この課題を解決するために、本発明は、同一経路で送受信する差動クロック信号に同期したn倍周波数の第3クロック信号と同一周波数の第4クロック信号を同一箇所から集中して出力する受信側PLL部と、同一経路で送受信する差動データ信号を第3クロック信号と第4クロック信号により並列状態の列側データ信号と行側データ信号に同一箇所で変換する直列−並列変換部と、第4クロック信号に同期した列側データ信号と行側データ信号が各電極に印加される駆動パルスの出力と停止を制御する列側出力制御部と行側出力制御部を備えることにより、列側データ信号と周波数の異なる行側データ信号を同一のクロック信号及び同一の伝送経路で伝送する信号伝送装置に関するものである。
本発明の信号伝送装置は、列側データ信号に同期した1種類のクロック信号でシリアル送受信ができるため、行側データ信号のシリアル伝送に使用していた送信側PLL回路を共通にすることが可能となり、信号経路を減らすと共にスキューを排除することを可能にするものである。
本発明の信号伝送装置は、列側データ信号と周波数の異なる行側データ信号を列側データ信号に同期した1種類のクロック信号に同期してシリアル伝送することで、列側データ信号の色数、階調数及び行側データ信号のオンオフ回数や周波数等を示す信号配列情報を送信部と受信部で共有して伝送できるため、直列状態の差動データ信号でも容易に波形解析をすることができる。
また、本発明の信号伝送装置は、同一経路で送受信する差動クロック信号に同期したn倍周波数の第3クロック信号と同一周波数の第4クロック信号を同一箇所から集中して出力する受信側PLL回路と、同一経路で送受信する差動データ信号を第3クロック信号と第4クロック信号により並列状態の列側データ信号と行側データ信号に同一箇所で変換する直列−並列変換回路と、第4クロック信号に同期した列側データ信号と行側データ信号が各電極に印加される駆動パルスの出力と停止を制御する列側出力制御回路と行側出力制御回路を設けることにより、列側と行側の駆動信号を統一して変換できるため、行側データ信号のシリアル伝送に使用していた送信側のPLL回路だけでなく配線経路及び受信側のPLL回路を削減しても確実に信号伝送ができるものである。
(実施例1)
本発明の信号伝送方法と信号伝送装置について図面を用いながら具体的に説明する。図1は本発明の信号伝送装置の一つの実施の形態例を記すブロック図であり、図9で示した符号と同じものについては従来の技術で説明した各種機能ブロック及び各種信号と同じ機能を示すものである。
本発明の信号伝送方法と信号伝送装置について図面を用いながら具体的に説明する。図1は本発明の信号伝送装置の一つの実施の形態例を記すブロック図であり、図9で示した符号と同じものについては従来の技術で説明した各種機能ブロック及び各種信号と同じ機能を示すものである。
本発明は、FPDパネルであるPDPパネル11の列側データ信号21と、3種類の列側ゲート信号23、ラッチ行側データ信号31およびラッチ行側ゲート信号33のそれぞれの周波数比を整数倍にして出力する表示制御回路41と、列側駆動を制御するクロック信号51に同期したn倍周波数の第1クロック信号52と、これと同一周波数の第2クロック信号53とを出力する送信側PLL回路42と、列側データ信号21、列側ゲート信号23、ラッチ行側データ信号31およびラッチ行側ゲート信号33のそれぞれを第2クロック信号53でラッチするラッチ回路43(43a、43b、43c、43d)と、ラッチ回路43aから出力されるラッチ列側データ信号54と、ラッチ回路43bから出力されるラッチ列側ゲート信号55を含む並列信号を第1クロック信号52で多重化した直列状態の列側差動データ信号59に並列−直列変換すると共に、ラッチ回路43cから出力されるラッチ行側データ信号56と、ラッチ回路43dから出力されるラッチ行側ゲート信号57を含む並列信号を第1クロック信号52で多重化した直列状態の行側差動データ信号60に並列−直列変換する並列−直列変換回路44と、第2クロック信号に同期した差動クロック信号58、列側差動データ信号59、行側差動データ信号60を列側と行側に各々送信する送信回路45(45a、45b、45c、45d)と、送信された差動クロック信号58、列側差動データ信号59、行側差動データ信号60を列側と行側で各々受信する受信回路46(46a、46b、46c、46d)と、受信した差動クロック信号58に同期したn倍周波数の第3クロック信号61(61a、61b)と同一周波数の第4クロック信号62(62a、62b)とを列側と行側で出力する受信側PLL回路47(47a、47b)と、受信回路46の列側駆動のための列側差動データ信号59と、行側駆動のための行側差動データ信号60とを、第3クロック信号61(61a、61b)で並列状態の列側データ信号63と列側ゲート信号64、加えて行側データ信号66と行側ゲート信号67とにそれぞれ変換する直列−並列変換回路48(48a、48b)と、第4クロック信号62aに同期した列側出力制御信号65が列電極に印加される列側駆動信号27の出力と停止を制御する列側出力制御回路49と、第4クロック信号62bに同期した行側出力制御信号68が行電極に印加される駆動信号37の出力と停止を制御する行側出力制御回路50とを備えている。
上記のように構成された本発明の第1の実施例について、FPDパネルとしてのPDPパネルの動作を、図1〜図4を用いて説明する。
図2は本実施の形態の信号伝送装置の列側のデータ信号を示すための図であり、図3は本実施の形態の信号伝送装置の行側のデータ信号を示すための図であり、図4はPDPパネルの背面側から見た信号伝送の概略を示す図である。図2において「R」は赤、「G」は緑、「B」は青を示し、「0」〜「5」の数値は信号の階調bit数を示している。例えば例として「G0」は緑の0bit目の映像データ信号を示している。また「DRV」は駆動信号を示し、「A」〜「E」の文字は行側を、「X」〜「Y」は列側を示している。例えば、「DRVY」は列側駆動信号のことである。
図4に示す通り、PDPパネル11の駆動において列側を制御する列側データ信号21の動作周波数と、行側を制御するラッチ行側データ信号31の動作周波数が異なる場合には、列側データ信号と周波数の異なる行側データ信号は伝送周波数や伝送経路を分けて伝送していた。
また、非同期で周波数の異なる列側データ信号21とラッチ行側データ信号31が、最終的に列側駆動信号27と行側駆動信号37で同期してPDPパネル11を駆動するために、表示制御回路41は列側ゲート信号23とラッチ行側データ信号31とラッチ行側ゲート信号33を同期して出力している。
そこで、列側駆動と行側駆動において同一周波数のシリアル伝送を実現するには、シリアル伝送前の並列信号状態で列データ信号21、列側ゲート信号23、ラッチ行側データ信号31、ラッチ行側ゲート信号33を同期させる必要がある。映像信号の特性上、垂直同期周波数は水平同期周波数よりも低いため、一般的にPDPパネル11に使用する列側ゲート信号23、ラッチ行側データ信号31そしてラッチ行側ゲート信号33の動作周波数も列側データ信号21の動作周波数よりも低い。そこで表示制御装置41から出力する列側データ信号21の動作周波数を列側ゲート信号23、ラッチ行側データ信号31そしてラッチ行側ゲート信号33の動作周波数の整数倍にすることでラッチ回路43で同期させる。本実施例では列側データ信号21の動作周波数を列側ゲート信号23、ラッチ行側データ信号31そしてラッチ行側ゲート信号33の3倍に設定した動作で説明する。
列側データ信号21の動作周波数をf1、列側ゲート信号23、ラッチ行側データ信号31そしてラッチ行側ゲート信号33の動作周波数をf2とすると
f1=3×f2 ・・・・(1)
である。また、列側データ信号21の1周期をT1、列側ゲート信号23、ラッチ行側データ信号31そしてラッチ行側ゲート信号33の1周期をT2とすると、
f1=3×f2の関係から
T2=3×T1 ・・・・(2)
である。
f1=3×f2 ・・・・(1)
である。また、列側データ信号21の1周期をT1、列側ゲート信号23、ラッチ行側データ信号31そしてラッチ行側ゲート信号33の1周期をT2とすると、
f1=3×f2の関係から
T2=3×T1 ・・・・(2)
である。
図2は、表示制御回路41から出力される列側データ信号21と列側ゲート信号23が、送信側PLL回路42が出力する第2クロック信号53でラッチされて、列データ信号54とラッチ列側ゲート信号55とになっている。
6bitの列側データ信号21は、ラッチ回路43aで3クロック分ラッチされて第2クロック信号53に同期した6bitのラッチ列側データ信号54となる。また、1bitの列側ゲート信号23は、ラッチ回路43bで同一値のまま3クロック分ラッチされて、第2クロック信号53に同期した1bitのラッチ列側ゲート信号55となる。これら6bitのラッチ列側データ信号54と1bitのラッチ列側ゲート信号55が7bitの並列信号を構成する。
次にこの7bitの並列信号は、並列−直列変換回路44で第2クロック信号53の7倍の周波数である第1クロック信号52により1周期(T1)単位で並列−直列変換され、送信回路45aから受信回路46aへ1bitの差動データ信号59として送信される。また第1クロック信号52は、送信回路45bから受信回路46bへ差動クロック信号58として送信される。
次に、受信回路46aに入力する1bitの差動データ信号59は、直列−並列変換回路48aで差動クロック信号58に同期した7倍周波数の第3クロック信号61aと同一周波数の第4クロック信号62aにより、1周期(T1)単位で6bitの列側データ信号63と列側ゲート信号64を含む7bitの並列信号に変換される。
図3においてラッチ行側データ信号31とラッチ行側ゲート信号33が送信側PLL回路42から出力する第2クロック信号53でラッチする波形を示している。
6bitのラッチ行側データ信号31は、ラッチ回路43cで3クロック分ラッチされ、第2クロック信号53に同期した6bitの行側データ信号56となる。また1bitのラッチ行側ゲート信号33は、ラッチ回路43dで同一値のまま3クロック分ラッチされ、第2クロック信号53に同期した1bitの行側ゲート信号57となる。この6bitの行側データ信号56と1bitの行側ゲート信号57が、7bitの並列信号を構成する。
次に7bitの並列信号は、並列−直列変換回路44で第2クロック信号の7倍の周波数である第1クロック信号52により1周期(T1)単位で並列−直列変換され、送信回路45cから受信回路46cへ、1bitの行側差動データ信号60として送信される。
また第1クロック信号52は、送信回路45dから受信回路46dへ差動クロック信号58として送信される。
次に、受信回路46cへ入力する1bitの行側差動データ信号60は、直列−並列変換回路48bで差動クロック信号58に同期した7倍周波数の第3クロック信号61bと同一周波数の第4クロック信号62bにより、1周期(T1)単位で6bitの行側データ信号66と行側ゲート信号67を含む7bitの並列信号に変換される。
変換された列側データ信号63と列側ゲート信号64、行側データ信号66と行側ゲート信号67により、PDPパネル11に印加する列側駆動信号27と行側駆動信号37とを制御することで、列側電極と行側電極の交点における電圧差が放電開始電圧以上であれば点灯、放電開始電圧未満であれば非点灯となり、その後、行側電極に印加するパルス数が多ければ高輝度、パルス数が少なければ低輝度となり、表示装置41に入力する映像信号レベルに応じてPDPの点灯位置や輝度レベルを制御する。
以上のように本発明の信号伝送装置では、列側データ信号21と列側ゲート信号23と行側データ信号31と行側ゲート信号33は、伝送経路は異なるが1種類の差動クロック信号58を用いてシリアル伝送が可能となるため、送信側のPLL回路や並列−直列変換回路を共通にすることができる。また差動クロック信号58が共通クロックであるために列側と行側の駆動信号のスキューの影響を小さくすることで、列側駆動回路10や行側駆動回路20の制御を正確に行うことで、PDPパネル11に高画質な映像を表示することができる。
本実施の形態では列側ゲート信号23とラッチ行側データ信号56とラッチ行側ゲート信号57に対する列側データ信号21の動作周波数の倍率を3倍として説明したが、動作周波数の倍率を変えても同じ効果を得ることができる。
また、本実施の形態では並列−直列回路44と直列−並列変換回路48の変換比率を1:7として説明したが、変換比率を変えても同じ効果を得ることができる。
また、本実施の形態ではPLL回路47の位相基準を差動クロック信号58の立ち下がりエッジで説明したが、直列クロック信号58の立ち上がりエッジを基準に作成しても同じ効果が得られるものである。
また、本実施の形態としてPDPパネルの放電制御として説明したが、液晶パネルに適用した場合でも、本発明の伝送方法を用いて、行側と列側の各トランジスタに印加するパルス電圧を制御することで液晶分子の方向を変えることができ、液晶の点灯位置や輝度レベルを制御することが可能である。
また、本実施の形態としてPDPパネルの放電制御として説明したが、有機ELに適用した場合でも、本発明の伝送方法を用いて、行側と列側の各トランジスタに印加する電圧を制御することで有機材料の発光/非発光を変えることができ、有機ELの点灯位置や輝度レベルを制御することが可能である。
(実施例2)
以下に本発明の第2の実施の形態を図面を用いて説明する。本実施例の信号伝送装置では、直列信号状態での列側データ信号に関する「色」や「階調」に関する信号配列を送信側と受信部で共有して伝送することで、シリアル伝送時の各bitの信号仕様が決まることにより伝送信号の波形解析を容易にするものである。
以下に本発明の第2の実施の形態を図面を用いて説明する。本実施例の信号伝送装置では、直列信号状態での列側データ信号に関する「色」や「階調」に関する信号配列を送信側と受信部で共有して伝送することで、シリアル伝送時の各bitの信号仕様が決まることにより伝送信号の波形解析を容易にするものである。
また、本実施例では、直列信号状態で列側差動データ信号と行側差動データ信号の変化率の違いに関する情報を送信側と受信部で共有することで、シリアル伝送時の各bitの信号仕様が決め、伝送信号の波形解析を容易にするものである。
上記のように構成された本発明の第2の実施の形態について、図面を用いて以下にその動作を説明する。
図1〜図4に示す通り、本発明の(実施例1)においてラッチ列側データ信号54、ラッチ列側ゲート信号55、ラッチ行側データ信号56そしてラッチ行側ゲート信号57を同一の差動クロック信号58に同期してシリアル伝送し、同じ差動データ信号の中で列側と行側の区別なく混在した状態で伝送することが可能となる。
しかし、各差動データ信号(59、60)毎にラッチ列側データ信号と3種類の信号、すなわちラッチ列側ゲート信号、ラッチ行側データ信号およびラッチ行側ゲート信号の信号配列が異なると、受信側の直列−並列変換回路48で並列状態の各種信号に変換した後の信号配列が複雑になるため、差動データ信号の状態でも各種信号を区別できる信号配列が必要となる。
本発明では図5に示す通り、直列状態の列側差動データ信号59と並列状態の列側データ信号63及び列側ゲート信号64の変換比率と、直列状態の行側差動データ信号60と並列状態の行側データ信号66及び行側ゲート信号67の変換比率を1:7として説明する。
表示制御回路41は、「青、赤、緑、青、赤、緑」と光の3原色を示す6bitの列側データ信号21と、列側駆動回路10から出力される列側駆動信号27の出力と停止を制御する1bitの列側ゲート信号23とを1グループとして列側電極を駆動する列側駆動回路10に向けて出力する。
また、表示制御回路41は、行側駆動回路20のオン/オフを制御する6bitのラッチ行側データ信号56と、行側駆動回路20からの行側駆動信号37の出力と停止を制御する1bitのラッチ行側ゲート信号57とを1グループとして行側電極を駆動する行側駆動回路20に向けて出力する。
7bitを1グループとする列側データ信号21と列側ゲート信号22はそれぞれのラッチ回路43でラッチされてから並列−直列変換回路44で、左から「ラッチ列側ゲート信号と6bit分の緑、赤、青、緑、赤、青信号で構成される」直列状態の信号に変換され、送信回路45から図5に示す差動データ信号59として列側の受信回路に送信される。
同じく7bitを1グループとするラッチ行側データ信号56とラッチ行側ゲート信号57は、並列−直列変換回路44で、左から「ラッチ行側ゲート信号と6bit分のラッチ行側データ信号で構成される」直列状態の信号に変換され、送信回路45から図5に示す差動データ信号60として行側の受信回路に送信される。図5では、「R」は赤、「G」は緑、「B」は青を示し、「0」〜「5」の数値は信号の階調bit数を示す。例えば、「G0」は緑の0bit目の映像データ信号である。また、「DRV」は駆動信号を示し「A」〜「N」の文字は行側を、「P」〜「U」の文字は列側での高変化率を、そして「V」〜「Z」の文字は列側での低変化率を示す。例えば、「DRVB」は行側駆動信号Bを、そして「DRVX」は、低変化率の列側駆動信号Xを示している。
7bitの列側差動データ信号の左端(順シフト時の最後尾)に列側データ信号21と変化率の違う列側ゲート信号23を配列し、また7bitの行側差動データ信号の左端(順シフト時の最後尾)にラッチ行側データ信号31と変化率の違うラッチ行側ゲート信号33を配列することで、それぞれの差動ゲート信号において1周期(T1)の区切りを容易に判断できる。
また、列側データ信号21と変化率の類似する列側ゲート信号23が混在し、1周期(T1)の区切りが不明確になるときは、別の差動データ信号のグループとして配列する。
また、伝送経路が異なるラッチ行側データ信号31やラッチ行側ゲート信号33では、6bitの列側データ信号21や列側ゲート信号23を含まない別の差動データ信号のグループとして配列する。
この結果、列側データ信号の色や階調及び駆動信号の変化率に関する信号配列情報を送信部と受信部で共有して伝送できるため、直列状態の差動信号でも容易に波形解析をすることが可能となる。
また、本発明では駆動信号に対する列側データ信号の動作周波数の倍率を3倍として説明したが、動作周波数の倍率を変えても同じ効果を得ることはいうまでもない。また、本発明ではシリアル信号とパラレル信号の変換比率を1:7として説明したが、シリアル信号とパラレル信号の変換比率を変えても同じ効果を得ることができる。
また、本発明ではPLL回路47の位相基準を直列クロック信号56の立ち下がりエッジで説明したが、直列クロック信号58の立ち上がりエッジを基準に作成しても同じ効果を得ることができる。
また、本発明では7bitの並列信号を多重化した差動データ信号に変換するとき、7bitのうち1bitの列や行の各ゲート信号の配列を差動信号の左端(順シフト時の最後尾)として説明したが、差動信号の右端(順シフト時の最前部)として説明しても同じ効果を得ることができる。
また、本発明では7bitの並列信号を多重化した差動データ信号に変換するとき、列側データ信号21の色の並びを「青、赤、緑、青、赤、緑」として説明したが、色の並びが変えても同じ効果を得ることができる。
(実施例3)
本発明の第3の実施の形態(実施例3)について、列側と行側データ信号の動作周波数比率を1:3、シリアル伝送の直列信号と並列信号の変換比率を1:7とし、図6〜図8を用いて以下その動作を説明する。
本発明の第3の実施の形態(実施例3)について、列側と行側データ信号の動作周波数比率を1:3、シリアル伝送の直列信号と並列信号の変換比率を1:7とし、図6〜図8を用いて以下その動作を説明する。
図6は本実施例の信号伝送装置の構成の1部分を記したものである。図7は本実施例の信号伝送装置において伝送される信号のタイミングを示した図である。図8は、PDPパネルの背面側から見た信号伝送の概略を示す図である。
本実施例は、上述した第1の実施例(実施例1)と比較すると、同一経路で送受信する差動クロック信号58に同期したn倍周波数の第5クロック信号75と、第5クロック信号75と同一周波数の第6クロック信号76とを出力する受信側PLL回路71と、同一経路で送受信する列側差動データ信号59と行側差動データ信号60を、第5クロック信号75と第6クロック信号76により、並列状態の列側データ信号77、列側ゲート信号78、行側データ信号79、行側ゲート信号80とに変換する直列−並列変換回路72と、第6クロック信号76に同期した列側出力制御信号65が列電極に印加される列側駆動信号27の出力と停止を制御する列側出力制御回路73と、第6クロック信号76に同期した行側出力制御信号68が行電極に印加される駆動信号37の出力と停止を制御する行側出力制御回路74を備えているものであり、列側差動データ信号59と行側差動データ信号60を同じ直列−並列変換回路72や受信側PLL回路71を使って列側データ信号77、列側ゲート信号78、行側データ信号79、行側ゲート信号80にすることが(実施例1)の回路構成とは異なっている点である。
実施例1の信号伝送装置において、映像信号の特性上、水平同期周波数は垂直同期周波数よりも高いため、FPDパネルの駆動においても列側を制御する列側データ信号の動作周波数は、行側を制御する行側データ信号の動作周波数よりも高くなる。また、図4に示す通りFPDパネルの電極構成の関係上、表示制御回路41はPDPパネルの画面中央部に、列側駆動回路10はPDPパネル画面の上下方向に、行側駆動回路20はPDPパネルの左右方向に配置されるため、列側と行側の各種制御信号を伝送する方向もその伝送する距離も異なっている。とくにPDPパネルが大型になっていくほど行側と列側とでは信号の伝送距離の差が大きくなる。
本実施例では、受信側PLL回路71と、直列−並列変換回路72と、列側出力制御回路73と行側出力制御回路74が、伝送するデータ数の多い列側駆動回路10側に配置した図8に示す構成を例にして説明する。
受信側PLL回路71は、受信回路46から入力される差動クロック信号58を7逓倍した第5クロック信号75と、差動クロック信号58と同一周波数の第6クロック信号76を出力する。直列−並列変換回路72は、7:1に並列−直列変換され直列に並ぶ差動データ信号59を、第5クロック信号75と第6クロック信号76を用いて6bitの列側データ信号77と1bitの列側ゲート信号78を含む7bitの並列信号に変換する。同様に、直列−並列変換回路72は、7:1に並列−直列変換され直列に並ぶ差動データ信号60を、第5クロック信号75と第6クロック信号76を用いて行側データ信号79と行側ゲート信号80からなる7bitの並列信号に変換する。
列側出力制御回路73は、映像情報を示す6bitの列側データ信号77の出力を1bitの列側ゲート信号78で制限することで、列側駆動回路10における列側駆動信号27の出力と停止を制御する。また行側出力制御回路74は、列側駆動回路10から行側駆動回路20への最短経路を用いて行側駆動波形のオンオフを示す6bitの行側データ信号79と1bitの行側出力制御信号80を、列側から行側への最短経路で伝送して、行側駆動信号37の出力と停止を制御する。
図4に示す(実施例1)の構成の時の列側の伝送ケーブル長をL1とし、列側の伝送ケーブル長をL2とすると、最近の16:9のアスペクト比に準じるFPDパネルの場合、L2>L1となる傾向がある。
そこで図8に示す本実施例の時の列側の伝送ケーブル長をL1とし、列側電極に配置された行側出力制御回路74から行側駆動回路20までの伝送ケーブル長をL3とすると、L1≫L3とすることが可能となる。
この結果、本実施例の信号伝送装置では、各種制御信号を同一経路で送受信できるため、図9の従来使用していた行側差動データ信号35を伝送する長距離伝送ケーブルが不要となり、短距離の伝送ケーブルで配線可能となるため性能向上とコスト削減を可能にする。
また、列側データ信号77、列側ゲート信号78、行側データ信号79、行側ゲート信号80の信号を送信する際、直列クロック信号58に同期して同一経路でシリアル伝送が可能となるため、従来使用していた行側データ信号用のPLL回路13と並列−直列変換回路14だけでなく受信側のPLL回路17と直列−並列変換回路18も削減することができる。
また、本発明では駆動信号に対する列側データ信号の動作周波数の倍率を3倍として説明したが、動作周波数の倍率を変えても同じ効果を得ることができる。
また、本発明ではシリアル信号とパラレル信号の変換比率を1:7として説明したが、シリアル信号とパラレル信号の変換比率を変えても同じ効果を得ることができる。
また、本発明ではPLL回路71の位相基準を差動クロック信号58の立ち下がりエッジで説明したが、差動クロック信号58の立ち上がりエッジを基準に作成しても同じ効果を得ることができる。
以上のように、本発明は、液晶、PDP及び有機ELなどのマトリクス方式の表示パネルを駆動するときに行側データ信号と列側データ信号とそれらを制御するためのクロック信号との伝送方法に関するものとして説明したが、これらの表示パネルの信号に限らず、複数の信号を伝送する際に利用することができるものである。特に高い周波数の信号と低い周波数の信号とを合わせて送信する機器においてはラッチを抑制することができて上述した実施例と同様の効果を奏することができる。
1 表示制御回路
2a、2b、2c、2d ラッチ回路
3 PLL回路
4 並列−直列変換回路
5 送信回路
6 受信回路
7 PLL回路
8 直列−並列変換回路
9 ゲート回路
10 列側駆動回路
11 PDPパネル
12a、12b、12c、12d ラッチ回路
13 PLL回路
14 並列−直列変換回路
15 送信回路
16 受信回路
17 PLL回路
18 直列−並列変換回路
19 ゲート回路
20 行側駆動回路
41 表示制御回路
42 送信側PLL回路
43a、43b、43c、43d ラッチ回路
44 並列−直列変換回路
45a、45b、45c、45d 送信回路
46a、46b、46c、46d 受信回路
47a、47b 受信側PLL回路
48a、48b 直列−並列変換回路
49 列側出力制御回路
50 行側出力制御回路
71 受信側PLL回路
72 直列−並列変換回路
73 列側出力制御回路
74 行側出力制御回路
2a、2b、2c、2d ラッチ回路
3 PLL回路
4 並列−直列変換回路
5 送信回路
6 受信回路
7 PLL回路
8 直列−並列変換回路
9 ゲート回路
10 列側駆動回路
11 PDPパネル
12a、12b、12c、12d ラッチ回路
13 PLL回路
14 並列−直列変換回路
15 送信回路
16 受信回路
17 PLL回路
18 直列−並列変換回路
19 ゲート回路
20 行側駆動回路
41 表示制御回路
42 送信側PLL回路
43a、43b、43c、43d ラッチ回路
44 並列−直列変換回路
45a、45b、45c、45d 送信回路
46a、46b、46c、46d 受信回路
47a、47b 受信側PLL回路
48a、48b 直列−並列変換回路
49 列側出力制御回路
50 行側出力制御回路
71 受信側PLL回路
72 直列−並列変換回路
73 列側出力制御回路
74 行側出力制御回路
Claims (4)
- パネルの列側の駆動を制御する第1の列側データ信号と前記パネルの行側の駆動を制御する第1の行側データ信号との周波数比を整数倍にして出力し、
列側を制御するクロック信号に同期したn倍周波数の第1のクロック信号と前記第1のクロック信号と同一周波数の第2のクロック信号とを出力し、
前記第1の列側データ信号と前記第1の行側データ信号とを第2のクロック信号でラッチしてラッチ列側データ信号とラッチ行側データ信号とし、
前記ラッチ列側データ信号と前記ラッチ行側データ信号とが同期する並列信号を前記第1クロック信号で多重化した直列状態の差動データ信号に変換し、
前記差動データ信号と前記第2のクロック信号に同期した差動クロック信号とを受信側に送信し、前記受信側では受信した前記差動クロック信号に同期したn倍周波数の第3のクロック信号と、第3のクロック信号と同一周波数の第4のクロック信号とを出力し、
列側と行側で受信した前記差動データ信号のそれぞれを前記第3のクロック信号と前記第4のクロック信号とで並列状態の第2の列側データ信号と第2の行側データ信号に変換することを特徴とする信号伝送方法。 - パネルの列側の駆動を制御する第1の列側データ信号と前記パネルの行側の駆動を制御する第1の行側データ信号との周波数比を整数倍にして出力する表示制御部と、
列側を制御するクロック信号に同期したn倍周波数の第1のクロック信号と前記第1のクロック信号と同一周波数の第2のクロック信号とを出力する送信側PLL部と、
列側データ信号と周波数の異なる行側データ信号を前記第2のクロック信号でラッチするラッチ部と、
前記列側データ信号と前記行側データ信号が同期した並列信号を前記第1のクロック信号で多重化した直列状態の差動データ信号に変換する並列−直列変換部と、
前記差動データ信号と前記第2のクロック信号に同期した差動クロック信号を列側と行側に送信する送信部と、
送信された差動データ信号と差動クロック信号とを列側と行側で受信する受信部と、
受信した差動クロック信号に同期したn倍周波数の第3のクロック信号と、前記第3のクロック信号と同一周波数の第4のクロック信号とを出力する受信側PLL部と、
前記差動データ信号を前記第3のクロック信号と前記第4のクロック信号とで並列状態の第2の列側データ信号と第2の行側データ信号に変換する直列−並列変換部と、
前記第4のクロック信号に同期した第2の列側データ信号と第2の行側データ信号が各電極に印加される駆動パルスの出力と停止を制御する列側出力制御部と行側出力制御部を備えた信号伝送装置。 - 直列状態の差動データ信号に含まれる色数や階調数を示す信号配列情報を送信部と受信部で共有して伝送することを特徴とする請求項1記載の信号伝送方法。
- 直列状態の差動データ信号に含まれるオンオフ回数や周波数を示す信号配列情報を送信部と受信部で共有して伝送することを特徴とする請求項1記載の信号伝送方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008091090A JP2009244601A (ja) | 2008-03-31 | 2008-03-31 | 信号伝送装置と信号伝送方法 |
Applications Claiming Priority (1)
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Publication Number | Publication Date |
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JP2009244601A true JP2009244601A (ja) | 2009-10-22 |
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Family Applications (1)
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JP (1) | JP2009244601A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2012054924A (ja) * | 2010-08-24 | 2012-03-15 | Thales | 「lvds」タイプのリンク用のビデオデジタル信号を送信および受信するためのシステム |
CN110515890A (zh) * | 2019-08-02 | 2019-11-29 | 北京智行者科技有限公司 | 多处理器片上系统mpsoc的数据解析方法及系统 |
-
2008
- 2008-03-31 JP JP2008091090A patent/JP2009244601A/ja active Pending
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