JP2009239417A - ビット値一致判断方法、プリアンブル一致判断方法、ビット値一致判断回路、及びプリアンブル一致判断回路 - Google Patents

ビット値一致判断方法、プリアンブル一致判断方法、ビット値一致判断回路、及びプリアンブル一致判断回路 Download PDF

Info

Publication number
JP2009239417A
JP2009239417A JP2008079954A JP2008079954A JP2009239417A JP 2009239417 A JP2009239417 A JP 2009239417A JP 2008079954 A JP2008079954 A JP 2008079954A JP 2008079954 A JP2008079954 A JP 2008079954A JP 2009239417 A JP2009239417 A JP 2009239417A
Authority
JP
Japan
Prior art keywords
match
bit
value
expected
bit value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008079954A
Other languages
English (en)
Inventor
Shinichiro Kobayashi
新一郎 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2008079954A priority Critical patent/JP2009239417A/ja
Publication of JP2009239417A publication Critical patent/JP2009239417A/ja
Withdrawn legal-status Critical Current

Links

Images

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

【課題】プリアンブルを検出するまでの所要時間が長くなる。
【解決手段】ｐ個のビット値一致判断回路の先頭からｑ番目のビット値一致判断回路は、前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力するビット値一致判断素子と、（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記ビット値一致判断素子から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットが１番目からｑ番目までの期待値と一致している旨を示す（ｒ−ｑ＋１）〜ｒ番目ビット値一致信号を出力する判断素子と、を有する。
【選択図】図６

Description

本発明は、ビット列中で連続する複数のビットが、期待されるプリアンブルと一致するか否かを判断するビット値一致判断方法、プリアンブル一致判断方法、ビット値一致判断回路、及びプリアンブル一致判断回路に関する。
下記の特許文献１〜特許文献３の記載されたシリアル通信システムでは、送信装置及び受信装置間で同期を取るべく、送信装置は、受信装置に向けて、シリアルデータの送信に先立ち、複数（例えば、８個）のビットからなるプリアンブルを送信する。前記受信装置では、より正確には、受信装置内のプリアンブル一致判断回路Ｄ１０では、図１０に示されるように、前記送信装置から送信されるプリアンブルを検出すべく、例えば、直並列変換回路ＳＰが、受信したシリアル（直列）のビット列をパラレル（並列）に変換し、複数（例えば、８個）の排他的否定論理和回路ＣＭ０〜ＣＭ７が、それぞれ、前記パラレル（並列）のビットが期待値と一致するか否かを判断し、論理積回路ＡＮが、前記複数の排他的否定論理和回路ＣＭ０〜ＣＭ７の全てが前記ビットと期待値との一致の旨を示すとき、前記プリアンブルが検出されたと認識する。
特開２００３−６９５０７号公報 特開２００５−３３７０１号公報 特表２００５−５１４８４９号公報
しかしながら、前記従来のプリアンブル一致判断回路Ｄ１０では、前記論理積回路ＡＮが、前記複数の排他的否定論理和回路ＣＭ０〜ＣＭ７の全てがビットと期待値との一致の旨を示すか否かを判断する必要があることから、当該論理積回路ＡＮが前記判断の動作を行う時間だけ、前記プリアンブルを検出するまでの所要時間が長くなるという問題があった。
本発明は、上記した課題を解決すべく、以下の適用例により実現される。
［適用例１］
第１、第２、第３期待値に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致する否かを判断するビット値一致判断方法であって、
前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力するビット値一致判断工程と、
前記第１ビットの値が前記第１期待値と一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記ビット値一致判断工程から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値と一致する旨を示す第１・第２ビット値一致信号を出力する判断工程と、
前記判断工程から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２のビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致するか否かの判断に供すべく出力し保持する出力工程と、を含むことを特徴とするビット値一致判断方法。
［適用例２］
第１、第２、第３期待値（第２期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致するか否かを判断するビット値一致判断方法であって、
前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力するビット値一致判断工程と、
前記第１ビットの値が前記第１期待値に一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記ビット値一致判断工程から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す第１・第２ビット値一致信号を出力する判断工程と、
前記不定である前記第２期待値に対応して、前記第１・第２ビット値一致信号を無視すべき旨が設定されている切換工程であって、前記第１・第２ビット値一致信号が、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示すか否かに拘わらず、前記第１ビットの値が前記第１期待値に一致する旨を示す前記第１ビット値一致信号に応答して、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す前記第１・第２ビット値一致信号を出力する切換工程と、
前記切換工程から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２ビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致しているか否かの判断に供すべく出力し保持する出力工程と、を含むことを特徴とするビット値一致判断方法。
［適用例３］
ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断方法を含み、
前記ｐ個のビット値一致判断方法の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断方法は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値と一致するか否かを判断すべく、
前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力するビット値一致判断工程と、
（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記ビット値一致判断工程から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目からｑ番目までの期待値と一致している旨を示す（ｒ−ｑ＋１）〜ｒ番目ビット値一致信号を出力する判断工程と、
前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持する出力工程と、を有することを特徴とするプリアンブル一致判断方法。
［適用例４］
ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断方法を含み、
前記ｐ個のビット値一致判断方法の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断方法は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値（ｑ番目の期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））と一致するか否かを判断すべく、
前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力するビット値一致判断工程と、
（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記ビット値一致判断工程から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目から前記ｑ番目までの期待値に一致している旨を示す（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する判断工程と、
前記不定である前記ｑ番目の期待値に対応して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を無視すべき旨が設定されている切換工程であって、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号が、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示すか否かに拘わらず、前記（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が前記１番目から（ｑ−１）番目までの期待値と一致する旨を示す前記（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号に応答して、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示す前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する前記切換工程と、
前記切換工程から、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持する出力工程と、を有することを特徴とするプリアンブル一致判断方法。
［適用例５］
第１、第２、第３期待値に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致する否かを判断するビット値一致判断方法であって、
前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力する排他的否定論理和工程と、
前記第１ビットの値が前記第１期待値と一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記排他的否定論理和工程から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値と一致する旨を示す第１・第２ビット値一致信号を出力する論理積工程と、
前記論理積工程から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２ビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致するか否かの判断に供すべく出力し保持する記憶・保持工程と、を含むことを特徴とするビット値一致判断方法。
［適用例６］
第１、第２、第３期待値（第２期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致するか否かを判断するビット値一致判断方法であって、
前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力する排他的否定論理和工程と、
前記第１ビットの値が前記第１期待値に一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記排他的否定論理和工程から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す第１・第２ビット値一致信号を出力する論理積工程と、
前記不定である前記第２期待値に対応して、前記第１・第２ビット値一致信号を無視すべき旨が設定されている選択工程であって、前記第１・第２ビット値一致信号が、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示すか否かに拘わらず、前記第１ビットの値が前記第１期待値に一致する旨を示す前記第１ビット値一致信号に応答して、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す前記第１・第２ビット値一致信号を出力する前記選択工程と、
前記選択工程から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２ビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致しているか否かの判断に供すべく出力し保持する記憶・保持工程と、を含むことを特徴とするビット値一致判断方法。
［適用例７］
ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断方法を含み、
前記ｐ個のビット値一致判断方法の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断方法は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値と一致するか否かを判断すべく、
前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力する排他的否定論理和工程と、
（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記排他的否定論理和工程から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目からｑ番目までの期待値と一致している旨を示す（ｒ−ｑ＋１）〜ｒ番目ビット値一致信号を出力する論理積工程と、
前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持する記憶・保持工程と、を有することを特徴とするプリアンブル一致判断方法。
［適用例８］
ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断方法を含み、
前記ｐ個のビット値一致判断方法の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断方法は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値（ｑ番目の期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））と一致するか否かを判断すべく、
前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力する排他的否定論理和工程と、
（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記排他的否定論理和工程から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目からｑ番目までの期待値に一致している旨を示す（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する論理積工程と、
前記不定である前記ｑ番目の期待値に対応して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を無視すべき旨が設定されている選択工程であって、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号が、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示すか否かに拘わらず、前記（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が前記１番目から（ｑ−１）番目までの期待値と一致する旨を示す前記（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号に応答して、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示す前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する前記選択工程と、
前記選択工程から、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持する記憶・保持工程と、を含むことを特徴とするプリアンブル一致判断方法。
［適用例９］
第１、第２、第３期待値に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致する否かを判断するビット値一致判断回路であって、
前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力するビット値一致判断素子と、
前記第１ビットの値が前記第１期待値と一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記ビット値一致判断素子から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値と一致する旨を示す第１・第２ビット値一致信号を出力する判断素子と、
前記判断素子から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２のビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致するか否かの判断に供すべく出力し保持する出力素子と、を含むことを特徴とするビット値一致判断回路。
［適用例１０］
第１、第２、第３期待値（第２期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致するか否かを判断するビット値一致判断回路であって、
前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力するビット値一致判断素子と、
前記第１ビットの値が前記第１期待値に一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記ビット値一致判断素子から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す第１・第２ビット値一致信号を出力する判断素子と、
前記不定である前記第２期待値に対応して、前記第１・第２ビット値一致信号を無視すべき旨が設定されている切換素子であって、前記第１・第２ビット値一致信号が、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示すか否かに拘わらず、前記第１ビットの値が前記第１期待値に一致する旨を示す前記第１ビット値一致信号に応答して、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す前記第１・第２ビット値一致信号を出力する前記切換素子と、
前記切換素子から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２ビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致しているか否かの判断に供すべく出力し保持する出力素子と、を含むことを特徴とするビット値一致判断回路。
［適用例１１］
ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断回路を含み、
前記ｐ個のビット値一致判断回路の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断回路は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値と一致するか否かを判断すべく、
前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力するビット値一致判断素子と、
（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記ビット値一致判断素子から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目からｑ番目までの期待値と一致している旨を示す（ｒ−ｑ＋１）〜ｒ番目ビット値一致信号を出力する判断素子と、
前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持する出力素子と、を有することを特徴とするプリアンブル一致判断回路。
［適用例１２］
ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断回路を含み、
前記ｐ個のビット値一致判断回路の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断回路は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値（ｑ番目の期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））と一致するか否かを判断すべく、
前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力するビット値一致判断素子と、
（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記ビット値一致判断素子から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目からｑ番目までの期待値に一致している旨を示す（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する判断素子と、
前記不定である前記ｑ番目の期待値に対応して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を無視すべき旨が設定されている切換素子であって、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号が、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示すか否かに拘わらず、前記（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が前記１番目から（ｑ−１）番目までの期待値と一致する旨を示す前記（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号に応答して、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示す前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する切換素子と、
前記切換素子から、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持する出力素子と、を有することを特徴とするプリアンブル一致判断回路。
［適用例１３］
第１、第２、第３期待値に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致する否かを判断するビット値一致判断回路であって、
前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力する排他的否定論理和素子と、
前記第１ビットの値が前記第１期待値と一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記排他的否定論理和素子から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値と一致する旨を示す第１・第２ビット値一致信号を出力する論理積素子と、
前記論理積素子から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２ビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致するか否かの判断に供すべく出力し保持するフリップフロップ素子と、を含むことを特徴とするビット値一致判断回路。
［適用例１４］
第１、第２、第３期待値（第２期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致するか否かを判断するビット値一致判断回路であって、
前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力する排他的否定論理和素子と、
前記第１ビットの値が前記第１期待値に一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記排他的否定論理和素子から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す第１・第２ビット値一致信号を出力する論理積素子と、
前記不定である前記第２期待値に対応して、前記第１・第２ビット値一致信号を無視すべき旨が設定されているセレクタ素子であって、前記第１・第２ビット値一致信号が、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示すか否かに拘わらず、前記第１ビットの値が前記第１期待値に一致する旨を示す前記第１ビット値一致信号に応答して、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す前記第１・第２ビット値一致信号を出力する前記セレクタ素子と、
前記セレクタ素子から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２ビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致しているか否かの判断に供すべく出力し保持するフリップフロップ素子と、を含むことを特徴とするビット値一致判断回路。
［適用例１５］
ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断回路を含み、
前記ｐ個のビット値一致判断回路の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断回路は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値と一致するか否かを判断すべく、
前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力する排他的否定論理和素子と、
（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記排他的否定論理和素子から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目からｑ番目までの期待値と一致している旨を示す（ｒ−ｑ＋１）〜ｒ番目ビット値一致信号を出力する論理積素子と、
前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持するフリップフロップ素子と、を有することを特徴とするプリアンブル一致判断回路。
［適用例１６］
ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断回路を含み、
前記ｐ個のビット値一致判断回路の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断回路は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値（ｑ番目の期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））と一致するか否かを判断すべく、
前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力する排他的否定論理和素子と、
（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記排他的否定論理和素子から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目からｑ番目までの期待値に一致している旨を示す（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する論理積素子と、
前記不定である前記ｑ番目の期待値に対応して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を無視すべき旨が設定されている切換素子であって、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号が、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示すか否かに拘わらず、前記（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が前記１番目から（ｑ−１）番目までの期待値と一致する旨を示す前記（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号に応答して、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示す前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する前記切換素子と、
前記切換素子から、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持するフリップフロップ素子と、を含むことを特徴とするプリアンブル一致判断回路。
［適用例１７］
適用例１１〜適用例１６のプリアンブル一致判断回路を有する半導体装置。
［適用例１８］
適用例１７の半導体装置を備える受信装置。
実施例のプリアンブル判断一致回路の説明に先立ち、実施例のビット値一致判断回路について図面を参照して説明する。
《実施例１》
〈構成〉
図１は、実施例１のビット値一致判断回路の構成を示し、図９は、実施例の通信システムの構成を示す。実施例の通信システムは、図９に示されるように、送信装置ＴＸと、受信装置ＲＸとを含む。当該受信装置ＲＸは、半導体装置ＳＤを有し、当該半導体装置ＳＤは、プリアンブル一致判断回路Ｄを備え、当該プリアンブル一致判断回路Ｄは、図１に図示のビット値一致判断回路ＤＥＴ（実施例のビット値一致判断回路ＤＥＴａ、ＤＥＴｂに相当。）から構成されている。また図３は、データ、ビット、プリアンブル、期待プリアンブル、期待値を示す。
実施例１のビット値一致判断回路ＤＥＴａは、対向する送信装置（図示せず。）から、図３に示されるように、ｐ個の期待値ＥＸＤからなる期待プリアンブルＥＸＰＲと一致すべきプリアンブルＰＲを含む、複数のビット列であるシリアルデータＳＤ（以下「データＳＤ」という。）を受ける受信装置（図示せず。）内に設けられている。ビット値一致判断回路ＤＥＴａは、前記データＳＤ中の任意の位置、例えば、先頭からｒ番目のビットが、前記プリアンブルＰＲの一部であるか否かを検出すべく、換言すれば、ｒ番目のビットの値が、前記期待プリアンブルＥＸＰＲを構成する複数の期待値ＥＸＤのうちの任意の位置、例えば、先頭からｑ番目の期待値ＥＸＤと一致するか否かを検出すべく、図１に示されるように、ビット値一致判断素子としての排他的否定論理和素子ＥＸＮＯＲ（以下「素子ＥＸＮＯＲ」という。）と、判断素子としての論理積素子ＡＮＤ（以下「素子ＡＮＤ」という。）と、出力素子としてのフリップフロップ素子ＦＦ（以下「素子ＦＦ」という。）と、を含む。
素子ＥＸＮＯＲは、一方の入力端に前記データＳＤが入力され、かつ、他方の入力端に予め前記期待値ＥＸＤが設定されている。素子ＥＸＮＯＲは、ｒ番目のビットの値が、前記ｑ番目の期待値と一致するか否かを示す信号ＯＵＴ１を出力する。
素子ＡＮＤは、前記素子ＥＸＮＯＲの後段に設けられており、一方の入力端には、前記素子ＥＸＮＯＲから信号ＯＵＴ１が入力され、他方の入力端には、当該ビット値一致判断回路ＤＥＴａの前段に位置する他のビット値一致判断回路（図示せず。）から、前記プリアンブルＰＲ中の（ｒ−１）番目のビットの値が、（ｑ−１）番目の期待値と一致していたか否かを示す信号ＣＩＮが入力される。ここで、前段のビット値一致判断回路は、（ｒ−１）番目のビットの値と（ｑ−１）番目の期待値とが一致するとき、「１」である信号ＣＩＮを出力し、他方で、一致しないとき、「０」である信号ＣＩＮを出力する。
素子ＡＮＤは、前記２つの信号ＯＵＴ１、ＣＩＮに基づき、（ｒ−１）番目のビットの値と（ｑ−１）番目の期待値とが一致し、かつ、ｒ番目のビットの値とｑ番目の期待値とが一致している旨を示す、「１」である信号ＯＵＴ２、又は、それ以外である旨を示す、「０」である信号ＯＵＴ２を出力する。
素子ＦＦは、素子ＡＮＤの後段に設けられている。当該素子ＦＦは、Ｄ端子（データ端子）には、素子ＡＮＤから信号ＯＵＴ２が入力され、Ｃ端子（クロック端子）には、シリアルクロック（以下「クロック」という。）ＳＣＬＫが入力される。素子ＦＦは、クロックＳＣＬＫの立ち上がりエッジで、Ｄ端子に入力されている信号ＯＵＴ２を、Ｑ端子から信号ＣＯＵＴとして、（ｒ＋１）番目のビットの値が（ｑ＋１）番目の期待値と一致するか否かを判断する、後段に位置する他のビット値一致判断回路（図示せず。）へ出力しかつ保持する。
〈動作〉
図２は、実施例１のビット値一致判断回路の動作を示す真理値表である。以下、実施例１のビット値一致判断回路の動作について図２の真理値表を参照して説明する。
１．信号ＣＩＮ＝「０」の場合
信号ＣＩＮ＝「０」である場合、即ち、（ｒ−１）番目のビットの値が（ｑ−１）番目の期待値と一致しない場合、素子ＡＮＤは、「０」の信号ＯＵＴ２を出力することから、素子ＦＦは、データＳＤ、即ち、ｒ番目のビットの値と、期待値ＥＸＤ、即ち、ｑ番目の期待値とが一致しているか否かに拘わらず、クロックＳＣＬＫの立ち上がりで、「０」の信号ＣＯＵＴを出力し保持する。換言すれば、（ｒ−１）番目のビットの値が（ｑ−１）番目の期待値と一致しない旨、及び、ｒ番目のビットの値がｑ番目の期待値と一致しない旨のうちの少なくとも一つ以上の旨を示す、「０」の信号ＣＯＵＴを出力する。
２．信号ＣＩＮ＝「１」の場合
（１）信号ＣＩＮ＝「１」である場合には、即ち、（ｒ−１）番目のビットの値が（ｑ−１）番目の期待値と一致する場合には、ｒ番目のビットの値がｑ番目の期待値と一致するとき、即ち、ｒ番目のビットの値＝ｑ番目の期待値＝「０」、又は、ｒ番目のビットの値＝ｑ番目の期待値＝「１」であるとき、素子ＦＦは、クロックＳＣＬＫの立ち上がりで、「１」の信号ＣＯＵＴを出力し保持する。換言すれば、（ｒ−１）番目のビットの値が（ｑ−１）番目の期待値と一致する旨、及び、ｒ番目のビットの値がｑ番目の期待値と一致する旨を示す、「１」の信号ＣＯＵＴを出力する。
（２）上記した（１）とは対照的に、ｒ番目のビットの値がｑ番目の期待値と一致しないとき、即ち、ｒ番目のビットの値＝「０」かつｑ番目の期待値＝「１」、又は、ｒ番目のビットの値＝「１」かつｑ番目の期待値＝「０」であるとき、素子ＦＦは、クロックＳＣＬＫの立ち上がりで、「０」の信号ＣＯＵＴを出力し保持する。換言すれば、ｒ番目のビットの値がｑ番目の期待値と一致しない旨を示す、「０」の信号ＣＯＵＴを出力する。
〈効果〉
上述したように、実施例１のビット値一致判断回路ＤＥＴａでは、（ｒ−１）番目のビットの値が（ｑ−１）番目の期待値と一致する旨を示す、「１」の信号ＣＩＮを受けたときに限り、ｒ番目のビットの値がｑ番目の期待値と一致するか否かを判断し、同様にして、（ｒ−１）番目のビットの値が（ｑ−１）番目の期待値と一致し、かつ、ｒ番目のビットの値がｑ番目の期待値と一致するときに限り、（ｒ−１）番目、ｒ番目、（ｒ＋１）番目のビットの値が、（ｑ−１）番目、ｑ番目、（ｑ＋１）番目の期待値と一致するか否かの判断に供すべく、前記（ｒ−１）番目、ｒ番目のビットが前記（ｑ−１）番目、ｑ番目の期待値に一致する旨を示す、「１」の信号ＣＯＵＴを出力する。これにより、例えば、（ｒ−１）番目のビットの値が（ｑ−１）番目の期待値と一致していないにも拘らず、論理積回路がｐ個のビットの値がｐ個の期待値に全て一致するか否かを判断する従来の受信装置に比して、データＳＤの中からプリアンブルＰＲを検出するのに要する時間を短縮することが可能となる。
《実施例２》
〈構成〉
図４は、実施例２のビット値一致判断回路の構成を示す。実施例２のビット値一致判断回路ＤＥＴｂは、基本的に、実施例１のビット値一致判断回路ＤＥＴａと同様な機能を備えるべく、即ち、ｒ番目のビットの値がｑ番目の期待値に一致するか否かを判断すべく、図４に図示の実施例２のビット値一致判断回路ＤＥＴｂと、図１に図示の実施例１のビット値一致判断回路ＤＥＴａとの比較から明らかであるように、実施例１のビット値一致判断回路ＤＥＴａと同様に、素子ＥＸＮＯＲと、素子ＡＮＤと、素子ＦＦを含み、他方で、実施例１のビット値一致判断回路ＤＥＴａと異なり、ｑ番目の期待値が、「ｒ番目のビットの値が「０」であっても「１」であっても、ｒ番目のビットの値がｑ番目の期待値と一致するとみなす。」という（不定（ｄｏｎ’ｔ ｃａｒｅ）である）期待値であることに対応すべく、更に、切換素子ＳＥＬ（以下「素子ＳＥＬ」という。）を含む。
素子ＳＥＬは、素子ＡＮＤの後段に設けられており、一方の端子ＩＮ０に、素子ＡＮＤから信号ＯＵＴ２が入力され、また、他方の端子ＩＮ１に、前段のビット値一致判断回路から信号ＣＩＮが入力され、更に、当該ビット値一致判断回路ＤＥＴｂの動作を制御する、外部の制御回路（図示せず。）から、マスク信号ＭＡＳＫ（以下「信号ＭＡＳＫ」という。）が入力される。ｑ番目の期待値が「不定」（ｄｏｎ’ｔ ｃａｒｅ）であるときには、「１」である信号ＭＡＳＫが入力され、対照的に、ｑ番目の期待値が「不定」でないときには、「０」である信号ＭＡＳＫが入力される。素子ＳＥＬは、信号ＭＡＳＫが「０」であるとき、信号ＯＵＴ２を選択し、他方で、信号ＭＡＳＫが「１」であるとき、信号ＣＩＮを選択する。
〈動作〉
図５は、実施例２のビット値一致判断回路の動作の一部を示す真理値表である。以下、実施例２のビット値一致判断回路の動作について、図２の真理値表及び図５の真理値表を参照して説明する。
１．信号ＭＡＳＫ＝「０」の場合
素子ＳＥＬは、信号ＯＵＴ２を信号ＯＵＴ３として出力することから、ビット値一致判断回路ＤＥＴｂは、実質的に、図２に図示の真理値表に示されている、実施例１のビット値一致判断回路ＤＥＴａと同様な動作を行う。
２．信号ＭＡＳＫ＝「１」の場合
ビット値一致判断回路ＤＥＴｂでは、素子ＳＥＬは、信号ＣＩＮを信号ＯＵＴ３として出力する。
（１）信号ＣＩＮ＝「０」のときには、即ち、（ｒ−１）番目のビットの値が（ｑ−１）番目の期待値に一致しないときには、ｒ番目のビットの値がｑ番目の期待値に一致するか否かに拘わらず、信号ＣＩＮの「０」をそのまま信号ＯＵＴ３として出力し、素子ＦＦは、当該信号ＯＵＴ３をクロックＳＣＬＫに同期して出力し保持する。換言すれば、ビット値一致判断回路ＤＥＴｂは、（ｒ−１）番目のビットの値が（ｑ−１）番目の期待値と一致しない旨を表す信号ＣＩＮの入力を受けたとき、少なくとも（ｒ−１）番目のビットの値が（ｑ−１）番目の期待値と一致しない旨を表す、「０」の信号ＯＵＴ３を出力する。
（２）信号ＣＩＮ＝「１」のとき、上記したように信号ＭＡＳＫ＝「１」であることを受けて、即ち、ｑ番目の期待値が「不定」であることを受けて、ｒ番目のビットの値がｑ番目の期待値と当然に一致しているとして、信号ＣＩＮの「１」をそのまま信号ＯＵＴ３として出力し、素子ＦＦは、当該信号ＯＵＴ３をクロックＳＣＬＫに同期して出力し保持する。換言すれば、ビット値一致判断回路ＤＥＴｂは、（ｒ−１）番目のビットの値が（ｑ−１）番目の期待値と一致する旨を表す信号ＣＩＮの入力を受けたとき、ｒ番目のビットの値がｑ番目の期待値と一致するか否かを判断せずに、（ｒ−１）番目のビットの値と（ｑ−１）番目の期待値とが一致する旨、及び、ｒ番目のビットの値とｑ番目の期待値とが一致する旨の両方を示す、「１」の信号ＯＵＴ３を出力する。
〈効果〉
上述したように、実施例２のビット値一致判断回路ＤＥＴｂでは、信号ＭＡＳＫ＝「０」の場合には、実施例１のビット値一致判断回路ＤＥＴａと同様な動作を行うことができる。
実施例２のビット値一致判断回路ＤＥＴｂでは、加えて、ｑ番目の期待値が「不定」である場合、即ち、信号ＭＡＳＫ＝「１」の場合に、前段のビット値一致判断回路から入力される信号ＣＩＮをそのまま信号ＯＵＴ３として出力する。これにより、ｒ番目のビットの値がｑ番目の期待値ＥＸＤと一致してとみなして、（ｒ−１）番目のビットの値が（ｑ−１）番目の期待値と一致しない旨を示す、「０」の信号ＯＵＴ３を出力し、又は、（ｒ−１）番目のビットの値と（ｑ−１）番目の期待値とが一致する旨、及び、ｒ番目のビットの値とｑ番目の期待値とが一致する旨の両方を示す、「１」の信号ＯＵＴ３を出力することができる。
《実施例３》
実施例３のプリアンブル一致判断回路について説明する。
〈構成〉
図６は、プリアンブル一致判断回路の構成を示す。プリアンブル一致判断回路Ｄ１は、データＳＤから、図３に図示されているように、期待プリアンブルＥＸＰＲと一致するプリアンブルＰＲを検出すべく、図６に示されるように、８個のビット値一致判断回路ＤＥＴ０〜ＤＥＴ７を含む。ビット値一致判断回路ＤＥＴ０〜ＤＥＴ７は、それぞれ、ビット値一致判断回路ＤＥＴｂ（図４に図示。）と同様な構成及び機能を有する。詳しくは、例えば、ビット値一致判断回路ＤＥＴ１は、端子ＳＤにデータＳＤが入力され、端子ＳＣＬＫにクロックＳＣＬＫが入力され、端子ＭＡＳＫに信号ＭＡＳＫ１が入力されている。
前記複数のビット値一致判断回路ＤＥＴ０〜ＤＥＴ７は、縦続接続されている。より具体的には、例えば、ビット値一致判断回路ＤＥＴ１は、ビット値一致判断回路ＤＥＴ０とビット値一致判断回路ＤＥＴ２の間に設けられており、端子ＣＩＮに、前段のビット値一致判断回路ＤＥＴ０から信号ＣＯＵＴ０が入力され、他方で、端子ＣＯＵＴから、後段のビット値一致判断回路ＤＥＴ２に信号ＣＯＵＴ１を出力する。
〈動作〉
実施例のプリアンブル一致判断回路の動作について、図７の期待プリアンブル及びマスク信号を参照して説明する。説明及び理解を容易にすべく、図７に示されるように、期待プリアンブルＥＸＰＲが、ＥＸＤ０＝「０」、ＥＸＤ１＝「０又は１」（不定：ｄｏｎ’ｔ ｃａｒｅ）、ＥＸＤ２＝「０」、ＥＸＤ３＝「０」、ＥＸＤ４＝「０」、ＥＸＤ５＝「１」、ＥＸＤ６＝「１」、ＥＸＤ７＝「０」の７個の期待値からなり、当該期待値ＥＸＤ０〜ＥＸＤ７に対応して、信号ＭＡＳＫ０＝「０」、信号ＭＡＳＫ１＝「１」、信号ＭＡＳＫ２＝「０」、信号ＭＡＳＫ３＝「０」、信号ＭＡＳＫ４＝「０」、信号ＭＡＳＫ５＝「０」、信号ＭＡＳＫ６＝「０」、信号ＭＡＳＫ７＝「０」が設定されていることを想定する。また、ビット値一致判断回路ＤＥＴ０の端子ＣＩＮを「１」（ＶDD）に設定することにより、時刻Ｔ０より前でのビットが一致していたとみなすことを想定する。
図８は、プリアンブル一致判断回路の動作を示すタイムチャートである。データＳＤの中から、期待プリアンブルＥＸＰＰと一致しない複数の連続するビット（「／」のハッチングで図示。）についてその一部を検出する例（例１（失敗例））と、一致する複数の連続するビット（「＼」のハッチングで図示。）を検出する例（例２（成功例））を説明する。
〈例１（失敗例）〉
時刻Ｔ０：ビット値一致判断回路ＤＥＴ０は、信号ＣＩＮの値が「１」（電源電圧ＶDD）であり、かつ、１番目のビットの値「０」が期待値ＥＸＤ０の値「０」と一致することから、信号ＣＯＵＴ０として値「１」を、ビット値一致判断回路ＤＥＴ１の端子ＣＩＮへ出力する。
時刻Ｔ１：ビット値一致判断回路ＤＥＴ１は、信号ＭＡＳＫ１の値として「１」が設定されていることから、信号ＣＯＵＴ１として、信号ＣＩＮの値「１」をそのまま出力する。
時刻Ｔ２：ビット値一致判断回路ＤＥＴ２は、信号ＣＩＮの値が「１」であり、かつ、３番目のビットの値「０」が期待値ＥＸＤ２の値「０」と一致することから、信号ＣＯＵＴ２として値「１」を、ビット値一致判断回路ＤＥＴ３の端子ＣＩＮへ出力する。
時刻Ｔ３：ビット値一致判断回路ＤＥＴ３は、信号ＣＩＮの値が「１」であり、かつ、４番目のビットの値値「０」が期待値ＥＸＤ３の値「０」と一致することから、信号ＣＯＵＴ３として値「１」を、ビット値一致判断回路ＤＥＴ４の端子ＣＩＮへ出力する。
時刻Ｔ４：ビット値一致判断回路ＤＥＴ４は、信号ＣＩＮの値が「１」であり、かつ、５番目のビットの値値「０」が期待値ＥＸＤ４の値「０」と一致することから、信号ＣＯＵＴ４として値「１」を、ビット値一致判断回路ＤＥＴ５の端子ＣＩＮへ出力する。
時刻Ｔ５：ビット値一致判断回路ＤＥＴ５は、信号ＣＩＮの値が「１」であるものの、６番目のビットの値「０」が期待値ＥＸＤ５の値「１」とが一致しないことから、信号ＣＯＵＴ５として値「０」を出力する。この結果、時刻Ｔ０のときの１番目のビットの値「０」が期待プリアンブルＥＸＰＲの一部を構成しないことが明らかになる。
〈例２（成功例）〉
時刻Ｔ１：ビット値一致判断回路ＤＥＴ０は、信号ＣＩＮの値が「１」（電源電圧ＶDD）であり、かつ、２番目のビットの値「０」と期待値ＥＸＤ０の値「０」と一致することから、信号ＣＯＵＴ０として値「１」を、ビット値一致判断回路ＤＥＴ１の端子ＣＩＮへ出力する。
時刻Ｔ２：ビット値一致判断回路ＤＥＴ１は、信号ＭＡＳＫ１の値が「１」であることから、信号ＣＯＵＮＴ１として、信号ＣＩＮの値「１」をそのまま、ビット値一致判断回路ＤＥＴ２の端子ＣＩＮへ出力する。
時刻Ｔ３：ビット値一致判断回路ＤＥＴ２は、信号ＣＩＮの値が「１」であり、かつ、４番目のビットの値「０」が期待値ＥＸＤ２の値「０」と一致することから、信号ＣＯＵＴ２として値「１」を、ビット値一致判断回路ＤＥＴ３の端子ＣＩＮへ出力する。
時刻Ｔ４：ビット値一致判断回路ＤＥＴ３は、信号ＣＩＮの値が「１」であり、かつ、５番目のビットの値「０」と期待値ＥＸＤ３の値「０」とが一致することから、信号ＣＯＵＴ３として値「１」を、ビット値一致判断回路ＤＥＴ４の端子ＣＩＮへ出力する。
時刻Ｔ５：ビット値一致判断回路ＤＥＴ４は、信号ＣＩＮの値が「１」であり、かつ、６番目のビットの値「０」が期待値ＥＸＤ４の値「０」とが一致することから、信号ＣＯＵＴ４として値「１」を、ビット値一致判断回路ＤＥＴ５の端子ＣＩＮへ出力する。
時刻Ｔ６：ビット値一致判断回路ＤＥＴ５は、信号ＣＩＮの値が「１」であり、かつ、７番目のビットの値「１」が期待値ＥＸＤ５の値「１」が一致することから、信号ＣＯＵＴ５として値「１」を、ビット値一致判断回路ＤＥＴ６の端子ＣＩＮへ出力する。
時刻Ｔ７：ビット値一致判断回路ＤＥＴ６は、信号ＣＩＮの値が「１」であり、かつ、８番目のビットの値「１」が期待値ＥＸＤ６の値「１」が一致することから、信号ＣＯＵＴ６として値「１」を、ビット値一致判断回路ＤＥＴ７の端子ＣＩＮへ出力する。
時刻Ｔ８：ビット値一致判断回路ＤＥＴ７は、信号ＣＩＮの値が「１」であり、かつ、９番目のビットの値「０」が期待値ＥＸＤ７の値「０」と一致することから、信号ＯＵＴとして値「１」を出力する。この結果、時刻Ｔ１のときの２番目のビットを先頭とする８ビット（一点鎖線で図示。）が、期待プリアンブルＥＸＰＲと一致することが明らかになる。
〈効果〉
上述したように、実施例３のプリアンブル一致判断回路Ｄ１では、複数の縦続接続されたビット値一致判断回路ＤＥＴ０〜ＤＥＴ７を有することにより、各段のビット値一致判断回路は、当該段以前のビット値一致判断回路で、それまでのビットの値が期待値と一致していると判断されたときにのみ、当該段で行うべきビットの値が期待値に一致するか否かを判断することから、従来のような論理積回路ＡＮ（図１０に図示。）が不要となり、結果的に、プリアンブルＰＲを検出するのに要する時間を、前記論理積回路ＡＮでの処理時間分だけ短縮することが可能となる。
なお、ビット値一致判断回路ＤＥＴ０の素子ＡＮＤ及び素子ＳＥＬは、省略可能である。
〈変形例〉
ビット値一致判断回路ＤＥＴ０〜ＤＥＴ７の全てを、ビット値一致判断回路ＤＥＴｂ（図４に図示。）により構成することに代えて、期待値ＥＸＤ１が「不定」であるビット値一致判断回路ＤＥＴ１のみを、ビット値一致判断回路ＤＥＴｂ（図４に図示。）により構成させ、他のビット値一致判断回路ＤＥＴ０、ＤＥＴ２〜ＤＥＴ７を、ビット値一致判断回路ＤＥＴａ（図１に図示。）から構成させることによっても、上記したと同様な効果を得ることが可能となる。
換言すれば、期待値ＥＸＤ０〜ＥＸＤ７の全てが「不定」でないときには、ビット値一致判断回路ＤＥＴ０〜ＤＥＴ７の全てを、ビット値一致判断回路ＤＥＴａ（図１に図示。）により構成させることによっても、上記したと同様な効果を得ることが可能となる。
実施例１のビット値一致判断回路の構成を示す図。 実施例１のビット値一致判断回路の動作を示す真理値表。 データ、ビット、プリアンブル、期待プリアンブル、期待値を示す図。 実施例２のビット値一致判断回路の構成を示す図。 実施例２のビット値一致判断回路の動作を示す真理値表。 実施例３のプリアンブル一致判断回路の構成を示す図。 実施例３のプリアンブル一致判断回路の期待プリアンブル及びマスク信号を示す図。 実施例３のプリアンブル一致判断回路の動作を示すタイムチャート。 実施例の通信システムの構成を示す図。 従来のプリアンブル一致判断回路の構成を示す図。
符号の説明
Ｄ１…プリアンブル一致判断回路、ＤＥＴ０〜ＤＥＴ７…ビット値一致判断回路、ＥＸＮＯＲ…ビット値一致判断素子、ＡＮＤ…判断素子、ＳＥＬ…切換素子、ＦＦ…出力素子。

Claims (18)

  1. 第１、第２、第３期待値に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致する否かを判断するビット値一致判断方法であって、
    前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力するビット値一致判断工程と、
    前記第１ビットの値が前記第１期待値と一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記ビット値一致判断工程から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値と一致する旨を示す第１・第２ビット値一致信号を出力する判断工程と、
    前記判断工程から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２のビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致するか否かの判断に供すべく出力し保持する出力工程と、を含むことを特徴とするビット値一致判断方法。
  2. 第１、第２、第３期待値（第２期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致するか否かを判断するビット値一致判断方法であって、
    前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力するビット値一致判断工程と、
    前記第１ビットの値が前記第１期待値に一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記ビット値一致判断工程から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す第１・第２ビット値一致信号を出力する判断工程と、
    前記不定である前記第２期待値に対応して、前記第１・第２ビット値一致信号を無視すべき旨が設定されている切換工程であって、前記第１・第２ビット値一致信号が、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示すか否かに拘わらず、前記第１ビットの値が前記第１期待値に一致する旨を示す前記第１ビット値一致信号に応答して、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す前記第１・第２ビット値一致信号を出力する切換工程と、
    前記切換工程から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２ビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致しているか否かの判断に供すべく出力し保持する出力工程と、を含むことを特徴とするビット値一致判断方法。
  3. ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断方法を含み、
    前記ｐ個のビット値一致判断方法の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断方法は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値と一致するか否かを判断すべく、
    前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力するビット値一致判断工程と、
    （ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記ビット値一致判断工程から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目からｑ番目までの期待値と一致している旨を示す（ｒ−ｑ＋１）〜ｒ番目ビット値一致信号を出力する判断工程と、
    前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持する出力工程と、を有することを特徴とするプリアンブル一致判断方法。
  4. ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断方法を含み、
    前記ｐ個のビット値一致判断方法の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断方法は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値（ｑ番目の期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））と一致するか否かを判断すべく、
    前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力するビット値一致判断工程と、
    （ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記ビット値一致判断工程から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目から前記ｑ番目までの期待値に一致している旨を示す（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する判断工程と、
    前記不定である前記ｑ番目の期待値に対応して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を無視すべき旨が設定されている切換工程であって、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号が、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示すか否かに拘わらず、前記（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が前記１番目から（ｑ−１）番目までの期待値と一致する旨を示す前記（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号に応答して、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示す前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する前記切換工程と、
    前記切換工程から、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持する出力工程と、を有することを特徴とするプリアンブル一致判断方法。
  5. 第１、第２、第３期待値に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致する否かを判断するビット値一致判断方法であって、
    前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力する排他的否定論理和工程と、
    前記第１ビットの値が前記第１期待値と一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記排他的否定論理和工程から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値と一致する旨を示す第１・第２ビット値一致信号を出力する論理積工程と、
    前記論理積工程から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２ビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致するか否かの判断に供すべく出力し保持する記憶・保持工程と、を含むことを特徴とするビット値一致判断方法。
  6. 第１、第２、第３期待値（第２期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致するか否かを判断するビット値一致判断方法であって、
    前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力する排他的否定論理和工程と、
    前記第１ビットの値が前記第１期待値に一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記排他的否定論理和工程から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す第１・第２ビット値一致信号を出力する論理積工程と、
    前記不定である前記第２期待値に対応して、前記第１・第２ビット値一致信号を無視すべき旨が設定されている選択工程であって、前記第１・第２ビット値一致信号が、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示すか否かに拘わらず、前記第１ビットの値が前記第１期待値に一致する旨を示す前記第１ビット値一致信号に応答して、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す前記第１・第２ビット値一致信号を出力する前記選択工程と、
    前記選択工程から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２ビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致しているか否かの判断に供すべく出力し保持する記憶・保持工程と、を含むことを特徴とするビット値一致判断方法。
  7. ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断方法を含み、
    前記ｐ個のビット値一致判断方法の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断方法は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値と一致するか否かを判断すべく、
    前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力する排他的否定論理和工程と、
    （ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記排他的否定論理和工程から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目からｑ番目までの期待値と一致している旨を示す（ｒ−ｑ＋１）〜ｒ番目ビット値一致信号を出力する論理積工程と、
    前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持する記憶・保持工程と、を有することを特徴とするプリアンブル一致判断方法。
  8. ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断方法を含み、
    前記ｐ個のビット値一致判断方法の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断方法は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値（ｑ番目の期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））と一致するか否かを判断すべく、
    前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力する排他的否定論理和工程と、
    （ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記排他的否定論理和工程から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目からｑ番目までの期待値に一致している旨を示す（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する論理積工程と、
    前記不定である前記ｑ番目の期待値に対応して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を無視すべき旨が設定されている選択工程であって、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号が、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示すか否かに拘わらず、前記（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が前記１番目から（ｑ−１）番目までの期待値と一致する旨を示す前記（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号に応答して、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示す前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する前記選択工程と、
    前記選択工程から、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持する記憶・保持工程と、を含むことを特徴とするプリアンブル一致判断方法。
  9. 第１、第２、第３期待値に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致する否かを判断するビット値一致判断回路であって、
    前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力するビット値一致判断素子と、
    前記第１ビットの値が前記第１期待値と一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記ビット値一致判断素子から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値と一致する旨を示す第１・第２ビット値一致信号を出力する判断素子と、
    前記判断素子から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２のビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致するか否かの判断に供すべく出力し保持する出力素子と、を含むことを特徴とするビット値一致判断回路。
  10. 第１、第２、第３期待値（第２期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致するか否かを判断するビット値一致判断回路であって、
    前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力するビット値一致判断素子と、
    前記第１ビットの値が前記第１期待値に一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記ビット値一致判断素子から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す第１・第２ビット値一致信号を出力する判断素子と、
    前記不定である前記第２期待値に対応して、前記第１・第２ビット値一致信号を無視すべき旨が設定されている切換素子であって、前記第１・第２ビット値一致信号が、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示すか否かに拘わらず、前記第１ビットの値が前記第１期待値に一致する旨を示す前記第１ビット値一致信号に応答して、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す前記第１・第２ビット値一致信号を出力する前記切換素子と、
    前記切換素子から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２ビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致しているか否かの判断に供すべく出力し保持する出力素子と、を含むことを特徴とするビット値一致判断回路。
  11. ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断回路を含み、
    前記ｐ個のビット値一致判断回路の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断回路は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値と一致するか否かを判断すべく、
    前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力するビット値一致判断素子と、
    （ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記ビット値一致判断素子から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目からｑ番目までの期待値と一致している旨を示す（ｒ−ｑ＋１）〜ｒ番目ビット値一致信号を出力する判断素子と、
    前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持する出力素子と、を有することを特徴とするプリアンブル一致判断回路。
  12. ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断回路を含み、
    前記ｐ個のビット値一致判断回路の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断回路は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値（ｑ番目の期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））と一致するか否かを判断すべく、
    前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力するビット値一致判断素子と、
    （ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記ビット値一致判断素子から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目からｑ番目までの期待値に一致している旨を示す（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する判断素子と、
    前記不定である前記ｑ番目の期待値に対応して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を無視すべき旨が設定されている切換素子であって、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号が、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示すか否かに拘わらず、前記（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が前記１番目から（ｑ−１）番目までの期待値と一致する旨を示す前記（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号に応答して、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示す前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する切換素子と、
    前記切換素子から、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持する出力素子と、を有することを特徴とするプリアンブル一致判断回路。
  13. 第１、第２、第３期待値に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致する否かを判断するビット値一致判断回路であって、
    前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力する排他的否定論理和素子と、
    前記第１ビットの値が前記第１期待値と一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記排他的否定論理和素子から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値と一致する旨を示す第１・第２ビット値一致信号を出力する論理積素子と、
    前記論理積素子から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２ビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致するか否かの判断に供すべく出力し保持するフリップフロップ素子と、を含むことを特徴とするビット値一致判断回路。
  14. 第１、第２、第３期待値（第２期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））に一致すべき、連続する第１、第２、第３ビットからなるビット列のうち、前記第２ビットの値が前記第２期待値と一致するか否かを判断するビット値一致判断回路であって、
    前記第２ビットの値が、前記第２期待値と一致するとき、当該一致の旨を示す第２ビット値一致信号を出力する排他的否定論理和素子と、
    前記第１ビットの値が前記第１期待値に一致する旨を示す第１ビット値一致信号の入力を受け、かつ、前記排他的否定論理和素子から、前記第２ビット値一致信号の入力を受けたとき、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す第１・第２ビット値一致信号を出力する論理積素子と、
    前記不定である前記第２期待値に対応して、前記第１・第２ビット値一致信号を無視すべき旨が設定されているセレクタ素子であって、前記第１・第２ビット値一致信号が、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示すか否かに拘わらず、前記第１ビットの値が前記第１期待値に一致する旨を示す前記第１ビット値一致信号に応答して、前記第１、第２ビットの値が前記第１、第２期待値に一致する旨を示す前記第１・第２ビット値一致信号を出力する前記セレクタ素子と、
    前記セレクタ素子から、前記第１・第２ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記第１・第２ビット値一致信号を、前記第１、第２、第３ビットの値が前記第１、第２、第３期待値に一致しているか否かの判断に供すべく出力し保持するフリップフロップ素子と、を含むことを特徴とするビット値一致判断回路。
  15. ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断回路を含み、
    前記ｐ個のビット値一致判断回路の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断回路は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値と一致するか否かを判断すべく、
    前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力する排他的否定論理和素子と、
    （ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記排他的否定論理和素子から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目からｑ番目までの期待値と一致している旨を示す（ｒ−ｑ＋１）〜ｒ番目ビット値一致信号を出力する論理積素子と、
    前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持するフリップフロップ素子と、を有することを特徴とするプリアンブル一致判断回路。
  16. ｐ個（ｐは２以上の任意の整数）の期待値からなる期待プリアンブルに一致すべき、連続するｐ個のビットからなるプリアンブルを含むビット列の中から前記プリアンブルを検出するための、ｐ個の縦続接続されているビット値一致判断回路を含み、
    前記ｐ個のビット値一致判断回路の先頭からｑ番目（ｑは２以上ｐ以下の整数）のビット値一致判断回路は、前記ビット列の先頭からｒ番（ｒは２以上の整数）目のビットの値が、前記ｐ個の期待値の先頭からｑ番目の期待値（ｑ番目の期待値は不定（ｄｏｎ’ｔ ｃａｒｅ））と一致するか否かを判断すべく、
    前記ｒ番目のビットの値が、前記ｑ番目の期待値と一致するとき、当該一致の旨を示すｒ番目ビット値一致信号を出力する排他的否定論理和素子と、
    （ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が１番目から（ｑ−１）番目までの期待値と一致する旨を示す（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号の入力を受け、かつ、前記排他的否定論理和素子から前記ｒ番目ビット値一致信号の入力を受けたとき、（ｒ−ｑ＋１）番目からｒ番目までのビットの値が１番目からｑ番目までの期待値に一致している旨を示す（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する論理積素子と、
    前記不定である前記ｑ番目の期待値に対応して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を無視すべき旨が設定されている切換素子であって、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号が、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示すか否かに拘わらず、前記（ｒ−ｑ＋１）番目から（ｒ−１）番目までのビットの値が前記１番目から（ｑ−１）番目までの期待値と一致する旨を示す前記（ｒ−ｑ＋１）〜（ｒ−１）番目ビット値一致信号に応答して、前記（ｒ−ｑ＋１）番目からｒ番目までのビットの値が前記１番目からｑ番目までの期待値に一致する旨を示す前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を出力する前記切換素子と、
    前記切換素子から、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号の入力を受けたとき、前記ビット列が依拠するクロック信号に同期して、前記（ｒ−ｑ＋１）番目〜ｒ番目ビット値一致信号を、（ｒ−ｑ＋１）番目から（ｒ＋１）番目までのビットの値と１番目から（ｑ＋１）番目までの期待値とが一致するか否かの判断に供すべく出力しかつ保持するフリップフロップ素子と、を含むことを特徴とするプリアンブル一致判断回路。
  17. 請求項１１〜請求項１６記載のプリアンブル一致判断回路を有する半導体装置。
  18. 請求項１７記載の半導体装置を備える受信装置。
JP2008079954A 2008-03-26 2008-03-26 ビット値一致判断方法、プリアンブル一致判断方法、ビット値一致判断回路、及びプリアンブル一致判断回路 Withdrawn JP2009239417A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008079954A JP2009239417A (ja) 2008-03-26 2008-03-26 ビット値一致判断方法、プリアンブル一致判断方法、ビット値一致判断回路、及びプリアンブル一致判断回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008079954A JP2009239417A (ja) 2008-03-26 2008-03-26 ビット値一致判断方法、プリアンブル一致判断方法、ビット値一致判断回路、及びプリアンブル一致判断回路

Publications (1)

Publication Number Publication Date
JP2009239417A true JP2009239417A (ja) 2009-10-15

Family

ID=41252885

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008079954A Withdrawn JP2009239417A (ja) 2008-03-26 2008-03-26 ビット値一致判断方法、プリアンブル一致判断方法、ビット値一致判断回路、及びプリアンブル一致判断回路

Country Status (1)

Country Link
JP (1) JP2009239417A (ja)

Similar Documents

Publication Publication Date Title
US20200327272A1 (en) Application specific integrated circuit link
US9949010B2 (en) Low latency transmission systems and methods for long distances in soundwire systems
KR20060082196A (ko) 단일 라인을 이용한 직렬 데이터 통신 방법 및 그 장치
US10305670B2 (en) Digital accessory interface
US9990330B2 (en) Simultaneous edge toggling immunity circuit for multi-mode bus
JP4582932B2 (ja) 同期補正回路
JP6413724B2 (ja) データ通信装置
JP2009239417A (ja) ビット値一致判断方法、プリアンブル一致判断方法、ビット値一致判断回路、及びプリアンブル一致判断回路
JP4011062B2 (ja) 信号伝送方法
TWI802411B (zh) 天線裝置以及波束控制方法
US11706273B2 (en) Host communication circuit, client communication circuit, communication system, sound reproducing device and communication method
US20240136992A1 (en) Gain control device, method and data amplification device using the same
EP3726393B1 (en) Host communication circuit, client communication circuit, communication system, sound reproducing device and communication method
CN113645540B (zh) 数字音频阵列电路
US10528517B1 (en) Systems and methods for power conservation in a SOUNDWIRE audio bus through pattern recognition
US20210297283A1 (en) Master slave communication system capable of reducing manufacturing cost, electronic device, control method for master slave communication system, and control method for electronic device
JP2010239313A (ja) 半２重−全２重変換装置
JP2016152585A (ja) 制御装置
JP2003016026A (ja) シリアル通信回路
JP2004147047A (ja) オーディオインタフェースおよびオーディオデータ伝送システム
JP2009130822A (ja) デマルチプレクサ回路
JP2007201802A (ja) データ転送回路
JPH11289590A (ja) オーディオデータ処理装置
WO2006091527A2 (en) Distributed multiple-channel alignment scheme
JPH08191296A (ja) 同期回路

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20110607