JP2004147047A - オーディオインタフェースおよびオーディオデータ伝送システム - Google Patents
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Abstract
【課題】データ線の数を増やすことなく、複数チャネルのオーディオデータを伝送する。
【解決手段】伝送されるオーディオデータのチャネル番号は、オーディオデータの伝送を開始するための同期信号が第１論理レベルに保持される長さに応じて表現される。あるいは、伝送されるオーディオデータのチャネル番号は、オーディオデータの伝送を開始するための同期信号の論理レベルを複数回変化することにより得られる論理値により表現される。同期信号の第１論理レベル期間の長さまたは論理値に応じて、オーディオデータのチャネル番号が識別できるため、複数チャネルのオーディオデータを、１本のデータ線で伝送できる。この結果、オーディオデータを伝送するための信号線の本数を削減できる。換言すれば、信号線の数を増やすことなく、複数チャネルのオーディオデータを伝送できる。
【選択図】 図１
【解決手段】伝送されるオーディオデータのチャネル番号は、オーディオデータの伝送を開始するための同期信号が第１論理レベルに保持される長さに応じて表現される。あるいは、伝送されるオーディオデータのチャネル番号は、オーディオデータの伝送を開始するための同期信号の論理レベルを複数回変化することにより得られる論理値により表現される。同期信号の第１論理レベル期間の長さまたは論理値に応じて、オーディオデータのチャネル番号が識別できるため、複数チャネルのオーディオデータを、１本のデータ線で伝送できる。この結果、オーディオデータを伝送するための信号線の本数を削減できる。換言すれば、信号線の数を増やすことなく、複数チャネルのオーディオデータを伝送できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、オーディオデータを受信または送信するオーディオインタフェースおよびオーディオデータ伝送システムに関する。
【０００２】
【従来の技術】
図１８は、従来のコンピュータシステムにおけるオーディオインタフェースの概要を示している。
マイクロプロセッサＣＰＵに複数チャネルのオーディオデータＤＡＴＡ（ＤＡＴＡ１、ＤＡＴＡ２、．．．、ＤＡＴＡｎ）を入力する場合、オーディオデータＤＡＴＡを伝送する複数本のデータ線に加えて、クロック信号ＣＬＫおよび同期信号ＳＹＮＣの信号線が必要になる。
図１９は、コンピュータシステムにおけるオーディオインタフェースの動作例を示している。この例では、３チャネルのオーディオデータＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３がデータ端子を介してマイクロプロセッサＣＰＵに入力される。
【０００３】
マイクロプロセッサＣＰＵは、クロック信号ＣＬＫの各立ち上がりエッジに同期して同期信号ＳＹＮＣのレベルを検出する。マイクロプロセッサＣＰＵは、高レベルの同期信号ＳＹＮＣを検出したときに、データ端子にそれぞれ供給されるオーディオデータＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３の受信を開始する。オーディオデータＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３は、クロック信号ＣＬＫの立ち上がりエッジに同期して、予め設定された数だけ受信される。この例では、オーディオ信号を受信するため必要な信号線の数は、５本である。
【０００４】
図２０は、従来のオーディオインタフェースの別の動作例を示している。この例では、１本のデータ線を使用して、ステレオオーディオデータが伝送される。
マイクロプロセッサＣＰＵは、クロック信号ＣＬＫの立ち上がりエッジに同期して同期信号ＳＹＮＣが低レベルから高レベルに変化したときに、例えば左チャネルのオーディオデータＤＡＴＡの受信を開始する。左チャネルのオーディオデータＤＡＴＡは、クロック信号ＣＬＫの立ち上がりエッジに同期して、予め設定された数だけ受信される。
【０００５】
次に、マイクロプロセッサＣＰＵは、クロック信号ＣＬＫの立ち上がりエッジに同期して同期信号ＳＹＮＣが高レベルから低レベルに変化したときに、右チャネルのオーディオデータの受信を開始する。右チャネルのオーディオデータＤＡＴＡは、クロック信号ＣＬＫの立ち上がりエッジに同期して、予め設定された数だけ受信される。
【０００６】
また、１本のデータ線で複数チャネルのオーディオデータを送信するために、送信部で複数チャネルのオーディオ信号とチャネル情報とを合成し、受信部で、オーディオ信号とチャネル情報とを分離する技術が開示されている。（例えば、特許文献１参照）。
【特許文献１】
特開平９−２３２９６２号公報（コラム３；９〜１９行、図５）
【０００７】
【発明が解決しようとする課題】
図１９に示した例では、チャネル数と同じ数のデータ線が必要になる。このため、マイクロプロセッサＣＰＵの外部端子の数は、チャネル数に応じて増加する。マイクロプロセッサ等の半導体集積回路では、外部端子（パッド）および外部端子に接続される保護素子等の回路は、トランジスタ等の素子に比べ大きなレイアウト面積を必要とする。このため外部端子の数が増えると、マイクロプロセッサＣＰＵのチップサイズが大きくなり、チップコストが増加する。
【０００８】
図２０に示した例では、２チャンネル分のオーディオ信号を１本のデータ線で伝送できる。しかしながら、２チャンネルを超えるオーディオ信号を受信する場合、上述した問題と同様に、マイクロプロセッサＣＰＵの外部端子の数をチャネル数に応じて増やさなくてはならない。
本発明の目的は、データ線の数を増やすことなく、複数チャネルのオーディオデータを伝送することにある。特に、１本のデータ線で３チャネル以上のオーディオデータを伝送することにある。
【０００９】
【課題を解決するための手段】
請求項１のオーディオインタフェースでは、伝送されるオーディオデータのチャネル番号は、オーディオデータの伝送を開始するための同期信号が第１論理レベルに保持される長さに応じて表現される。同期信号の第１論理レベル期間の長さに応じて、オーディオデータのチャネル番号が識別できるため、複数チャネルのオーディオデータを、１本のデータ線で伝送できる。この結果、オーディオデータを伝送するための信号線の本数を削減できる。換言すれば、信号線の数を増やすことなく、複数チャネルのオーディオデータを伝送できる。
【００１０】
請求項２のオーディオインタフェースでは、伝送されるオーディオデータのチャネル番号は、オーディオデータの伝送を開始するための同期信号の論理レベルを複数回変化することにより得られる論理値により表現される。同期信号により示される論理値に応じて、オーディオデータのチャネル番号が識別できるため、複数チャネルのオーディオデータを、１本のデータ線で伝送できる。この結果、オーディオデータを伝送するための信号線の本数を削減できる。換言すれば、信号線の数を増やすことなく、複数チャネルのオーディオデータを伝送できる。
【００１１】
請求項３のオーディオデータ伝送システムでは、オーディオ処理チップの同期信号生成部は、プロセッサに伝送するオーディオデータのチャネル番号に応じて、所定の長さの第１論理レベルを有する同期信号を生成する。プロセッサのチャネル判定部は、同期信号生成部から出力される同期信号が第１論理レベルに保持されている長さを測定し、伝送されるオーディオデータのチャネル番号を判定する。オーディオ処理チップは、複数チャネルのオーディオデータを外部から受信し、受信したオーディオデータを、同期信号によって示されるチャネル番号毎にプロセッサにシリアル出力する。プロセッサは、オーディオ処理チップから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータを信号処理する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１２】
請求項４のオーディオデータ伝送システムでは、オーディオ処理チップの同期信号生成部は、プロセッサから伝送されるべきオーディオデータのチャネル番号をプロセッサに指示するために、所定の長さの第１論理レベルを有する同期信号をチャネル番号に応じて生成する。プロセッサのチャネル判定部は、同期信号生成部から出力される同期信号が第１論理レベルに保持されている長さを測定し、オーディオデータのチャネル番号を判定する。プロセッサは、判定したチャネル番号毎にオーディオデータをシリアル出力する。オーディオ処理チップは、同期信号に付加したチャネル番号順にオーディオデータを受信し、受信したオーディオデータをチャネル番号毎に外部に出力する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１３】
請求項５のオーディオデータ伝送システムでは、プロセッサの同期信号生成部は、オーディオ処理チップから伝送されるべきオーディオデータのチャネル番号をオーディオ処理チップに指示するために、所定の長さの第１論理レベルを有する同期信号をチャネル番号に応じて生成する。オーディオ処理チップのチャネル判定部は、同期信号生成部から出力される同期信号が第１論理レベルに保持されている長さを測定し、オーディオデータのチャネル番号を判定する。オーディオ処理チップは、複数チャネルのオーディオデータを外部から受信し、受信したオーディオデータを同期信号によって示されるチャネル番号毎にプロセッサにシリアル出力する。プロセッサは、同期信号に付加したチャネル番号順にオーディオデータを受信し、これ等オーディオデータを信号処理する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１４】
請求項６のオーディオデータ伝送システムでは、プロセッサの同期信号生成部は、オーディオ処理チップに伝送するオーディオデータのチャネル番号に応じて、所定の長さの第１論理レベルを有する同期信号を生成する。オーディオ処理チップのチャネル判定部は、同期信号生成部から出力される同期信号が第１論理レベルに保持されている長さを測定し、伝送されるオーディオデータのチャネル番号を判定する。プロセッサは、複数チャネルのオーディオデータを、同期信号によって示されるチャネル番号毎にオーディオ処理チップにシリアル出力する。オーディオ処理チップは、プロセッサから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータをチャネル番号毎に外部に出力する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１５】
請求項７のオーディオデータ伝送システムでは、オーディオ処理チップの同期信号生成部は、プロセッサに伝送するオーディオデータのチャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する。プロセッサのチャネル判定部は、同期信号生成部から出力される同期信号の論理値を解読することで、オーディオデータのチャネル番号を判定する。オーディオ処理チップは、複数チャネルのオーディオデータを外部から受信し、受信したオーディオデータを、同期信号の論理によって示されるチャネル番号毎にプロセッサにシリアル出力する。プロセッサは、オーディオ処理チップから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータを信号処理する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１６】
請求項８のオーディオデータ伝送システムでは、オーディオ処理チップの同期信号生成部は、プロセッサから伝送されるべきオーディオデータのチャネル番号をプロセッサに指示するために、チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する。プロセッサのチャネル判定部は、同期信号生成部から出力される同期信号の論理値を解読することで、オーディオデータのチャネル番号を判定する。プロセッサは、判定したチャネル番号毎にオーディオデータをシリアル出力する。オーディオ処理チップは、同期信号に付加したチャネル番号順にオーディオデータを受信し、受信したオーディオデータをチャネル番号毎に外部に出力する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１７】
請求項９のオーディオデータ伝送システムでは、プロセッサの同期信号生成部は、オーディオ処理チップから伝送されるべきオーディオデータのチャネル番号をオーディオ処理チップに指示するために、チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する。オーディオ処理チップのチャネル判定部は、同期信号生成部から出力される同期信号の論理値を解読することで、オーディオデータのチャネル番号を判定する。オーディオ処理チップは、複数チャネルのオーディオデータを外部から受信し、受信したオーディオデータを同期信号によって示されるチャネル番号毎にプロセッサにシリアル出力する。プロセッサは、同期信号に付加したチャネル番号順にオーディオデータを受信し、これ等オーディオデータを信号処理する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１８】
請求項１０のオーディオデータ伝送システムでは、プロセッサの同期信号生成部は、オーディオ処理チップに伝送するオーディオデータのチャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する。オーディオ処理チップのチャネル判定部は、同期信号生成部から出力される同期信号の論理値を解読することで、オーディオデータのチャネル番号を判定する。プロセッサは、複数チャネルのオーディオデータを、同期信号によって示されるチャネル番号毎にオーディオ処理チップにシリアル出力する。オーディオ処理チップは、プロセッサから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータをチャネル番号毎に外部に出力する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数ビットで構成されている。
図１は、本発明の第１の実施形態を示している。この実施形態は、請求項１、請求項３および請求項４に対応している。
コンピュータシステムは、オーディオ処理チップＡＣＨＩＰ（チップ）およびマイクロプロセッサＣＰＵ（チップ）を基板上に搭載して構成されており、オーディオデータの入力機能および出力機能を有している。
【００２０】
オーディオ処理チップＡＣＨＩＰは、クロック生成部１０、チャネル制御部１２、同期信号生成部１４、ＡＤ変換部１６、並列直列変換部１８、直列並列変換部２０、およびＤＡ変換部２２を有している。
クロック生成部１０は、発振器等を有しており、コンピュータシステムを動作するための基準信号であるクロック信号ＣＬＫ０を生成する。
【００２１】
チャネル制御部１２は、マイクロプロセッサＣＰＵに対して送受信するオーディオデータのチャネル番号を決める機能を有している。例えば、オーディオ処理チップＡＣＨＩＰからマイクロプロセッサＣＰＵに伝送されるオーディオデータの出力順序（チャネル順序）は、チャネル制御部１２によって決められる。
チャネル制御部１２は、クロック信号ＣＬＫ０のエッジをカウントし、伝送するオーディオデータのチャネル番号に対応するカウンタ信号ＣＮＴを同期信号生成部１４に出力する。例えば、カウンタ信号ＣＮＴは、チャネル１のオーディオデータを伝送するとき、論理”１”に変化し、チャネル４のオーディオデータを伝送するとき、論理”４”に変化する。すなわち、カウンタ信号ＣＮＴは、伝送するオーディオデータのチャネル番号を示す。また、チャネル制御部１２は、クロック信号ＣＬＫ０をクロック信号ＣＬＫとして出力する。
【００２２】
同期信号生成部１４は、カウンタ信号ＣＮＴが示す論理（チャネル番号）に応じて、所定の長さの高レベル期間を有する同期信号ＳＹＮＣを、マイクロプロセッサＣＰＵに出力する。例えば、同期信号ＳＹＮＣは、チャネル１のオーディオデータを伝送するとき、１クロックサイクルの期間、高レベルに変化し、チャネル番号チャネル４のオーディオデータを伝送するとき、４クロックサイクルの期間、高レベルに変化する。このため、チャネル番号を示す情報を１本の信号線で伝送できる。
【００２３】
ＡＤ変換部１６は、マイク等の複数の入力源から供給される複数チャネルのアナログ信号を、クロック信号ＣＬＫに同期してディジタル信号（オーディオ入力信号）に変換し、変換したディジタル信号をバッファ１６ａに保持する。バッファ１６ａは、カウンタ信号ＣＮＴが示すチャネル番号に対応するオーディオデータを並列直列変換部１８に出力する。
【００２４】
並列直列変換部１８は、ＡＤ変換部１６から転送される並列のオーディオデータを直列データに変換し、変換した直列データをマイクロプロセッサＣＰＵへのオーディオ入力データＤＩＮとして出力する。すなわち、複数チャネルのオーディオ入力データは、１本の信号線でマイクロプロセッサＣＰＵに伝送される。
直列並列変換部２０は、マイクロプロセッサＣＰＵから出力される直列のオーディオ出力データＤＯＵＴを並列データに変換し、変換した並列データをＤＡ変換部２２に出力する。すなわち、複数チャネルのオーディオ出力データは、１本の信号線でマイクロプロセッサＣＰＵから伝送される。
【００２５】
ＤＡ変換部２２は、直列並列変換部２０からの並列データをバッファ２２ａに保持する。バッファ２２ａは、カウンタ信号ＣＮＴが示すチャネル番号に対応するオーディオデータを、クロック信号ＣＬＫに同期してアナログ信号に変換し、変換したアナログ信号をスピーカ等の複数の出力源のうちカウンタ信号ＣＮＴが示すチャネルの出力源に出力する。
【００２６】
マイクロプロセッサＣＰＵは、チャネル判定部２４、データ入力部２６、信号処理部２８、およびデータ出力部３０を有している。マイクロプロセッサＣＰＵは、図示した以外にも、ＤＭＡコントローラ、タイマ等の周辺機能およびＣＰＵコア等を有している。
チャネル判定部２４は、同期信号ＳＹＮＣの高レベル期間（高レベルパルスの幅）をクロックサイクル数として計測する。チャネル判定部２４は、計測したパルス幅に応じて、同期信号ＳＹＮＣがどのチャネルに対応するものかを決定し、決定したチャネルをチャネル信号ＣＨとしてデータ入力部２６およびデータ出力部３０に出力する。
【００２７】
データ入力部２６は、チャネル信号ＣＨに応答してオーディオ入力データＤＩＮ（直列データ）を順次受信し、受信した信号をチャネル信号ＣＨが示すチャネル番号とともに信号処理部２８に転送する。
信号処理部２８は、データ入力部２６からのオーディオ入力データＤＩＮをチャネル毎に処理する。また、信号処理部２８は、チャネル毎に処理されたオーディオ出力データをデータ出力部３０に出力する。
【００２８】
データ出力部３０は、信号処理部２８からのオーディオ出力データＤＯＵＴをチャネル信号ＣＨに応答してオーディオ処理チップＡＣＨＩＰの直列並列変換部２０に順次出力する。
なお、特に図示していないが、クロック信号ＣＬＫは、並列直列変換部１８、直列並列変換部２０、データ入力部２６、信号処理部２８、およびデータ出力部３０にも供給されている。
【００２９】
図２は、第１の実施形態におけるオーディオ入力動作を示している。
図１に示したオーディオ処理チップＡＣＨＩＰのチャネル制御部１２は、オーディオデータを入力するときに、チャネル番号を示すカウンタ信号ＣＮＴを出力し、オーディオデータを入出力しないときに、論理”０”を示すカウンタ信号ＣＮＴを出力する。
【００３０】
まず、マイクロプロセッサＣＰＵが複数チャネルのオーディオデータを受信する場合、例えば、チャネル制御部１２は、チャネル１のオーディオデータをマイクロプロセッサＣＰＵに伝送するために、カウンタ信号ＣＮＴを論理”１”に変化させる（図２（ａ））。同期信号生成部１４は、カウンタ信号ＣＮＴに応答して、同期信号ＳＹＮＣを１クロックサイクルの間、高レベル（第１論理レベル）に変化させる（図２（ｂ））。
【００３１】
ＡＤ変換部１６は、カウンタ信号ＣＮＴに応答してバッファ１６ａからチャネル１に対応するオーディオ入力データを出力する。なお、チャネル１のオーディオ入力データは、チャネル制御部１２が論理”１”のカウンタ信号ＣＮＴを出力する前にバッファ１６ａに格納されている。換言すれば、チャネル制御部１２は、バッファ１６ａにどのチャネルのオーディオデータが格納されているかを認識しており、この認識に基づいてマイクロプロセッサＣＰＵに伝送するオーディオデータの優先順を決定する。
【００３２】
並列直列変換部１８は、バッファ１６ａからのオーディオデータを直列データに変換し、クロック信号ＣＬＫに同期して順次オーディオ入力データＤＩＮとして出力する（図２（ｃ））。
マイクロプロセッサＣＰＵのチャネル判定部２４は、同期信号ＳＹＮＣの高レベルパルスの幅を計測し、計測したパルス幅に対応するチャネル信号ＣＨを出力する（図２（ｄ））。チャネル判定部２４は、対応するチャネル信号ＣＨを出力した後、同期信号ＳＹＮＣが入力されないときに、”０”を示すチャネル信号ＣＨを出力する。データ入力部２６は、チャネル信号ＣＨに基づいて、供給されているオーディオ入力データＤＩＮのチャネル番号が”１”であると判断する。データ入力部２６は、判断結果とともに、受信したオーディオ入力データＤＩＮを信号処理部２８に転送する。
【００３３】
チャネル制御部１２は、チャネル１のオーディオデータの伝送が完了した後、チャネル４のオーディオデータをマイクロプロセッサＣＰＵに伝送するために、カウンタ信号ＣＮＴを論理”４”に変化させる（図２（ｅ））。同期信号生成部１４は、カウンタ信号ＣＮＴに応答して、同期信号ＳＹＮＣを４クロックサイクルの間、高レベルに変化させる（図２（ｆ））。
【００３４】
ＡＤ変換部１６は、カウンタ信号ＣＮＴに応答してバッファ１６ａからチャネル４に対応するオーディオ入力データを出力する。そして、上述と同様に、１本のデータ線のみを使用して、オーディオ処理チップＡＣＨＩＰからマイクロプロセッサＣＰＵにオーディオ入力データＤＩＮが順次伝送される（図２（ｇ））。
マイクロプロセッサＣＰＵのチャネル判定部２４は、同期信号ＳＹＮＣのパルス幅を計測し、計測したパルス幅に対応するチャネル信号ＣＨを出力する（図２（ｈ））。データ入力部２６は、チャネル信号ＣＨに基づいて、供給されているオーディオ入力データＤＩＮのチャネル番号が”４”であると判断する。データ入力部２６は、判断結果とともに、受信したオーディオ入力データＤＩＮを信号処理部２８に転送する。
【００３５】
図３は、第１の実施形態におけるオーディオ出力動作を示している。図２と同じ動作については、詳細な説明を省略する。
まず、チャネル制御部１２は、チャネル１のオーディオデータをマイクロプロセッサＣＰＵから受信するために、カウンタ信号ＣＮＴを論理”１”に変化させる（図３（ａ））。同期信号生成部１４は、カウンタ信号ＣＮＴに応答して、同期信号ＳＹＮＣを１クロックサイクルの間、高レベルに変化させる（図３（ｂ））。
【００３６】
マイクロプロセッサＣＰＵのチャネル判定部２４は、同期信号ＳＹＮＣのパルス幅を計測し、計測したパルス幅に対応するチャネル信号ＣＨを出力する（図３（ｃ））。データ出力部３０は、チャネル信号ＣＨに対応するオーディオデータを信号処理部２８から受信し、受信したオーディオデータをオーディオ出力データＤＯＵＴとして順次出力する（図３（ｄ））。
【００３７】
オーディオ処理チップＡＣＨＩＰの直列並列変換部２０は、直列のオーディオ出力データＤＯＵＴを並列データに変換し、変換したデータをＤＡ変換部２２のバッファ２２ａに転送する。ＤＡ変換部２２は、カウンタ信号ＣＮＴに対応するチャネルのオーディオデータをバッファ２２ａから読み出し、アナログ信号に変換する。そして、ＤＡ変換部からオーディオ出力信号がスピーカー等に出力される。
【００３８】
チャネル制御部１２は、チャネル１のオーディオデータの伝送が完了した後、チャネル４のオーディオデータをマイクロプロセッサＣＰＵから受信するために、カウンタ信号ＣＮＴを論理”４”に変化させる（図３（ｅ））。同期信号生成部１４は、カウンタ信号ＣＮＴに応答して、同期信号ＳＹＮＣを４クロックサイクルの間、高レベルに変化させる（図３（ｆ））。
【００３９】
マイクロプロセッサＣＰＵのチャネル判定部２４は、同期信号ＳＹＮＣのパルス幅を計測し、計測したパルス幅に対応するチャネル信号ＣＨを出力する（図３（ｇ））。データ出力部３０は、チャネル信号ＣＨに対応するオーディオデータを信号処理部２８から受信し、受信したオーディオデータをオーディオ出力データＤＯＵＴとして順次出力する（図３（ｈ））。この後、オーディオ処理チップＡＣＨＩＰが、上述と同様に動作し、チャネル４のオーディオ出力信号がスピーカー等に出力される。
【００４０】
以上、本実施形態では、伝送するオーディオデータのチャネル番号は、同期信号ＳＹＮＣの高レベル期間の長さ（クロックサイクル数）で表現される。同期信号の第１論理レベル期間の長さに応じて、オーディオデータのチャネル番号を識別できるため、複数チャネルのオーディオデータを、１本のデータ線で伝送できる。この結果、オーディオデータを伝送するための信号線の本数を削減できる。換言すれば、信号線の数を増やすことなく、複数チャネルのオーディオデータを伝送できる。
【００４１】
同期信号ＳＹＮＣを生成する同期信号生成部１４は、マイクロプロセッサＣＰＵおよびオーディオ処理チップＡＣＨＩＰ間で伝送されるオーディオデータのチャネル番号に応じて、同期信号ＳＹＮＣの高レベル期間を変化させる。したがって、複数チャネルのオーディオデータを、１本のデータ線で伝送でき、マイクロプロセッサＣＰＵおよびオーディオ処理チップＡＣＨＩＰにおけるオーディオデータを伝送するための端子数を削減できる。この結果、マイクロプロセッサＣＰＵおよびオーディオ処理チップＡＣＨＩＰのチップサイズを削減できる。
【００４２】
図４は、本発明の第２の実施形態を示している。この実施形態は、請求項１、請求項５および請求項６に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、クロック生成部１０、チャネル制御部１２、および同期信号生成部１４は、マイクロプロセッサＣＰＵに形成され、チャネル判定部２４は、オーディオ処理チップＡＣＨＩＰに形成されている。このため、クロック信号ＣＬＫおよび同期信号ＳＹＮＣは、マイクロプロセッサＣＰＵからオーディオ処理チップＡＣＨＩＰに出力される。
【００４３】
バッファ１６ａ、２２ａは、チャネル判定部２４から出力されるチャネル信号ＣＨに応じて、伝送するオーディオデータのチャネル番号を決定する。データ入力部２６およびデータ出力部３０は、チャネル制御部１２から出力されるカウンタ信号ＣＮＴに応じて、伝送するオーディオデータのチャネル番号を決定する。その他の構成は、第１の実施形態とほぼ同じである。
【００４４】
図５および図６は、第２の実施形態におけるオーディオ入力動作およびオーディオ出力動作を示している。
図５は、第１の実施形態のオーディオ出力動作（図３）のオーディオ出力データＤＯＵＴの波形をオーディオ入力データＤＩＮの波形にしたことを除き、図３と同じである。図６は、第１の実施形態のオーディオ入力動作（図２）のオーディオ入力データＤＩＮの波形をオーディオ出力データＤＯＵＴの波形にしたことを除き、図２と同じである。すなわち、この実施形態のコンピュータシステムにおいても、複数チャネルのオーディオデータが、１本のデータ線を使用して伝送される。
【００４５】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図７は、本発明の第３の実施形態を示している。この実施形態は、請求項１に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４６】
この実施形態では、クロック生成部１０、チャネル制御部１２、および同期信号生成部１４は、マイクロプロセッサＣＰＵおよびオーディオ処理チップＡＣＨＩＰとは別の制御チップＣＣＨＩＰに形成されている。制御チップＣＣＨＩＰは、マイクロプロセッサＣＰＵおよびオーディオ処理チップＡＣＨＩＰの動作を制御する。オーディオ処理チップＡＣＨＩＰは、第２の実施形態（図４）と同じである。マイクロプロセッサＣＰＵは、第１の実施形態（図１）と同じである。マイクロプロセッサＣＰＵのチャネル判定部２４は、同期信号生成部１４から出力される同期信号ＳＹＮＣが高レベルに変化している長さを測定し、オーディオデータのチャネル番号を判定する第１チャネル判定部として動作する。オーディオ処理チップＡＣＨＩＰのチャネル判定部２４は同期信号生成部１４から出力される同期信号ＳＹＮＣが高レベルに変化している長さを測定し、オーディオデータのチャネル番号を判定する第２チャネル判定部として動作する。
【００４７】
この実施形態におけるオーディオ入力動作およびオーディオ出力動作は、それぞれ第２の実施形態のオーディオ入力動作（図５）、および第１の実施形態のオーディオ出力動作（図３）と同じである。
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【００４８】
図８は、本発明の第４の実施形態を示している。この実施形態は、請求項１、請求項３および請求項６に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、オーディオ処理チップＡＣＨＩＰおよびマイクロプロセッサＣＰＵの両方にチャネル制御部１２、同期信号生成部１４、およびチャネル判定部２４が形成されている。クロック生成部１０は、マイクロプロセッサＣＰＵに形成されている。オーディオ処理チップＡＣＨＩＰの同期信号生成部１４は、マイクロプロセッサＣＰＵのチャネル判定部２４に同期信号ＳＹＮＣ１を出力する。マイクロプロセッサＣＰＵの同期信号生成部１４は、オーディオ処理チップＡＣＨＩＰのチャネル判定部２４に同期信号ＳＹＮＣ２を出力する。
【００４９】
オーディオ処理チップＡＣＨＩＰのチャネル制御部１２および同期信号生成部１４と、マイクロプロセッサＣＰＵのチャネル判定部２４とは、マイクロプロセッサＣＰＵにオーディオデータが入力されるときに動作する。同様に、マイクロプロセッサＣＰＵのチャネル制御部１２および同期信号生成部１４と、オーディオ処理チップＡＣＨＩＰのチャネル判定部２４は、マイクロプロセッサＣＰＵからオーディオデータが出力されるときに動作する。
【００５０】
上記動作を実現するために、オーディオ処理チップＡＣＨＩＰにおけるＡＤ変換部１６のバッファ１６ａは、オーディオ処理チップＡＣＨＩＰのチャネル制御部１２が出力するカウンタ信号ＣＮＴ１に応じて動作する。ＤＡ変換部２２のバッファ２２ａは、オーディオ処理チップＡＣＨＩＰのチャネル判定部２４が出力するチャネル信号ＣＨ１に応じて動作する。
【００５１】
マイクロプロセッサＣＰＵにおけるデータ入力部２６は、マイクロプロセッサＣＰＵのチャネル判定部２４が出力するチャネル信号ＣＨ２に応じて動作する。データ出力部３０は、、マイクロプロセッサＣＰＵのチャネル制御部１２が出力するカウンタ信号ＣＮＴ２に応じて動作する。
このように、本実施形態では、オーディオデータを送信する側のチップが、同期信号ＳＹＮＣ１（またはＳＹＮＣ２）を生成する。
【００５２】
図９および図１０は、第４の実施形態におけるオーディオ入力動作およびオーディオ出力動作を示している。
図９に示したオーディオ入力動作では、マイクロプロセッサＣＰＵのチャネル制御部１２は、カウンタ信号ＣＮＴ２を生成しない。このため、マイクロプロセッサＣＰＵの同期信号生成部１４は、同期信号ＳＹＮＣ２を生成せず、オーディオ処理チップＡＣＨＩＰのチャネル判定部２４は、チャネル信号ＣＨ１を生成しない。その他の動作は、第１の実施形態のオーディオ入力動作（図２）と同じである。
【００５３】
同様に、図１０に示したオーディオ出力動作では、オーディオ処理チップＡＣＨＩＰのチャネル制御部１２は、カウンタ信号ＣＮＴ１を生成しない。このため、オーディオ処理チップＡＣＨＩＰの同期信号生成部１４は、同期信号ＳＹＮＣ１を生成せず、マイクロプロセッサＣＰＵのチャネル判定部２４は、チャネル信号ＣＨ２を生成しない。その他の動作は、第１の実施形態のオーディオ出力動作（図３）と同じである。
【００５４】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１１は、本発明の第５の実施形態を示している。この実施形態は、請求項１、請求項３および請求項６に対応している。第１および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５５】
この実施形態では、クロック生成部１０は、オーディオ処理チップＡＣＨＩＰに形成されている。その他の構成は、第４の実施形態と同じである。
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１２は、本発明の第６の実施形態を示している。この実施形態は、請求項２、請求項７および請求項８に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５６】
この実施形態では、第１の実施形態（図１）の同期信号生成部１４およびチャネル判定部２４の代わりに、同期信号生成部３２およびチャネル判定部３４が形成されている。その他の構成は、第１の実施形態とほぼ同じである。
同期信号生成部３２は、カウンタ信号ＣＮＴが示す論理（チャネル番号）に応じて、同期信号ＳＹＮＣの論理レベルをクロック信号ＣＬＫに同期して変化させる。すなわち、同期信号ＳＹＮＣには、チャネル番号に応じた論理値が付加される。チャネル判定部３４は、同期信号ＳＹＮＣの論理値に応じて、同期信号ＳＹＮＣがどのチャネルに対応するものかを決定し、決定したチャネルをチャネル信号ＣＨとしてデータ入力部２６およびデータ出力部３０に出力する。
【００５７】
図１３は、第６の実施形態におけるオーディオ入力動作を示している。第１の実施形態（図２）と同じ動作については、詳細な説明を省略する。
まず、同期信号生成部３２は、４クロックサイクルの間、同期信号ＳＹＮＣを高レベル（第２論理レベル）に変化させる（図１３（ａ））。４クロックサイクルの高レベルは、同期信号ＳＹＮＣにチャネル番号を付加するための開始コードである。この後、同期信号生成部３２は、同期信号ＳＹＮＣの論理レベルを、伝送するオーディオデータのチャネル番号に応じて複数回変化させる。例えば、同期信号ＳＹＮＣの論理レベルが、クロック信号ＣＬＫに同期して”０００１”に変化したとき、チャネル１のオーディオデータが伝送される（図１３（ｂ））。同期信号ＳＹＮＣの論理レベルが、”０１００”に変化したとき、チャネル４のオーディオデータが伝送される（図１３（ｃ））。
【００５８】
すなわち、開始コードの後の４クロックサイクルにおける同期信号ＳＹＮＣの論理値に応じて、伝送されるオーディオデータのチャネル番号が表現される。チャネル判定部３４は、同期信号ＳＹＮＣの論理値を解読し、オーディオ処理チップＡＣＨＩＰから伝送されるオーディオ入力データＤＩＮのチャネル番号を判定する。チャネル判定部３４は、判定結果に対応するチャネル信号ＣＨを出力する。そして、マイクロプロセッサＣＰＵは、チャネル判定部３４により判定されたチャネル番号に基づいて、オーディオデータの入力処理を行う。
【００５９】
図１４は、第６の実施形態におけるオーディオ出力動作を示している。第１の実施形態（図３）および図１３と同じ動作については、詳細な説明を省略する。オーディオデータを出力する場合、マイクロプロセッサＣＰＵは、チャネル判定部３４が判定したチャネル番号（チャネル信号ＣＨ）に対応するオーディオ出力データＤＯＵＴを順次出力する。
【００６０】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１５は、本発明の第７の実施形態を示している。この実施形態は、請求項２、請求項９および請求項１０に対応している。第１および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６１】
この実施形態では、第２の実施形態（図４）の同期信号生成部１４およびチャネル判定部２４の代わりに、同期信号生成部３２およびチャネル判定部３４が形成されている。その他の構成は、第２の実施形態とほぼ同じである。
同期信号生成部３２は、第６の実施形態と同様に、カウンタ信号ＣＮＴが示す論理（チャネル番号）に応じて、同期信号ＳＹＮＣの論理レベルをクロック信号ＣＬＫに同期して変化させる。また、同期信号生成部３２は、論理値のビット数を可変にするために、同期信号ＳＹＮＣに、論理値に続いて終了コードを付加する機能を有している。
【００６２】
チャネル判定部３４は、同期信号ＳＹＮＣの論理値に応じて、同期信号ＳＹＮＣがどのチャネルに対応するものかを決定し、決定したチャネルをチャネル信号ＣＨとしてデータ入力部２６およびデータ出力部３０に出力する。チャネル判定部３４は、後述するように、同期信号ＳＹＮＣにおいて、開始コードと終了コードに挟まれた信号の論理レベルをチャネル番号を示す論理値と認識する。
【００６３】
図１６は、第７の実施形態におけるオーディオ入力動作を示している。第１および第６の実施形態（図２、図１３）と同じ動作については、詳細な説明を省略する。
この実施形態では、同期信号生成部３２は、開始コード、チャネル番号を示す論理値、および終了コードを含む同期信号ＳＹＮＣを生成する。この例では、高レベル（第２論理レベル）が連続して４ビット（４クロックサイクル）続いたときに、開始コードが認識され、高レベル（第３論理レベル）が連続して３ビット（３クロックサイクル）続いたときに、終了コードが認識される。このため、チャネル番号を示す論理値のビット数は、伝送するオーディオデータのチャネル数に応じて増減できる。
【００６４】
チャネル判定部３４は、開始コード、論理値、および終了コードを受信し、伝送するオーディオデータのチャネル番号を判定し、判定結果をチャネル信号ＣＨとして出力する。
以上、この実施形態においても、上述した第１および第６の実施形態と同様の効果を得ることができる。さらに、この実施形態では、終了コードを論理値の後に付加したので、チャネル番号の通知に使用する論理値のビット長を可変にできる。この結果、例えば、マイクロプロセッサＣＰＵで処理可能な最大チャネル数がオーディオ処理チップＡＣＨＩＰで処理可能な最大チャネル数と相違する場合にも、両チップ間でオーディオデータを伝送できる。すなわち、汎用性を有するオーディオインタフェースを構成できる。
【００６５】
図１７は、本発明の第８の実施形態を示している。この実施形態は、請求項２に対応している。第１、第３および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第３の実施形態（図７）の同期信号生成部１４およびチャネル判定部２４の代わりに、同期信号生成部３２およびチャネル判定部３４が形成されている。その他の構成は、第３の実施形態とほぼ同じである。同期信号生成部３２およびチャネル判定部３４の機能は、第６の実施形態と同じである。すなわち、伝送するオーディオデータのチャネル番号は、同期信号ＳＹＮＣの論理値で表現される。
【００６６】
以上、この実施形態においても、上述した第１および第６の実施形態と同様の効果を得ることができる。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 複数チャネルのオーディオデータを、１本のデータ線で伝送するためのオーディオインタフェースであって、
伝送される前記オーディオデータのチャネル番号は、前記オーディオデータの伝送を開始するための同期信号が第１論理レベルに保持される長さに応じて表現されることを特徴とするオーディオインタフェース。
【００６７】
（付記２） 複数チャネルのオーディオデータを、１本のデータ線で伝送するためのオーディオインタフェースであって、
伝送される前記オーディオデータのチャネル番号は、前記オーディオデータの伝送を開始するための同期信号の論理レベルを複数回変化することにより得られる論理値により表現されることを特徴とするオーディオインタフェース。
【００６８】
（付記３） 付記２記載のオーディオインタフェースにおいて、
前記論理値を表現するための前記同期信号を出力する前に、前記チャネル番号の通知を開始する開始コードとして、前記同期信号を第２論理レベルに所定の長さ保持することを特徴とするオーディオインタフェース。
（付記４） 付記２記載のオーディオインタフェースにおいて、
前記論理値を表現するための前記同期信号を出力した後に、前記チャネル番号の通知を終了する終了コードとして、前記同期信号を第３論理レベルに所定の長さ保持することを特徴とするオーディオインタフェース。
【００６９】
（付記５） 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサとを備え、
前記オーディオ処理チップは、前記プロセッサに伝送するオーディオデータのチャネル番号に応じて、所定の長さの第１論理レベルを有する前記同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７０】
（付記６） 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップとを備え、
前記オーディオ処理チップは、伝送されるべき前記オーディオデータのチャネル番号を前記プロセッサに指示するために、前記チャネル番号に応じて、所定の長さの第１論理レベルを有する前記同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７１】
（付記７） 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサとを備え、
前記プロセッサは、伝送されるべき前記オーディオデータのチャネル番号をオーディオ処理チップに指示するために、前記チャネル番号に応じて、所定の長さの第１論理レベルを有する前記同期信号を生成する同期信号生成部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７２】
（付記８） 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップとを備え、
前記プロセッサは、前記オーディオ処理チップに伝送する前記オーディオデータのチャネル番号に応じて、所定の長さの第１論理レベルを有する同期信号を生成する同期信号生成部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７３】
（付記９） 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサと、
前記プロセッサおよび前記オーディオ処理チップの動作を制御する制御チップとを備え、
前記制御チップは、伝送されるべき前記オーディオデータのチャネル番号を前記プロセッサおよび前記オーディオ処理チップに指示するために、前記チャネル番号に応じて、所定の長さの第１論理レベルを有する同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定する第１チャネル判定部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定する第２チャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７４】
（付記１０） 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップと、
前記プロセッサおよび前記オーディオ処理チップの動作を制御する制御チップとを備え、
前記制御チップは、伝送されるべき前記オーディオデータのチャネル番号を前記プロセッサおよび前記オーディオ処理チップに指示するために、前記チャネル番号に応じて、所定の長さの第１論理レベルを有する同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定する第１チャネル判定部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定する第２チャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７５】
（付記１１） 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサとを備え、
前記オーディオ処理チップは、前記プロセッサに伝送するオーディオデータのチャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する前記同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７６】
（付記１２） 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップとを備え、
前記オーディオ処理チップは、伝送されるべき前記オーディオデータのチャネル番号を前記プロセッサに指示するために、前記チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する前記同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７７】
（付記１３） 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサとを備え、
前記プロセッサは、伝送されるべき前記オーディオデータのチャネル番号をオーディオ処理チップに指示するために、前記チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する前記同期信号を生成する同期信号生成部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号前記論理値を解読することで、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７８】
（付記１４） 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップとを備え、
前記プロセッサは、前記オーディオ処理チップに伝送する前記オーディオデータのチャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する同期信号生成部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７９】
（付記１５） 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサと、
前記プロセッサおよび前記オーディオ処理チップの動作を制御する制御チップとを備え、
前記制御チップは、伝送されるべき前記オーディオデータのチャネル番号を前記プロセッサおよび前記オーディオ処理チップに指示するために、前記チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定する第１チャネル判定部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定する第２チャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００８０】
（付記１６） 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップと、
前記プロセッサおよび前記オーディオ処理チップの動作を制御する制御チップとを備え、
前記制御チップは、伝送されるべき前記オーディオデータのチャネル番号を前記プロセッサおよび前記オーディオ処理チップに指示するために、前記チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定する第１チャネル判定部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定する第２チャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００８１】
付記４のオーディオインタフェースでは、チャネル番号の通知を終了する終了コードが、同期信号における論理値の後に付加される。このため、チャネル番号の通知に使用する論理値のビット長を可変にできる。この結果、伝送できるオーディオデータの最大チャネル数が異なるチップにおいても、オーディオデータを伝送できる。すなわち、汎用性を有するオーディオインタフェースを構成できる。
【００８２】
付記９のオーディオデータ伝送システムでは、制御チップの同期信号生成部は、オーディオ処理チップからプロセッサに伝送されるオーディオデータのチャネル番号をプロセッサおよびオーディオ処理チップに指示するために、チャネル番号に応じて、所定の長さの第１論理レベルを有する同期信号を生成する。プロセッサの第１チャネル判定部およびオーディオ処理チップの第２チャネル判定部は、同期信号生成部から出力される同期信号が第１論理レベルに保持されている長さを測定し、オーディオデータのチャネル番号を判定する。オーディオ処理チップは、複数チャネルのオーディオデータを外部から受信し、受信したオーディオデータを同期信号によって示されるチャネル番号毎にプロセッサにシリアル出力する。プロセッサは、オーディオ処理チップから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータを信号処理する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００８３】
付記１０のオーディオデータ伝送システムでは、制御チップの同期信号生成部は、プロセッサからオーディオ処理チップに伝送されるオーディオデータのチャネル番号をプロセッサおよびオーディオ処理チップに指示するために、チャネル番号に応じて、所定の長さの第１論理レベルを有する同期信号を生成する。プロセッサの第１チャネル判定部およびオーディオ処理チップの第２チャネル判定部は、同期信号生成部から出力される同期信号が第１論理レベルに保持されている長さを測定し、オーディオデータのチャネル番号を判定する。プロセッサは、判定したチャネル番号毎にオーディオデータをオーディオ処理チップにシリアル出力する。オーディオ処理チップは、プロセッサから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータをチャネル番号毎に外部に出力する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００８４】
付記１５のオーディオデータ伝送システムでは、制御チップの同期信号生成部は、オーディオ処理チップからプロセッサに伝送されるオーディオデータのチャネル番号をプロセッサおよびオーディオ処理チップに指示するために、チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する。プロセッサの第１チャネル判定部およびオーディオ処理チップの第２チャネル判定部は、同期信号生成部から出力される同期信号の論理値を解読することで、オーディオデータのチャネル番号を判定する。オーディオ処理チップは、複数チャネルのオーディオデータを外部から受信し、受信したオーディオデータを同期信号によって示されるチャネル番号毎にプロセッサにシリアル出力する。プロセッサは、オーディオ処理チップから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータを信号処理する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００８５】
付記１６のオーディオデータ伝送システムでは、制御チップの同期信号生成部は、オーディオ処理チップからプロセッサに伝送されるオーディオデータのチャネル番号をプロセッサおよびオーディオ処理チップに指示するために、チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する。プロセッサの第１チャネル判定部およびオーディオ処理チップの第２チャネル判定部は、同期信号生成部から出力される同期信号の論理値を解読することで、オーディオデータのチャネル番号を判定する。プロセッサは、判定したチャネル番号毎にオーディオデータをオーディオ処理チップにシリアル出力する。オーディオ処理チップは、プロセッサから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータをチャネル番号毎に外部に出力する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００８６】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００８７】
【発明の効果】
請求項１および請求項２のオーディオインタフェースでは、複数チャネルのオーディオデータを、１本のデータ線で伝送できる。換言すれば、信号線の数を増やすことなく、複数チャネルのオーディオデータを伝送できる。
請求項３〜請求項１０のオーディオデータ伝送システムでは、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】第１の実施形態におけるオーディオ入力動作を示すタイミング図である。
【図３】第１の実施形態におけるオーディオ出力動作を示すタイミング図である。
【図４】本発明の第２の実施形態を示すブロック図である。
【図５】第２の実施形態におけるオーディオ入力動作を示すタイミング図である。
【図６】第２の実施形態におけるオーディオ出力動作を示すタイミング図である。
【図７】本発明の第３の実施形態を示すブロック図である。
【図８】本発明の第４の実施形態を示すブロック図である。
【図９】第４の実施形態におけるオーディオ入力動作を示すタイミング図である。
【図１０】第４の実施形態におけるオーディオ出力動作を示すタイミング図である。
【図１１】本発明の第５の実施形態を示すブロック図である。
【図１２】本発明の第６の実施形態を示すブロック図である。
【図１３】第６の実施形態におけるオーディオ入力動作を示すタイミング図である。
【図１４】第６の実施形態におけるオーディオ出力動作を示すタイミング図である。
【図１５】本発明の第７の実施形態を示すブロック図である。
【図１６】第７の実施形態におけるオーディオ入力動作を示すタイミング図である。
【図１７】本発明の第８の実施形態を示すブロック図である。
【図１８】従来のコンピュータシステムにおけるオーディオインタフェースの概要を示すブロック図である。
【図１９】従来のコンピュータシステムにおけるオーディオインタフェースの動作例を示している。
【図２０】従来のコンピュータシステムにおけるオーディオインタフェースの別の動作例を示している。
【符号の説明】
１０ クロック生成部
１２ チャネル制御部
１４ 同期信号生成部
１６ ＡＤ変換部
１６ａ バッファ
１８ 並列直列変換部
２０ 直列並列変換部
２２ ＤＡ変換部
２２ａ バッファ
２４ チャネル判定部
２６ データ入力部
２８ 信号処理部
３０ データ出力部
３２ 同期信号生成部
３４ チャネル判定部
３６ 同期信号生成部
３８ チャネル判定部
ＡＣＨＩＰ オーディオ処理チップ
ＣＣＨＩＰ 制御チップ
ＣＨ、ＣＨ１、ＣＨ２ チャネル信号
ＣＬＫ０、ＣＬＫ クロック信号
ＣＮＴ、ＣＮＴ１、ＣＮＴ２ カウンタ信号
ＣＰＵ マイクロプロセッサ
ＤＩＮ オーディオ入力データ
ＤＯＵＴ オーディオ出力データ
ＳＹＮＣ、ＳＹＮＣ１、ＳＹＮＣ２ 同期信号
【発明の属する技術分野】
本発明は、オーディオデータを受信または送信するオーディオインタフェースおよびオーディオデータ伝送システムに関する。
【０００２】
【従来の技術】
図１８は、従来のコンピュータシステムにおけるオーディオインタフェースの概要を示している。
マイクロプロセッサＣＰＵに複数チャネルのオーディオデータＤＡＴＡ（ＤＡＴＡ１、ＤＡＴＡ２、．．．、ＤＡＴＡｎ）を入力する場合、オーディオデータＤＡＴＡを伝送する複数本のデータ線に加えて、クロック信号ＣＬＫおよび同期信号ＳＹＮＣの信号線が必要になる。
図１９は、コンピュータシステムにおけるオーディオインタフェースの動作例を示している。この例では、３チャネルのオーディオデータＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３がデータ端子を介してマイクロプロセッサＣＰＵに入力される。
【０００３】
マイクロプロセッサＣＰＵは、クロック信号ＣＬＫの各立ち上がりエッジに同期して同期信号ＳＹＮＣのレベルを検出する。マイクロプロセッサＣＰＵは、高レベルの同期信号ＳＹＮＣを検出したときに、データ端子にそれぞれ供給されるオーディオデータＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３の受信を開始する。オーディオデータＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３は、クロック信号ＣＬＫの立ち上がりエッジに同期して、予め設定された数だけ受信される。この例では、オーディオ信号を受信するため必要な信号線の数は、５本である。
【０００４】
図２０は、従来のオーディオインタフェースの別の動作例を示している。この例では、１本のデータ線を使用して、ステレオオーディオデータが伝送される。
マイクロプロセッサＣＰＵは、クロック信号ＣＬＫの立ち上がりエッジに同期して同期信号ＳＹＮＣが低レベルから高レベルに変化したときに、例えば左チャネルのオーディオデータＤＡＴＡの受信を開始する。左チャネルのオーディオデータＤＡＴＡは、クロック信号ＣＬＫの立ち上がりエッジに同期して、予め設定された数だけ受信される。
【０００５】
次に、マイクロプロセッサＣＰＵは、クロック信号ＣＬＫの立ち上がりエッジに同期して同期信号ＳＹＮＣが高レベルから低レベルに変化したときに、右チャネルのオーディオデータの受信を開始する。右チャネルのオーディオデータＤＡＴＡは、クロック信号ＣＬＫの立ち上がりエッジに同期して、予め設定された数だけ受信される。
【０００６】
また、１本のデータ線で複数チャネルのオーディオデータを送信するために、送信部で複数チャネルのオーディオ信号とチャネル情報とを合成し、受信部で、オーディオ信号とチャネル情報とを分離する技術が開示されている。（例えば、特許文献１参照）。
【特許文献１】
特開平９−２３２９６２号公報（コラム３；９〜１９行、図５）
【０００７】
【発明が解決しようとする課題】
図１９に示した例では、チャネル数と同じ数のデータ線が必要になる。このため、マイクロプロセッサＣＰＵの外部端子の数は、チャネル数に応じて増加する。マイクロプロセッサ等の半導体集積回路では、外部端子（パッド）および外部端子に接続される保護素子等の回路は、トランジスタ等の素子に比べ大きなレイアウト面積を必要とする。このため外部端子の数が増えると、マイクロプロセッサＣＰＵのチップサイズが大きくなり、チップコストが増加する。
【０００８】
図２０に示した例では、２チャンネル分のオーディオ信号を１本のデータ線で伝送できる。しかしながら、２チャンネルを超えるオーディオ信号を受信する場合、上述した問題と同様に、マイクロプロセッサＣＰＵの外部端子の数をチャネル数に応じて増やさなくてはならない。
本発明の目的は、データ線の数を増やすことなく、複数チャネルのオーディオデータを伝送することにある。特に、１本のデータ線で３チャネル以上のオーディオデータを伝送することにある。
【０００９】
【課題を解決するための手段】
請求項１のオーディオインタフェースでは、伝送されるオーディオデータのチャネル番号は、オーディオデータの伝送を開始するための同期信号が第１論理レベルに保持される長さに応じて表現される。同期信号の第１論理レベル期間の長さに応じて、オーディオデータのチャネル番号が識別できるため、複数チャネルのオーディオデータを、１本のデータ線で伝送できる。この結果、オーディオデータを伝送するための信号線の本数を削減できる。換言すれば、信号線の数を増やすことなく、複数チャネルのオーディオデータを伝送できる。
【００１０】
請求項２のオーディオインタフェースでは、伝送されるオーディオデータのチャネル番号は、オーディオデータの伝送を開始するための同期信号の論理レベルを複数回変化することにより得られる論理値により表現される。同期信号により示される論理値に応じて、オーディオデータのチャネル番号が識別できるため、複数チャネルのオーディオデータを、１本のデータ線で伝送できる。この結果、オーディオデータを伝送するための信号線の本数を削減できる。換言すれば、信号線の数を増やすことなく、複数チャネルのオーディオデータを伝送できる。
【００１１】
請求項３のオーディオデータ伝送システムでは、オーディオ処理チップの同期信号生成部は、プロセッサに伝送するオーディオデータのチャネル番号に応じて、所定の長さの第１論理レベルを有する同期信号を生成する。プロセッサのチャネル判定部は、同期信号生成部から出力される同期信号が第１論理レベルに保持されている長さを測定し、伝送されるオーディオデータのチャネル番号を判定する。オーディオ処理チップは、複数チャネルのオーディオデータを外部から受信し、受信したオーディオデータを、同期信号によって示されるチャネル番号毎にプロセッサにシリアル出力する。プロセッサは、オーディオ処理チップから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータを信号処理する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１２】
請求項４のオーディオデータ伝送システムでは、オーディオ処理チップの同期信号生成部は、プロセッサから伝送されるべきオーディオデータのチャネル番号をプロセッサに指示するために、所定の長さの第１論理レベルを有する同期信号をチャネル番号に応じて生成する。プロセッサのチャネル判定部は、同期信号生成部から出力される同期信号が第１論理レベルに保持されている長さを測定し、オーディオデータのチャネル番号を判定する。プロセッサは、判定したチャネル番号毎にオーディオデータをシリアル出力する。オーディオ処理チップは、同期信号に付加したチャネル番号順にオーディオデータを受信し、受信したオーディオデータをチャネル番号毎に外部に出力する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１３】
請求項５のオーディオデータ伝送システムでは、プロセッサの同期信号生成部は、オーディオ処理チップから伝送されるべきオーディオデータのチャネル番号をオーディオ処理チップに指示するために、所定の長さの第１論理レベルを有する同期信号をチャネル番号に応じて生成する。オーディオ処理チップのチャネル判定部は、同期信号生成部から出力される同期信号が第１論理レベルに保持されている長さを測定し、オーディオデータのチャネル番号を判定する。オーディオ処理チップは、複数チャネルのオーディオデータを外部から受信し、受信したオーディオデータを同期信号によって示されるチャネル番号毎にプロセッサにシリアル出力する。プロセッサは、同期信号に付加したチャネル番号順にオーディオデータを受信し、これ等オーディオデータを信号処理する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１４】
請求項６のオーディオデータ伝送システムでは、プロセッサの同期信号生成部は、オーディオ処理チップに伝送するオーディオデータのチャネル番号に応じて、所定の長さの第１論理レベルを有する同期信号を生成する。オーディオ処理チップのチャネル判定部は、同期信号生成部から出力される同期信号が第１論理レベルに保持されている長さを測定し、伝送されるオーディオデータのチャネル番号を判定する。プロセッサは、複数チャネルのオーディオデータを、同期信号によって示されるチャネル番号毎にオーディオ処理チップにシリアル出力する。オーディオ処理チップは、プロセッサから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータをチャネル番号毎に外部に出力する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１５】
請求項７のオーディオデータ伝送システムでは、オーディオ処理チップの同期信号生成部は、プロセッサに伝送するオーディオデータのチャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する。プロセッサのチャネル判定部は、同期信号生成部から出力される同期信号の論理値を解読することで、オーディオデータのチャネル番号を判定する。オーディオ処理チップは、複数チャネルのオーディオデータを外部から受信し、受信したオーディオデータを、同期信号の論理によって示されるチャネル番号毎にプロセッサにシリアル出力する。プロセッサは、オーディオ処理チップから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータを信号処理する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１６】
請求項８のオーディオデータ伝送システムでは、オーディオ処理チップの同期信号生成部は、プロセッサから伝送されるべきオーディオデータのチャネル番号をプロセッサに指示するために、チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する。プロセッサのチャネル判定部は、同期信号生成部から出力される同期信号の論理値を解読することで、オーディオデータのチャネル番号を判定する。プロセッサは、判定したチャネル番号毎にオーディオデータをシリアル出力する。オーディオ処理チップは、同期信号に付加したチャネル番号順にオーディオデータを受信し、受信したオーディオデータをチャネル番号毎に外部に出力する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１７】
請求項９のオーディオデータ伝送システムでは、プロセッサの同期信号生成部は、オーディオ処理チップから伝送されるべきオーディオデータのチャネル番号をオーディオ処理チップに指示するために、チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する。オーディオ処理チップのチャネル判定部は、同期信号生成部から出力される同期信号の論理値を解読することで、オーディオデータのチャネル番号を判定する。オーディオ処理チップは、複数チャネルのオーディオデータを外部から受信し、受信したオーディオデータを同期信号によって示されるチャネル番号毎にプロセッサにシリアル出力する。プロセッサは、同期信号に付加したチャネル番号順にオーディオデータを受信し、これ等オーディオデータを信号処理する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１８】
請求項１０のオーディオデータ伝送システムでは、プロセッサの同期信号生成部は、オーディオ処理チップに伝送するオーディオデータのチャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する。オーディオ処理チップのチャネル判定部は、同期信号生成部から出力される同期信号の論理値を解読することで、オーディオデータのチャネル番号を判定する。プロセッサは、複数チャネルのオーディオデータを、同期信号によって示されるチャネル番号毎にオーディオ処理チップにシリアル出力する。オーディオ処理チップは、プロセッサから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータをチャネル番号毎に外部に出力する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数ビットで構成されている。
図１は、本発明の第１の実施形態を示している。この実施形態は、請求項１、請求項３および請求項４に対応している。
コンピュータシステムは、オーディオ処理チップＡＣＨＩＰ（チップ）およびマイクロプロセッサＣＰＵ（チップ）を基板上に搭載して構成されており、オーディオデータの入力機能および出力機能を有している。
【００２０】
オーディオ処理チップＡＣＨＩＰは、クロック生成部１０、チャネル制御部１２、同期信号生成部１４、ＡＤ変換部１６、並列直列変換部１８、直列並列変換部２０、およびＤＡ変換部２２を有している。
クロック生成部１０は、発振器等を有しており、コンピュータシステムを動作するための基準信号であるクロック信号ＣＬＫ０を生成する。
【００２１】
チャネル制御部１２は、マイクロプロセッサＣＰＵに対して送受信するオーディオデータのチャネル番号を決める機能を有している。例えば、オーディオ処理チップＡＣＨＩＰからマイクロプロセッサＣＰＵに伝送されるオーディオデータの出力順序（チャネル順序）は、チャネル制御部１２によって決められる。
チャネル制御部１２は、クロック信号ＣＬＫ０のエッジをカウントし、伝送するオーディオデータのチャネル番号に対応するカウンタ信号ＣＮＴを同期信号生成部１４に出力する。例えば、カウンタ信号ＣＮＴは、チャネル１のオーディオデータを伝送するとき、論理”１”に変化し、チャネル４のオーディオデータを伝送するとき、論理”４”に変化する。すなわち、カウンタ信号ＣＮＴは、伝送するオーディオデータのチャネル番号を示す。また、チャネル制御部１２は、クロック信号ＣＬＫ０をクロック信号ＣＬＫとして出力する。
【００２２】
同期信号生成部１４は、カウンタ信号ＣＮＴが示す論理（チャネル番号）に応じて、所定の長さの高レベル期間を有する同期信号ＳＹＮＣを、マイクロプロセッサＣＰＵに出力する。例えば、同期信号ＳＹＮＣは、チャネル１のオーディオデータを伝送するとき、１クロックサイクルの期間、高レベルに変化し、チャネル番号チャネル４のオーディオデータを伝送するとき、４クロックサイクルの期間、高レベルに変化する。このため、チャネル番号を示す情報を１本の信号線で伝送できる。
【００２３】
ＡＤ変換部１６は、マイク等の複数の入力源から供給される複数チャネルのアナログ信号を、クロック信号ＣＬＫに同期してディジタル信号（オーディオ入力信号）に変換し、変換したディジタル信号をバッファ１６ａに保持する。バッファ１６ａは、カウンタ信号ＣＮＴが示すチャネル番号に対応するオーディオデータを並列直列変換部１８に出力する。
【００２４】
並列直列変換部１８は、ＡＤ変換部１６から転送される並列のオーディオデータを直列データに変換し、変換した直列データをマイクロプロセッサＣＰＵへのオーディオ入力データＤＩＮとして出力する。すなわち、複数チャネルのオーディオ入力データは、１本の信号線でマイクロプロセッサＣＰＵに伝送される。
直列並列変換部２０は、マイクロプロセッサＣＰＵから出力される直列のオーディオ出力データＤＯＵＴを並列データに変換し、変換した並列データをＤＡ変換部２２に出力する。すなわち、複数チャネルのオーディオ出力データは、１本の信号線でマイクロプロセッサＣＰＵから伝送される。
【００２５】
ＤＡ変換部２２は、直列並列変換部２０からの並列データをバッファ２２ａに保持する。バッファ２２ａは、カウンタ信号ＣＮＴが示すチャネル番号に対応するオーディオデータを、クロック信号ＣＬＫに同期してアナログ信号に変換し、変換したアナログ信号をスピーカ等の複数の出力源のうちカウンタ信号ＣＮＴが示すチャネルの出力源に出力する。
【００２６】
マイクロプロセッサＣＰＵは、チャネル判定部２４、データ入力部２６、信号処理部２８、およびデータ出力部３０を有している。マイクロプロセッサＣＰＵは、図示した以外にも、ＤＭＡコントローラ、タイマ等の周辺機能およびＣＰＵコア等を有している。
チャネル判定部２４は、同期信号ＳＹＮＣの高レベル期間（高レベルパルスの幅）をクロックサイクル数として計測する。チャネル判定部２４は、計測したパルス幅に応じて、同期信号ＳＹＮＣがどのチャネルに対応するものかを決定し、決定したチャネルをチャネル信号ＣＨとしてデータ入力部２６およびデータ出力部３０に出力する。
【００２７】
データ入力部２６は、チャネル信号ＣＨに応答してオーディオ入力データＤＩＮ（直列データ）を順次受信し、受信した信号をチャネル信号ＣＨが示すチャネル番号とともに信号処理部２８に転送する。
信号処理部２８は、データ入力部２６からのオーディオ入力データＤＩＮをチャネル毎に処理する。また、信号処理部２８は、チャネル毎に処理されたオーディオ出力データをデータ出力部３０に出力する。
【００２８】
データ出力部３０は、信号処理部２８からのオーディオ出力データＤＯＵＴをチャネル信号ＣＨに応答してオーディオ処理チップＡＣＨＩＰの直列並列変換部２０に順次出力する。
なお、特に図示していないが、クロック信号ＣＬＫは、並列直列変換部１８、直列並列変換部２０、データ入力部２６、信号処理部２８、およびデータ出力部３０にも供給されている。
【００２９】
図２は、第１の実施形態におけるオーディオ入力動作を示している。
図１に示したオーディオ処理チップＡＣＨＩＰのチャネル制御部１２は、オーディオデータを入力するときに、チャネル番号を示すカウンタ信号ＣＮＴを出力し、オーディオデータを入出力しないときに、論理”０”を示すカウンタ信号ＣＮＴを出力する。
【００３０】
まず、マイクロプロセッサＣＰＵが複数チャネルのオーディオデータを受信する場合、例えば、チャネル制御部１２は、チャネル１のオーディオデータをマイクロプロセッサＣＰＵに伝送するために、カウンタ信号ＣＮＴを論理”１”に変化させる（図２（ａ））。同期信号生成部１４は、カウンタ信号ＣＮＴに応答して、同期信号ＳＹＮＣを１クロックサイクルの間、高レベル（第１論理レベル）に変化させる（図２（ｂ））。
【００３１】
ＡＤ変換部１６は、カウンタ信号ＣＮＴに応答してバッファ１６ａからチャネル１に対応するオーディオ入力データを出力する。なお、チャネル１のオーディオ入力データは、チャネル制御部１２が論理”１”のカウンタ信号ＣＮＴを出力する前にバッファ１６ａに格納されている。換言すれば、チャネル制御部１２は、バッファ１６ａにどのチャネルのオーディオデータが格納されているかを認識しており、この認識に基づいてマイクロプロセッサＣＰＵに伝送するオーディオデータの優先順を決定する。
【００３２】
並列直列変換部１８は、バッファ１６ａからのオーディオデータを直列データに変換し、クロック信号ＣＬＫに同期して順次オーディオ入力データＤＩＮとして出力する（図２（ｃ））。
マイクロプロセッサＣＰＵのチャネル判定部２４は、同期信号ＳＹＮＣの高レベルパルスの幅を計測し、計測したパルス幅に対応するチャネル信号ＣＨを出力する（図２（ｄ））。チャネル判定部２４は、対応するチャネル信号ＣＨを出力した後、同期信号ＳＹＮＣが入力されないときに、”０”を示すチャネル信号ＣＨを出力する。データ入力部２６は、チャネル信号ＣＨに基づいて、供給されているオーディオ入力データＤＩＮのチャネル番号が”１”であると判断する。データ入力部２６は、判断結果とともに、受信したオーディオ入力データＤＩＮを信号処理部２８に転送する。
【００３３】
チャネル制御部１２は、チャネル１のオーディオデータの伝送が完了した後、チャネル４のオーディオデータをマイクロプロセッサＣＰＵに伝送するために、カウンタ信号ＣＮＴを論理”４”に変化させる（図２（ｅ））。同期信号生成部１４は、カウンタ信号ＣＮＴに応答して、同期信号ＳＹＮＣを４クロックサイクルの間、高レベルに変化させる（図２（ｆ））。
【００３４】
ＡＤ変換部１６は、カウンタ信号ＣＮＴに応答してバッファ１６ａからチャネル４に対応するオーディオ入力データを出力する。そして、上述と同様に、１本のデータ線のみを使用して、オーディオ処理チップＡＣＨＩＰからマイクロプロセッサＣＰＵにオーディオ入力データＤＩＮが順次伝送される（図２（ｇ））。
マイクロプロセッサＣＰＵのチャネル判定部２４は、同期信号ＳＹＮＣのパルス幅を計測し、計測したパルス幅に対応するチャネル信号ＣＨを出力する（図２（ｈ））。データ入力部２６は、チャネル信号ＣＨに基づいて、供給されているオーディオ入力データＤＩＮのチャネル番号が”４”であると判断する。データ入力部２６は、判断結果とともに、受信したオーディオ入力データＤＩＮを信号処理部２８に転送する。
【００３５】
図３は、第１の実施形態におけるオーディオ出力動作を示している。図２と同じ動作については、詳細な説明を省略する。
まず、チャネル制御部１２は、チャネル１のオーディオデータをマイクロプロセッサＣＰＵから受信するために、カウンタ信号ＣＮＴを論理”１”に変化させる（図３（ａ））。同期信号生成部１４は、カウンタ信号ＣＮＴに応答して、同期信号ＳＹＮＣを１クロックサイクルの間、高レベルに変化させる（図３（ｂ））。
【００３６】
マイクロプロセッサＣＰＵのチャネル判定部２４は、同期信号ＳＹＮＣのパルス幅を計測し、計測したパルス幅に対応するチャネル信号ＣＨを出力する（図３（ｃ））。データ出力部３０は、チャネル信号ＣＨに対応するオーディオデータを信号処理部２８から受信し、受信したオーディオデータをオーディオ出力データＤＯＵＴとして順次出力する（図３（ｄ））。
【００３７】
オーディオ処理チップＡＣＨＩＰの直列並列変換部２０は、直列のオーディオ出力データＤＯＵＴを並列データに変換し、変換したデータをＤＡ変換部２２のバッファ２２ａに転送する。ＤＡ変換部２２は、カウンタ信号ＣＮＴに対応するチャネルのオーディオデータをバッファ２２ａから読み出し、アナログ信号に変換する。そして、ＤＡ変換部からオーディオ出力信号がスピーカー等に出力される。
【００３８】
チャネル制御部１２は、チャネル１のオーディオデータの伝送が完了した後、チャネル４のオーディオデータをマイクロプロセッサＣＰＵから受信するために、カウンタ信号ＣＮＴを論理”４”に変化させる（図３（ｅ））。同期信号生成部１４は、カウンタ信号ＣＮＴに応答して、同期信号ＳＹＮＣを４クロックサイクルの間、高レベルに変化させる（図３（ｆ））。
【００３９】
マイクロプロセッサＣＰＵのチャネル判定部２４は、同期信号ＳＹＮＣのパルス幅を計測し、計測したパルス幅に対応するチャネル信号ＣＨを出力する（図３（ｇ））。データ出力部３０は、チャネル信号ＣＨに対応するオーディオデータを信号処理部２８から受信し、受信したオーディオデータをオーディオ出力データＤＯＵＴとして順次出力する（図３（ｈ））。この後、オーディオ処理チップＡＣＨＩＰが、上述と同様に動作し、チャネル４のオーディオ出力信号がスピーカー等に出力される。
【００４０】
以上、本実施形態では、伝送するオーディオデータのチャネル番号は、同期信号ＳＹＮＣの高レベル期間の長さ（クロックサイクル数）で表現される。同期信号の第１論理レベル期間の長さに応じて、オーディオデータのチャネル番号を識別できるため、複数チャネルのオーディオデータを、１本のデータ線で伝送できる。この結果、オーディオデータを伝送するための信号線の本数を削減できる。換言すれば、信号線の数を増やすことなく、複数チャネルのオーディオデータを伝送できる。
【００４１】
同期信号ＳＹＮＣを生成する同期信号生成部１４は、マイクロプロセッサＣＰＵおよびオーディオ処理チップＡＣＨＩＰ間で伝送されるオーディオデータのチャネル番号に応じて、同期信号ＳＹＮＣの高レベル期間を変化させる。したがって、複数チャネルのオーディオデータを、１本のデータ線で伝送でき、マイクロプロセッサＣＰＵおよびオーディオ処理チップＡＣＨＩＰにおけるオーディオデータを伝送するための端子数を削減できる。この結果、マイクロプロセッサＣＰＵおよびオーディオ処理チップＡＣＨＩＰのチップサイズを削減できる。
【００４２】
図４は、本発明の第２の実施形態を示している。この実施形態は、請求項１、請求項５および請求項６に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、クロック生成部１０、チャネル制御部１２、および同期信号生成部１４は、マイクロプロセッサＣＰＵに形成され、チャネル判定部２４は、オーディオ処理チップＡＣＨＩＰに形成されている。このため、クロック信号ＣＬＫおよび同期信号ＳＹＮＣは、マイクロプロセッサＣＰＵからオーディオ処理チップＡＣＨＩＰに出力される。
【００４３】
バッファ１６ａ、２２ａは、チャネル判定部２４から出力されるチャネル信号ＣＨに応じて、伝送するオーディオデータのチャネル番号を決定する。データ入力部２６およびデータ出力部３０は、チャネル制御部１２から出力されるカウンタ信号ＣＮＴに応じて、伝送するオーディオデータのチャネル番号を決定する。その他の構成は、第１の実施形態とほぼ同じである。
【００４４】
図５および図６は、第２の実施形態におけるオーディオ入力動作およびオーディオ出力動作を示している。
図５は、第１の実施形態のオーディオ出力動作（図３）のオーディオ出力データＤＯＵＴの波形をオーディオ入力データＤＩＮの波形にしたことを除き、図３と同じである。図６は、第１の実施形態のオーディオ入力動作（図２）のオーディオ入力データＤＩＮの波形をオーディオ出力データＤＯＵＴの波形にしたことを除き、図２と同じである。すなわち、この実施形態のコンピュータシステムにおいても、複数チャネルのオーディオデータが、１本のデータ線を使用して伝送される。
【００４５】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図７は、本発明の第３の実施形態を示している。この実施形態は、請求項１に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４６】
この実施形態では、クロック生成部１０、チャネル制御部１２、および同期信号生成部１４は、マイクロプロセッサＣＰＵおよびオーディオ処理チップＡＣＨＩＰとは別の制御チップＣＣＨＩＰに形成されている。制御チップＣＣＨＩＰは、マイクロプロセッサＣＰＵおよびオーディオ処理チップＡＣＨＩＰの動作を制御する。オーディオ処理チップＡＣＨＩＰは、第２の実施形態（図４）と同じである。マイクロプロセッサＣＰＵは、第１の実施形態（図１）と同じである。マイクロプロセッサＣＰＵのチャネル判定部２４は、同期信号生成部１４から出力される同期信号ＳＹＮＣが高レベルに変化している長さを測定し、オーディオデータのチャネル番号を判定する第１チャネル判定部として動作する。オーディオ処理チップＡＣＨＩＰのチャネル判定部２４は同期信号生成部１４から出力される同期信号ＳＹＮＣが高レベルに変化している長さを測定し、オーディオデータのチャネル番号を判定する第２チャネル判定部として動作する。
【００４７】
この実施形態におけるオーディオ入力動作およびオーディオ出力動作は、それぞれ第２の実施形態のオーディオ入力動作（図５）、および第１の実施形態のオーディオ出力動作（図３）と同じである。
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【００４８】
図８は、本発明の第４の実施形態を示している。この実施形態は、請求項１、請求項３および請求項６に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、オーディオ処理チップＡＣＨＩＰおよびマイクロプロセッサＣＰＵの両方にチャネル制御部１２、同期信号生成部１４、およびチャネル判定部２４が形成されている。クロック生成部１０は、マイクロプロセッサＣＰＵに形成されている。オーディオ処理チップＡＣＨＩＰの同期信号生成部１４は、マイクロプロセッサＣＰＵのチャネル判定部２４に同期信号ＳＹＮＣ１を出力する。マイクロプロセッサＣＰＵの同期信号生成部１４は、オーディオ処理チップＡＣＨＩＰのチャネル判定部２４に同期信号ＳＹＮＣ２を出力する。
【００４９】
オーディオ処理チップＡＣＨＩＰのチャネル制御部１２および同期信号生成部１４と、マイクロプロセッサＣＰＵのチャネル判定部２４とは、マイクロプロセッサＣＰＵにオーディオデータが入力されるときに動作する。同様に、マイクロプロセッサＣＰＵのチャネル制御部１２および同期信号生成部１４と、オーディオ処理チップＡＣＨＩＰのチャネル判定部２４は、マイクロプロセッサＣＰＵからオーディオデータが出力されるときに動作する。
【００５０】
上記動作を実現するために、オーディオ処理チップＡＣＨＩＰにおけるＡＤ変換部１６のバッファ１６ａは、オーディオ処理チップＡＣＨＩＰのチャネル制御部１２が出力するカウンタ信号ＣＮＴ１に応じて動作する。ＤＡ変換部２２のバッファ２２ａは、オーディオ処理チップＡＣＨＩＰのチャネル判定部２４が出力するチャネル信号ＣＨ１に応じて動作する。
【００５１】
マイクロプロセッサＣＰＵにおけるデータ入力部２６は、マイクロプロセッサＣＰＵのチャネル判定部２４が出力するチャネル信号ＣＨ２に応じて動作する。データ出力部３０は、、マイクロプロセッサＣＰＵのチャネル制御部１２が出力するカウンタ信号ＣＮＴ２に応じて動作する。
このように、本実施形態では、オーディオデータを送信する側のチップが、同期信号ＳＹＮＣ１（またはＳＹＮＣ２）を生成する。
【００５２】
図９および図１０は、第４の実施形態におけるオーディオ入力動作およびオーディオ出力動作を示している。
図９に示したオーディオ入力動作では、マイクロプロセッサＣＰＵのチャネル制御部１２は、カウンタ信号ＣＮＴ２を生成しない。このため、マイクロプロセッサＣＰＵの同期信号生成部１４は、同期信号ＳＹＮＣ２を生成せず、オーディオ処理チップＡＣＨＩＰのチャネル判定部２４は、チャネル信号ＣＨ１を生成しない。その他の動作は、第１の実施形態のオーディオ入力動作（図２）と同じである。
【００５３】
同様に、図１０に示したオーディオ出力動作では、オーディオ処理チップＡＣＨＩＰのチャネル制御部１２は、カウンタ信号ＣＮＴ１を生成しない。このため、オーディオ処理チップＡＣＨＩＰの同期信号生成部１４は、同期信号ＳＹＮＣ１を生成せず、マイクロプロセッサＣＰＵのチャネル判定部２４は、チャネル信号ＣＨ２を生成しない。その他の動作は、第１の実施形態のオーディオ出力動作（図３）と同じである。
【００５４】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１１は、本発明の第５の実施形態を示している。この実施形態は、請求項１、請求項３および請求項６に対応している。第１および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５５】
この実施形態では、クロック生成部１０は、オーディオ処理チップＡＣＨＩＰに形成されている。その他の構成は、第４の実施形態と同じである。
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１２は、本発明の第６の実施形態を示している。この実施形態は、請求項２、請求項７および請求項８に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５６】
この実施形態では、第１の実施形態（図１）の同期信号生成部１４およびチャネル判定部２４の代わりに、同期信号生成部３２およびチャネル判定部３４が形成されている。その他の構成は、第１の実施形態とほぼ同じである。
同期信号生成部３２は、カウンタ信号ＣＮＴが示す論理（チャネル番号）に応じて、同期信号ＳＹＮＣの論理レベルをクロック信号ＣＬＫに同期して変化させる。すなわち、同期信号ＳＹＮＣには、チャネル番号に応じた論理値が付加される。チャネル判定部３４は、同期信号ＳＹＮＣの論理値に応じて、同期信号ＳＹＮＣがどのチャネルに対応するものかを決定し、決定したチャネルをチャネル信号ＣＨとしてデータ入力部２６およびデータ出力部３０に出力する。
【００５７】
図１３は、第６の実施形態におけるオーディオ入力動作を示している。第１の実施形態（図２）と同じ動作については、詳細な説明を省略する。
まず、同期信号生成部３２は、４クロックサイクルの間、同期信号ＳＹＮＣを高レベル（第２論理レベル）に変化させる（図１３（ａ））。４クロックサイクルの高レベルは、同期信号ＳＹＮＣにチャネル番号を付加するための開始コードである。この後、同期信号生成部３２は、同期信号ＳＹＮＣの論理レベルを、伝送するオーディオデータのチャネル番号に応じて複数回変化させる。例えば、同期信号ＳＹＮＣの論理レベルが、クロック信号ＣＬＫに同期して”０００１”に変化したとき、チャネル１のオーディオデータが伝送される（図１３（ｂ））。同期信号ＳＹＮＣの論理レベルが、”０１００”に変化したとき、チャネル４のオーディオデータが伝送される（図１３（ｃ））。
【００５８】
すなわち、開始コードの後の４クロックサイクルにおける同期信号ＳＹＮＣの論理値に応じて、伝送されるオーディオデータのチャネル番号が表現される。チャネル判定部３４は、同期信号ＳＹＮＣの論理値を解読し、オーディオ処理チップＡＣＨＩＰから伝送されるオーディオ入力データＤＩＮのチャネル番号を判定する。チャネル判定部３４は、判定結果に対応するチャネル信号ＣＨを出力する。そして、マイクロプロセッサＣＰＵは、チャネル判定部３４により判定されたチャネル番号に基づいて、オーディオデータの入力処理を行う。
【００５９】
図１４は、第６の実施形態におけるオーディオ出力動作を示している。第１の実施形態（図３）および図１３と同じ動作については、詳細な説明を省略する。オーディオデータを出力する場合、マイクロプロセッサＣＰＵは、チャネル判定部３４が判定したチャネル番号（チャネル信号ＣＨ）に対応するオーディオ出力データＤＯＵＴを順次出力する。
【００６０】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１５は、本発明の第７の実施形態を示している。この実施形態は、請求項２、請求項９および請求項１０に対応している。第１および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６１】
この実施形態では、第２の実施形態（図４）の同期信号生成部１４およびチャネル判定部２４の代わりに、同期信号生成部３２およびチャネル判定部３４が形成されている。その他の構成は、第２の実施形態とほぼ同じである。
同期信号生成部３２は、第６の実施形態と同様に、カウンタ信号ＣＮＴが示す論理（チャネル番号）に応じて、同期信号ＳＹＮＣの論理レベルをクロック信号ＣＬＫに同期して変化させる。また、同期信号生成部３２は、論理値のビット数を可変にするために、同期信号ＳＹＮＣに、論理値に続いて終了コードを付加する機能を有している。
【００６２】
チャネル判定部３４は、同期信号ＳＹＮＣの論理値に応じて、同期信号ＳＹＮＣがどのチャネルに対応するものかを決定し、決定したチャネルをチャネル信号ＣＨとしてデータ入力部２６およびデータ出力部３０に出力する。チャネル判定部３４は、後述するように、同期信号ＳＹＮＣにおいて、開始コードと終了コードに挟まれた信号の論理レベルをチャネル番号を示す論理値と認識する。
【００６３】
図１６は、第７の実施形態におけるオーディオ入力動作を示している。第１および第６の実施形態（図２、図１３）と同じ動作については、詳細な説明を省略する。
この実施形態では、同期信号生成部３２は、開始コード、チャネル番号を示す論理値、および終了コードを含む同期信号ＳＹＮＣを生成する。この例では、高レベル（第２論理レベル）が連続して４ビット（４クロックサイクル）続いたときに、開始コードが認識され、高レベル（第３論理レベル）が連続して３ビット（３クロックサイクル）続いたときに、終了コードが認識される。このため、チャネル番号を示す論理値のビット数は、伝送するオーディオデータのチャネル数に応じて増減できる。
【００６４】
チャネル判定部３４は、開始コード、論理値、および終了コードを受信し、伝送するオーディオデータのチャネル番号を判定し、判定結果をチャネル信号ＣＨとして出力する。
以上、この実施形態においても、上述した第１および第６の実施形態と同様の効果を得ることができる。さらに、この実施形態では、終了コードを論理値の後に付加したので、チャネル番号の通知に使用する論理値のビット長を可変にできる。この結果、例えば、マイクロプロセッサＣＰＵで処理可能な最大チャネル数がオーディオ処理チップＡＣＨＩＰで処理可能な最大チャネル数と相違する場合にも、両チップ間でオーディオデータを伝送できる。すなわち、汎用性を有するオーディオインタフェースを構成できる。
【００６５】
図１７は、本発明の第８の実施形態を示している。この実施形態は、請求項２に対応している。第１、第３および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第３の実施形態（図７）の同期信号生成部１４およびチャネル判定部２４の代わりに、同期信号生成部３２およびチャネル判定部３４が形成されている。その他の構成は、第３の実施形態とほぼ同じである。同期信号生成部３２およびチャネル判定部３４の機能は、第６の実施形態と同じである。すなわち、伝送するオーディオデータのチャネル番号は、同期信号ＳＹＮＣの論理値で表現される。
【００６６】
以上、この実施形態においても、上述した第１および第６の実施形態と同様の効果を得ることができる。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 複数チャネルのオーディオデータを、１本のデータ線で伝送するためのオーディオインタフェースであって、
伝送される前記オーディオデータのチャネル番号は、前記オーディオデータの伝送を開始するための同期信号が第１論理レベルに保持される長さに応じて表現されることを特徴とするオーディオインタフェース。
【００６７】
（付記２） 複数チャネルのオーディオデータを、１本のデータ線で伝送するためのオーディオインタフェースであって、
伝送される前記オーディオデータのチャネル番号は、前記オーディオデータの伝送を開始するための同期信号の論理レベルを複数回変化することにより得られる論理値により表現されることを特徴とするオーディオインタフェース。
【００６８】
（付記３） 付記２記載のオーディオインタフェースにおいて、
前記論理値を表現するための前記同期信号を出力する前に、前記チャネル番号の通知を開始する開始コードとして、前記同期信号を第２論理レベルに所定の長さ保持することを特徴とするオーディオインタフェース。
（付記４） 付記２記載のオーディオインタフェースにおいて、
前記論理値を表現するための前記同期信号を出力した後に、前記チャネル番号の通知を終了する終了コードとして、前記同期信号を第３論理レベルに所定の長さ保持することを特徴とするオーディオインタフェース。
【００６９】
（付記５） 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサとを備え、
前記オーディオ処理チップは、前記プロセッサに伝送するオーディオデータのチャネル番号に応じて、所定の長さの第１論理レベルを有する前記同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７０】
（付記６） 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップとを備え、
前記オーディオ処理チップは、伝送されるべき前記オーディオデータのチャネル番号を前記プロセッサに指示するために、前記チャネル番号に応じて、所定の長さの第１論理レベルを有する前記同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７１】
（付記７） 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサとを備え、
前記プロセッサは、伝送されるべき前記オーディオデータのチャネル番号をオーディオ処理チップに指示するために、前記チャネル番号に応じて、所定の長さの第１論理レベルを有する前記同期信号を生成する同期信号生成部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７２】
（付記８） 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップとを備え、
前記プロセッサは、前記オーディオ処理チップに伝送する前記オーディオデータのチャネル番号に応じて、所定の長さの第１論理レベルを有する同期信号を生成する同期信号生成部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７３】
（付記９） 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサと、
前記プロセッサおよび前記オーディオ処理チップの動作を制御する制御チップとを備え、
前記制御チップは、伝送されるべき前記オーディオデータのチャネル番号を前記プロセッサおよび前記オーディオ処理チップに指示するために、前記チャネル番号に応じて、所定の長さの第１論理レベルを有する同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定する第１チャネル判定部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定する第２チャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７４】
（付記１０） 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップと、
前記プロセッサおよび前記オーディオ処理チップの動作を制御する制御チップとを備え、
前記制御チップは、伝送されるべき前記オーディオデータのチャネル番号を前記プロセッサおよび前記オーディオ処理チップに指示するために、前記チャネル番号に応じて、所定の長さの第１論理レベルを有する同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定する第１チャネル判定部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定する第２チャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７５】
（付記１１） 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサとを備え、
前記オーディオ処理チップは、前記プロセッサに伝送するオーディオデータのチャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する前記同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７６】
（付記１２） 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップとを備え、
前記オーディオ処理チップは、伝送されるべき前記オーディオデータのチャネル番号を前記プロセッサに指示するために、前記チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する前記同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７７】
（付記１３） 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサとを備え、
前記プロセッサは、伝送されるべき前記オーディオデータのチャネル番号をオーディオ処理チップに指示するために、前記チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する前記同期信号を生成する同期信号生成部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号前記論理値を解読することで、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７８】
（付記１４） 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップとを備え、
前記プロセッサは、前記オーディオ処理チップに伝送する前記オーディオデータのチャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する同期信号生成部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００７９】
（付記１５） 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサと、
前記プロセッサおよび前記オーディオ処理チップの動作を制御する制御チップとを備え、
前記制御チップは、伝送されるべき前記オーディオデータのチャネル番号を前記プロセッサおよび前記オーディオ処理チップに指示するために、前記チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定する第１チャネル判定部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定する第２チャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００８０】
（付記１６） 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップと、
前記プロセッサおよび前記オーディオ処理チップの動作を制御する制御チップとを備え、
前記制御チップは、伝送されるべき前記オーディオデータのチャネル番号を前記プロセッサおよび前記オーディオ処理チップに指示するために、前記チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定する第１チャネル判定部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定する第２チャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
【００８１】
付記４のオーディオインタフェースでは、チャネル番号の通知を終了する終了コードが、同期信号における論理値の後に付加される。このため、チャネル番号の通知に使用する論理値のビット長を可変にできる。この結果、伝送できるオーディオデータの最大チャネル数が異なるチップにおいても、オーディオデータを伝送できる。すなわち、汎用性を有するオーディオインタフェースを構成できる。
【００８２】
付記９のオーディオデータ伝送システムでは、制御チップの同期信号生成部は、オーディオ処理チップからプロセッサに伝送されるオーディオデータのチャネル番号をプロセッサおよびオーディオ処理チップに指示するために、チャネル番号に応じて、所定の長さの第１論理レベルを有する同期信号を生成する。プロセッサの第１チャネル判定部およびオーディオ処理チップの第２チャネル判定部は、同期信号生成部から出力される同期信号が第１論理レベルに保持されている長さを測定し、オーディオデータのチャネル番号を判定する。オーディオ処理チップは、複数チャネルのオーディオデータを外部から受信し、受信したオーディオデータを同期信号によって示されるチャネル番号毎にプロセッサにシリアル出力する。プロセッサは、オーディオ処理チップから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータを信号処理する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００８３】
付記１０のオーディオデータ伝送システムでは、制御チップの同期信号生成部は、プロセッサからオーディオ処理チップに伝送されるオーディオデータのチャネル番号をプロセッサおよびオーディオ処理チップに指示するために、チャネル番号に応じて、所定の長さの第１論理レベルを有する同期信号を生成する。プロセッサの第１チャネル判定部およびオーディオ処理チップの第２チャネル判定部は、同期信号生成部から出力される同期信号が第１論理レベルに保持されている長さを測定し、オーディオデータのチャネル番号を判定する。プロセッサは、判定したチャネル番号毎にオーディオデータをオーディオ処理チップにシリアル出力する。オーディオ処理チップは、プロセッサから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータをチャネル番号毎に外部に出力する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００８４】
付記１５のオーディオデータ伝送システムでは、制御チップの同期信号生成部は、オーディオ処理チップからプロセッサに伝送されるオーディオデータのチャネル番号をプロセッサおよびオーディオ処理チップに指示するために、チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する。プロセッサの第１チャネル判定部およびオーディオ処理チップの第２チャネル判定部は、同期信号生成部から出力される同期信号の論理値を解読することで、オーディオデータのチャネル番号を判定する。オーディオ処理チップは、複数チャネルのオーディオデータを外部から受信し、受信したオーディオデータを同期信号によって示されるチャネル番号毎にプロセッサにシリアル出力する。プロセッサは、オーディオ処理チップから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータを信号処理する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００８５】
付記１６のオーディオデータ伝送システムでは、制御チップの同期信号生成部は、オーディオ処理チップからプロセッサに伝送されるオーディオデータのチャネル番号をプロセッサおよびオーディオ処理チップに指示するために、チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する。プロセッサの第１チャネル判定部およびオーディオ処理チップの第２チャネル判定部は、同期信号生成部から出力される同期信号の論理値を解読することで、オーディオデータのチャネル番号を判定する。プロセッサは、判定したチャネル番号毎にオーディオデータをオーディオ処理チップにシリアル出力する。オーディオ処理チップは、プロセッサから順次伝送されるオーディオデータが、判定したチャネル番号のデータであると判断し、これ等オーディオデータをチャネル番号毎に外部に出力する。このように、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【００８６】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００８７】
【発明の効果】
請求項１および請求項２のオーディオインタフェースでは、複数チャネルのオーディオデータを、１本のデータ線で伝送できる。換言すれば、信号線の数を増やすことなく、複数チャネルのオーディオデータを伝送できる。
請求項３〜請求項１０のオーディオデータ伝送システムでは、同期信号にオーディオデータのチャネル番号を示す情報を付加することで、複数チャネルのオーディオデータを１本のデータ線で伝送できる。このため、プロセッサおよびオーディオ処理チップにおけるオーディオデータを伝送するための端子数を削減できる。この結果、プロセッサおよびオーディオ処理チップのチップサイズを削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】第１の実施形態におけるオーディオ入力動作を示すタイミング図である。
【図３】第１の実施形態におけるオーディオ出力動作を示すタイミング図である。
【図４】本発明の第２の実施形態を示すブロック図である。
【図５】第２の実施形態におけるオーディオ入力動作を示すタイミング図である。
【図６】第２の実施形態におけるオーディオ出力動作を示すタイミング図である。
【図７】本発明の第３の実施形態を示すブロック図である。
【図８】本発明の第４の実施形態を示すブロック図である。
【図９】第４の実施形態におけるオーディオ入力動作を示すタイミング図である。
【図１０】第４の実施形態におけるオーディオ出力動作を示すタイミング図である。
【図１１】本発明の第５の実施形態を示すブロック図である。
【図１２】本発明の第６の実施形態を示すブロック図である。
【図１３】第６の実施形態におけるオーディオ入力動作を示すタイミング図である。
【図１４】第６の実施形態におけるオーディオ出力動作を示すタイミング図である。
【図１５】本発明の第７の実施形態を示すブロック図である。
【図１６】第７の実施形態におけるオーディオ入力動作を示すタイミング図である。
【図１７】本発明の第８の実施形態を示すブロック図である。
【図１８】従来のコンピュータシステムにおけるオーディオインタフェースの概要を示すブロック図である。
【図１９】従来のコンピュータシステムにおけるオーディオインタフェースの動作例を示している。
【図２０】従来のコンピュータシステムにおけるオーディオインタフェースの別の動作例を示している。
【符号の説明】
１０ クロック生成部
１２ チャネル制御部
１４ 同期信号生成部
１６ ＡＤ変換部
１６ａ バッファ
１８ 並列直列変換部
２０ 直列並列変換部
２２ ＤＡ変換部
２２ａ バッファ
２４ チャネル判定部
２６ データ入力部
２８ 信号処理部
３０ データ出力部
３２ 同期信号生成部
３４ チャネル判定部
３６ 同期信号生成部
３８ チャネル判定部
ＡＣＨＩＰ オーディオ処理チップ
ＣＣＨＩＰ 制御チップ
ＣＨ、ＣＨ１、ＣＨ２ チャネル信号
ＣＬＫ０、ＣＬＫ クロック信号
ＣＮＴ、ＣＮＴ１、ＣＮＴ２ カウンタ信号
ＣＰＵ マイクロプロセッサ
ＤＩＮ オーディオ入力データ
ＤＯＵＴ オーディオ出力データ
ＳＹＮＣ、ＳＹＮＣ１、ＳＹＮＣ２ 同期信号
Claims (10)
- 複数チャネルのオーディオデータを、１本のデータ線で伝送するためのオーディオインタフェースであって、
伝送される前記オーディオデータのチャネル番号は、前記オーディオデータの伝送を開始するための同期信号が第１論理レベルに保持される長さに応じて表現されることを特徴とするオーディオインタフェース。 - 複数チャネルのオーディオデータを、１本のデータ線で伝送するためのオーディオインタフェースであって、
伝送される前記オーディオデータのチャネル番号は、前記オーディオデータの伝送を開始するための同期信号の論理レベルを複数回変化することにより得られる論理値により表現されることを特徴とするオーディオインタフェース。 - 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサとを備え、
前記オーディオ処理チップは、前記プロセッサに伝送するオーディオデータのチャネル番号に応じて、所定の長さの第１論理レベルを有する前記同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。 - 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップとを備え、
前記オーディオ処理チップは、伝送されるべき前記オーディオデータのチャネル番号を前記プロセッサに指示するために、前記チャネル番号に応じて、所定の長さの第１論理レベルを有する前記同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。 - 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサとを備え、
前記プロセッサは、伝送されるべき前記オーディオデータのチャネル番号をオーディオ処理チップに指示するために、前記チャネル番号に応じて、所定の長さの第１論理レベルを有する前記同期信号を生成する同期信号生成部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。 - 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップとを備え、
前記プロセッサは、前記オーディオ処理チップに伝送する前記オーディオデータのチャネル番号に応じて、所定の長さの第１論理レベルを有する同期信号を生成する同期信号生成部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号が前記第１論理レベルに保持されている長さを測定し、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。 - 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサとを備え、
前記オーディオ処理チップは、前記プロセッサに伝送するオーディオデータのチャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する前記同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。 - 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップとを備え、
前記オーディオ処理チップは、伝送されるべき前記オーディオデータのチャネル番号を前記プロセッサに指示するために、前記チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する前記同期信号を生成する同期信号生成部を備え、
前記プロセッサは、前記同期信号生成部から出力される前記同期信号前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。 - 複数チャネルのオーディオデータを受信し、受信した前記オーディオデータを前記チャネル毎にシリアル出力するオーディオ処理チップと、
前記オーディオ処理チップから伝送される前記オーディオデータを信号処理するプロセッサとを備え、
前記プロセッサは、伝送されるべき前記オーディオデータのチャネル番号をオーディオ処理チップに指示するために、前記チャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する前記同期信号を生成する同期信号生成部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号前記論理値を解読することで、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。 - 複数チャネルのオーディオデータをチャネル毎にシリアル出力するプロセッサと、
前記プロセッサから伝送される前記オーディオデータを各チャネルに出力するオーディオ処理チップとを備え、
前記プロセッサは、前記オーディオ処理チップに伝送する前記オーディオデータのチャネル番号に応じて論理レベルを複数回変化させ、この変化により表現される所定の論理値を有する同期信号を生成する同期信号生成部を備え、
前記オーディオ処理チップは、前記同期信号生成部から出力される前記同期信号の前記論理値を解読することで、前記オーディオデータのチャネル番号を判定するチャネル判定部を備えていることを特徴とするオーディオデータ伝送システム。
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| JP2002309355A JP2004147047A (ja) | 2002-10-24 | 2002-10-24 | オーディオインタフェースおよびオーディオデータ伝送システム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008005193A (ja) * | 2006-06-22 | 2008-01-10 | Nec Electronics Corp | シリアル伝送システム、伝送装置、及びシリアル伝送方法 |
| JP5576872B2 (ja) * | 2010-03-31 | 2014-08-20 | パナソニック株式会社 | 通信装置、通信システム、通信方法、集積回路 |
-
2002
- 2002-10-24 JP JP2002309355A patent/JP2004147047A/ja not_active Withdrawn
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