JP2009238129A - 半導体集積回路配置プログラム及び方法 - Google Patents
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Abstract
【解決手段】本ブロック配置方法及びプログラムでは、実配置処理の前の段階で、ブロック配置領域の大きさを見積もり、局所的配線混雑の発生を判定し、その結果に基づいてユーザによるブロックの最適な位置の決定を可能とする。S1でブロック間接続情報を抽出し、S2でブロックの回路ゲート物量情報を抽出する。S3,S4でユーザによりGUIの画面でブロックの位置を決定する。S5で配線の要求混雑度を評価して画面に表示する。S6でユーザにより配置の妥当性を判定し、OKであれば、S7で実現性の高いブロック配置情報が出力される。
【選択図】図4
Description
図1において、本実施の形態のIC設計及びブロック配置方法及びプログラムを適用する情報処理システムの構成例を示している。本システムは、コンピュータネットワーク300上で接続される情報処理装置である、1つ以上のサーバコンピュータ100と、1つ以上のクライアントコンピュータ200と、を有して構成される、クライアントサーバシステムの形である。サーバコンピュータ100は、クライアントコンピュータ200からアクセスされ、プログラムや情報データなどを管理する。ユーザ(設計者)は、クライアントコンピュータ200を使用、操作して、サーバコンピュータ100の処理機能及び情報データをアクセスして利用する。本方法では、グラフィカルユーザインタフェース(GUI)機能を含む処理機能を実現するプログラムにより、クライアントコンピュータ200のディスプレイ画面に、設計に係わる情報(設計情報)を表示する。ユーザは、その画面を見て設計情報を編集することでIC設計作業を行う。
論理ファイル11は、ユーザによりHDLツール等で作成される。ゲートレベルネットリスト12及び回路ゲート物量情報14等は、論理合成処理結果として得られる。構成情報13は、チップ、ブロック等の階層を含む、基本的な構成を表す情報である。ブロック実装率情報15は、仕様などに応じて決まり、例えばユーザにより入力設定される。搭載領域情報16は、ブロックを搭載する領域の座標などの情報である。接続情報17は、ブロック内やブロック間の接続関係を表す情報である。ブロック配置情報21は、クライアント側で作成されたデータであり、ブロック(ブロック配置領域)の面積、配置位置座標、縦横長さなどの情報(ブロック構成情報)を持ち、ブロック間接続情報22などと関連付けられる。ブロック間接続情報22は、クライアント側の処理で抽出された、ブロック間の接続関係を表す情報であり、サーバ側の接続情報17と関連付けられる。クライアント側のデータは、サーバ側へのデータへ統合される。
本ブロック配置方法では、論理合成処理結果の情報データ等に基づき、ブロック配置情報21の作成段階で、配置対象ブロックに関して、(a)ブロック配置領域の大きさと、(b)配線物量と、を見積もる処理を行う。(a)ブロック配置領域の大きさは、配置対象ブロックの回路ゲート物量情報14などから見積もる。(b)配線物量は、配置対象ブロックに関連(接続関係)のあるブロックとの配線物量(接続配線物量)、及び配置対象ブロックの周辺ブロックを含めた配線物量(周辺配線物量)を見積もる。
次に、図4において、本ブロック配置方法の処理、ユーザ作業等の工程、入出力情報等のフローを示している(Sは処理ステップを示す)。本IC設計工程は、論理設計者による論理設計工程と実装設計者による実装設計工程とに分けられる。枠で囲まれた部分は、実装設計者による実装設計工程(関連する一部のみ)である。そのうち更に、Aで示す部分は、図16のような従来技術とは異なる、本方法で特徴的な技術の部分を示す。まず以下に概略工程を示す。
次に、以下、フロー詳細及び関連する画面表示例などを順に示す。
図5は、設計対象のチップCの領域に搭載(配置)するブロック等に関する構成情報(構成情報13)の一部例を示す。チップC,リージョンR,ブロックBという階層構成の場合である。なお「ブロック」等の階層の名称は便宜的なものである。本例では、チップCの領域は、リージョンR1〜R5に分けられ(例えば図13)、更に、例えばリージョンR1の領域には、ブロックB1〜B8が搭載(配置)される。リージョンRは、チップCに含まれる論理(領域)の一部である。チップC領域内の複数のリージョンR、リージョンR内の複数のブロックB、といったように、2階層以上を持つ構成のICの設計を対象としている。
図6は、チップC(リージョンR1)に搭載(配置)するブロック(B1〜B8)に関するブロック接続図の一部例を示す。このブロック接続図は、ブロック同士の接続関係、論理の構成を視覚的にわかりやすいように図示したものである。S1の処理によって求められたブロック間接続情報(接続情報17)から、図6のようなブロック接続図を、必要に応じて作成して用いることができる(必須ではない)。
図7は、前記S3で求めたブロック配置初期情報の例である。リージョンR1に含まれるブロックB1〜B8の大きさを抽出して配置した例を示している。本例は、チップCの右上にリージョンR1の領域がある場合である。各ブロックB1〜B8の配置領域の大きさ(面積)が抽出されている。初期段階(ユーザによる配置前)では、まだ、ブロックが配置情報(ブロック構成情報)を持たないため、適当な箇所に配置表示処理する。例えば、すべてのブロックを、領域の左下、中央など、一箇所にまとめられて配置表示されるようにする。また、ブロックが縦横長さ情報なども持たないため、例えば正方形で表示されるようにする。
前記S4では、接続情報17及びブロック配置初期情報をもとに、実装設計者が、ブロック配置位置を決定する。例えば、実装設計者は、マウス270操作により各ブロックをドラッグして好きな位置に移動する。これにより、例えば図8のようなブロック配置状態とする。この状態は、ブロック配置情報21に反映される。
前記S5では、S4で決定されたブロックの配置(ブロック配置情報21)から、配線の要求混雑度を評価する。本プログラム処理により、実配置処理(414)の前の段階(ブロック配置情報作成段階)で、配線要求混雑度の評価を行う。
図10では、前述した図8のようなブロック配置及び接続関係の表示において、更に、ブロック間接続ネット数を表示する例を示す。ブロック間接続ネット数は、ゲートレベルネットリスト12等からわかる。例えば、ブロックB3と関係があるのは、B1,B4,B7であり、それぞれ直線で結ばれて表示されている。そして、本処理により、ブロックB3に関して、各接続ブロックとの接続ネット数を、B1に対して24本、B4に対して128本、B7に対して36本といったように、詳細な数値を表示することができる。また、数値だけでなく接続線の色を変えて表示してもよい。ユーザの操作に応じて、当該数値のような接続情報17を、接続線の付近に表示させる。また、接続情報17の接続線の太さだけで判断できない場合に、例えばコントロールキー+aキーを繰り返し押すことで、より詳細な情報を表示/非表示させる。これらにより、ユーザは、接続関係のあるブロックのすべてを把握しながらブロック配置可能であり、ブロック位置決定の容易性を向上できる。
図11では、更に、任意のブロックの配置位置を固定することができるブロック配置固定機能の例を示す。例えばブロックB7の位置を固定(移動禁止設定)したい場合である。論理機能の特性や、周囲との接続関係等の理由から、ブロック位置が確定してしまう場合がある。このような場合、誤ってブロック位置を変更してしまわないように、本処理及びユーザ選択操作により、該当ブロックの位置を固定することができる。この方法としては、ユーザにより、搭載領域情報16(ブロック位置情報)として直接に当該ブロックの配置位置の座標を指定する方法や、GUI機能を持つ本プログラム処理上で当該位置を決定する方法などがある。また、図11のように、固定するブロックの色を変えて表示することで、移動可能なブロックとの区別を容易にする。ブロック固定の場合としては、論理設計時点で固定の場合、実装設計時点で固定の場合などがあり、いずれの場合でも本処理機能を使用できる。
図12では、更に、あるブロックに対し接続関係のあるすべてのブロックの配置座標で構成される領域(最外郭矩形)におけるブロック配置の重心(配線物量を考慮した重心)の座標を表示する機能の例を示す。図12は、本処理により、例えばブロックB3に着目し、それと接続関係のあるブロックB1.B4,B7との配置座標及び接続情報から、ブロックB3を配置するにあたり最も効率の良い重心点を表示させた状態である。ブロックB3の接続範囲の最外郭矩形F(B3’)における中心から、ブロック間接続ネット数が多いブロックB4とB7側寄りに重心点G(B3’’)が表示される。ユーザは、この重心の表示を参照することで、当該ブロック付近に関しては、この重心点G(B3’’)にブロックB3の中心を配置することが最も効率の良い配置であると判断できる。これにより、ブロック配置決定が容易にできる。
次に、図13において、チップC領域全体における論理機能毎に分割されたリージョンR1〜R5をそれぞれブロック配置設計する場合の例を示す。リージョンR1〜R5には、それぞれ複数のブロックが含まれ、それぞれ個別に配置作業する必要がある。その際、一人のユーザ(実装設計者)がすべてを配置作業していたのでは、配置情報作成等の作業に要する期間が長くなってしまう。そこで、本処理例では、複数のリージョンR1〜R5の1つのリージョンに対して一人のユーザ(実装設計者)を割り当て、複数のユーザにより同時並行して配置情報作成等の作業を行う。これにより、チップC領域に関する全体の配置情報作成期間を短縮することができる。
Claims (24)
- 半導体集積回路配置プログラムであって、
複数のブロックを含んで構成される半導体集積回路のチップ領域における前記ブロックの配置において、設計者の操作に応じてグラフィカルユーザインタフェースで画面に設計情報を表示し、論理合成処理結果情報の入力に基づき、設計者による前記ブロックの配置を含む処理を行って、配置配線実装処理のための情報を出力する処理をコンピュータに実行させるものであり、
前記論理合成処理結果情報をもとに、ブロック間の接続情報、及びブロック内の回路ゲート物量情報を抽出する第1の処理、
前記ブロック内の回路ゲート物量情報と、ブロック実装率情報とから、配置対象ブロック毎に、必要なブロック配置領域面積とブロック内の配線長とを含む構成を見積もり、当該構成を含むブロック配置初期情報を作成する第2の処理、
前記ブロック配置初期情報と前記ブロック間の接続情報とをもとに、設計者の操作に応じて、前記ブロックの相互の関係を画面に表示し、前記チップ領域への前記ブロックの配置を決定しブロック配置情報を作成する第3の処理、
前記ブロック配置情報における前記配置されたブロックについて、前記ブロック間の接続情報に基づく前記ブロック間の配線長の見積もりと前記ブロック内の配線長の見積もりとから、前記チップ領域内における配線領域の必要量を見積もり、これにより配線要求混雑度を評価して画面に表示する第4の処理、及び、
前記ブロック配置情報を出力する第5の処理、を実行させること、を特徴とする半導体集積回路配置プログラム。 - 半導体集積回路配置方法であって、
複数のブロックを含んで構成される半導体集積回路のチップ領域における前記ブロックの配置において、設計者の操作に応じてグラフィカルユーザインタフェースで画面に設計情報を表示し、論理合成処理結果情報の入力に基づき、設計者による前記ブロックの配置を含む処理を行って、配置配線実装処理のための情報を出力する処理をコンピュータで実行するものであり、
前記論理合成処理結果情報をもとに、ブロック間の接続情報、及びブロック内の回路ゲート物量情報を抽出する第1の処理工程、
前記ブロック内の回路ゲート物量情報と、ブロック実装率情報とから、配置対象ブロック毎に、必要なブロック配置領域面積とブロック内の配線長とを含む構成を見積もり、当該構成を含むブロック配置初期情報を作成する第2の処理工程、
前記ブロック配置初期情報と前記ブロック間の接続情報とをもとに、設計者の操作に応じて、前記ブロックの相互の関係を画面に表示し、前記チップ領域への前記ブロックの配置を決定しブロック配置情報を作成する第3の処理工程、
前記ブロック配置情報における前記配置されたブロックについて、前記ブロック間の接続情報に基づく前記ブロック間の配線長の見積もりと前記ブロック内の配線長の見積もりとから、前記チップ領域内における配線領域の必要量を見積もり、これにより配線要求混雑度を評価して画面に表示する第4の処理工程、及び、
前記ブロック配置情報を出力する第5の処理工程、を有すること、を特徴とする半導体集積回路配置方法。 - 請求項1記載の半導体集積回路配置プログラムにおいて、
前記第2の処理では、前記ブロック配置領域面積として、ブロック矩形面積を求め、前記第3の処理では、前記ブロック矩形面積を一定維持または下回らない範囲で、当該ブロック矩形の横と縦の長さの比率を、設計者の操作に応じて変更して表示する処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項1記載の半導体集積回路配置プログラムにおいて、
前記第3の処理では、前記ブロック間の接続関係に加えて前記ブロック間の接続数を設計者の操作に応じて画面に表示し、この際、配置対象ブロックと接続関係にあるブロックを接続線で結び、当該接続線の太さまたは色を、前記ブロック間の接続関係及び前記接続数に応じて変えて描画する処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項4記載の半導体集積回路配置プログラムにおいて、
指定される配置対象ブロックと接続関係にあるブロックについてのみ、前記接続線及び接続数を表示する処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項1記載の半導体集積回路配置プログラムにおいて、
前記第3の処理では、設計者の操作に応じて画面に、配置対象ブロックと接続関係にあるすべてのブロックを接続線で結び、これらのブロックの最外郭矩形のうちで、ブロック間の接続数を考慮して、前記配置対象ブロックの配置の重心を求めて表示する処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項1記載の半導体集積回路配置プログラムにおいて、
前記第4の処理では、前記ブロックの配置対象の領域全体を所定の分割領域で表示し、当該分割領域ごとに、必要な配線物量を見積もることで前記配線要求混雑度を求め、当該混雑度に応じて色を変えて描画する処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項7記載の半導体集積回路配置プログラムにおいて、
前記ブロックの配置対象の領域全体を均等なメッシュ状の領域に分割し、各々の分割領域ごとの配線要求混雑度を、分割領域の使用可能な配線チャネルの総数に対してその領域内にあるブロック内配線及びその領域を通過するブロック間配線が使用する配線チャネルの使用予測数によって求める処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項7記載の半導体集積回路配置プログラムにおいて、
前記ブロックの配置対象の領域全体を、設計者により任意に指定された値によって、均等なメッシュ状の領域に分割する処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項8記載の半導体集積回路配置プログラムにおいて、
前記ブロック内の配線チャネルの混雑度について、配置されたブロック内の回路ゲートで使用するピンの総数から、接続するブロック内のネットの総配線長を求め、求めた配線を引くために必要なブロック内の配線チャネル数を求める処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項8記載の半導体集積回路配置プログラムにおいて、
前記ブロック内の配線チャネルの混雑度について、配置されたブロックの領域が、複数の分割領域にかかる場合、前記求めたブロック内の使用配線チャネル数を、複数の分割領域上の占有領域に応じて分割して配分してブロック内の使用配線チャネル数を求める処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項8記載の半導体集積回路配置プログラムにおいて、
前記ブロック内の配線チャネルの混雑度について、配置された各ブロックから、接続関係のあるすべてのブロックを対象にして、その中から、それぞれ接続関係のある2つのブロックの組み合わせにおいて、当該2つのブロックを含む最外郭矩形内に入る前記分割領域の個数をそれぞれX,Y方向について2ブロック矩形内分割領域数として求め、当該2ブロック間で、接続本数を前記求めたX,Y方向の分割領域数で割って当該2ブロックを含む最外郭矩形内に入る各分割領域のX,Y方向を通過する配線チャネル使用数を求め、前記チップ領域上で同一位置の分割領域についてそのX,Y方向を通過する配線チャネル使用数の総和を求め、これにより、前記分割領域毎のブロック間配線に必要なX,Y方向の配線チャネル数を求める処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項7記載の半導体集積回路配置プログラムにおいて、
前記チップ領域の配線層毎に、それぞれの配線層で予め使用領域が決定されている電源配線を含む固定配線を除いた配線チャネル数を、その層の使用可能な配線チャネル総数として、設計者により指定可能とする処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項7記載の半導体集積回路配置プログラムにおいて、
ブロック内配線のみの混雑度、ブロック間配線のみの混雑度、ブロック内及びブロック間を合わせた混雑度についての表示を、設計者により指定可能とする処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項1記載の半導体集積回路配置プログラムにおいて、
前記ブロックの配置について、前記チップ領域に直接に前記ブロックを配置する方法と、前記チップ領域を複数のリージョンに分割し、そのリージョン毎に前記ブロックを配置する方法と、を設計者により指定可能とする処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項1記載の半導体集積回路配置プログラムにおいて、
前記ブロックの配置について、前記チップ領域を複数のリージョンに分割しそのリージョン毎に前記ブロックを配置する場合、各リージョン内のブロック接続情報によるブロック接続関係がリージョン間を渡る場合、リージョン間接続情報として該当ブロックと該当リージョン間を直線で結び表示する処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項1記載の半導体集積回路配置プログラムにおいて、
前記第2の処理では、前記チップ領域に直接にブロックを配置する場合、その初期値として、配置が必要な全ブロックについて、必要なブロック配置領域面積を確保したブロック矩形を、前記チップ領域の外側に配置しておく処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項1記載の半導体集積回路配置プログラムにおいて、
前記第2の処理では、前記チップ領域を複数のリージョンに分割しそのリージョン毎に前記ブロックを配置する場合、その初期値として、配置が必要な全ブロックについて、必要なブロック配置領域面積を確保したブロック矩形を、該当リージョンの内側に配置しておく処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項1記載の半導体集積回路配置プログラムにおいて、
前記第3の処理では、配置が必要な全ブロックのうち、指定されたブロックを、移動禁止して固定して表示する処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項19記載の半導体集積回路配置プログラムにおいて、
前記チップ領域を複数のリージョンに分割しそのリージョン毎に前記ブロックを配置する場合、前記第3の処理では、配置対象のリージョン以外のリージョン内に配置が必要な全ブロックを、移動禁止して固定して表示する処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項1記載の半導体集積回路配置プログラムにおいて、
前記チップ領域で予め配置位置が決められているブロックについて、前記チップ領域上の配置座標の指定に従って配置する処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項1記載の半導体集積回路配置プログラムにおいて、
前記チップ領域を複数のリージョンに分割しそのリージョン毎に前記ブロックを配置する場合、それぞれのリージョンに設計者を割り当てて複数の設計者により同時並行での配置作業を行わせ、それぞれのリージョンの配置情報を、チップ領域の配置情報に併合する処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項1記載の半導体集積回路配置プログラムにおいて、
前記チップ領域を複数のリージョンに分割しそのリージョン毎に前記ブロックを配置する場合、前記チップ領域の任意の位置に配置されるブロックについては、その配置されるブロックが設計者によりその他のブロックと重ならない任意の位置に配置されるように選定される処理を実行させること、を特徴とする半導体集積回路配置プログラム。 - 請求項1記載の半導体集積回路配置プログラムにおいて、
前記チップ領域を複数のリージョンに分割しそのリージョン毎に前記ブロックを配置する場合、前記第3の処理では、設計者による操作に応じて、あるリージョンを構成するブロックを、そのリージョンとは異なるリージョンに配置する処理を実行させること、を特徴とする半導体集積回路配置プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
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---|---|---|---|
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Publication Number | Publication Date |
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JP2009238129A true JP2009238129A (ja) | 2009-10-15 |
JP5373304B2 JP5373304B2 (ja) | 2013-12-18 |
Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008086357A Active JP5373304B2 (ja) | 2008-03-28 | 2008-03-28 | 半導体集積回路配置プログラム及び方法 |
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Country | Link |
---|---|
JP (1) | JP5373304B2 (ja) |
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