JP2009232058A - Cic filter, filter system and satellite signal reception circuit - Google Patents

Cic filter, filter system and satellite signal reception circuit Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a CIC filter capable of flexibly setting a cut-off frequency without depending on a system clock frequency. <P>SOLUTION: The delay block of the CIC filter 6 is constituted of a flip-flop 15 with a data enable function, clock signals outputted from an NCO 14 are supplied to the flip-flop 15 on the basis of a system clock clk, thereby making the cut-off frequency changeable. In this case, a system clock signal clk is supplied to a clock terminal, and the clock signal low_en generated by the NCO 14 is supplied to a data enable terminal DEN. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、積分器とコムフィルタとの組み合わせにより構成されるＣＩＣ（Cascaded Integrator Comb）フィルタ，及びそのＣＩＣフィルタとＡ／Ｄ変換器とで構成されるフィルタシステム，また、それらを備えて構成される衛星信号受信回路に関する。   The present invention includes a CIC (Cascaded Integrator Comb) filter configured by a combination of an integrator and a comb filter, a filter system including the CIC filter and an A / D converter, and a configuration including the same. The present invention relates to a satellite signal receiving circuit.

ＣＩＣフィルタは、積分器とコムフィルタ（櫛形フィルタ）とを従属接続することによりｓｉｎｃ関数状の周波数特性を備えるもので、乗算器等の複雑な処理を必要とせず、加算器と少ない遅延素子により構成することができる。そして、ＣＩＣフィルタの遮断周波数をコムフィルタのゼロ点付近に設定すれば、通過帯域の信号パワーを大きく確保すると共に、遮断帯域の減衰量を大きく設定できる優れた低域通過特性を実現することができる（例えば、特許文献１参照）。
特開平１１−８８４５２号公報 The CIC filter has a sinc function-like frequency characteristic by cascade-connecting an integrator and a comb filter (comb filter), and does not require complicated processing such as a multiplier, and includes an adder and a small number of delay elements. Can be configured. If the cutoff frequency of the CIC filter is set near the zero point of the comb filter, it is possible to secure a large signal power in the pass band and realize an excellent low-pass characteristic that can set a large attenuation amount in the cutoff band. (For example, refer to Patent Document 1).
Japanese Patent Laid-Open No. 11-88452

しかしながら、一般的なＣＩＣフィルタでは、システムクロック周波数に対して、フィルタの遮断周波数をかなり低く設定する必要がある場合は、フィルタの遅延ブロック数（タップ数）を大きく増やす必要がある。また、遮断周波数の値によっては、必ずしも狙い値に一致させることができず、設計の自由度が低いという問題があった。   However, in a general CIC filter, when it is necessary to set the cutoff frequency of the filter to be considerably lower than the system clock frequency, it is necessary to greatly increase the number of delay blocks (number of taps) of the filter. In addition, depending on the value of the cutoff frequency, it is not always possible to match the target value, and there is a problem that the degree of freedom in design is low.

本発明は上記事情に鑑みてなされたものであり、その目的は、システムクロック周波数に依存することなく、遮断周波数を柔軟に設定することが可能なＣＩＣフィルタ，及びそのフィルタとＡ／Ｄ変換器とで構成されるフィルタシステム，また、それらを備えて構成される衛星信号受信回路を提供することにある。   The present invention has been made in view of the above circumstances, and an object thereof is a CIC filter capable of flexibly setting a cutoff frequency without depending on a system clock frequency, and the filter and an A / D converter. And a satellite signal receiving circuit including the filter system.

請求項１記載のＣＩＣフィルタによれば、遅延ブロックをフリップフロップで構成し、システムクロック信号に基づいて、クロック周波数を数値データで設定して生成するクロック発生回路より出力されるクロック信号をフリップフロップに供給することで、遮断周波数が変更可能となるように構成する。尚、「システムクロック信号」とは、ＣＩＣフィルタを含むシステム全般において、基準となるクロック信号である。
斯様に構成すれば、ＣＩＣフィルタの遮断周波数を、クロック発生回路が数値制御により生成してフリップフロップに供給するクロック信号の周波数に基づいて設定できる。したがって、システムクロック周波数が高い場合でも、必要となるフリップフロップの段数を最小限にすることが可能となり、小さな回路規模で、遮断周波数を柔軟に設定することができ、設計の自由度が向上する。 According to the CIC filter of the first aspect, the delay block is formed of a flip-flop, and the clock signal output from the clock generation circuit that is generated by setting the clock frequency with numerical data based on the system clock signal is flip-flop. The cutoff frequency can be changed by supplying to The “system clock signal” is a reference clock signal in the entire system including the CIC filter.
With this configuration, the cutoff frequency of the CIC filter can be set based on the frequency of the clock signal generated by the clock generation circuit by numerical control and supplied to the flip-flop. Therefore, even when the system clock frequency is high, the number of necessary flip-flop stages can be minimized, and the cutoff frequency can be set flexibly with a small circuit scale, thereby improving the degree of freedom in design. .

請求項２記載のＣＩＣフィルタによれば、フリップフロップに、入力データのトリガをイネーブル制御する機能を備えたものを用いる。そして、フリップフロップのクロック端子にはシステムクロック信号を供給し、フリップフロップのイネーブル端子に、クロック発生回路が生成したクロック信号を供給する。
斯様に構成すれば、フリップフロップ自体はシステムクロック信号に同期して動作するが、フリップフロップのイネーブル制御はクロック発生回路が生成したクロック信号により行われるので、フリップフロップの動作周波数は、等価的に後者のクロック周波数と同じになる。したがって、例えばシステムの仕様として、フリップフロップは基本的にシステムクロック同期で動作させる必要がある場合でも、請求項１と同様に動作させることができる。 According to the CIC filter of the second aspect, the flip-flop having a function for enabling the trigger of the input data is used. A system clock signal is supplied to the clock terminal of the flip-flop, and a clock signal generated by the clock generation circuit is supplied to the enable terminal of the flip-flop.
With this configuration, the flip-flop itself operates in synchronization with the system clock signal. However, since the flip-flop enable control is performed by the clock signal generated by the clock generation circuit, the operating frequency of the flip-flop is equivalent. The same as the latter clock frequency. Therefore, for example, as a system specification, the flip-flop can be operated in the same manner as in the first aspect even when it is basically necessary to operate in synchronization with the system clock.

請求項３記載のフィルタシステムによれば、請求項１又は２記載のＣＩＣフィルタの入力側に配置されるＡ／Ｄ変換器に対して、サンプリング用のクロック信号をクロック発生回路より供給する。例えば、Ａ／Ｄ変換器に入力される信号が所定の周波数帯域に変調された状態にあり、ＣＩＣフィルタには、ベースバンド帯域の信号に相当するデータを入力してフィルタリングを行う必要がある場合を想定する。
この場合、Ａ／Ｄ変換器に供給するサンプリング用クロック信号の周波数を、入力信号の周波数帯域の中心周波数に一致させれば、Ａ／Ｄ変換器の出力データを、ベースバンド帯域の信号に相当するデータに直接変換できる。したがって、ベースバンド帯域の信号を得るためのミキサ等を別途設ける必要がなく、上記のような受信系を構成する場合に、回路規模を削減することができる。 According to the filter system of the third aspect, the sampling clock signal is supplied from the clock generation circuit to the A / D converter arranged on the input side of the CIC filter according to the first or second aspect. For example, the signal input to the A / D converter is in a state of being modulated to a predetermined frequency band, and it is necessary to perform filtering by inputting data corresponding to the signal in the baseband to the CIC filter Is assumed.
In this case, if the frequency of the sampling clock signal supplied to the A / D converter is matched with the center frequency of the frequency band of the input signal, the output data of the A / D converter is equivalent to the signal of the baseband band. Can be directly converted to data. Therefore, it is not necessary to separately provide a mixer or the like for obtaining a baseband signal, and the circuit scale can be reduced when the above receiving system is configured.

請求項４記載の衛星信号受信回路によれば、請求項１，２記載のＣＩＣフィルタ、又は請求項３記載のフィルタシステムを用いて構成される。例えば、カーナビゲーション装置等に広く使用されるＧＰＳ（Global Positioning System）信号の受信回路では、ＧＰＳ信号を直接受信する高周波帯において、ＧＰＳ信号に応じた通過帯域を備えているフィルタを配置している。   The satellite signal receiving circuit according to claim 4 is configured using the CIC filter according to claim 1 or 2 or the filter system according to claim 3. For example, in a GPS (Global Positioning System) signal receiving circuit widely used in car navigation devices and the like, a filter having a pass band corresponding to the GPS signal is arranged in a high frequency band that directly receives the GPS signal. .

ここで、米国により提供されているＧＰＳ衛星以外の、ロシアやヨーロッパにより提供されているグロナス衛星やガリレオ衛星、日本の準天頂衛星などを用いた測位システムにも対応可能な、汎用の衛星信号受信回路を構成することを想定すると、フロントエンド部である高周波帯において通過帯域をより広く設定する必要がある。その結果、中間周波数帯以降において、受信対象として選択した衛星によっては不要な信号が混入する場合があり、不要な信号成分を排除するには、フィルタの遮断周波数を柔軟に設定することが要求される。そこで、本発明のＣＩＣフィルタ，又はそのフィルタを用いたシステムを適用すれば、汎用の衛星信号受信回路を実現することができる。   Here, general-purpose satellite signal reception that is compatible with positioning systems using the Gronas, Galileo, and Japanese Quasi-Zenith satellites provided by Russia and Europe in addition to the GPS satellites provided by the United States. Assuming that the circuit is configured, it is necessary to set a wider pass band in the high frequency band which is the front end portion. As a result, in the intermediate frequency band and beyond, unnecessary signals may be mixed depending on the satellite selected as the reception target, and in order to eliminate unnecessary signal components, it is required to set the cutoff frequency of the filter flexibly. The Therefore, by applying the CIC filter of the present invention or a system using the filter, a general-purpose satellite signal receiving circuit can be realized.

以下、本発明を衛星信号受信回路に適用した場合の一実施例について図面を参照して説明する。図３は、衛星信号受信回路の概略的な構成を示すものである。衛星より送信されたＧＨｚ帯の信号は、受信アンテナ１によって受信されると高周波増幅部２により増幅され、更に、周波数変換部３により中間周波数帯に変換されてから受信アンプ４によって増幅される。それから、Ａ／Ｄ変換器５によりＡ／Ｄ変換され、後述するように、受信信号はこの段階でベースバンド帯に変換される。   Hereinafter, an embodiment in which the present invention is applied to a satellite signal receiving circuit will be described with reference to the drawings. FIG. 3 shows a schematic configuration of the satellite signal receiving circuit. When the signal in the GHz band transmitted from the satellite is received by the receiving antenna 1, it is amplified by the high frequency amplifier 2, further converted to the intermediate frequency band by the frequency converter 3, and then amplified by the receiving amplifier 4. Then, A / D conversion is performed by the A / D converter 5, and the received signal is converted into a baseband at this stage, as will be described later.

本実施例の衛星信号受信回路は、ＧＰＳ衛星以外に、ロシアのグロナス衛星やヨーロッパのガリレオ衛星、日本の準天頂衛星などにも対応可能な汎用の受信回路として構成されている。そしてＡ／Ｄ変換されたデータは、ＣＩＣフィルタ６により低域濾波されると、ベースバンド処理部７で復調処理が行なわれる。ベースバンド処理部７では、受信対象として選択した衛星に応じて、複数の処理系が選択可能となっている。
尚、Ａ／Ｄ変換器５に供給するサンプリングクロック信号は、ＣＩＣフィルタ６の内部より供給されるようになっており、Ａ／Ｄ変換器５及びＣＩＣフィルタ６は、フィルタシステム８を構成している。そして、以上が衛星信号受信回路９を構成している。 The satellite signal receiving circuit according to the present embodiment is configured as a general-purpose receiving circuit capable of supporting a Russian Glonas satellite, a European Galileo satellite, a Japanese quasi-zenith satellite, and the like in addition to a GPS satellite. The A / D converted data is low-pass filtered by the CIC filter 6 and demodulated by the baseband processing unit 7. In the baseband processing unit 7, a plurality of processing systems can be selected according to the satellite selected as the reception target.
The sampling clock signal supplied to the A / D converter 5 is supplied from the inside of the CIC filter 6, and the A / D converter 5 and the CIC filter 6 constitute a filter system 8. Yes. The above constitutes the satellite signal receiving circuit 9.

図１は、ＣＩＣフィルタ６の構成を中心に示すものである。ＣＩＣフィルタ６は、積分回路部１１，リサンプラ１２，コムフィルタ部１３及びＮＣＯ（Numerically Controlled Oscillator，数値制御発振器，クロック発生回路）１４で構成されている。積分回路部１１は、フリップフロップ（遅延ブロック）１５と、そのデータ入力側に配置される加算器１６との組が、２段直列（Ｄ１，Ｄ２）に接続されて構成されている。次段のリサンプラ１２は、１個のフリップフロップ１５（Ｄ３）で構成され、その次段のコムフィルタ部１３は、２個のフリップフロップ１５（Ｄ４，Ｄ５）と出力側に配置される１個の減算器１７，２個のフリップフロップ１５（Ｄ６，Ｄ７）と出力側に配置される１個の減算器１７の組で構成されている。   FIG. 1 mainly shows the configuration of the CIC filter 6. The CIC filter 6 includes an integration circuit unit 11, a resampler 12, a comb filter unit 13, and an NCO (Numerically Controlled Oscillator, numerically controlled oscillator, clock generation circuit) 14. The integrating circuit unit 11 is configured by connecting a pair of a flip-flop (delay block) 15 and an adder 16 arranged on the data input side in two-stage series (D1, D2). The next-stage resampler 12 includes one flip-flop 15 (D3), and the next-stage comb filter unit 13 includes two flip-flops 15 (D4 and D5) and one arranged on the output side. The subtractor 17, two flip-flops 15 (D6, D7) and one subtractor 17 arranged on the output side.

各フリップフロップ１５（Ｄ１〜Ｄ７）は、データイネーブル機能（入力データのトリガをイネーブル制御する機能）付きであり、クロック端子には、例えば周波数６６ＭＨｚのシステムクロック信号clkが供給されている。尚、システムクロック信号clkは、ＣＩＣフィルタ６を含むシステム，衛星信号受信回路９の全般において、各回路の動作基準となるクロック信号である。そして、積分回路部１１を構成するフリップフロップ１５（Ｄ１，Ｄ２）のデータイネーブル端子ＤＥＮには、ＮＣＯ１４より生成出力されるクロック信号high＿enが供給され、リサンプラ１２及びコムフィルタ部１３を構成するフリップフロップ１５（Ｄ３〜Ｄ７）のデータイネーブル端子には、ＮＣＯ１４より生成出力されるクロック信号low＿enが供給されている。   Each of the flip-flops 15 (D1 to D7) has a data enable function (a function for enabling and controlling the trigger of input data), and a system clock signal clk having a frequency of 66 MHz, for example, is supplied to the clock terminal. The system clock signal clk is a clock signal that serves as an operation reference for each circuit in the system including the CIC filter 6 and the satellite signal receiving circuit 9 in general. A clock signal high_en generated and output from the NCO 14 is supplied to the data enable terminal DEN of the flip-flop 15 (D1, D2) constituting the integrating circuit unit 11, and the flip-flop constituting the resampler 12 and the comb filter unit 13 is supplied. The data enable terminal 15 (D3 to D7) is supplied with a clock signal low_en generated and output from the NCO 14.

積分回路部１１には、Ａ／Ｄ変換器５によりＡ／Ｄ変換されたデータＤinが入力されるが、Ａ／Ｄ変換器５のサンプリング用のクロック信号も、ＮＣＯ１４より生成出力されるクロック信号clk＿smpが供給されている。   The integration circuit unit 11 receives the data Din that has been A / D converted by the A / D converter 5. The sampling clock signal of the A / D converter 5 is also generated by the NCO 14. clk_smp is supplied.

図２には、ＮＣＯ１４の内部構成を示す。ＮＣＯ１４は、周知の構成であり、加算器１８，フェーズアキュムレータ１９，サイン波及びコサイン波出力用のＬＵＴ（ルックアップテーブル）２０（Ｓ，Ｃ）で構成されている。尚、ＬＵＴ２０は、用途に応じてサイン波用のみでも良い。ＮＣＯ１４には、システムクロック信号clkが入力され、加算器１８に与えるフェイズデータphase[m..0]に応じて、ＬＵＴ２０から波形データを読み出す間隔を変えることで、出力するクロック信号の周波数を数値制御する。ＮＣＯ１４から周波数が異なる複数のクロック信号を出力させる場合は同じ構成をパラレルに備えれば良く、その際にＬＵＴ２０については共通化しても良い。    FIG. 2 shows the internal configuration of the NCO 14. The NCO 14 has a well-known configuration, and includes an adder 18, a phase accumulator 19, and a sine wave and cosine wave output LUT (look-up table) 20 (S, C). The LUT 20 may be used only for sine waves depending on the application. The system clock signal clk is input to the NCO 14, and the frequency of the output clock signal is changed by changing the interval at which the waveform data is read from the LUT 20 in accordance with the phase data phase [m..0] given to the adder 18. Control. When outputting a plurality of clock signals having different frequencies from the NCO 14, the same configuration may be provided in parallel, and the LUT 20 may be shared.

尚、図１のＣＩＣフィルタ６において、積分回路部１１とコムフィルタ部１３とが、何れも２組のセットで構成されている理由は、デジタルフィルタとしての群遅延特性を線形に近付けるように改善するためである。したがって、ＣＩＣフィルタ６は、７個のフリップフロップ１５によって構成されている（タップ数「７」）。   In addition, in the CIC filter 6 of FIG. 1, the reason why both the integration circuit unit 11 and the comb filter unit 13 are configured in two sets is that the group delay characteristic as a digital filter is improved so as to be linear. It is to do. Therefore, the CIC filter 6 includes seven flip-flops 15 (the number of taps is “7”).

次に、本実施例の作用について図４乃至図６も参照して説明する。図１に示すＣＩＣフィルタ６において、システムクロック周波数６６ＭＨｚ（＝周期１５ｎｓ）に対して、ローパスフィルタとしての遮断周波数を８００ｋＨｚに設定する場合を想定する。この時ＮＣＯ１４に出力させるクロック信号low＿enの周波数を、８００ｋＨｚに設定するようにフェイズデータphase[m..0]を与えれば、フリップフロップ１５（Ｄ３〜Ｄ７）で構成されるコムフィルタ部１３は、実質的に動作周波数８００ｋＨｚで動作することになるので、フィルタの遮断周波数（≒コムフィルタ部１３のヌルポイントの周波数）を８００ｋＨｚ丁度に設定することができる。   Next, the operation of this embodiment will be described with reference to FIGS. In the CIC filter 6 shown in FIG. 1, it is assumed that the cutoff frequency as a low-pass filter is set to 800 kHz with respect to the system clock frequency 66 MHz (= period 15 ns). At this time, if the phase data phase [m..0] is set so that the frequency of the clock signal low_en to be output to the NCO 14 is set to 800 kHz, the comb filter unit 13 including the flip-flops 15 (D3 to D7) Since the filter operates substantially at an operating frequency of 800 kHz, the cutoff frequency of the filter (≈the frequency of the null point of the comb filter unit 13) can be set to just 800 kHz.

遮断周波数での減衰量については、積分回路１１とコムフィルタ部１３の合成となるため、より大きな減衰量を得たければ、積分回路１１の動作周波数を上げる必要がある。システムクロック周波数６６ＭＨｚを想定した場合、積分回路１１の動作周波数を６６ＭＨｚとすれば、この構成に於ける最も大きな減衰量を得ることができる。逆に、システムに要求される仕様に合わせて、積分回路１１の動作周波数を落すことも可能である。これは、積分回路１１のパワーを減らすことにもつながる。   As for the attenuation at the cutoff frequency, the integration circuit 11 and the comb filter unit 13 are combined. Therefore, to obtain a larger attenuation, it is necessary to increase the operating frequency of the integration circuit 11. Assuming a system clock frequency of 66 MHz, if the operating frequency of the integrating circuit 11 is 66 MHz, the largest attenuation in this configuration can be obtained. Conversely, the operating frequency of the integrating circuit 11 can be lowered according to the specifications required for the system. This also leads to a reduction in the power of the integrating circuit 11.

また、リサンプラ１２は、積分回路部１１とコムフィルタ部１３との間に配置され、ここで、クロック信号low＿enによりイネーブル制御されることで、サンプルレートをダウンコンバートする機能をなす。   The resampler 12 is disposed between the integrating circuit unit 11 and the comb filter unit 13 and is controlled to be enabled by the clock signal low_en, thereby performing a function of down-converting the sample rate.

そして、Ａ／Ｄ変換器５に供給するサンプリング用のクロック信号clk＿smpの周波数は、Ａ／Ｄ変換器５に入力される中間周波数帯（ＩＦ帯）の中心周波数が例えば４ＭＨｚであれば、同じ４ＭＨｚに設定する。これにより、Ａ／Ｄ変換器５で中間周波数帯の信号をＡ／Ｄ変換すると同時に、ベースバンド帯域に変換することができる。
これは、図５（ａ）に示すように、中間周波数帯の信号ＩＦに対して、その中心周波数ＬＯの発振信号を混合器（ＭＩＸ）２１により乗じることでベースバンド信号ＢＢに変換する所謂同期検波と同じ原理である。そして、この原理は、図５（ｂ）に示すように、帯域Ｆｓ／２の信号を周波数Ｆｓでサンプリングすることで周波数スペクラムを得るケースに対応している。 The frequency of the sampling clock signal clk_smp supplied to the A / D converter 5 is the same 4 MHz if the center frequency of the intermediate frequency band (IF band) input to the A / D converter 5 is 4 MHz, for example. Set to. As a result, the A / D converter 5 can perform A / D conversion on the intermediate frequency band signal and simultaneously convert it to the baseband band.
As shown in FIG. 5A, this is so-called synchronization in which a signal IF in the intermediate frequency band is converted to a baseband signal BB by multiplying an oscillation signal of the center frequency LO by a mixer (MIX) 21. It is the same principle as detection. This principle corresponds to the case where the frequency spectrum is obtained by sampling the signal of the band Fs / 2 at the frequency Fs as shown in FIG.

ここで、比較のため、図１と同様に、システムクロック周波数が６６ＭＨｚの場合に、ヌルポイント周波数８００ｋＨｚのＣＩＣフィルタを従来の方式で構成した場合を図６に示す。この場合、積分回路部Ｉに２段，リサンプラＲに１段，コムフィルタ部Ｃに８３×２＝１６６段のフリップフロップが必要となり、全部で１６９個（Ｄ１〜Ｄ１６９）が必要となる。しかも、得られる遮断周波数は、６６ＭＨｚ／８３＝８０３ｋＨｚとなり、遮断周波数に誤差が含まれてしまうため（図４（ｂ）参照）、不要な信号成分の遮断性能が劣化せざるを得ない。   Here, for comparison, FIG. 6 shows a case where a CIC filter having a null point frequency of 800 kHz is configured by a conventional method when the system clock frequency is 66 MHz, as in FIG. In this case, the integration circuit unit I requires two stages, the resampler R requires one stage, and the comb filter part C requires 83 × 2 = 166 stage flip-flops, and a total of 169 (D1 to D169) are required. Moreover, the obtained cut-off frequency is 66 MHz / 83 = 803 kHz, and an error is included in the cut-off frequency (see FIG. 4B), so that the cut-off performance of unnecessary signal components must be deteriorated.

例えば、各フリップフロップに、システムクロックを８３分周した分周クロックを与えれば、フリップフロップの段数は、図１と同様に７個になるが、遮断周波数のずれは解消されず、遮断周波数の変更もできない。これに対して、本実施例のＣＩＣフィルタ６では、必要となるフリップフロップ１５の数を最小限にした上で、その遮断周波数を多様かつ正確に設定することが可能となっており、積分回路部１１の動作周波数を限界まで低下させることができる。   For example, if a frequency-divided clock obtained by dividing the system clock by 83 is given to each flip-flop, the number of flip-flop stages is 7 as in FIG. It cannot be changed. On the other hand, in the CIC filter 6 of this embodiment, the number of necessary flip-flops 15 can be minimized and the cut-off frequency can be set variously and accurately. The operating frequency of the unit 11 can be lowered to the limit.

以上のように本実施例によれば、ＣＩＣフィルタ６の遅延ブロックをフリップフロップ１５で構成し、システムクロックclkに基づいて、ＮＣＯ１４より出力されるクロック信号をフリップフロップ１５に供給することで、遮断周波数が変更可能となるように構成した。したがって、システムクロック周波数が高い場合でも、必要となるフリップフロップ１５の段数を最小限にすることが可能となり、小さな回路規模で遮断周波数を柔軟に設定することができ、設計の自由度が向上する。   As described above, according to the present embodiment, the delay block of the CIC filter 6 is configured by the flip-flop 15, and the clock signal output from the NCO 14 is supplied to the flip-flop 15 based on the system clock clk. The frequency can be changed. Therefore, even when the system clock frequency is high, the number of necessary flip-flops 15 can be minimized, the cutoff frequency can be set flexibly with a small circuit scale, and the degree of design freedom is improved. .

そして、データイネーブル機能付きのフリップフロップ１５を用い、フリップフロップ１５のクロック端子には、システムクロック信号clkを供給し、データイネーブル端子ＤＥＮに、ＮＣＯ１４が生成したクロック信号low＿enを供給するので、フリップフロップ１５の動作周波数が、等価的にクロック信号low＿enの周波数と同じになる。したがって、例えばシステムの仕様（例えばＬＳＩの設計ルールなども含む）として、フリップフロップ１５が１種類の同期クロックシステムを要求している場合でも、本発明を適用できる。   Then, the flip-flop 15 having the data enable function is used, the system clock signal clk is supplied to the clock terminal of the flip-flop 15, and the clock signal low_en generated by the NCO 14 is supplied to the data enable terminal DEN. The operating frequency of 15 is equivalently equal to the frequency of the clock signal low_en. Therefore, for example, the present invention can be applied even when the flip-flop 15 requires one kind of synchronous clock system as a system specification (including LSI design rules, for example).

また、ＣＩＣフィルタ６の入力側に配置されるＡ／Ｄ変換器５に供給するサンプリング用のクロック信号clk＿smpも、ＮＣＯ１４より供給し、そのクロック周波数を、中間周波数帯域の中心周波数に一致させることで、Ａ／Ｄ変換器５の出力データを、ベースバンド帯域の信号に相当するデータに直接変換する構成とした。したがって、ベースバンド帯域の信号を得るためのミキサ等を別途設ける必要がなく、回路規模を削減することができる。   Further, the sampling clock signal clk_smp supplied to the A / D converter 5 arranged on the input side of the CIC filter 6 is also supplied from the NCO 14, and the clock frequency is made to coincide with the center frequency of the intermediate frequency band. The output data of the A / D converter 5 is directly converted into data corresponding to a baseband signal. Therefore, it is not necessary to separately provide a mixer or the like for obtaining a baseband signal, and the circuit scale can be reduced.

そして、ＣＩＣフィルタ６，フィルタシステム１１を用いて衛星信号受信回路９を構成した。すなわち、ＧＰＳ衛星以外の、グロナス衛星，ガリレオ衛星，準天頂衛星などにも対応可能な測位システムを実現するため汎用の衛星信号受信回路を構成することを想定すると、フロントエンド部である高周波帯において通過帯域をより広く設定する必要がある。その結果、中間周波数帯以降では、受信対象として選択した衛星によっては不要な信号が混入する場合があり、その不要な信号成分を排除するには、フィルタの遮断周波数を柔軟に設定することが要求される。   The satellite signal receiving circuit 9 was configured using the CIC filter 6 and the filter system 11. In other words, assuming that a general-purpose satellite signal receiving circuit is configured to realize a positioning system that can also cope with other than the GPS satellite, such as the Glonus satellite, the Galileo satellite, and the quasi-zenith satellite, It is necessary to set a wider passband. As a result, in the intermediate frequency band and beyond, unnecessary signals may be mixed depending on the satellite selected as the reception target, and in order to eliminate the unnecessary signal components, it is required to set the cutoff frequency of the filter flexibly. Is done.

そこで、本発明のＣＩＣフィルタ６，又はそのフィルタ６を用いたシステム１１を適用すれば、汎用の衛星信号受信回路９を実現することができる。例えば、ＧＰＳ衛星（ＣＡ）の場合、設定すべき遮断周波数は上記の例のように１ＭＨｚ程度であるが、ガリレオ衛星の場合は２ＭＨｚ〜４ＭＨｚ（Ｅ１）若しくは１０ＭＨｚ〜１５ＭＨｚ（Ｅ５）、グロナス衛星（Ｌ１）の場合は８ＭＨｚ〜１２ＭＨｚ程度に設定する必要があり、これらにそれぞれ対応するように遮断周波数を適宜設定できる。   Therefore, if the system 11 using the CIC filter 6 or the filter 6 of the present invention is applied, a general-purpose satellite signal receiving circuit 9 can be realized. For example, in the case of a GPS satellite (CA), the cutoff frequency to be set is about 1 MHz as in the above example, but in the case of a Galileo satellite, 2 MHz to 4 MHz (E1) or 10 MHz to 15 MHz (E5), In the case of L1), it is necessary to set to about 8 MHz to 12 MHz, and the cut-off frequency can be appropriately set so as to correspond to each of them.

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
システムクロック周波数や、ＣＩＣフィルタの遮断周波数は、個別の設計に応じて適宜変更して実施すれば良い。
フィルタの群遅延特性を調整する必要がない場合、図１の構成を、４個のフリップフロップ１５（Ｄ１，Ｄ３，Ｄ４，Ｄ６）で構成しても良い。
データイネーブル機能付きに替えて、クロックイネーブル機能付きのフリップフロップを使用しても良い。また、イネーブル機能付きフリップフロップを使用せずとも、ＮＣＯ１４が生成出力したクロック信号を、フリップフロップのクロック端子に供給することで同様の機能を実現しても良い。 The present invention is not limited to the embodiments described above and shown in the drawings, and the following modifications or expansions are possible.
The system clock frequency and the cutoff frequency of the CIC filter may be changed as appropriate according to individual design.
When it is not necessary to adjust the group delay characteristic of the filter, the configuration of FIG. 1 may be configured by four flip-flops 15 (D1, D3, D4, D6).
Instead of the data enable function, a flip-flop with a clock enable function may be used. Further, the same function may be realized by supplying the clock signal generated and output by the NCO 14 to the clock terminal of the flip-flop without using the flip-flop with the enable function.

クロック発生回路は、ＮＣＯ１４に限ることなく、例えばデジタルＰＬＬ回路を用いて構成される周波数シンセサイザ等を用いても良い。
Ａ／Ｄ変換回路５における中間周波数帯からベースバンド帯への変換処理は、必要に応じて行えば良い。
衛星信号受信回路に限ることなく、その他、例えば携帯電話機の受信回路や、エコー／ノイズキャンセラ、画像処理における入力フィルタ等にも適用できる。 The clock generation circuit is not limited to the NCO 14, but may be a frequency synthesizer configured using, for example, a digital PLL circuit.
The conversion process from the intermediate frequency band to the baseband in the A / D conversion circuit 5 may be performed as necessary.
The present invention is not limited to the satellite signal receiving circuit, and can also be applied to a receiving circuit of a mobile phone, an echo / noise canceller, an input filter in image processing, and the like.

本発明の一実施例であり、ＣＩＣフィルタの構成を示す図The figure which is one Example of this invention and shows the structure of a CIC filter ＮＣＯの内部構成を示す図Diagram showing the internal configuration of the NCO 衛星信号受信回路の概略的な構成を示す図The figure which shows the schematic structure of the satellite signal receiving circuit （ａ）本実施例構成と、（ｂ）従来構成とのＣＩＣフィルタの周波数特性を示す図The figure which shows the frequency characteristic of the CIC filter of (a) a present Example structure and (b) conventional structure. Ａ／Ｄ変換器における帯域変換処理を説明する図The figure explaining the band conversion process in an A / D converter 比較のため従来構成を示す図１相当図For comparison, the conventional configuration is shown in FIG.

符号の説明Explanation of symbols

図面中、５はＡ／Ｄ変換器、６はＣＩＣフィルタ、８はフィルタシステム、９は衛星信号受信回路、１４はＮＣＯ（数値制御発振器，クロック発生回路）、１５はフリップフロップ（遅延ブロック）を示す。   In the drawing, 5 is an A / D converter, 6 is a CIC filter, 8 is a filter system, 9 is a satellite signal receiving circuit, 14 is an NCO (numerically controlled oscillator, clock generation circuit), and 15 is a flip-flop (delay block). Show.

Claims (4)

積分器とコムフィルタとの組み合わせにより構成されるＣＩＣ（Cascaded Integrator Comb）フィルタにおいて、
遅延ブロックをフリップフロップで構成し、
システムクロック信号に基づき、クロック周波数を数値データで設定して生成するクロック発生回路を備え、
前記クロック発生回路が生成したクロック信号を前記フリップフロップに供給することで、遮断周波数が変更可能に構成されることを特徴とするＣＩＣフィルタ。 In a CIC (Cascaded Integrator Comb) filter composed of a combination of an integrator and a comb filter,
The delay block is composed of flip-flops,
Based on the system clock signal, it has a clock generation circuit that generates by setting the clock frequency with numerical data,
A CIC filter, wherein a cutoff frequency can be changed by supplying a clock signal generated by the clock generation circuit to the flip-flop. 前記フリップフロップは、入力データのトリガをイネーブル制御する機能を備え、
前記フリップフロップのクロック端子には、前記システムクロック信号が供給され、
前記フリップフロップのイネーブル端子に、前記クロック発生回路が生成したクロック信号を供給することを特徴とする請求項１記載のＣＩＣフィルタ。 The flip-flop has a function of enabling and controlling a trigger of input data,
The system clock signal is supplied to the clock terminal of the flip-flop,
2. The CIC filter according to claim 1, wherein a clock signal generated by the clock generation circuit is supplied to an enable terminal of the flip-flop. 請求項１又は２記載のＣＩＣフィルタと、
このＣＩＣフィルタの入力側に配置されるＡ／Ｄ変換器とを備え、
前記Ａ／Ｄ変換器に供給するサンプリング用のクロック信号を、前記クロック発生回路より供給することを特徴とするフィルタシステム。 The CIC filter according to claim 1 or 2,
An A / D converter disposed on the input side of the CIC filter,
A filter system, wherein a clock signal for sampling supplied to the A / D converter is supplied from the clock generation circuit. 請求項１，２記載のＣＩＣフィルタ、又は請求項３記載のフィルタシステムを用いて構成されることを特徴とする衛星信号受信回路。   A satellite signal receiving circuit comprising the CIC filter according to claim 1 or the filter system according to claim 3.
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