JP2009231506A - Manufacturing method of laminated substrate - Google Patents
Manufacturing method of laminated substrate Download PDFInfo
- Publication number
- JP2009231506A JP2009231506A JP2008074513A JP2008074513A JP2009231506A JP 2009231506 A JP2009231506 A JP 2009231506A JP 2008074513 A JP2008074513 A JP 2008074513A JP 2008074513 A JP2008074513 A JP 2008074513A JP 2009231506 A JP2009231506 A JP 2009231506A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- silicon
- handle
- electrostatic chuck
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
Description
本発明は、貼り合わせ基板の製造方法に関するもので、特に、反りの大きなウェーハであっても貼り合わせることができる貼り合わせ基板の製造方法に関する。 The present invention relates to a method for manufacturing a bonded substrate, and more particularly to a method for manufacturing a bonded substrate that can bond even a wafer having a large warpage.
近年、パワーデバイス用途として単結晶炭化ケイ素（単結晶ＳｉＣ）や単結晶ダイアモンドといったワイドバンドギャップ材料が注目されている。これは、高い電荷の移動度の他に、高い熱伝導率といった優れた特性が注目されているためである。 In recent years, wide band gap materials such as single crystal silicon carbide (single crystal SiC) and single crystal diamond have attracted attention as power device applications. This is because, in addition to high charge mobility, excellent characteristics such as high thermal conductivity are attracting attention.
しかし、現実には、現在製造される単結晶ＳｉＣや単結晶ダイアモンドは、電子デバイスの作製に耐えられる品質のものは少なく、研究段階でとどまっている。
単結晶ＳｉＣでは、近年大口径ウェーハ状のものが得られるようになってきてはいるが、マイクロパイプや積層欠陥といった欠陥密度が高く、苛酷な環境で長時間用いることができるものは未だ本格的に実用化されていない。
一方、単結晶ダイアモンドにおいても、現状では、研究レベルで数ｍｍ角のものができている段階で、電子デバイス作製に必要な大きさ・品質を有する結晶は未だ得られていない状態である。
However, in reality, single-crystal SiC and single-crystal diamond that are currently manufactured are few in quality that can withstand the fabrication of electronic devices, and remain at the research stage.
In recent years, single-crystal SiC has been obtained in the form of large-diameter wafers, but those that have a high defect density such as micropipes and stacking faults and can be used for a long time in harsh environments are still serious. It has not been put into practical use.
On the other hand, single crystal diamond is still in a state where a crystal having a size and quality necessary for manufacturing an electronic device has not yet been obtained at the stage where several mm squares are made at the research level.
シリコンは基本物性（電荷の移動度、熱伝導率等）ではＳｉＣやダイアモンドに劣るものの、その結晶性の完全性から、パワーデバイス用途に長年実際に用いられてきた。そのため、現実的には、長期間の信頼性を要求されるパワーデバイス用途には、シリコン以外の材料はなかなか使えないというのが現状である。 Although silicon is inferior to SiC or diamond in terms of basic physical properties (charge mobility, thermal conductivity, etc.), it has been used for many years in power device applications due to its crystalline completeness. Therefore, in reality, it is difficult to use materials other than silicon for power device applications that require long-term reliability.
しかし、シリコンウェーハ上にトランジスタ等の素子などを作製すると、それらからの発熱によってシリコンウェーハの温度が上昇するという問題が発生する。
ハンドルウェーハを構成するシリコンは熱の良導体なので、熱をハンドルウェーハ側に逃がすことができればよいが、シリコンウェーハとハンドルウェーハとの間に介在しているシリコン酸化膜は、電気的絶縁体であるばかりでなく、熱に対しても極端な絶縁体である。従って、シリコン酸化膜を薄くすればシリコンウェーハで発生した熱をハンドルウェーハに逃がすことができるようになるが、その場合は電気絶縁性に問題が生じる。
However, when an element such as a transistor is manufactured on a silicon wafer, there arises a problem that the temperature of the silicon wafer rises due to heat generated from the element.
Since silicon constituting the handle wafer is a good conductor of heat, it is sufficient if heat can be released to the handle wafer side, but the silicon oxide film interposed between the silicon wafer and the handle wafer is merely an electrical insulator. In addition, it is an extreme insulator against heat. Therefore, if the silicon oxide film is thinned, the heat generated in the silicon wafer can be released to the handle wafer, but in that case, a problem occurs in electrical insulation.
そこでこの排熱の問題を解決するために、シリコンウェーハを、熱伝導度の高い物質、望ましくはＣＭＯＳプロセス中に汚染の心配の少ない物質（例えばＳｉＣ等）に貼り付けて、高い放熱性を確保する方法（例えば特許文献１参照）も考えられるが、この構造には製造上の問題点が存在する。 Therefore, in order to solve this problem of exhaust heat, silicon wafers are attached to materials with high thermal conductivity, preferably materials that are less likely to be contaminated during the CMOS process (for example, SiC) to ensure high heat dissipation. However, there is a manufacturing problem in this structure.
シリコンウェーハは長年の生産技術の蓄積から、貼り合わせに必要なウェーハの反りを十分に抑えることに成功しているが、ＳｉＣは難加工材料であることと、シリコンほど周辺技術が熟成されていないことから、貼り合わせに必要なウェーハの反りを達成することが困難である場合が多々ある。一般にウェーハの片方に３０μｍ以上の反りがあると貼り合わせ不良が出始めるが、ＳｉＣウェーハは１００μｍ程度の反りがあることもあり、そのまま貼り合わせると大きな歩留り低下が生じる。 Although silicon wafers have succeeded in sufficiently suppressing the warpage of wafers necessary for bonding due to the accumulation of production technology over many years, SiC is a difficult-to-process material and peripheral technologies are not matured as much as silicon For this reason, it is often difficult to achieve wafer warpage necessary for bonding. In general, when one side of the wafer has a warp of 30 μm or more, defective bonding starts to appear. However, a SiC wafer may have a warp of about 100 μm, and if it is bonded as it is, a large yield reduction occurs.
本発明は、上記問題に鑑みてなされたものであって、シリコン薄膜上の素子等からの排熱の問題を解決でき、また、シリコンウェーハと熱伝導率は高いが反りの大きいウェーハ、例えば炭化ケイ素ウェーハ等とを貼り合わせたとしても貼り合わせ不良が発生することを大きく抑制できる貼り合わせ基板の製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, and can solve the problem of exhaust heat from elements on a silicon thin film. Also, a silicon wafer and a wafer having a high warpage but a large warpage, for example, carbonization. An object of the present invention is to provide a method for manufacturing a bonded substrate that can greatly suppress the occurrence of bonding failure even when bonded to a silicon wafer or the like.
上記課題を解決するため、本発明では、貼り合わせ基板の製造方法であって、少なくとも、シリコンウェーハと、ハンドルウェーハを準備する工程と、前記シリコンウェーハと前記ハンドルウェーハの少なくとも一方の貼り合わせ面に、表面活性化処理を行う工程と、前記ハンドルウェーハを静電チャックに吸着させる工程と、前記シリコンウェーハと前記ハンドルウェーハとを、該ハンドルウェーハを前記静電チャックに吸着させたまま貼り合わせる工程と、前記貼り合わせたウェーハを前記静電チャックに吸着させたまま熱処理を行う工程と、前記熱処理したウェーハを前記静電チャックより脱着させる工程と、前記脱着させたウェーハの前記シリコンウェーハを薄膜化する工程とを有することを特徴とする貼り合わせ基板の製造方法を提供する（請求項１）。 In order to solve the above problems, the present invention provides a method for manufacturing a bonded substrate, comprising at least a step of preparing a silicon wafer and a handle wafer, and a bonding surface of at least one of the silicon wafer and the handle wafer. Performing a surface activation process, adsorbing the handle wafer to an electrostatic chuck, and bonding the silicon wafer and the handle wafer together while adsorbing the handle wafer to the electrostatic chuck. A step of performing a heat treatment while adhering the bonded wafer to the electrostatic chuck, a step of desorbing the heat-treated wafer from the electrostatic chuck, and thinning the silicon wafer of the desorbed wafer. A method for manufacturing a bonded substrate, comprising: Subjected to (claim 1).
このように、シリコンウェーハとハンドルウェーハの少なくとも一方の貼り合わせ面に表面活性化処理を行い、ハンドルウェーハを静電チャックに吸着させてそのままの状態で貼り合わせ処理と結合熱処理を行い、その後シリコンウェーハを薄膜化する。
ハンドルウェーハを静電チャックに吸着させることによって、ハンドルウェーハに一時的にではあるが高い平坦性を持たせることができる。また貼り合わせ面に対する表面活性化処理と、結合熱処理を行うことによって、貼り合わせたウェーハの貼り合わせ面の結合強度を強力なものとする。
これらによって、たとえハンドルウェーハの反りが大きな場合であっても、シリコンウェーハと貼り合わせた際の貼り合わせ不良の発生を大きく抑制することができる。
よって、ハンドルウェーハに、例えば熱伝導率は高いが反りの大きな炭化ケイ素等を選択することができる。
As described above, the surface activation process is performed on at least one bonding surface of the silicon wafer and the handle wafer, the handle wafer is adsorbed to the electrostatic chuck, and the bonding process and the bonding heat treatment are performed as they are, and then the silicon wafer is processed. Is thinned.
By attracting the handle wafer to the electrostatic chuck, the handle wafer can be temporarily provided with high flatness. Further, by performing surface activation treatment and bonding heat treatment on the bonded surface, the bonding strength of the bonded surface of the bonded wafer is made strong.
By these, even when the warp of the handle wafer is large, it is possible to greatly suppress the occurrence of bonding failure when bonded to the silicon wafer.
Therefore, for example, silicon carbide having a high thermal conductivity but a large warp can be selected for the handle wafer.
また、前記熱処理工程は、熱処理温度を２００℃以上とすることが好ましい（請求項２）。
このように、結合熱処理温度を２００℃以上とすることで、シリコンウェーハとハンドルウェーハの貼り合わせ強度をより強力なものとすることができ、よって貼り合わせ不良の発生をより抑制することができる。
In the heat treatment step, the heat treatment temperature is preferably 200 ° C. or higher.
In this way, by setting the bonding heat treatment temperature to 200 ° C. or higher, the bonding strength between the silicon wafer and the handle wafer can be made stronger, and thus the occurrence of bonding failure can be further suppressed.
また、前記ハンドルウェーハを、熱伝導率が１８０Ｗ／ｍＫ以上の材料からなるウェーハとすることができる（請求項３）。
このように、上記のような熱伝導率の材料からなるハンドルウェーハとすることで、シリコン薄膜上に形成された素子等が動作することによって発生する熱をハンドルウェーハを経由して外へ放出することがより容易になる。
Further, the handle wafer may be a wafer made of a material having a thermal conductivity of 180 W / mK or more.
Thus, by using the handle wafer made of the material having the thermal conductivity as described above, the heat generated by the operation of the elements formed on the silicon thin film is released to the outside through the handle wafer. It becomes easier.
また、前記ハンドルウェーハを、単結晶炭化ケイ素、多結晶炭化ケイ素、窒化アルミニウムのいずれかからなるウェーハとすることができる（請求項４）。
このように、ハンドルウェーハとして、高い熱伝導率（炭化ケイ素：２００Ｗ／ｍＫ以上、窒化アルミニウム：２００Ｗ／ｍＫ）を有する上記材料を用いることによって、シリコン薄膜上の素子等からの排熱をハンドルウェーハを経由させて外へ放出することがより容易になる。
The handle wafer may be a wafer made of any of single crystal silicon carbide, polycrystalline silicon carbide, and aluminum nitride.
As described above, by using the above material having high thermal conductivity (silicon carbide: 200 W / mK or more, aluminum nitride: 200 W / mK) as the handle wafer, exhaust heat from elements on the silicon thin film is removed from the handle wafer. It becomes easier to discharge to the outside via.
また、前記シリコンウェーハと前記ハンドルウェーハとを貼り合わせる工程の前に、前記シリコンウェーハに水素イオン又は希ガスイオンあるいはこれらの両方の注入を行ってイオン注入層を形成する工程を行い、前記薄膜化する工程を、前記イオン注入層にて剥離する工程とすることができる（請求項５）。
このように、シリコンウェーハの薄膜化方法に所謂イオン注入法を選択することによって、薄膜化するシリコンウェーハの膜厚を均一で薄いものとすることができ、また剥離面の表面粗さを低いものとすることができ、よって高い平坦性を有した薄膜貼り合わせ基板とすることができる。
Further, before the step of bonding the silicon wafer and the handle wafer, a step of forming an ion implantation layer by implanting hydrogen ions or rare gas ions or both of them into the silicon wafer is performed. The process of carrying out can be made into the process of peeling in the said ion implantation layer (Claim 5).
Thus, by selecting the so-called ion implantation method as the method for thinning the silicon wafer, the thickness of the silicon wafer to be thinned can be made uniform and thin, and the surface roughness of the release surface is low. Therefore, a thin film bonded substrate having high flatness can be obtained.
また、前記薄膜化する工程を、前記シリコンウェーハを研削および研磨するものとすることができる（請求項６）。
このように、シリコンウェーハを研削および研磨によって薄膜化することによって、簡易な手法によってシリコンウェーハを薄膜化することができ、よって製造コストの低減を図ることができる。
Further, in the thinning step, the silicon wafer can be ground and polished.
Thus, by thinning the silicon wafer by grinding and polishing, the silicon wafer can be thinned by a simple method, and thus the manufacturing cost can be reduced.
以上説明したように、本発明の貼り合わせ基板の製造方法によれば、たとえハンドルウェーハの反りが大きな場合であっても、シリコンウェーハと貼り合わせた際の貼り合わせ不良の発生を大きく抑制することができる。これによって、例えば、単結晶炭化ケイ素等の高熱伝導度で絶縁性基板とシリコンウェーハを効率よく貼り合わせることができ、高性能デバイスの作製に寄与できる。 As described above, according to the method for manufacturing a bonded substrate of the present invention, even when the handle wafer has a large warp, the occurrence of bonding defects when bonded to a silicon wafer is greatly suppressed. Can do. Thereby, for example, an insulating substrate and a silicon wafer can be efficiently bonded together with high thermal conductivity such as single crystal silicon carbide, which can contribute to the production of a high-performance device.
以下、本発明についてより具体的に説明する。
前述のように、シリコン薄膜上の素子等からの排熱の問題を解決でき、また、シリコンウェーハと熱伝導率は高いが反りの大きいウェーハ、例えば炭化ケイ素ウェーハ等とを貼り合わせたとしても貼り合わせ不良が発生することを大きく抑制できる貼り合わせ基板の製造方法の開発が待たれていた。
Hereinafter, the present invention will be described more specifically.
As described above, the problem of exhaust heat from elements on the silicon thin film can be solved, and even if a silicon wafer is bonded to a wafer having a high thermal conductivity but a large warp, such as a silicon carbide wafer. The development of a method for manufacturing a bonded substrate that can greatly suppress the occurrence of misalignment has been awaited.
そこで、本発明者らは、鋭意検討を重ねた結果、ハンドルウェーハを静電チャックに吸着させることによって高い平坦性を持たせてその状態で貼り合わせ処理を行うことと、静電チャックに吸着させたまま結合強度を高める処理を行うことによって前述の問題を解決することができることを発見し、本発明を完成させた。 Therefore, as a result of intensive investigations, the present inventors have made the handle wafer adhere to the electrostatic chuck by adhering the handle wafer to the electrostatic chuck by adhering the handle wafer to the electrostatic chuck. The present invention was completed by discovering that the above-mentioned problems can be solved by performing a process of increasing the bonding strength while maintaining the above.
以下、本発明の貼り合わせ基板の製造方法を図１を参照して説明するが、本発明はこれらに限定されるものではない。
図１は本発明の貼り合わせ基板の製造方法の工程の一例を示す工程図である。
Hereinafter, although the manufacturing method of the bonded substrate of this invention is demonstrated with reference to FIG. 1, this invention is not limited to these.
FIG. 1 is a process diagram showing an example of the process of the method for producing a bonded substrate according to the present invention.
（工程ａ：シリコンウェーハ・ハンドルウェーハの準備、表面活性化処理）
まず、図１（ａ）に示すように、シリコンウェーハ１１とハンドルウェーハ１２を準備する。
(Process a: Preparation of silicon wafer / handle wafer, surface activation treatment)
First, as shown in FIG. 1A, a
ここで、準備するハンドルウェーハを、熱伝導率が１８０Ｗ／ｍＫ以上の材料からなるものとすることができる。
このように、上記のような熱伝導率のハンドルウェーハとすることで、シリコン薄膜上の素子等からの排熱をハンドルウェーハを経由させて外へ放出することがより容易になる。
Here, the handle wafer to be prepared can be made of a material having a thermal conductivity of 180 W / mK or more.
Thus, by using the handle wafer having the above-described thermal conductivity, it becomes easier to release the exhaust heat from the elements on the silicon thin film to the outside through the handle wafer.
また、具体的にハンドルウェーハとして、単結晶炭化ケイ素、多結晶炭化ケイ素、窒化アルミニウムのいずれかの材料を用いることができる。
このように、ハンドルウェーハとして、高い熱伝導率を有する上記の材料を選択することによって、シリコン薄膜上の素子等からの排熱をハンドルウェーハを経由させてデバイス外へ放出することがより容易になる。
また、本発明の製造方法は、反りの大きなウェーハであっても貼り合わせ不良の発生を抑制することができるため、熱伝導率は高いが反りの大きな単結晶炭化ケイ素等をハンドルウェーハとして適宜選択することができる。
Further, as the handle wafer, any material of single crystal silicon carbide, polycrystalline silicon carbide, and aluminum nitride can be used.
Thus, by selecting the above-mentioned material having high thermal conductivity as the handle wafer, it is easier to release the exhaust heat from the elements on the silicon thin film to the outside of the device via the handle wafer. Become.
In addition, since the manufacturing method of the present invention can suppress the occurrence of bonding failure even for a wafer having a large warp, a single crystal silicon carbide or the like having a high thermal conductivity but a large warp is appropriately selected as a handle wafer. can do.
次に、準備したシリコンウェーハ１１とハンドルウェーハ１２の少なくとも一方の貼り合わせ面に対して、表面活性化処理を施す。
Next, a surface activation process is performed on at least one bonded surface of the
この表面活性化処理として、例えばプラズマ処理やオゾン処理が挙げられる。
プラズマで処理をする場合は、真空チャンバ中にＲＣＡ洗浄等の洗浄をしたウェーハを載置し、プラズマ用ガスを導入した後、１００Ｗ程度の高周波プラズマに５〜３０秒程度さらし、表面をプラズマ処理する。プラズマ用ガスとしては、例えば、酸素ガス、水素ガス、アルゴンガス、又はこれらの混合ガスあるいは水素ガスとヘリウムガスの混合ガスを用いることができる。また、不活性ガスの窒素ガスを用いても良い。
オゾンで処理をする場合は、大気を導入したチャンバ中にＲＣＡ洗浄等の洗浄をしたウェーハを載置し、窒素ガス、アルゴンガス等のプラズマ用ガスを導入した後、高周波プラズマを発生させ、大気中の酸素をオゾンに変換することで、表面をオゾン処理する。
Examples of the surface activation treatment include plasma treatment and ozone treatment.
In the case of processing with plasma, a wafer subjected to cleaning such as RCA cleaning is placed in a vacuum chamber, and after introducing a plasma gas, it is exposed to high-frequency plasma of about 100 W for about 5 to 30 seconds, and the surface is subjected to plasma processing. To do. As the plasma gas, for example, oxygen gas, hydrogen gas, argon gas, a mixed gas thereof, or a mixed gas of hydrogen gas and helium gas can be used. Further, an inert gas such as nitrogen gas may be used.
When processing with ozone, a wafer subjected to cleaning such as RCA cleaning is placed in a chamber introduced with air, and after introducing a plasma gas such as nitrogen gas or argon gas, high-frequency plasma is generated, The surface is treated with ozone by converting the oxygen in it into ozone.
（工程ｂ：静電チャックへの吸着）
次に、図１（ｂ）に示すように、ハンドルウェーハ１２を静電チャック１３に吸着させる。
ここで、ハンドルウェーハを吸着させる静電チャックに、ウェーハの加熱機構を具備させることが望ましい。静電チャックにウェーハの加熱機構を具備させることによって、後述の熱処理工程において、吸着させたままの貼り合わせたウェーハに対する熱処理を容易に行うことができるようになる。このような加熱機構付き静電チャックは、市販されているものでよい。また、静電チャックのチャック面はできるだけ平坦のものを用いるようにし、貼り合わせに支障がない様、チャックされたハンドルウェーハの反りが、少なくとも３０μｍより小さくなるようにする。
(Process b: Adsorption to electrostatic chuck)
Next, as shown in FIG. 1B, the
Here, it is desirable that the electrostatic chuck for attracting the handle wafer is provided with a wafer heating mechanism. By providing the wafer with a heating mechanism in the electrostatic chuck, it becomes possible to easily perform the heat treatment on the bonded wafer as it is adsorbed in the heat treatment process described later. Such an electrostatic chuck with a heating mechanism may be commercially available. The chuck surface of the electrostatic chuck should be as flat as possible, and the warped chucked wafer should be at least smaller than 30 μm so as not to hinder the bonding.
（工程ｃ：貼り合わせ・熱処理）
次に、図１（ｃ）に示すように、静電チャック１３に吸着させたハンドルウェーハ１２とシリコンウェーハ１１の貼り合わせ面同士を貼り合わせ、貼り合わせたウェーハ１４とする。このとき、ハンドルウェーハ１２は静電チャック１３に吸着させたままである。
次に、静電チャック１３に吸着させたままの貼り合わせたウェーハ１４に対して熱処理を行う。
(Process c: Bonding / heat treatment)
Next, as shown in FIG. 1C, the bonded surfaces of the
Next, heat treatment is performed on the bonded
ここで、熱処理温度を２００℃以上とすることができる。
このように、結合熱処理温度を２００℃以上とすることで、シリコンウェーハとハンドルウェーハの貼り合わせ強度をより強力なものとすることができ、よって貼り合わせ不良の発生をより抑制することができる。熱処理温度の上限は特に限定されないが、静電チャックの耐熱性、使用ウェーハの融点や結晶性の劣化が生じない範囲で決定すれば良い。
Here, the heat treatment temperature can be set to 200 ° C. or higher.
In this way, by setting the bonding heat treatment temperature to 200 ° C. or higher, the bonding strength between the silicon wafer and the handle wafer can be made stronger, and thus the occurrence of bonding failure can be further suppressed. The upper limit of the heat treatment temperature is not particularly limited, but may be determined within a range in which the heat resistance of the electrostatic chuck, the melting point of the wafer used, and the crystallinity are not deteriorated.
（工程ｄ：脱着）
次に、図１（ｄ）に示すように、熱処理後の貼り合わせたウェーハ１４を静電チャック１３より脱着させる。
(Process d: Desorption)
Next, as shown in FIG. 1D, the bonded
（工程ｅ：薄膜化）
次に、図１（ｅ）に示すように、脱着させた後の熱処理したウェーハ１５のシリコンウェーハ１１を薄膜化して、貼り合わせ基板１０とする。
(Process e: Thinning)
Next, as shown in FIG. 1E, the
ここで、シリコンウェーハとハンドルウェーハを貼り合わせる前にシリコンウェーハに水素イオン又は希ガスイオンあるいはこれらの両方の注入を行い、イオン注入層にて剥離を行うことによってシリコンウェーハを薄膜化することができる。
このように、シリコンウェーハの薄膜化方法にイオン注入法（例えばＳＯＩＴＥＣ法やＳｉＧｅｎ法）を選択することによって、薄膜化するシリコンウェーハの膜厚を均一で薄いものとすることができ、また剥離面の表面粗さを低いものとすることができ、よって高い平坦性を有した薄膜貼り合わせ基板とすることができる。
Here, before the silicon wafer and the handle wafer are bonded together, hydrogen ions or rare gas ions or both of them are implanted into the silicon wafer, and the silicon wafer can be thinned by peeling at the ion implanted layer. .
In this way, by selecting an ion implantation method (for example, a SOITEC method or a SiGen method) as a method for thinning a silicon wafer, the thickness of the silicon wafer to be thinned can be made uniform and thin, and the peeling surface can be reduced. Therefore, it is possible to obtain a thin film bonded substrate having high flatness.
このＳＯＩＴＥＣ法とはシリコン・ハンドル両ウェーハを室温で貼り合わせ、その後５００℃近傍まで昇温し、イオン注入界面でマイクロキャビティと呼ばれる空孔を形成し熱的に剥離を行い、薄膜を転写する方法である。
またＳｉＧｅｎ法は、シリコン・ハンドル両ウェーハを貼り合わせる前処理として、表面プラズマ活性化処理を行い、室温で貼り合わせ、この時点で高い結合強度を達成し、必要に応じて低温（３００℃前後）の熱処理を加えた後に、イオン注入界面に機械的衝撃を加え剥離を行い、薄膜を転写する方法である。
The SOITEC method is a method in which both silicon and handle wafers are bonded together at room temperature, and then heated to around 500 ° C., a hole called a microcavity is formed at the ion implantation interface, and the film is thermally removed to transfer the thin film. It is.
In addition, the SiGen method performs surface plasma activation treatment as a pretreatment for bonding both silicon and handle wafers, and bonds them at room temperature, achieving high bonding strength at this point, and at low temperatures (around 300 ° C) as necessary. After the heat treatment is applied, a mechanical impact is applied to the ion-implanted interface to perform peeling and transfer the thin film.
また、この薄膜化工程を、シリコンウェーハを研削および研磨する工程とすることもできる。
このように、シリコンウェーハを研削および研磨によって薄膜化することによって、簡易な手法によってシリコンウェーハを薄膜化することができ、よって製造コストの低減を図ることができる。
Further, this thinning step can be a step of grinding and polishing a silicon wafer.
Thus, by thinning the silicon wafer by grinding and polishing, the silicon wafer can be thinned by a simple method, and thus the manufacturing cost can be reduced.
このように、本発明の貼り合わせ基板の製造方法は、静電チャックにチャックさせることでハンドルウェーハに高い平坦性を持たせた状態でシリコンウェーハとの貼り合わせ処理を行い、かつ貼り合わせたウェーハに対する結合熱処理を行うことを特徴としている。
これによって、シリコンウェーハとハンドルウェーハの反りが大きな場合であっても、貼り合わせた際の貼り合わせ不良の発生を大きく抑制することができる。
従って、例えばシリコンウェーハに比べて熱伝導率は高いが反りの大きな単結晶炭化ケイ素ウェーハ等であっても、シリコンウェーハと貼り合わせることができ、よってデバイス等からの排熱の問題を軽減して、高精度デバイスを作製することができる。
As described above, the method for manufacturing a bonded substrate of the present invention performs a bonding process with a silicon wafer in a state in which the handle wafer has high flatness by being chucked by an electrostatic chuck, and the bonded wafer is bonded. It is characterized in that a bonding heat treatment is performed.
Thereby, even when the warpage of the silicon wafer and the handle wafer is large, it is possible to greatly suppress the occurrence of bonding failure when bonded.
Therefore, for example, even a single crystal silicon carbide wafer having a high thermal conductivity but a large warp compared to a silicon wafer can be bonded to the silicon wafer, thereby reducing the problem of exhaust heat from devices and the like. A high-precision device can be manufactured.
以下、本発明の貼り合わせ基板の製造方法について、実施例によりさらに具体的に説明するが、もちろんこれに限定されるものではない。
（実施例）
以下のように、図１に示したような貼り合わせ基板の製造方法に従って、貼り合わせ基板を複数枚製造した。
Hereinafter, although the Example demonstrates the manufacturing method of the bonded substrate of this invention further more concretely, it is of course not limited to this.
(Example)
In the following manner, a plurality of bonded substrates were manufactured according to the method for manufacturing a bonded substrate as shown in FIG.
まず、シリコンウェーハと、ハンドルウェーハとして単結晶炭化ケイ素ウェーハを準備した。
次に、このシリコンウェーハの一方の表面に水素イオン注入を行って、水素のイオン注入層を形成した。イオン注入条件は、注入エネルギーが３５ｋｅＶ、注入線量が９×１０１６／ｃｍ２、注入深さは０．３μｍである。
First, a silicon wafer and a single crystal silicon carbide wafer were prepared as a handle wafer.
Next, hydrogen ion implantation was performed on one surface of the silicon wafer to form a hydrogen ion implantation layer. The ion implantation conditions are an implantation energy of 35 keV, an implantation dose of 9 × 10 16 / cm 2 , and an implantation depth of 0.3 μm.
次に、プラズマ処理装置にイオン注入したシリコンウェーハを載置し、プラズマ用ガスとして窒素を導入した後、２Ｔｏｒｒ（２７０Ｐａ）の減圧条件下で１３．５６ＭＨｚの高周波を直径３００ｍｍの平行平板電極間に高周波パワー５０Ｗの条件で印加することで、高周波プラズマ処理をイオン注入した面に１０秒行った。このようにして、シリコンウェーハのイオン注入面に表面活性化処理を施した。 Next, an ion-implanted silicon wafer is placed in a plasma processing apparatus, nitrogen is introduced as a plasma gas, and a high frequency of 13.56 MHz is applied between parallel plate electrodes having a diameter of 300 mm under a reduced pressure of 2 Torr (270 Pa). By applying under the condition of a high frequency power of 50 W, the high frequency plasma treatment was performed for 10 seconds on the ion-implanted surface. Thus, the surface activation process was performed to the ion implantation surface of the silicon wafer.
次に単結晶炭化ケイ素ウェーハを、加熱機構付きの静電チャックに吸着させた。
そして表面活性化処理を行ったシリコンウェーハと、静電チャックに吸着させたままの単結晶炭化ケイ素ウェーハとを、表面活性化処理を行った面を貼り合わせ面として密着させた後、両ウェーハの裏面を厚さ方向に強く押圧した。
次に、貼り合わせ強度を高めるため、シリコンウェーハと単結晶炭化ケイ素ウェーハとを貼り合わせたウェーハを、静電吸着装置の加熱機構を用いて２００℃で熱処理した。
Next, the single crystal silicon carbide wafer was adsorbed on an electrostatic chuck with a heating mechanism.
Then, the silicon wafer subjected to the surface activation treatment and the single crystal silicon carbide wafer that has been adsorbed to the electrostatic chuck are adhered to each other with the surface activation treatment surface as the bonding surface, The back surface was strongly pressed in the thickness direction.
Next, in order to increase the bonding strength, the wafer bonded with the silicon wafer and the single crystal silicon carbide wafer was heat-treated at 200 ° C. using the heating mechanism of the electrostatic chuck.
その後、貼り合わせたウェーハを静電チャックより脱着させ、シリコンウェーハの水素イオン注入層に外部衝撃を付与し、水素イオン注入層にて順次離間させ、シリコン薄膜とした。 Thereafter, the bonded wafer was detached from the electrostatic chuck, an external impact was applied to the hydrogen ion implanted layer of the silicon wafer, and the silicon ion thin film was sequentially separated from the hydrogen ion implanted layer to obtain a silicon thin film.
その後、シリコン薄膜の剥離面に対して、表面処理として、研磨代を０．０５μｍとした研磨処理を行った。
このようにして、単結晶炭化ケイ素ウェーハ上にシリコン薄膜を有する貼り合わせ基板を製造した。このように複数枚製造した貼り合わせ基板の貼り合わせ不良の発生率を評価したところ、貼り合わせ不良の発生率は５％程度であり、従来に比べ大幅に低下させることができた。
Thereafter, a polishing treatment with a polishing allowance of 0.05 μm was performed as a surface treatment on the peeled surface of the silicon thin film.
In this way, a bonded substrate having a silicon thin film on a single crystal silicon carbide wafer was produced. As described above, when the occurrence rate of the bonding failure of the bonded substrates manufactured in a plurality of sheets was evaluated, the occurrence rate of the bonding failure was about 5%, which was able to be significantly reduced compared to the conventional case.
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。 The present invention is not limited to the above embodiment. The above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects. Are included in the technical scope.
１０…貼り合わせ基板、 １１…シリコンウェーハ、 １２…ハンドルウェーハ、 １３…静電チャック、 １４…貼り合わせたウェーハ、 １５…熱処理したウェーハ。
DESCRIPTION OF
Claims (6)
少なくとも、
シリコンウェーハと、ハンドルウェーハを準備する工程と、
前記シリコンウェーハと前記ハンドルウェーハの少なくとも一方の貼り合わせ面に、表面活性化処理を行う工程と、
前記ハンドルウェーハを静電チャックに吸着させる工程と、
前記シリコンウェーハと前記ハンドルウェーハとを、該ハンドルウェーハを前記静電チャックに吸着させたまま貼り合わせる工程と、
前記貼り合わせたウェーハを前記静電チャックに吸着させたまま熱処理を行う工程と、
前記熱処理したウェーハを前記静電チャックより脱着させる工程と、
前記脱着させたウェーハの前記シリコンウェーハを薄膜化する工程とを有することを特徴とする貼り合わせ基板の製造方法。 A method for manufacturing a bonded substrate comprising:
at least,
Preparing a silicon wafer and a handle wafer;
A step of performing a surface activation process on at least one bonding surface of the silicon wafer and the handle wafer;
Adsorbing the handle wafer to an electrostatic chuck;
Bonding the silicon wafer and the handle wafer together with the handle wafer adsorbed to the electrostatic chuck;
A step of performing a heat treatment while adhering the bonded wafer to the electrostatic chuck;
Removing the heat-treated wafer from the electrostatic chuck;
And a step of thinning the silicon wafer of the desorbed wafer.
前記薄膜化する工程を、前記イオン注入層にて剥離する工程とすることを特徴とする請求項１ないし請求項４のいずれか１項に記載の貼り合わせ基板の製造方法。 Before the step of bonding the silicon wafer and the handle wafer, performing a step of forming an ion implantation layer by implanting hydrogen ions or rare gas ions or both of the silicon wafer,
The method for manufacturing a bonded substrate according to any one of claims 1 to 4, wherein the thinning step is a step of peeling at the ion implantation layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008074513A JP5438910B2 (en) | 2008-03-21 | 2008-03-21 | Manufacturing method of bonded substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008074513A JP5438910B2 (en) | 2008-03-21 | 2008-03-21 | Manufacturing method of bonded substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009231506A true JP2009231506A (en) | 2009-10-08 |
| JP5438910B2 JP5438910B2 (en) | 2014-03-12 |
Family
ID=41246586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008074513A Active JP5438910B2 (en) | 2008-03-21 | 2008-03-21 | Manufacturing method of bonded substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5438910B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013254944A (en) * | 2012-05-08 | 2013-12-19 | Shin Etsu Chem Co Ltd | Heat radiation substrate and manufacturing method of the same |
| JP2015046486A (en) * | 2013-08-28 | 2015-03-12 | 信越化学工業株式会社 | Manufacturing method of composite substrate with nitride semiconductor thin film |
| JP2015115587A (en) * | 2013-12-16 | 2015-06-22 | 新日本無線株式会社 | Bipolar transistor and manufacturing method therefor |
| JP2015115585A (en) * | 2013-12-16 | 2015-06-22 | 新日本無線株式会社 | Schottky diode and manufacturing method therefor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000082642A (en) * | 1998-09-04 | 2000-03-21 | Sony Corp | Method for bonding substrates together |
| JP2006202989A (en) * | 2005-01-20 | 2006-08-03 | Shin Etsu Chem Co Ltd | Soi wafer and manufacturing method therefor |
| WO2006093817A2 (en) * | 2005-02-28 | 2006-09-08 | Silicon Genesis Corporation | Substrate stiffness method and resulting devices |
-
2008
- 2008-03-21 JP JP2008074513A patent/JP5438910B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000082642A (en) * | 1998-09-04 | 2000-03-21 | Sony Corp | Method for bonding substrates together |
| JP2006202989A (en) * | 2005-01-20 | 2006-08-03 | Shin Etsu Chem Co Ltd | Soi wafer and manufacturing method therefor |
| WO2006093817A2 (en) * | 2005-02-28 | 2006-09-08 | Silicon Genesis Corporation | Substrate stiffness method and resulting devices |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013254944A (en) * | 2012-05-08 | 2013-12-19 | Shin Etsu Chem Co Ltd | Heat radiation substrate and manufacturing method of the same |
| CN104272432A (en) * | 2012-05-08 | 2015-01-07 | 信越化学工业株式会社 | Heat dissipation substrate and method for producing same |
| EP2849207A4 (en) * | 2012-05-08 | 2016-02-17 | Shinetsu Chemical Co | Heat dissipation substrate and method for producing same |
| US10553518B2 (en) | 2012-05-08 | 2020-02-04 | Shin-Etsu Chemical Co., Ltd. | Heat dissipation substrate and method for producing same |
| JP2015046486A (en) * | 2013-08-28 | 2015-03-12 | 信越化学工業株式会社 | Manufacturing method of composite substrate with nitride semiconductor thin film |
| JP2015115587A (en) * | 2013-12-16 | 2015-06-22 | 新日本無線株式会社 | Bipolar transistor and manufacturing method therefor |
| JP2015115585A (en) * | 2013-12-16 | 2015-06-22 | 新日本無線株式会社 | Schottky diode and manufacturing method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5438910B2 (en) | 2014-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5415129B2 (en) | Manufacturing method of bonded substrate | |
| KR101335713B1 (en) | Process for producing laminated substrate and laminated substrate | |
| JP3900741B2 (en) | Manufacturing method of SOI wafer | |
| KR101541940B1 (en) | Method for producing soi substrate | |
| JP2007227415A (en) | Laminated substrate, and production process of laminated substrate | |
| JP5417399B2 (en) | Manufacturing method of composite wafer | |
| JP2007059704A (en) | Method for manufacturing laminated board and laminated board | |
| WO2017212812A1 (en) | Method for manufacturing bonded soi wafer | |
| JP5438910B2 (en) | Manufacturing method of bonded substrate | |
| WO2002050912A1 (en) | Production method for soi wafer and soi wafer | |
| KR101486779B1 (en) | Soi substrate manufacturing method and soi substrate | |
| JP5465830B2 (en) | Manufacturing method of bonded substrate | |
| JP6208572B2 (en) | SiC wafer manufacturing method, SiC semiconductor manufacturing method, and graphite silicon carbide composite substrate | |
| JP2008263084A (en) | Manufacturing method of thermally decomposable boron nitride compound substrate | |
| JP5101287B2 (en) | Transfer method with processing of surfaces to be joined | |
| JP4624812B2 (en) | Manufacturing method of SOI wafer | |
| JP6371143B2 (en) | SiC wafer manufacturing method, SiC semiconductor manufacturing method, and graphite silicon carbide composite substrate | |
| JP6371142B2 (en) | SiC wafer manufacturing method, SiC semiconductor manufacturing method, and silicon carbide composite substrate | |
| WO2018061523A1 (en) | Bonded soi wafer manufacturing method | |
| JP2018085536A (en) | Method for low temperature layer transfer method in the preparation of multilayer semiconductor devices | |
| JP2009253184A (en) | Manufacturing method for laminated substrate | |
| JP2010278340A (en) | Method of manufacturing laminated wafer | |
| JP2006140187A (en) | Method of manufacturing semiconductor wafer | |
| JP5339785B2 (en) | Manufacturing method of bonded wafer | |
| JP2008235776A (en) | Production process of laminated wafer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120918 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120925 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130430 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130717 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130724 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20130816 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131216 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5438910 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |