JP2009230434A

JP2009230434A - Reset circuit

Info

Publication number: JP2009230434A
Application number: JP2008074531A
Authority: JP
Inventors: Shuji Nagao; 周司長尾
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2008-03-21
Filing date: 2008-03-21
Publication date: 2009-10-08

Abstract

<P>PROBLEM TO BE SOLVED: To delay a reset operation by input of a reset signal during data writing to a storage device by a time necessary for the data writing. <P>SOLUTION: When a reset signal 109 is input to a flip-flop 100 by a user's reset operation while a CPU 105 is writing data to a flash ROM 106, output signal of an AND circuit 102 is regularly on "L" level since a reset delay signal 107 is on "H" level while the CPU 105 is writing data to the flash ROM 106. At the same time, the delay time up to delayed output of output signal of the flip-flop 100 from the delay circuit 101 is set longer than a maximum access time necessary for one data writing, so that the output signal of the delay circuit 101 remains on "L" level. Accordingly, the reset of the CPU 105 during data writing can be prevented. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明はリセット回路に係り、特にリセット動作を任意の時間遅延させることができるリセット回路に関する。 The present invention relates to a reset circuit, and more particularly to a reset circuit capable of delaying a reset operation for an arbitrary time.

従来、記憶装置への書き込み時に外部から非同期にリセット動作が行われたとき、データの破壊を防ぐために書き込みに必要な時間または、書き込みをキャンセルするために必要な時間だけ、リセット動作を遅延させるリセット回路が提案されている（例えば、特許文献１、特許文献２参照）。 Conventionally, when a reset operation is performed asynchronously from the outside when writing to a storage device, the reset operation is delayed by the time required for writing to prevent data destruction or the time required for canceling the writing. Circuits have been proposed (see, for example, Patent Document 1 and Patent Document 2).

特開昭６３−４５６２６号公報JP 63-45626 A 特開平９−２８８５３０号公報Japanese Patent Laid-Open No. 9-288530

しかし、上記の特許文献１及び２記載の従来のリセット回路では、その遅延時間は遅延回路によって固定的に決まり、その遅延時間を越えるとまだ書き込み途中であっても強制的にリセット動作が行われるため、遅延回路が持つ遅延時間を越える長時間の処理への対応に問題がある。 However, in the conventional reset circuits described in Patent Documents 1 and 2, the delay time is fixedly determined by the delay circuit, and if the delay time is exceeded, the reset operation is forcibly performed even during writing. Therefore, there is a problem in dealing with long-time processing exceeding the delay time of the delay circuit.

本発明は上記の点に鑑みなされたもので、記憶装置へのデータ書き込み中のリセット信号入力によるリセット動作を、データ書き込みに必要な時間だけ遅延させるリセット回路を提供することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to provide a reset circuit that delays a reset operation by a reset signal input during data writing to a storage device by a time required for data writing.

上記の目的を達成するため、本発明は、記憶装置にアクセス信号とデータとを供給し、アクセス信号の出力期間においてデータを記憶装置に書き込ませるための中央処理装置をリセットするリセット回路であって、
当該リセット回路へのリセット入力であるリセット信号の論理値を保持する保持回路と、保持回路から出力されたリセット信号の論理値を示す第１の信号を、中央処理装置の記憶装置に対するデータ書き込み時の一回の最大アクセス時間よりも大なる時間分遅延させる遅延回路と、第１の信号と、中央処理装置が記憶装置に対するデータ書き込みモードの期間、中央処理装置から出力されるリセット禁止用の第１の論理値（Ｈ）である第２の信号と、遅延回路により第１の信号を遅延して得た第３の信号とのうち、第２の信号が第１の論理値でなく、かつ、第３の信号が入力されない期間のときに第１の信号が入力された時、又は第３の信号が入力された時に第２の論理値のリセット用信号を生成して中央処理装置と保持回路とをそれぞれリセットするリセット用信号生成回路と、アクセス信号とリセット用信号とが入力され、アクセス信号が非アクセス期間を示す論理値のとき、又はリセット用信号が第２の論理値のときに、遅延回路をリセットする遅延回路リセット信号を生成する遅延回路リセット信号生成回路と、を有することを特徴とする。 In order to achieve the above object, the present invention provides a reset circuit for supplying an access signal and data to a storage device and resetting a central processing unit for causing the storage device to write data in an output period of the access signal. ,
When data is written to the storage device of the central processing unit, a holding circuit that holds the logical value of the reset signal that is a reset input to the reset circuit, and a first signal that indicates the logical value of the reset signal output from the holding circuit A delay circuit for delaying by a time longer than one maximum access time, a first signal, and a reset prohibition output from the central processing unit during a data write mode for the central processing unit to the storage device. Of the second signal having the logical value (H) of 1 and the third signal obtained by delaying the first signal by the delay circuit, the second signal is not the first logical value, and When the first signal is input during the period when the third signal is not input, or when the third signal is input, a reset signal having the second logical value is generated and held with the central processing unit Each circuit A reset signal generating circuit to be set, and a delay circuit when an access signal and a reset signal are input and the access signal has a logical value indicating a non-access period, or when the reset signal has a second logical value And a delay circuit reset signal generation circuit for generating a delay circuit reset signal for resetting the delay circuit.

この発明では、遅延回路からの第３の信号が入力されない期間のときに、リセット動作により第１の信号が入力された時であっても、第２の信号が第１の論理値であるときには、リセット用信号は生成されないため、中央処理装置のリセットを禁止することができる。また、遅延回路は、アクセス信号が非アクセス期間を示す論理値のとき、又はリセット用信号が第２の論理値で中央処理装置をリセットした時にリセットされるため、遅延回路の遅延時間を延長することができる。 In the present invention, even when the first signal is input by the reset operation during the period in which the third signal from the delay circuit is not input, the second signal is at the first logic value. Since the reset signal is not generated, resetting of the central processing unit can be prohibited. The delay circuit is reset when the access signal has a logical value indicating a non-access period or when the reset signal resets the central processing unit with the second logical value, thereby extending the delay time of the delay circuit. be able to.

本発明によれば、記憶装置への書き込み中にリセット動作が行われても、そのリセット動作を書き込み終了に要する時間まで遅延させることで、書き込み中のデータの破壊を防ぐことができる。 According to the present invention, even if the reset operation is performed during writing to the storage device, the reset operation is delayed until the time required for completion of writing, so that the data being written can be prevented from being destroyed.

次に、本発明に係るリセット回路の実施の形態について、図面に基づいて詳細に説明する。 Next, an embodiment of a reset circuit according to the present invention will be described in detail with reference to the drawings.

図１は、本発明になるリセット回路の一実施の形態の回路系統図を示す。同図において、本実施の形態のリセット回路１０は、リセット信号１０９がセット端子Ｓに供給されるフリップフロップ１００と、フリップフロップ１００の出力信号を遅延する遅延回路１０１と、２入力の論理積回路１０２と、２入力の論理和回路１０３及び１０４と、演算処理を行う中央処理装置（ＣＰＵ）１０５と、ＣＰＵ１０５から出力されたチップセレクト信号１０８が供給されるフラッシュ・リード・オンリ・メモリ（フラッシュＲＯＭ）１０６とより構成される。 FIG. 1 shows a circuit diagram of an embodiment of a reset circuit according to the present invention. In the figure, a reset circuit 10 according to the present embodiment includes a flip-flop 100 to which a reset signal 109 is supplied to a set terminal S, a delay circuit 101 that delays an output signal of the flip-flop 100, and a 2-input AND circuit. 102, two-input OR circuits 103 and 104, a central processing unit (CPU) 105 for performing arithmetic processing, and a flash read only memory (flash ROM) to which a chip select signal 108 output from the CPU 105 is supplied. ) 106.

フリップフロップ１００は、そのセット端子Ｓにリセット信号１０９が入力され、ユーザにより入力されたリセット信号１０９を保持する。リセット信号１０９は、ユーザにより、任意のタイミングでリセットの実行が行われたときに‘Ｈ’レベルとなる信号で、通常は‘Ｌ’レベルの信号である。フリップフロップ１００のリセット端子Ｒは、フリップフロップ１００の状態をリセットするために使用する。 In the flip-flop 100, the reset signal 109 is input to the set terminal S, and the reset signal 109 input by the user is held. The reset signal 109 is a signal that becomes ‘H’ level when a reset is executed by the user at an arbitrary timing, and is usually a ‘L’ level signal. The reset terminal R of the flip-flop 100 is used to reset the state of the flip-flop 100.

遅延回路１０１は、フリップフロップ１００の出力信号を一定時間（遅延時間Ｔ４）遅延させた後に出力する。遅延回路１０１のリセット端子Ｒは、遅延回路１０１の状態をリセットするために使用する。ＣＰＵ１０５は、フラッシュＲＯＭ１０６にデータを書き込む前に、論理積回路１０２へ出力するリセット遅延信号１０７を‘Ｈ’レベルの状態にし、データ書き込み終了後に、リセット遅延信号１０７を‘Ｌ’レベルの状態にする。ＣＰＵ１０５のリセット端子Ｒは、ＣＰＵ１０５をリセットするために使用する。リセット遅延信号１０７は、ＣＰＵ１０５がフラッシュＲＯＭ１０６に対するデータ書き込みモードの期間、‘Ｈ’レベルに保持されるリセット禁止用の信号である。 The delay circuit 101 outputs the output signal of the flip-flop 100 after being delayed by a predetermined time (delay time T4). The reset terminal R of the delay circuit 101 is used for resetting the state of the delay circuit 101. The CPU 105 sets the reset delay signal 107 output to the AND circuit 102 to the “H” level before writing data to the flash ROM 106, and sets the reset delay signal 107 to the “L” level after data writing is completed. . The reset terminal R of the CPU 105 is used for resetting the CPU 105. The reset delay signal 107 is a reset prohibition signal held at the ‘H’ level during the data write mode of the CPU 105 to the flash ROM 106.

論理積回路１０２は、フリップフロップ１００からの出力信号と、ＣＰＵ１０５から出力されるリセット遅延信号１０７との論理積信号を出力する。論理和回路１０３は、遅延回路１０１の出力信号と、論理積回路１０２の出力信号との論理和信号を出力する。論理和回路１０３の出力信号は、論理和回路１０４の一方の入力端子と、フリップフロップ１００のリセット端子Ｒと、ＣＰＵ１０５のリセット端子Ｒとにそれぞれ供給される。 The AND circuit 102 outputs a logical product signal of the output signal from the flip-flop 100 and the reset delay signal 107 output from the CPU 105. The logical sum circuit 103 outputs a logical sum signal of the output signal of the delay circuit 101 and the output signal of the logical product circuit 102. The output signal of the OR circuit 103 is supplied to one input terminal of the OR circuit 104, the reset terminal R of the flip-flop 100, and the reset terminal R of the CPU 105.

論理和回路１０４は、論理和回路１０３の出力信号とＣＰＵ１０５から出力されるチップセレクト信号１０８の状態との論理和信号を出力する。論理和回路１０４の出力信号は、遅延回路１０１のリセット端子Ｒへの入力として使用する。フラッシュＲＯＭ１０６は、データの記録保持を行う。 The logical sum circuit 104 outputs a logical sum signal between the output signal of the logical sum circuit 103 and the state of the chip select signal 108 output from the CPU 105. The output signal of the OR circuit 104 is used as an input to the reset terminal R of the delay circuit 101. The flash ROM 106 records and holds data.

この実施の形態は、ＣＰＵ１０５が記憶装置（フラッシュＲＯＭ１０６）へデータを書き込んでいる間に、ユーザがリセットを行ったときでも、書き込み動作が終了するまで、リセット動作を遅延する構成である。 In this embodiment, even when the user performs a reset while the CPU 105 is writing data to the storage device (flash ROM 106), the reset operation is delayed until the write operation is completed.

次に、本実施の形態のリセット回路において、ＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込む時の動作について、図２のフローチャートと図３のタイミングチャートとを併せ参照して説明する。 Next, the operation when the CPU 105 writes data to the flash ROM 106 in the reset circuit of this embodiment will be described with reference to the flowchart of FIG. 2 and the timing chart of FIG.

ＣＰＵ１０５は、フラッシュＲＯＭ１０６にデータを書き込んでいないときは、論理積回路１０２へ出力するリセット遅延信号１０７を‘Ｌ’レベルにセットしている。そして、ＣＰＵ１０５は、フラッシュＲＯＭ１０６にデータを書き込むときには、まず時刻Ｔ５で図３（Ｂ）に示すように上記のリセット遅延信号１０７を‘Ｈ’レベル（論理値「１」）にセットし（図２のステップＦ１）、続いてフラッシュＲＯＭ１０６へのデータ書き込みを行う（図２のステップＦ２）。このとき、ＣＰＵ１０５からフラッシュＲＯＭ１０６に供給されるチップセレクト信号１０８は、図３（Ｅ）に示すようになる。このチップセレクト信号１０８の‘Ｌ’レベルの期間でＣＰＵ１０５からフラッシュＲＯＭ１０６へのデータ書き込みが１回行われる。従って、チップセレクト信号１０８の‘Ｈ’レベルの期間は、フラッシュＲＯＭ１０６へのデータ非アクセス期間を示す。 When data is not written in the flash ROM 106, the CPU 105 sets the reset delay signal 107 output to the logical product circuit 102 to the 'L' level. Then, when writing data into the flash ROM 106, the CPU 105 first sets the reset delay signal 107 to the 'H' level (logical value “1”) as shown in FIG. 3B at time T5 (FIG. 2). Step F1), and then data is written to the flash ROM 106 (Step F2 in FIG. 2). At this time, the chip select signal 108 supplied from the CPU 105 to the flash ROM 106 is as shown in FIG. Data writing from the CPU 105 to the flash ROM 106 is performed once during the period of the ‘L’ level of the chip select signal 108. Therefore, the period of the “H” level of the chip select signal 108 indicates a data non-access period to the flash ROM 106.

そして、ＣＰＵ１０５は、データ書き込み中はリセット遅延信号１０７を‘Ｈ’の状態のままにしておき、データの書き込みが終わった時刻Ｔ２の時点で、図３（Ｂ）に示すようにリセット遅延信号１０７を再び‘Ｌ’レベルの状態にセットする（図２のステップＦ３）。すると、リセット遅延信号１０７の論理反転値とフリップフロップ１００の出力信号との論理積演算を行う論理積回路１０２の出力信号は、リセット遅延信号１０７の論理反転値が‘Ｈ’となり、また、フリップフロップ１００の出力信号はこの時点では‘Ｈ’レベルであるため図３（Ｄ）に示すように‘Ｈ’レベルとなる。この結果、論理積回路１０２の出力信号が一方の入力端子に供給される論理和回路１０３の出力信号も‘Ｈ’レベルとなり、ＣＰＵ１０５がリセットされる。 Then, the CPU 105 keeps the reset delay signal 107 in the “H” state during the data writing, and at the time T2 when the data writing ends, as shown in FIG. Is again set to the 'L' level state (step F3 in FIG. 2). Then, the logical inversion value of the reset delay signal 107 becomes “H” in the output signal of the logical product circuit 102 that performs the logical product operation of the logical inversion value of the reset delay signal 107 and the output signal of the flip-flop 100. Since the output signal of the group 100 is at the “H” level at this time, it becomes the “H” level as shown in FIG. As a result, the output signal of the logical sum circuit 103 to which the output signal of the logical product circuit 102 is supplied to one input terminal is also set to the “H” level, and the CPU 105 is reset.

ここで、ステップＦ２でＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込んでいる途中の時刻Ｔ１で、フリップフロップ１００に図３（Ｃ）に示すように、リセット信号１０９が入力されたとしても、ＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込んでいる間は、図３（Ｂ）に示すようにリセット遅延信号１０７の論理値が‘Ｈ’であり、その論理反転値は‘Ｌ’であるため、リセット遅延信号１０７の論理反転値とフリップフロップ１００の出力信号との論理積演算を行う論理積回路１０２の出力信号は、フリップフロップ１００の出力信号の論理値に関係なく、常に‘Ｌ’レベルとなる。 Here, even if the reset signal 109 is input to the flip-flop 100 as shown in FIG. 3C at the time T1 during which the CPU 105 is writing data to the flash ROM 106 in step F2, the CPU 105 is not connected to the flash ROM 106. While the data is being written in, the logic value of the reset delay signal 107 is “H” and its logic inversion value is “L” as shown in FIG. The output signal of the AND circuit 102 that performs an AND operation between the inverted value and the output signal of the flip-flop 100 is always at the “L” level regardless of the logical value of the output signal of the flip-flop 100.

一方、遅延回路１０１からフリップフロップ１００の出力信号が遅延されて出力されるまでの遅延時間が、データ書き込みに要する一回の最大アクセス時間（チップセレクト信号１０８の最大の‘Ｌ’レベル期間）よりも長く設定されている。また、図３（Ｅ）に示すチップセレクト信号１０８が‘Ｈ’レベルとなる度に論理和回路１０４を通して遅延回路１０１がリセットされて遅延時間がゼロに戻される。このため、フリップフロップ１００から‘Ｈ’レベルの信号が出力されても、遅延回路１０１の出力信号は図３（Ｆ）に示すように‘Ｌ’レベルのままである。従って、時刻Ｔ１から時刻Ｔ２までの間は、論理和回路１０３の出力信号レベルは‘Ｌ’レベルのままであり、ＣＰＵ１０５のリセットを行わないようにできる（リセット動作を遅延することができる）。 On the other hand, the delay time from the delay circuit 101 until the output signal of the flip-flop 100 is delayed and output is longer than the single maximum access time required for data writing (the maximum 'L' level period of the chip select signal 108). Is also set longer. Further, every time the chip select signal 108 shown in FIG. 3E becomes ‘H’ level, the delay circuit 101 is reset through the OR circuit 104 and the delay time is returned to zero. For this reason, even if the 'H' level signal is output from the flip-flop 100, the output signal of the delay circuit 101 remains at the 'L' level as shown in FIG. Therefore, from time T1 to time T2, the output signal level of the OR circuit 103 remains at the 'L' level, and the CPU 105 can be prevented from being reset (the reset operation can be delayed).

なお、ＣＰＵ１０５がフラッシュＲＯＭ１０６のデータ書き込みモードでないときは、リセット遅延信号１０７が‘Ｌ’レベルとなっているため、ＣＰＵ１０５のリセット動作が行われる。また、フリップフロップ１００の出力信号レベルが‘Ｈ’レベルとなると、論理積回路１０２の出力信号レベルが‘Ｈ’レベルとなり、結果として論理和回路１０３の出力信号レベルも‘Ｈ’レベルとなることで、直ちにＣＰＵ１０５とフリップフロップ１００のリセットが実行される。なお、図３（Ａ）はＣＰＵ１０５へのクロックを示す。ＣＰＵ１０５以外のクロックはこれと異なっていてもよい。 When the CPU 105 is not in the data write mode of the flash ROM 106, the reset operation of the CPU 105 is performed because the reset delay signal 107 is at the ‘L’ level. Further, when the output signal level of the flip-flop 100 becomes “H” level, the output signal level of the AND circuit 102 becomes “H” level, and as a result, the output signal level of the OR circuit 103 also becomes “H” level. Thus, the CPU 105 and the flip-flop 100 are immediately reset. Note that FIG. 3A shows a clock to the CPU 105. The clock other than the CPU 105 may be different from this.

次に、遅延回路１０１に入力された信号が遅延回路１０１の出力に反映されるまでにかかる時間を、遅延回路１０１に固定的に設定された遅延時間より長くする方法を、図４のタイミングチャートと共に説明する。 Next, a method of making the time taken for the signal input to the delay circuit 101 to be reflected in the output of the delay circuit 101 longer than the delay time fixedly set in the delay circuit 101 is shown in the timing chart of FIG. It explains together.

ＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込む時（時刻Ｔ６）は、図２のステップＦ１での処理により、ＣＰＵ１０５は図４（Ｂ）に示すように時刻Ｔ６から‘Ｈ’レベルのリセット遅延信号１０７を出力する。ＣＰＵ１０５はデータ書き込み終了時の時刻Ｔ７で、このリセット遅延信号１０７を図４（Ｂ）に示すように‘Ｌ’レベルとする。 When the CPU 105 writes data to the flash ROM 106 (time T6), the CPU 105 outputs a reset delay signal 107 of “H” level from time T6 as shown in FIG. 4B by the processing in step F1 of FIG. To do. The CPU 105 sets the reset delay signal 107 to the ‘L’ level as shown in FIG. 4B at time T7 when data writing is completed.

また、ＣＰＵ１０５は、データ書き込み時には、図４（Ｃ）に示すように同図（Ａ）に示すＣＰＵ１０５へのクロックに同期したチップセレクト信号１０８をフラッシュＲＯＭ１０６に供給する。このチップセレクト信号１０８が‘Ｌ’レベルになっている期間（アクティブな期間）にデータがフラッシュＲＯＭ１０６に書き込まれる。 In addition, when writing data, the CPU 105 supplies a chip select signal 108 synchronized with the clock to the CPU 105 shown in FIG. 4A to the flash ROM 106 as shown in FIG. Data is written to the flash ROM 106 during the period when the chip select signal 108 is at the ‘L’ level (active period).

ここで、図４（Ｃ）に示すようにチップセレクト信号１０８は、複数回論理値が変化しているが、これは何回かに分けてデータを書き込んでいることを示している。このように、リセット遅延信号１０７が‘Ｈ’レベルである期間に、チップセレクト信号１０８の論理値変化は何度起きてもよい。ここで、図４（Ｃ）に示す‘Ｌ’レベル期間の「一回の最大アクセス時間Ｔ０」とは、チップセレクト信号１０８が‘Ｈ’→‘Ｌ’→‘Ｈ’と一回変化する間のアクティブな期間である。これは、図５の遅延回路１０１の遅延時間Ｔ４より短くなければならない。 Here, as shown in FIG. 4C, the chip select signal 108 has its logic value changed a plurality of times, which indicates that data is written in several times. As described above, the logic value of the chip select signal 108 may change any number of times during the period when the reset delay signal 107 is at the “H” level. Here, “one maximum access time T0” in the “L” level period shown in FIG. 4C means that the chip select signal 108 changes once from “H” → “L” → “H”. Active period. This must be shorter than the delay time T4 of the delay circuit 101 of FIG.

ＣＰＵ１０５がフラッシュＲＯＭ１０６に書き込みを行っていないとき、チップセレクト信号１０８は常に‘Ｈ’レベルとなり、その結果、論理和回路１０４の出力信号も‘Ｈ’レベルとなるため、遅延回路１０１は常にリセットされた状態となる。よって、この状態のとき遅延回路１０１の出力信号は常に‘Ｌ’レベルとなる。 When the CPU 105 is not writing to the flash ROM 106, the chip select signal 108 is always at "H" level, and as a result, the output signal of the OR circuit 104 is also at "H" level, so that the delay circuit 101 is always reset. It becomes a state. Therefore, in this state, the output signal of the delay circuit 101 is always ‘L’ level.

実際に遅延回路１０１の出力信号が‘Ｈ’レベルとなるのは、リセット信号１０９が‘Ｈ’レベルで、かつ、チップセレクト信号１０８が‘Ｌ’レベルの状態のときだけである。チップセレクト信号１０８が‘Ｈ’レベルの度に論理和回路１０４を通して遅延回路１０１をリセットする構成としているため、チップセレクト信号１０８のデータ書き込み「一回の最大アクセス時間Ｔ０」を遅延回路１０１の遅延時間Ｔ４より短くすることでチップセレクト信号１０８により何度でも遅延回路１０１をリセットでき、遅延回路１０１の入力状態を出力に反映させる時点（遅延時間）を任意の期間だけ延長させることが可能となる。 Actually, the output signal of the delay circuit 101 becomes ‘H’ level only when the reset signal 109 is ‘H’ level and the chip select signal 108 is ‘L’ level. Since the delay circuit 101 is reset through the OR circuit 104 every time the chip select signal 108 is at “H” level, the data write “one time maximum access time T 0” of the chip select signal 108 is delayed by the delay circuit 101. By making the time shorter than the time T4, the delay circuit 101 can be reset any number of times by the chip select signal 108, and the time point (delay time) for reflecting the input state of the delay circuit 101 to the output can be extended for an arbitrary period. .

次に、ＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込み中にリセット動作が発生しリセット動作が遅延されているときに、時刻Ｔ８の時点でＣＰＵ１０５またはフラッシュＲＯＭ１０６に問題が発生し、チップセレクト信号１０８が遅延回路１０１の遅延時間Ｔ４を越えて‘Ｌ’レベルになり続けたときの本実施の形態の動作について、図５のタイミングチャートを参照して説明する。図５（Ａ）〜（Ｆ）に示す各信号は、図３（Ａ）〜（Ｆ）に示した各信号とそれぞれ同じ信号である。 Next, when the reset operation occurs while the CPU 105 writes data to the flash ROM 106 and the reset operation is delayed, a problem occurs in the CPU 105 or the flash ROM 106 at time T8, and the chip select signal 108 is transferred to the delay circuit. The operation of the present embodiment when the signal continues to become the “L” level beyond the delay time T4 of 101 will be described with reference to the timing chart of FIG. The signals shown in FIGS. 5A to 5F are the same signals as the signals shown in FIGS.

ＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込み中にリセット動作が発生しリセット動作が遅延されているときに、時刻Ｔ８の時点でＣＰＵ１０５又はフラッシュＲＯＭ１０６に問題が発生した場合、図５（Ｅ）に示すチップセレクト信号１０８が時刻Ｔ８直後に一回の最大アクセス時間Ｔ０経過してもレベル変化しない状態となる。 If a problem occurs in the CPU 105 or the flash ROM 106 at the time T8 when the reset operation occurs while the CPU 105 writes data to the flash ROM 106 and the reset operation is delayed, the chip select shown in FIG. Even if the signal 108 reaches the maximum access time T0 once immediately after time T8, the level does not change.

この時は遅延回路１０１の遅延時間Ｔ４内であるため、遅延回路１０１の出力信号が‘Ｌ’レベルであり、またこの時点では論理積回路１０２の出力信号も‘Ｌ’レベルであるため、論理和回路１０３の出力信号は‘Ｌ’レベルで、ＣＰＵ１０５がリセット遅延信号１０７を‘Ｌ’にできる状態でない。 Since this time is within the delay time T4 of the delay circuit 101, the output signal of the delay circuit 101 is at the “L” level, and at this time, the output signal of the AND circuit 102 is also at the “L” level. The output signal of the sum circuit 103 is at “L” level, and the CPU 105 is not in a state where the reset delay signal 107 can be set to “L”.

しかし、遅延時間Ｔ４が終了する時刻Ｔ９で、それ以前にフリップフロップ１００から出力されて遅延回路１０１に供給されている‘Ｈ’レベルの信号が、図５（Ｆ）に示すように遅延回路１０１から遅延出力されるため、論理和回路１０３の出力信号が図５（Ｇ）に示すように‘Ｈ’レベルとなり、ＣＰＵ１０５をリセットする。これにより、フラッシュＲＯＭ１０６へのデータ書き込みが強制的に終了する。 However, at time T9 when the delay time T4 ends, an “H” level signal that has been output from the flip-flop 100 and supplied to the delay circuit 101 before that time is the delay circuit 101 as shown in FIG. Therefore, the output signal of the OR circuit 103 becomes “H” level as shown in FIG. 5G, and the CPU 105 is reset. Thereby, the data writing to the flash ROM 106 is forcibly terminated.

また、論理和回路１０３の出力信号は論理和回路１０４を介して遅延回路１０１のリセット端子Ｒに供給されると共に、フリップフロップ１００のリセット端子Ｒにも供給されるため、時刻Ｔ９でＣＰＵ１０５がリセットされる時に、遅延回路１０１とフリップフロップ１００もそれぞれクリアされる。これにより、図１のリセット回路は、元のリセット待機状態に戻る。 Since the output signal of the OR circuit 103 is supplied to the reset terminal R of the delay circuit 101 via the OR circuit 104 and also to the reset terminal R of the flip-flop 100, the CPU 105 is reset at time T9. When this is done, the delay circuit 101 and the flip-flop 100 are also cleared. Thereby, the reset circuit of FIG. 1 returns to the original reset standby state.

なお、本発明は以上の実施の形態に限定されるものではなく、例えば、複数あるフラッシュＲＯＭの中から所定のフラッシュＲＯＭ１０６を指定するチップセレクト信号１０８の代わりに、フラッシュＲＯＭ１０６に対して書き込み期間中のみ所定論理値となり、非書き込み期間（非アクセス期間）のときは上記所定の論理値とは反対論理値となるライトイネーブル信号を用いてもよい。フラッシュＲＯＭ１０６は、チップセレクト信号やライトイネーブル信号などのアクセス信号がアクセス期間を示している論理値のときのみデータが書き込まれる。また、本発明は、フラッシュＲＯＭ以外のメモリ（記憶装置）にも適用可能である。 The present invention is not limited to the above embodiment. For example, instead of the chip select signal 108 for designating a predetermined flash ROM 106 among a plurality of flash ROMs, the flash ROM 106 is being written. Only a write enable signal having a predetermined logical value and having a logical value opposite to the predetermined logical value during a non-write period (non-access period) may be used. In the flash ROM 106, data is written only when an access signal such as a chip select signal or a write enable signal has a logical value indicating an access period. The present invention can also be applied to memories (storage devices) other than the flash ROM.

本発明のリセット回路の一実施の形態の回路系統図である。It is a circuit system diagram of one embodiment of the reset circuit of the present invention. 図１のリセット回路のＣＰＵがフラッシュＲＯＭにデータを書き込むときの処理手順を示すフローチャートである。2 is a flowchart showing a processing procedure when the CPU of the reset circuit of FIG. 1 writes data in a flash ROM. 図１のリセット回路の動作説明用タイミングチャート（その１）である。3 is a timing chart (part 1) for explaining the operation of the reset circuit of FIG. 1; 図１のリセット回路の、リセット遅延信号とチップセレクト信号との関係の一例を示す図である。FIG. 2 is a diagram illustrating an example of a relationship between a reset delay signal and a chip select signal in the reset circuit of FIG. 1. 図１のリセット回路の動作説明用タイミングチャート（その２）である。4 is a timing chart (part 2) for explaining the operation of the reset circuit of FIG. 1;

Explanation of symbols

１０リセット回路
１００フリップフロップ
１０１遅延回路
１０２論理積回路
１０３、１０４論理和回路
１０５中央処理装置（ＣＰＵ）
１０６フラッシュＲＯＭ
１０７リセット遅延信号
１０８チップセレクト信号
１０９リセット信号 DESCRIPTION OF SYMBOLS 10 Reset circuit 100 Flip-flop 101 Delay circuit 102 AND circuit 103,104 OR circuit 105 Central processing unit (CPU)
106 Flash ROM
107 Reset delay signal 108 Chip select signal 109 Reset signal

Claims

A reset circuit for supplying an access signal and data to a storage device and resetting a central processing unit for causing the storage device to write the data during an output period of the access signal;
A holding circuit that holds a logical value of a reset signal that is a reset input to the reset circuit;
A delay circuit for delaying the first signal indicating the logical value of the reset signal output from the holding circuit by a time longer than a single maximum access time at the time of data writing to the storage device of the central processing unit When,
The first signal, a second signal that is a first logical value for prohibiting reset that is output from the central processing unit during a data write mode of the central processing unit to the storage device, and the delay circuit Among the third signals obtained by delaying the first signal according to the above, when the second signal is not the first logical value and the third signal is not input. A reset signal for generating a reset signal having a second logic value when the first signal is input or when the third signal is input to reset the central processing unit and the holding circuit, respectively. A generation circuit;
A delay for resetting the delay circuit when the access signal and the reset signal are input and the access signal is a logical value indicating a non-access period, or when the reset signal is the second logical value A delay circuit reset signal generation circuit for generating a circuit reset signal;
A reset circuit comprising: