JP2009205601A - Memory access control device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a memory access control device for executing memory readout at a high speed by reducing a processing waiting time during memory access of a microprocessor and a DMA master. <P>SOLUTION: The memory access control device controls the memory access from the microprocessor and DMA master. The memory access control device includes an access arbitration means for arbitrating readout requests from the microprocessor and DMA master, and a command generation means for generating a command signal to be transmitted to a memory in accordance with an arbitration result of the access arbitration means. When the access arbitration means determines the readout requests are made simultaneously from the microprocessor and DMA master, the command generation means successively transmits a command signal for the microprocessor and a command signal for the DMA master to the memory in accordance with predetermined priority. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、マイクロプロセッサ（ｕＰ）とＤＭＡマスターからのメモリへのアクセスを制御するメモリアクセス制御装置に関するものである。   The present invention relates to a memory access control apparatus for controlling access to a memory from a microprocessor (uP) and a DMA master.

図５は従来のメモリアクセス制御装置の構成図である。図５（ａ）はメモリアクセスの動作をブロック図で示しており、図５（ｂ）は図５（ａ）の動作を表で示している。
マイクロプロセッサ１、ＤＭＡ（Direct Memory Access）マスター２がそれぞれメモリ３にアクセスし、コントローラ１０がマイクロプロセッサ１とＤＭＡマスター２のメモリアクセスの調停を行う。 FIG. 5 is a block diagram of a conventional memory access control device. FIG. 5A shows a memory access operation in a block diagram, and FIG. 5B shows a table in FIG. 5A operation.
The microprocessor 1 and DMA (Direct Memory Access) master 2 each access the memory 3, and the controller 10 arbitrates memory access between the microprocessor 1 and the DMA master 2.

マイクロプロセッサ１がコントローラ１０に対して、メモリ３に格納されているデータの読み出し要求を出す場合は、フロントサイドバスが使用される。
ＤＭＡマスター２がコントローラ１０に対して、メモリ３に格納されているデータの読み出し要求を出す場合は、ＤＭＡバスが使用される。 When the microprocessor 1 issues a read request for data stored in the memory 3 to the controller 10, a front side bus is used.
When the DMA master 2 issues a read request for data stored in the memory 3 to the controller 10, the DMA bus is used.

コントローラ１０の調停器１１は、マイクロプロセッサ１とＤＭＡマスター２からのデータの読み出し要求を受け取り、優先順位の高い方から処理を行い、アドレス，コマンド生成命令をコマンド生成器１２へ送る。コマンド生成器１２は、アドレスや読み出し要求であることを伝えるコマンド（オーバーヘッド）をメモリ３に対して発行し、メモリ３からデータの読み出しを順次実行する。この際、メモリバスが使用される。   The arbiter 11 of the controller 10 receives a data read request from the microprocessor 1 and the DMA master 2, performs processing from the higher priority, and sends an address and command generation instruction to the command generator 12. The command generator 12 issues a command (overhead) indicating that it is an address or a read request to the memory 3 and sequentially reads data from the memory 3. At this time, a memory bus is used.

マイクロプロセッサ１からのデータの読み出し要求の方がＤＭＡマスター２からのデータの読み出し要求よりも優先順位が高い。図５（ｂ）に示すように、マイクロプロセッサ１とＤＭＡマスター２から同時にデータの読み出し要求があった場合には、マイクロプロセッサ１の処理を優先し、マイクロプロセッサ１の処理が終わり次第ＤＭＡマスター２の処理を実行する。   The data read request from the microprocessor 1 has a higher priority than the data read request from the DMA master 2. As shown in FIG. 5B, when there is a data read request simultaneously from the microprocessor 1 and the DMA master 2, the processing of the microprocessor 1 is prioritized, and the DMA master 2 is finished as soon as the processing of the microprocessor 1 is completed. Execute the process.

図６は従来のメモリアクセス制御装置におけるメモリアクセスの動作を説明するタイミングチャートである。
マイクロプロセッサ１とＤＭＡマスター２から同時にデータの読み出し要求があった場合（Ａ部）、マイクロプロセッサ１の処理が優先され、マイクロプロセッサ１用のアドレス，コマンドが生成されてメモリ３に発行される。
メモリ３から読み出されたデータＡは、コントローラ１０を経由してマイクロプロセッサ１へ渡される。これによりマイクロプロセッサ１からのデータの読み出し要求が解除される（Ｂ部）。 FIG. 6 is a timing chart for explaining the memory access operation in the conventional memory access control apparatus.
When there is a data read request simultaneously from the microprocessor 1 and the DMA master 2 (A part), the processing of the microprocessor 1 is prioritized, and the address and command for the microprocessor 1 are generated and issued to the memory 3.
Data A read from the memory 3 is passed to the microprocessor 1 via the controller 10. As a result, the data read request from the microprocessor 1 is canceled (B section).

このマイクロプロセッサ１からのデータの読み出し要求の解除により、待たされていたＤＭＡマスター２の読み出し要求に移行し、ＤＭＡマスター２用のアドレス，コマンドが生成されてメモリ３に発行される（Ｂ部）。
メモリ３から読み出されたデータＢは、コントローラ１０を経由してＤＭＡマスター２へ渡される。これによりＤＭＡマスター２からのデータの読み出し要求が解除される（Ｃ部）。 By canceling the data read request from the microprocessor 1, the process proceeds to the DMA master 2 read request that has been waiting, and the address and command for the DMA master 2 are generated and issued to the memory 3 (part B). .
Data B read from the memory 3 is transferred to the DMA master 2 via the controller 10. As a result, the data read request from the DMA master 2 is canceled (C section).

特開昭６１−１２３９６９号公報Japanese Patent Laid-Open No. 61-123969

マイクロプロセッサとＤＭＡマスターから同時にメモリに対しアクセスがあった場合、ＤＭＡマスターはマイクロプロセッサよりも優先順位が低いため、ＤＭＡマスターの処理はマイクロプロセッサの処理が終わるまで待たされていた。
一方、ＤＭＡマスターがメモリに対してアクセスする権利を優先して持っていた場合は、マイクロプロセッサの処理がＤＭＡマスターの処理が終わるまで待たされていた。 When the microprocessor and the DMA master access the memory at the same time, the DMA master has a lower priority than the microprocessor, so that the DMA master processing is waited until the processing of the microprocessor is completed.
On the other hand, when the DMA master preferentially has the right to access the memory, the processing of the microprocessor is waited until the processing of the DMA master is completed.

また、マイクロプロセッサから１つのデータの読み出し要求があると、コントローラはマイクロプロセッサから要求された１回のデータ分だけメモリから読み出しを行う仕組みであるため、マイクロプロセッサがメモリからデータを読み出す頻度が高い場合には、オーバーヘッドが多くなり、マイクロプロセッサの処理性能の低下を引き起こすという問題点があった。   In addition, when there is a request for reading one data from the microprocessor, the controller reads the data from the memory for one data requested from the microprocessor, so the microprocessor reads the data from the memory frequently. In such a case, there is a problem that the overhead increases and the processing performance of the microprocessor is lowered.

本発明は上述した問題点を解決するためになされたものであり、マイクロプロセッサとＤＭＡマスターのメモリアクセスの際の処理待ち時間を少なくし、高速にメモリ読み出しを実行できるメモリアクセス制御装置を実現することを目的とする。   The present invention has been made to solve the above-described problems, and realizes a memory access control device capable of executing a memory read at a high speed by reducing a processing waiting time when accessing a memory of a microprocessor and a DMA master. For the purpose.

このような課題を達成するために、本発明は次のとおりの構成になっている。
（１）マイクロプロセッサとＤＭＡマスターからのメモリアクセスを制御するメモリアクセス制御装置において、
前記マイクロプロセッサと前記ＤＭＡマスターからの読み出し要求を調停するアクセス調停手段と、
該アクセス調停手段の調停結果に従い前記メモリへ送るコマンド信号を生成するコマンド生成手段と、を有し、
前記アクセス調停手段が、前記マイクロプロセッサと前記ＤＭＡマスターから同時に読み出し要求があったと判断した場合、前記コマンド生成手段は、前記マイクロプロセッサ用のコマンド信号と前記ＤＭＡマスター用のコマンド信号を、定められた優先順位に従い連続して前記メモリへ送ることを特徴とするメモリアクセス制御装置。 In order to achieve such a subject, the present invention is configured as follows.
(1) In a memory access control device that controls memory access from a microprocessor and a DMA master,
Access arbitration means for arbitrating read requests from the microprocessor and the DMA master;
Command generation means for generating a command signal to be sent to the memory in accordance with the arbitration result of the access arbitration means,
When the access arbitration means determines that there is a simultaneous read request from the microprocessor and the DMA master, the command generation means determines a command signal for the microprocessor and a command signal for the DMA master. A memory access control device for continuously sending data to the memory according to priority.

（２）前記アクセス調停手段は、前記メモリアクセスの優先順位を定めたマスター信号を生成するマスター信号生成手段と、
前記マイクロプロセッサと前記ＤＭＡマスターからの読み出し要求及び前記マスター信号から前記コマンド信号を生成する手順を制御する選択信号制御手段と、
を有することを特徴とする（１）記載のメモリアクセス制御装置。 (2) The access arbitration means includes a master signal generation means for generating a master signal that defines the priority order of the memory access;
Selection signal control means for controlling a read request from the microprocessor and the DMA master and a procedure for generating the command signal from the master signal;
(1) The memory access control device according to (1).

（３）前記コマンド生成手段は、前記マイクロプロセッサからの読み出しアドレスと、該アドレスに所定値を加算したアドレスと、前記ＤＭＡマスターからの読み出しアドレスとから使用するアドレスを選択するアドレス選択手段を有し、前記選択信号制御手段により該アドレス選択手段を制御して前記コマンド信号を生成することを特徴とする（２）記載のメモリアクセス制御装置。 (3) The command generation means includes address selection means for selecting an address to be used from a read address from the microprocessor, an address obtained by adding a predetermined value to the address, and a read address from the DMA master. The memory access control device according to (2), wherein the command signal is generated by controlling the address selection means by the selection signal control means.

（４）前記メモリから読み出したデータを一時的に保持する第１のバッファと、前記データを読み出す際に該データに連続する１つ先のデータも読み出して一時的に保持する第２のバッファと、前記第１及び第２のバッファのデータのうちどちらのデータを使用するか選択するデータ選択手段とからなるデータ制御手段を有し、
前記マイクロプロセッサからの読み出しアドレスが連続する場合に、前記第２のバッファのデータを使用することを特徴とする（１）乃至（３）のいずれかに記載のメモリアクセス制御装置。 (4) a first buffer that temporarily holds data read from the memory, and a second buffer that also reads and temporarily holds one data ahead of the data when the data is read Data control means comprising data selection means for selecting which data of the first and second buffer data to use,
4. The memory access control device according to any one of (1) to (3), wherein data in the second buffer is used when read addresses from the microprocessor are continuous.

（５）前記マイクロプロセッサからの読み出しアドレスと、前回の読み出しアドレスに所定値を加算したアドレスとを比較するアドレス判定手段を有し、
前記比較による値が一致した場合に、前記第２のバッファのデータを使用することを特徴とする（４）記載のメモリアクセス制御装置。 (5) having an address determination means for comparing a read address from the microprocessor with an address obtained by adding a predetermined value to the previous read address;
The memory access control device according to (4), wherein the data in the second buffer is used when the values by the comparison match.

本発明によれば次のような効果がある。
マイクロプロセッサとＤＭＡマスターのメモリへのアクセスにおいて、オーバーヘッドが少なくなるようにしたので、高速にメモリ読み出しを実行することができる。 The present invention has the following effects.
Since the overhead is reduced in accessing the memory of the microprocessor and the DMA master, the memory can be read at a high speed.

以下、図面を用いて本発明を詳細に説明する。
図１は本発明の一実施例を示す構成図である。図１（ａ）はメモリアクセスの動作をブロック図で示しており、図１（ｂ）は図１（ａ）の動作を表で示している。前出の図と同一のものは同一符号を付ける。
マイクロプロセッサ１、ＤＭＡマスター２がそれぞれメモリ３にアクセスし、コントローラ２０がマイクロプロセッサ１とＤＭＡマスター２のメモリアクセスの調停を行う。メモリ３としては、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）やＤＤＲＳＤＲＡＭ（Double Data Rate SDRAM）、ＤＤＲ２ＳＤＲＡＭ等が使用される。 Hereinafter, the present invention will be described in detail with reference to the drawings.
FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 1A is a block diagram showing the memory access operation, and FIG. 1B is a table showing the operation of FIG. The same parts as those in the previous figure are given the same reference numerals.
The microprocessor 1 and the DMA master 2 each access the memory 3, and the controller 20 arbitrates memory access between the microprocessor 1 and the DMA master 2. As the memory 3, an SDRAM (Synchronous Dynamic Random Access Memory), a DDR SDRAM (Double Data Rate SDRAM), a DDR2 SDRAM, or the like is used.

例えば、プラントのフィールド機器を制御するプラント制御システムのプロセッサモジュールでは、マイクロプロセッサ１が演算処理を行い、ＤＭＡマスターは他のプロセッサモジュールとの間でデータの等値化処理を行う。   For example, in a processor module of a plant control system that controls plant field devices, the microprocessor 1 performs arithmetic processing, and the DMA master performs data equalization processing with other processor modules.

マイクロプロセッサ１がコントローラ２０に対してメモリ３に格納されているデータの読み出し要求を出す場合は、フロントサイドバスが使用される。
ＤＭＡマスター２がコントローラ２０に対してメモリ３に格納されているデータの読み出し要求を出す場合は、ＤＭＡバスが使用される。 When the microprocessor 1 issues a read request for data stored in the memory 3 to the controller 20, the front side bus is used.
When the DMA master 2 issues a read request for data stored in the memory 3 to the controller 20, the DMA bus is used.

コントローラ２０のアクセス調停手段２１は、マイクロプロセッサ１とＤＭＡマスター２からのデータの読み出し要求を受け取る。アクセス調停手段２１は、マイクロプロセッサ１とＤＭＡマスター２からのデータの読み出し要求の優先順位等の調停条件を利用して、それぞれの読み出し要求のタイミングに合わせた調停処理を行う。   The access arbitration unit 21 of the controller 20 receives data read requests from the microprocessor 1 and the DMA master 2. The access arbitration means 21 uses the arbitration conditions such as the priority of data read requests from the microprocessor 1 and the DMA master 2 to perform arbitration processing in accordance with the timing of each read request.

コマンド生成手段２２は、アクセス調停手段２１の調停結果に従い、アドレスと読み出し要求であることを伝えるコマンド（以下、これらをまとめてコマンド信号という）をメモリ３に対して発行する。この際、アクセス調停手段２１は、コマンド信号のオーバーヘッドが小さくなるようにコマンド生成手段２２を制御する。   The command generation unit 22 issues a command (hereinafter, collectively referred to as a command signal) that conveys an address and a read request to the memory 3 according to the arbitration result of the access arbitration unit 21. At this time, the access arbitration unit 21 controls the command generation unit 22 so that the overhead of the command signal is reduced.

データ制御手段２３は、メモリ３から読み出されたデータをバッファに一時的に保持する。この際、メモリバスが使用される。
バッファには、通常のバッファとマイクロプロセッサ１の連続読み出し用バッファとがある。マイクロプロセッサ１の連続読み出し用バッファは、次に読み出されるであろうデータを予測して予め保持しておくバッファである。
データ制御手段２３に保持されているデータのうち、どのデータを取り込むかをアクセス調停手段２１により制御し、マイクロプロセッサ１とＤＭＡマスター２へそれぞれデータを渡す。 The data control unit 23 temporarily holds the data read from the memory 3 in a buffer. At this time, a memory bus is used.
The buffer includes a normal buffer and a continuous read buffer for the microprocessor 1. The continuous reading buffer of the microprocessor 1 is a buffer for predicting and holding data to be read next.
Of the data held in the data control means 23, which data is taken in is controlled by the access arbitration means 21, and the data is transferred to the microprocessor 1 and the DMA master 2, respectively.

図１（ｂ）に示すように、マイクロプロセッサ１とＤＭＡマスター２から同時にデータの読み出し要求があった場合には、マイクロプロセッサ１とＤＭＡマスター２の両方の読み出し要求を同時に処理するコマンド信号を生成し、両データの読み出し処理を実行する。
また、マイクロプロセッサ１からの読み出し要求はあるが、ＤＭＡマスター２からの読み出し要求がない場合には、通常のバッファとマイクロプロセッサ１の連続読み出し用バッファを用いた読み出し処理を実行する。
一方、ＤＭＡマスター２からの読み出し要求はあるが、マイクロプロセッサ１からの読み出し要求がない場合には、通常のバッファのみを用いた読み出し処理を実行する。 As shown in FIG. 1B, when there is a data read request from the microprocessor 1 and the DMA master 2 at the same time, a command signal for simultaneously processing the read requests of both the microprocessor 1 and the DMA master 2 is generated. Then, read processing of both data is executed.
If there is a read request from the microprocessor 1 but no read request from the DMA master 2, a read process using the normal buffer and the continuous read buffer of the microprocessor 1 is executed.
On the other hand, when there is a read request from the DMA master 2 but no read request from the microprocessor 1, a read process using only a normal buffer is executed.

図２は本発明の具体的な回路例を示した図である。
図１ではマイクロプロセッサ１とＤＭＡマスター２からの読み出し要求の中に、それぞれ読み出しアドレスを含めて記載しているが、図２では具体的な回路を示すため、読み出しアドレスを読み出し要求から分離して記載している。 FIG. 2 is a diagram showing a specific circuit example of the present invention.
In FIG. 1, the read request from the microprocessor 1 and the DMA master 2 is described including the read address, but in FIG. 2, the read address is separated from the read request to show a specific circuit. It is described.

アクセス調停手段２１は、マイクロプロセッサ１とＤＭＡマスター２からのデータの読み出し要求を受け取ると、マスター信号生成手段２１１において、どちらの読み出し要求を優先させるかを決定して優先順位を定めたマスター信号を生成する。
どちらの読み出し要求を優先させるかの決定方法としては、予め優先順位を設定しておく方法や、過去のマイクロプロセッサ１とＤＭＡマスター２からの読み出し要求の発生状況から優先すべき読み出し要求を決める方法等がある。 When the access arbitration unit 21 receives a data read request from the microprocessor 1 and the DMA master 2, the master signal generation unit 211 determines which read request is to be prioritized and outputs a master signal that defines a priority order. Generate.
As a method for determining which read request is to be prioritized, a method in which priorities are set in advance, or a method in which a read request to be prioritized is determined based on the generation status of read requests from the past microprocessor 1 and DMA master 2. Etc.

選択信号制御手段２１２には、マスター信号生成手段２１１で生成されたマスター信号と、マイクロプロセッサ１とＤＭＡマスター２からの読み出し要求が入力される。選択信号制御手段２１２は、マスター信号と、マイクロプロセッサ１とＤＭＡマスター２からのデータの読み出し要求のタイミングから、コマンド生成手段２２でコマンド信号を生成する手順を制御する。   The selection signal control unit 212 receives the master signal generated by the master signal generation unit 211 and the read request from the microprocessor 1 and the DMA master 2. The selection signal control unit 212 controls the procedure for generating the command signal by the command generation unit 22 based on the master signal and the timing of the data read request from the microprocessor 1 and the DMA master 2.

コマンド生成手段２２には、マイクロプロセッサ１からの読み出しアドレスと、ＤＭＡマスター２からの読み出しアドレスが入力される。マイクロプロセッサ１からの読み出しアドレスはアドレス選択手段２２１に入力されるとともに、このアドレスに加算手段２２４で所定値を加算したアドレスがアドレス選択手段２２２に入力される。また、ＤＭＡマスター２からの読み出しアドレスはアドレス選択手段２２３に入力される。
ここで、加算手段２２４は、マイクロプロセッサ１がメモリ３から読み出すべきデータに連続する１つ先のデータも一緒に読み出せるようにするものであり、読み出すべきデータのアドレスにデータ構造により定まる値（所定値）を加算して、１つ先のデータのアドレスを設定するものである。 The command generation unit 22 receives a read address from the microprocessor 1 and a read address from the DMA master 2. A read address from the microprocessor 1 is input to the address selection unit 221, and an address obtained by adding a predetermined value to the address by the addition unit 224 is input to the address selection unit 222. Further, the read address from the DMA master 2 is input to the address selection means 223.
Here, the adding means 224 enables the microprocessor 1 to read the data ahead of the data to be read from the memory 3 together with a value determined by the data structure at the address of the data to be read ( A predetermined value) is added to set the address of the next data.

アドレス選択手段２２１，２２２，２２３は、選択信号制御手段２１２からそれぞれに対して選択信号を受ける。これによりコマンド生成手段２２は、アドレス選択手段２２１，２２２，２２３のそれぞれに入力されている読み出しアドレスのうち選択信号がアクティブになったアドレスを取り入れてコマンド信号を作成する。   Address selection means 221, 222, and 223 receive selection signals from selection signal control means 212, respectively. As a result, the command generation unit 22 creates a command signal by taking in the address at which the selection signal becomes active among the read addresses input to the address selection units 221, 222, and 223, respectively.

データ制御手段２３は、メモリ３から読み出されたデータをバッファで一時的に保持する。バッファには、通常のデータの読み出しに使用される第１のバッファ２３１と、マイクロプロセッサ１の連続読み出し用に使用される第２のバッファ２３２とがある。第２のバッファ２３２は、マイクロプロセッサ１からのデータの読み出し要求に対し、次に読み出されるであろうデータを予測して予め保持しておくバッファであり、加算手段２２４を経由して設定されたアドレスのデータに該当する。   The data control unit 23 temporarily holds the data read from the memory 3 in a buffer. The buffers include a first buffer 231 that is used for reading normal data and a second buffer 232 that is used for continuous reading by the microprocessor 1. The second buffer 232 is a buffer that predicts and holds data that will be read next in response to a data read request from the microprocessor 1, and is set via the adding means 224. Corresponds to address data.

第１のバッファ２３１に保持されたデータはデータ選択手段２３３を経由してマイクロプロセッサ１又はＤＭＡマスター２に渡され、第２のバッファ２３２に保持されたデータはデータ選択手段２３４を経由してマイクロプロセッサ１に渡される。
データ選択手段２３３，２３４は、アドレス判定手段２１３からそれぞれに対して選択信号を受ける。これによりデータ制御手段２３は、第１のバッファ２３１と第２のバッファ２３２のそれぞれに保持されているデータのうち選択信号がアクティブになったデータをマイクロプロセッサ１やＤＭＡマスター２に渡すことになる。 The data held in the first buffer 231 is passed to the microprocessor 1 or the DMA master 2 via the data selection means 233, and the data held in the second buffer 232 is sent to the micro via the data selection means 234. Passed to the processor 1.
Data selection means 233 and 234 receive selection signals from address determination means 213, respectively. As a result, the data control means 23 passes to the microprocessor 1 or the DMA master 2 the data for which the selection signal is active among the data held in the first buffer 231 and the second buffer 232 respectively. .

アドレス判定手段２１３は、マイクロプロセッサ１からの今回の読み出しアドレスと、マイクロプロセッサ１からの前回の読み出しアドレスに加算手段２２４で所定値を加算したアドレスを比較する。比較の結果、アドレスが一致した場合は、データ選択手段２３４への選択信号をアクティブにして、第２のバッファ２３２からのデータを取り込み、アドレスが不一致の場合は、データ選択手段２３３への選択信号をアクティブにして、第１のバッファ２３１からのデータを取り込む。これにより、アドレスが一致した場合にはいきなり第２のバッファ２３２からデータを取り込むことができ、従来よりも早いタイミングで読み出したデータをマイクロプロセッサ１に返すことができる。   The address determination unit 213 compares the current read address from the microprocessor 1 with the address obtained by adding a predetermined value by the adding unit 224 to the previous read address from the microprocessor 1. If the addresses match as a result of the comparison, the selection signal to the data selection means 234 is activated, the data from the second buffer 232 is taken in. If the addresses do not match, the selection signal to the data selection means 233 Is activated, and the data from the first buffer 231 is captured. As a result, when the addresses match, the data can be taken in from the second buffer 232 suddenly, and the read data can be returned to the microprocessor 1 at a timing earlier than before.

図３はマイクロプロセッサとＤＭＡマスターが同時にメモリアクセスした場合の動作を説明するタイミングチャートである。
マイクロプロセッサ１とＤＭＡマスター２から同時にデータの読み出し要求があった場合（Ｄ部）、マイクロプロセッサ１用のコマンド信号とＤＭＡマスター２用のコマンド信号を、定められた優先順位に従い連続してメモリ３へ送る（Ｅ部）。ここでは、マイクロプロセッサ１からの読み出し要求をＤＭＡマスター２からの読み出し要求よりも高い優先順位とした例を示している。 FIG. 3 is a timing chart for explaining the operation when the microprocessor and the DMA master simultaneously access the memory.
When there is a data read request from the microprocessor 1 and the DMA master 2 at the same time (D section), the command signal for the microprocessor 1 and the command signal for the DMA master 2 are continuously stored in the memory 3 according to a predetermined priority order. To (E part). Here, an example is shown in which a read request from the microprocessor 1 has a higher priority than a read request from the DMA master 2.

メモリ３はマイクロプロセッサ１とＤＭＡマスター２からの読み出し要求が連続したコマンド信号を受け取るので、マイクロプロセッサ１用のデータＡとＤＭＡマスター２用のデータＢを連続して読み出すことができる（Ｆ部）。   Since the memory 3 receives a command signal in which read requests from the microprocessor 1 and the DMA master 2 are continuously received, the data A for the microprocessor 1 and the data B for the DMA master 2 can be read continuously (part F). .

これにより、従来２回必要であったオーバーヘッドが１回で済むことになり、マイクロプロセッサ１とＤＭＡマスター２のメモリアクセスが競合した際の処理待ち時間を少なくすることができる。メモリバスのスピードが、フロントサイドバス、ＤＭＡバスよりも高速なシステムにおいては、さらに高速にメモリ読み出しを実行することができる。   As a result, the overhead that has been required twice in the past is only required once, and the processing waiting time when the memory access between the microprocessor 1 and the DMA master 2 competes can be reduced. In a system in which the speed of the memory bus is higher than that of the front side bus and the DMA bus, memory reading can be executed at a higher speed.

図４はマイクロプロセッサの連続メモリアクセスの動作を説明するタイミングチャートである。
マイクロプロセッサ１からの読み出し要求はあるが、ＤＭＡマスター２からの読み出し要求がない場合には、マイクロプロセッサ１の連続メモリアクセスの動作を実行する。この際、第１のバッファ２３１（通常のバッファ）と第２のバッファ２３２（マイクロプロセッサ１の連続読み出し用バッファ）を用いた読み出し処理が実行される。 FIG. 4 is a timing chart for explaining the continuous memory access operation of the microprocessor.
When there is a read request from the microprocessor 1 but there is no read request from the DMA master 2, the operation of the continuous memory access of the microprocessor 1 is executed. At this time, a read process using the first buffer 231 (normal buffer) and the second buffer 232 (continuous read buffer of the microprocessor 1) is executed.

マイクロプロセッサ１からデータＡ０の読み出し要求に対し、コントローラ２０はデータＡ０の格納先アドレスを指定したコマンド信号をメモリ３へ送る（Ｇ部）。この際、本来の読み出し目的であるデータＡ０のアドレスと、データＡ０の次のデータＡ１のアドレスをセットにしたコマンド信号をメモリ３へ送ることで、データＡ０の読み出しの際に、データＡ１も先取りして読み出しておき、マイクロプロセッサ１の連続読み出し用バッファに保持しておく（Ｈ部）。   In response to a read request for data A0 from the microprocessor 1, the controller 20 sends a command signal designating the storage destination address of the data A0 to the memory 3 (G section). At this time, the data A1 is also prefetched when the data A0 is read by sending to the memory 3 a command signal in which the address of the data A0 which is the original read purpose and the address of the data A1 next to the data A0 are set. The data is read out and held in the continuous reading buffer of the microprocessor 1 (H section).

次に、マイクロプロセッサ１からデータＡ１の読み出し要求に対し、コントローラ２０はデータＡ１の格納先アドレスを指定したコマンド信号をメモリ３へ送る（Ｉ部）。ここで、今回指定したアドレスと、前回先取りして読み出しておいたアドレスを比較し、両アドレスが一致すれば、予め先取りしておいたマイクロプロセッサ１の連続読み出し用バッファのデータＡ１を使用する（Ｊ部）。
この際にも、本来の読み出し目的であるデータＡ１のアドレスと、データＡ１の次のデータＡ２のアドレスをセットにしたコマンド信号をメモリ３へ送り、データＡ２を先取りして読み出しておき、マイクロプロセッサ１の連続読み出し用バッファに保持しておく（Ｋ部）。 Next, in response to a read request for data A1 from the microprocessor 1, the controller 20 sends a command signal designating the storage destination address of the data A1 to the memory 3 (part I). Here, the address designated this time is compared with the address prefetched and read last time, and if the two addresses match, the prefetched data A1 of the continuous read buffer of the microprocessor 1 is used ( Part J).
Also at this time, a command signal in which the address of the data A1 which is the original read purpose and the address of the data A2 next to the data A1 is set is sent to the memory 3, and the data A2 is prefetched and read. 1 is held in the continuous reading buffer (K section).

このように、マイクロプロセッサ１の連続読み出し用バッファに先行して保持していたデータを使用することで、コントローラ２０がメモリ３にアクセスしてデータを読み出すのを待つことなくマイクロプロセッサ１にデータを返すことができ、高速応答をすることができる。   In this way, by using the data held in advance in the continuous reading buffer of the microprocessor 1, the data is sent to the microprocessor 1 without waiting for the controller 20 to access the memory 3 and read the data. It can be returned and can respond quickly.

本発明の一実施例を示す構成図である。It is a block diagram which shows one Example of this invention. 本発明の具体的な回路例を示した図である。It is the figure which showed the specific circuit example of this invention. マイクロプロセッサとＤＭＡマスターが同時にメモリアクセスした場合の動作を説明するタイミングチャートである。6 is a timing chart for explaining an operation when a microprocessor and a DMA master simultaneously access memory. マイクロプロセッサの連続メモリアクセスの動作を説明するタイミングチャートである。It is a timing chart explaining operation | movement of the continuous memory access of a microprocessor. 従来のメモリアクセス制御装置の構成図である。It is a block diagram of the conventional memory access control apparatus. 従来のメモリアクセス制御装置におけるメモリアクセスの動作を説明するタイミングチャートである。It is a timing chart explaining operation | movement of the memory access in the conventional memory access control apparatus.

符号の説明Explanation of symbols

１ マイクロプロセッサ
２ ＤＭＡマスター
３ メモリ
２１ アクセス調停手段
２２ コマンド生成手段
２３ データ制御手段
２１１ マスター信号生成手段
２１２ 選択信号制御手段
２１３ アドレス判定手段
２２１，２２２，２２３ アドレス選択手段
２３１ 第１のバッファ
２３２ 第２のバッファ
２３３，２３４ データ選択手段 DESCRIPTION OF SYMBOLS 1 Microprocessor 2 DMA master 3 Memory 21 Access arbitration means 22 Command generation means 23 Data control means 211 Master signal generation means 212 Selection signal control means 213 Address determination means 221, 222, 223 Address selection means 231 First buffer 232 Second Buffer 233,234 data selection means

Claims (5)

マイクロプロセッサとＤＭＡマスターからのメモリアクセスを制御するメモリアクセス制御装置において、
前記マイクロプロセッサと前記ＤＭＡマスターからの読み出し要求を調停するアクセス調停手段と、
該アクセス調停手段の調停結果に従い前記メモリへ送るコマンド信号を生成するコマンド生成手段と、を有し、
前記アクセス調停手段が、前記マイクロプロセッサと前記ＤＭＡマスターから同時に読み出し要求があったと判断した場合、前記コマンド生成手段は、前記マイクロプロセッサ用のコマンド信号と前記ＤＭＡマスター用のコマンド信号を、定められた優先順位に従い連続して前記メモリへ送ることを特徴とするメモリアクセス制御装置。 In a memory access control device for controlling memory access from a microprocessor and a DMA master,
Access arbitration means for arbitrating read requests from the microprocessor and the DMA master;
Command generation means for generating a command signal to be sent to the memory in accordance with the arbitration result of the access arbitration means,
When the access arbitration means determines that there is a simultaneous read request from the microprocessor and the DMA master, the command generation means determines a command signal for the microprocessor and a command signal for the DMA master. A memory access control device for continuously sending data to the memory according to priority. 前記アクセス調停手段は、前記メモリアクセスの優先順位を定めたマスター信号を生成するマスター信号生成手段と、
前記マイクロプロセッサと前記ＤＭＡマスターからの読み出し要求及び前記マスター信号から前記コマンド信号を生成する手順を制御する選択信号制御手段と、
を有することを特徴とする請求項１記載のメモリアクセス制御装置。 The access arbitration means includes a master signal generation means for generating a master signal that defines a priority order of the memory access;
Selection signal control means for controlling a read request from the microprocessor and the DMA master and a procedure for generating the command signal from the master signal;
2. The memory access control apparatus according to claim 1, further comprising: 前記コマンド生成手段は、前記マイクロプロセッサからの読み出しアドレスと、該アドレスに所定値を加算したアドレスと、前記ＤＭＡマスターからの読み出しアドレスとから使用するアドレスを選択するアドレス選択手段を有し、前記選択信号制御手段により該アドレス選択手段を制御して前記コマンド信号を生成することを特徴とする請求項２記載のメモリアクセス制御装置。   The command generation means includes address selection means for selecting an address to be used from a read address from the microprocessor, an address obtained by adding a predetermined value to the address, and a read address from the DMA master. 3. The memory access control device according to claim 2, wherein the command signal is generated by controlling the address selection means by a signal control means. 前記メモリから読み出したデータを一時的に保持する第１のバッファと、前記データを読み出す際に該データに連続する１つ先のデータも読み出して一時的に保持する第２のバッファと、前記第１及び第２のバッファのデータのうちどちらのデータを使用するか選択するデータ選択手段とからなるデータ制御手段を有し、
前記マイクロプロセッサからの読み出しアドレスが連続する場合に、前記第２のバッファのデータを使用することを特徴とする請求項１乃至３のいずれかに記載のメモリアクセス制御装置。 A first buffer that temporarily holds data read from the memory; a second buffer that also reads and temporarily holds data immediately preceding the data when the data is read; and Data control means comprising data selection means for selecting which one of the data in the first and second buffers is used;
4. The memory access control device according to claim 1, wherein the data in the second buffer is used when read addresses from the microprocessor are continuous. 前記マイクロプロセッサからの読み出しアドレスと、前回の読み出しアドレスに所定値を加算したアドレスとを比較するアドレス判定手段を有し、
前記比較による値が一致した場合に、前記第２のバッファのデータを使用することを特徴とする請求項４記載のメモリアクセス制御装置。 Address determining means for comparing a read address from the microprocessor with an address obtained by adding a predetermined value to the previous read address;
5. The memory access control device according to claim 4, wherein when the values by the comparison match, the data in the second buffer is used.
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