JP2009201119A - Low voltage operational amplifier and method - Google Patents
Low voltage operational amplifier and method Download PDFInfo
- Publication number
- JP2009201119A JP2009201119A JP2009097170A JP2009097170A JP2009201119A JP 2009201119 A JP2009201119 A JP 2009201119A JP 2009097170 A JP2009097170 A JP 2009097170A JP 2009097170 A JP2009097170 A JP 2009097170A JP 2009201119 A JP2009201119 A JP 2009201119A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- current
- operational amplifier
- coupled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Amplifiers (AREA)
Abstract
Description
本発明は、一般に集積回路設計に関し、さらに詳しくは、レール対レール入力能力を得るために空乏モード金属酸化物半導体電界効果トランジスタ(MOSFET)を採用する差分増幅器入力段を有するモノリシック演算増幅器に関する。 The present invention relates generally to integrated circuit design, and more particularly to a monolithic operational amplifier having a differential amplifier input stage that employs a depletion mode metal oxide semiconductor field effect transistor (MOSFET) to obtain rail-to-rail input capability.
演算増幅器を取り巻く電子システムの産業の動向は、バッテリ源から供給される、より低い動作電圧に向かっている。このため、増幅器の用途は、高入力インピーダンス,低入力オフセット電圧,低ノイズ,高帯域幅,高速の充分な出力駆動能力などの従来の演算増幅器の装備に加えて、低電圧単一電源の動作を必要とする。種々の集積回路製造過程により、ダーリントンPNPトランジスタおよびPチャネル空乏モードMOSFETなど、演算増幅器の入力段に関して上記の基準を満たすことを目標とする差分入力段の技術が生まれている。増幅器出力段は、NPN,PNPおよびMOSFETを含むトランジスタを組み合わせて、低いクロスオーバ歪み,レール対レール性能を含む大きな出力電圧揺動,優れた位相および利得限界,低い出力インピーダンスおよび対称の電流流出および流入(ソースおよびシンク)能力を目標とする技術を用いてきた。 The industry trend of electronic systems surrounding operational amplifiers is towards lower operating voltages supplied from battery sources. For this reason, in addition to the conventional operational amplifier equipment such as high input impedance, low input offset voltage, low noise, high bandwidth and high speed output drive capability, the amplifier can be used for low voltage single power supply operation. Need. Various integrated circuit manufacturing processes have resulted in differential input stage technologies that aim to meet the above criteria for operational amplifier input stages, such as Darlington PNP transistors and P-channel depletion mode MOSFETs. The amplifier output stage combines transistors including NPN, PNP and MOSFET to provide low crossover distortion, large output voltage swing including rail-to-rail performance, excellent phase and gain limits, low output impedance and symmetric current drain and Technology has been used that targets inflow (source and sink) capacities.
単一の電源電圧源から種々の入力段が動作するが、増幅器動作に関する低電圧限界は、入力段の種類と集積回路製造過程により異なる。演算増幅器に関する現在の入力段設計は、1ボルト付近に寿命限界を有するバッテリにより電力を供給される製品での使用が不可能な電圧動作限界を呈する。たとえば、複数のバイポーラ・トランジスタを用いて温度効果と電流経路とを補償する演算増幅器は、標準のトランジスタのベース−エミッタ電圧降下により課せられる低い電圧限界を有する。 Various input stages operate from a single power supply voltage source, but the low voltage limit for amplifier operation depends on the type of input stage and the integrated circuit manufacturing process. Current input stage designs for operational amplifiers exhibit voltage operating limits that cannot be used in products powered by batteries with life limits near 1 volt. For example, an operational amplifier that uses multiple bipolar transistors to compensate for temperature effects and current paths has a low voltage limit imposed by the base-emitter voltage drop of standard transistors.
そのため、バッテリ源から電力を供給される種々の用途、特に演算増幅器の特性を減じない低電圧用途において用いることのできる汎用的な演算増幅器が必要である。高入力インピーダンスと低入力オフセット電圧を提供する演算増幅器入力段が必要である。信号経路内のトランジスタを最小限に抑えて、高速と高帯域幅とを提供しながら、入力と出力の両方に関してレール対レール能力を有する演算増幅器が必要である。 Therefore, there is a need for a general purpose operational amplifier that can be used in various applications where power is supplied from a battery source, particularly low voltage applications that do not reduce the characteristics of the operational amplifier. There is a need for an operational amplifier input stage that provides high input impedance and low input offset voltage. There is a need for an operational amplifier that has rail-to-rail capabilities for both input and output, while minimizing transistors in the signal path to provide high speed and high bandwidth.
低電圧演算増幅器10のブロック図を図1に示す。差分入力信号VINが、演算増幅器入力段12の2つの入力の両端に印加される。演算増幅器入力段12の端子67は、MOSFET13のゲートに結合される。ドレイン端子,ソース端子およびゲート端子を有するMOSFET装置は、第1電流端子,第2電流端子および制御端子を有する電流導電トランジスタである。以下の説明では、バイポーラ・トランジスタの代わりに、必要に応じてMOSFETまたはその他の同等品を用いることができる点に留意すること。MOSFET13のドレインは、1ボルトなど正の電源で動作する電源導体VCCに結合される。演算増幅器10の負の電源が図面内では示され、全体を通じて接地基準として説明される。MOSFET13のソースは、シンク制御回路14の入力と、約25マイクロアンペアを流入する電流シンク15の第1端子とに結合される。MOSFET13のバルク(図示せず)は電圧基準(図示せず)に結合される。電流シンク15の第2端子は、接地基準に結合される。シンク制御回路14の端子107は、トランスリニア・ループ16の第1入力と、NPNトランジスタ18のベースとに結合される。キャパシタ20は、トランジスタ18のベースとコレクタとの間に結合され、好適な実施例においては、約8ピコファラドの容量を有する。エミッタ端子,コレクタ端子およびベース端子を有するNPNトランジスタまたはPNPトランジスタは、第1電流端子,第2電流端子および制御端子を有する電流導電トランジスタである。トランジスタ18のエミッタは接地基準に結合され、トランジスタ18のコレクタは出力信号VOUTを生成する端子25に結合される。
A block diagram of the low voltage
図1のソース制御回路22の端子147は、トランスリニア・ループ16の出力とPNPトランジスタ24のベースとに結合される。キャパシタ26は、トランジスタ24のベースとコレクタとの間に結合され、好適な実施例においては、約8ピコファラドの容量を有する。トランジスタ24のエミッタは、動作電位VCCに結合される。トランジスタ24のコレクタは、出力ドライバ段出力としてVOUTを生成する端子25に結合される。約20ピコファラドに選択されるキャパシタ28と、約1.4キロオームに選択される抵抗27とは、演算増幅器入力段12の端子25と端子67との間に直列に結合される。
低電圧演算増幅器10は、2つの増幅段を有する。演算増幅器入力段12の出力は、第1増幅段としての被増幅差分入力信号によって構成され、出力ドライバ段29が第2増幅段となる。MOSFET13は、Nチャネル空乏モード・ソース・フォロアMOSFETとして接続され、負の閾値電圧を持つように処理される。空乏モード・ソース・フォロアにおいては、ゲート端子に与えられた電圧電位がソース端子に伝えられる。MOSFET装置は、入力信号を変更または増幅しないので、演算増幅器入力段12から受信された信号を転送する際に単一利得を提供する。MOSFET13は、MOSFET装置本来の高入力インピーダンスを提供する。この高入力インピーダンスは、MOSFET装置を処理する際に形成される誘電性酸化物による、電流経路から、接地基準または動作電位VCCのいずれか一方へのゲート端子の分離に由来する。
The low voltage
図1を参照して、シンク制御回路14は、低電圧演算増幅器10の電流シンク能力を制御するトランジスタ18のベース電流駆動を生成する。低電圧演算増幅器10は、8ボルトないし1ボルトのVCC動作範囲を有する。3ボルトの動作電位VCCにおいては、トランジスタ18の電流シンク能力は、50ミリアンペアである。ソース制御回路22は、低電圧演算増幅器10の電流ソース能力を制御するトランジスタ24のベース電流駆動を生成する。3ボルトの動作電位VCCにおいては、トランジスタ24の電流ソース能力は、50ミリアンペアである。信号VINが演算増幅器入力段12により増幅されると、端子107におけるトランスリニア・ループ16への信号は、端子67における信号の被転送出力となる。このため、演算増幅器入力段12に対する入力信号VINに基づいて、トランスリニア・ループ16は、シンク制御回路14を動作させて低電圧演算増幅器10がトランジスタ18を介して電流を流入するか、ソース制御回路22を動作させて低電圧演算増幅器入力段がトランジスタ24を介して電流を流出するかを選択する。
Referring to FIG. 1, the
図1を参照して、2つの増幅段を有する低電圧演算増幅器10は、2つの周波数極を有する。抵抗27およびキャパシタ28の機能は、1つの周波数極を低電圧演算増幅器10の帯域幅よりも高くずらして、もう一方の主要周波数極を低い周波数にずらすことである。この分極技術の目的は、増幅器の安定性を確保することである。すなわち、第2極を、単一利得点を超えて移動することにより、充分な位相限界が得られるので、位相シフトは単一利得点において180度にならず、低電圧増幅器10が発振することを防ぐ。
Referring to FIG. 1, a low voltage
図2は、図1に示される演算増幅器と共に用いるのに適した演算増幅器入力段12の好適な実施例の概略図である。低電圧演算増幅器10の第1増幅段は、演算増幅器入力段12により行われる。信号VINは、Nチャネル空乏モード金属酸化物半導体電界効果トランジスタ(MOSFET)30,32のゲートの両端に結合された差分入力である。MOSFET30のドレインは、電流ソース34の1つの端子に結合され、約80マイクロアンペアの電流を供給する。MOSFET32のドレインは、電流ソース36の1つの端子に結合され、約80マイクロアンペアの電流を供給する。電流ソース34,36の両方の第2端子は、動作電位VCC結合される。MOSFET30,32の両方のソース端子は、電流シンク38の1つの端子に結合され、約40マイクロアンペアを流入する。電流シンク38のもう一方の端子は、接地基準に結合される。MOSFET30およびMOSFET32のバルクまたはウェル端子は、接地基準に結合される。
FIG. 2 is a schematic diagram of a preferred embodiment of an operational
入力信号VINを受信する図2のMOSFET30,32の差分対は、MOSFET30,32のドレイン端子から、電流バイアス回路39に対する交流(AC)信号入力として供給される2つの出力を生成する。電流バイアス回路39の機能は、MOSFET30,32のドレイン端子から結合された2つの入力に等しい負荷を与え、出力端子67において電流ソースおよびシンク能力を一致させ、出力端子67に高インピーダンスを与え、入力信号VINの差分−単終段変換を行うことである。トランジスタ40,42,44,46,48は、好適な実施例においては、トランジスタ48のコレクタに結合された共通トランジスタ・ベース端子を有するPNP型である。約20マイクロアンペアを流入する電流シンク50は、トランジスタ48の共通ベースおよびコレクタ端子に結合された第1端子を有する。電流シンク50の第2端子は接地基準に結合される。トランジスタ40,42のエミッタは、MOSFET30のドレインに結合される。トランジスタ44,46のエミッタは、MOSFET32のドレインに結合される。トランジスタ48のエミッタは、約7.5キロオームに選択された抵抗49の1つの端子に結合され、抵抗49の第2端子は動作電位VCCに結合される。
The differential pair of
トランジスタ52,54,56,58,60,62,64,66,72は、図2の演算増幅器入力段12の好適な実施例においてはNPN型である。トランジスタ44,52の共通コレクタは、トランジスタ54,56の共通ベースに結合する。トランジスタ40,42,58,60の共通コレクタは、トランジスタ62,64の共通ベースに結合される。トランジスタ52のエミッタは、トランジスタ54のコレクタに結合される。トランジスタ56のコレクタは、トランジスタ58のエミッタに結合される。トランジスタ54,56のエミッタは、接地基準に結合される。トランジスタ60のエミッタは、トランジスタ62のコレクタに結合される。トランジスタ64のコレクタは、トランジスタ66のエミッタに結合される。トランジスタ62,64のエミッタは、接地基準に結合される。トランジスタ52,58,60,66の共通ベース端子は、20マイクロアンペアを流出する電流ソース68の1つの端子と、9キロオームの抵抗70の1つの端子とに結合される。電流ソース68の第2端子は、動作電位VCCに結合される。抵抗70の第2端子は、トランジスタ72の共通コレクタおよびベースに結合される。トランジスタ72のエミッタは接地基準に結合される。トランジスタ46,66の共通コレクタは、演算増幅器入力段出力として信号「段1出力(STAGE-1 OUTPUT)」を生成する出力端子67に結合される。これで演算増幅器入力段12に関する接続が完了する。
本発明の1つの特徴として、演算増幅器入力段12は、Nチャネル空乏モードMOSFET30,32を用いて、レール間を揺動し、ゲートが接地にあっても、動作電源にあっても、半電源にあっても最小相互コンダクタンス変化を呈する。相互コンダクタンスは、MOSFETのゲート−ソース電圧の一定の変化に関するMOSFETドレイン電流変化として測定される。増幅器の帯域幅は、相互コンダクタンスに比例する。図1に見られるMOSFET13と、演算増幅器入力段12のMOSFET30,32とは、ゲート,ドレイン,ソースおよびバルクとして表される4つの端子を有するシリコン基板上に構築されたNチャネル空乏モード装置である。処理マスク層が、ヒ素などのN型ドーピング材料をシリコン内に注入する領域を規定して、ソースおよびドレイン領域を形成する。MOSFETゲート領域も、処理マスク層により規定されるので、ゲート導体およびゲート酸化物は、ソース領域とドレイン領域とを物理的に隔てる。Nチャネルのソースおよびドレイン領域は、ホウ素などのP型材料注入を受けるウェル領域内に閉じこめられる。アルミニウム金属などの低抵抗導電率材料が、ゲート端子,ソース端子,ドレイン端子およびウェル端子またはバルクへの電気的接続部となる。
As one feature of the present invention, operational
図2の演算増幅器入力段12は、小さい信号差分入力を受け取り、正確に増幅を行う。Nチャネル空乏モードMOSFET30,32は、入力信号VINの電圧範囲と、動作電位VCCの範囲にわたり、飽和モードで連続動作する。MOSFET装置は、装置のドレイン電圧が装置のゲート電圧と閾値電圧との差よりも大きいときは、飽和領域内で動作するので、装置の閾値電圧が重要なMOSFETパラメータとなる。空乏モードMOSFET13,30,32に関しては、閾値電圧は、ドレイン−ソース電流導電が終端される、測定されたゲート−ソース電圧である。
The operational
シリコン・ウェハ上に作成されたNチャネル装置の閾値電圧は、ドレイン−ソース導電チャネルを排除し、電流の流れを終端させるための4つの特定の物理的処理製造効果を克服するために必要とされるゲート電圧として定義される。第1および第2閾値効果は、シリコン対二酸化シリコンの界面におけるゲート下の仕事関数と電荷とを克服するためにゲートに印加される電圧電位として定義されるフラットバンド電圧に基づく。仕事関数電位は、ゲート材料と半導体材料内のフェルミ・レベルにおける電子エネルギの差に基づく。シリコン対二酸化シリコンの界面における電荷は、結晶配向と集積回路処理とに依存する。MOSFETの第3および第4閾値電圧効果は、表面反転層を形成するために必要な電圧電位に帰する。ゲート導体に印加される電界によりソースからドレインに誘導されるN型導電チャネル層は、バルク材料内の不純物濃度に依存する。 The threshold voltage of an N-channel device created on a silicon wafer is required to overcome the four specific physical processing manufacturing effects to eliminate the drain-source conduction channel and terminate the current flow. Defined as the gate voltage. The first and second threshold effects are based on a flat band voltage defined as the voltage potential applied to the gate to overcome the work function and charge under the gate at the silicon-silicon dioxide interface. The work function potential is based on the difference in electron energy at the Fermi level in the gate material and the semiconductor material. The charge at the silicon-to-silicon dioxide interface depends on the crystal orientation and integrated circuit processing. The third and fourth threshold voltage effects of the MOSFET are attributed to the voltage potential required to form the surface inversion layer. The N-type conductive channel layer induced from the source to the drain by the electric field applied to the gate conductor depends on the impurity concentration in the bulk material.
Nチャネル空乏モードMOSFETに関する閾値電圧項は、集積回路製造中の処理に直接関わる4つの項目、ウェハ開始材料,導電性ゲート材料の種類,ゲート酸化物界面におけるシリコン内の不純物およびPウェル・バルク領域のドーピング濃度により決まる。閾値調整注入と呼ばれる処理フローの段階により、ゲート領域内により濃度の高いN型線量注入を課することにより、NチャネルMOSFET装置はエンハンスメント・モードから空乏モードへと変更される。空乏モードMOSFET30,32は、負の閾値電圧で処理される。ゲートが接地基準にあっても、負の閾値をもつMOSFET空乏モード装置は、ドレイン−ソース端子からの電流導電経路のための反転層を作り出す。
The threshold voltage terms for N-channel depletion mode MOSFETs are four items directly related to processing during integrated circuit fabrication: wafer start material, type of conductive gate material, impurities in silicon and P-well bulk region at the gate oxide interface It depends on the doping concentration. An N-channel MOSFET device is changed from the enhancement mode to the depletion mode by imposing a higher concentration N-type dose implantation in the gate region through a stage of processing flow called threshold adjustment implantation. The
空乏モードMOSFET30または32のゲートが接地基準にあると、装置は飽和され、最小限の基板効果をもつ通常の共通モード範囲内で動作する。シリコン・ウェハとして処理される装置面積当たりの相互コンダクタンスが高いので、NチャネルMOSFETが望ましい。MOSFET30,32のゲート電圧電位が接地基準よりも上がると、MOSFET30,32のソース端子は正のゲート電圧に従動する。MOSFET30,32のバルク端子が接地基準に結合されていると、バルク端子電圧より高いソース端子電圧電位により、チャネルのコンダクタンスが変調され、これが基板効果となる。ソース−バルク電圧が増大すると、Nチャネル空乏モードMOSFET装置の閾値電圧は、バルク内の注入ドーピングにより誘導された負の値から、正の値に向かって動的に移動する。正の閾値を有すると、MOSFET装置の共通モード範囲は、正の供給レールにおける検知に向けて移動する。高濃度のP型ウェル・ドーピングにより、Nチャネル空乏モードMOSFET30,32の基板効果が増大し、正のレールで動作しながら飽和領域での両装置の動作を維持する。従って、基板効果は、閾値電圧を変調し、MOSFET装置の飽和領域内での動作を維持することにより、Nチャネル空乏モードMOSFET装置を扶助する。
When the gate of the
演算増幅器入力段12の代替の実施例には、4つのトランジスタ52,54,56,58を電流ミラーとして配列された2つのNPNトランジスタに置き換え、4つのトランジスタ60,62,64,66をこれも電流ミラーとして配列された2つのNPNトランジスタに置き換える段階が含まれる。図2を参照して、実際の代替の実施例では、トランジスタ52,58,60,66のそれぞれに関してコレクタからエミッタの配線を短絡し、その後でこれらのトランジスタを回路図から取り除く。代替の実施例においては、演算増幅器入力段12の電流ソース68,抵抗70およびトランジスタ72により与えられる電圧基準が排除される。
An alternative embodiment of the operational
直前に説明された代替実施例に関して図2に示される演算増幅器入力段12を参照して、トランジスタ40のコレクタ内に流れる電流は約30マイクロアンペアのIceである。等価の電流Iceは、演算増幅器入力が共通モードにあるときにトランジスタ42,44,46の各々にも流れる。トランジスタ44内のIceコレクタ電流の2Ibe部分が、トランジスタ54,56にベース電流を供給するために用いられ、トランジスタ54のコレクタには(Ice−2Ibe)の電流が残る。トランジスタ54,56の電流ミラーは、(Ice−2Ibe)電流がトランジスタ56のコレクタ内にもあることを意味する。トランジスタ40,42がそれぞれ等しいIce電流を供給し、トランジスタ56のコレクタ内の電流が(Ice−2Ibe)とすると、トランジスタ62のコレクタ電流は、トランジスタ62,64のベースへの電流2Ibeを減じた後のIceとなる。トランジスタ62,64の電流ミラーは、トランジスタ62の等価のIceコレクタ電流が、トランジスタ64のコレクタ電流であることを意味し、それぞれトランジスタ46により供給されるICE電流と一致する。そのため、「段1出力」信号へのソースおよびシンク電流は、トランジスタ46のソース電流およびトランジスタ64のシンク電流を通じて一致する出力能力を有する。
Referring to the operational
上述の概略図で示される代替の実施例は、出力端子67における信号「段1出力」の有効出力インピーダンスを改善する目的で、図2に示される好適な実施例に強化される。トランジスタ64に直列にカスケード・トランジスタ(cascade transistor)66を追加することにより、出力端子67の出力インピーダンスが増大する。トランジスタ60は、バランス・トランジスタ66に追加される。トランジスタ54,56にトランジスタ52,58を追加すると、トランジスタ60,62,64,66により形成されるカスケード電流ミラーのIbeを一致および解消する別のカスケード電流ミラーが形成される。
The alternative embodiment shown in the schematic diagram above is enhanced to the preferred embodiment shown in FIG. 2 for the purpose of improving the effective output impedance of the signal “stage 1 output” at
図2に示される演算増幅器入力段12は、ゲート端子に印加される電圧に対する2乗の関係に従って、MOSFET30,32の飽和電流に基づき、第1段階の信号VINの増幅を行う。端子67が「段1出力」信号を供給する電流バイアス回路39は、トランジスタ46,66の共通コレクタに対する接続に関しては高いインピーダンス出力となる。電流バイアス回路39は、「段1出力」信号を供給する際のトランジスタ46,66のソースおよびシンク電流能力も一致させる。上述のように、トランジスタ52,54,56,58は、Ibeが解消されるような方法で結合されるので、トランジスタ46,66は、端子67において「段1出力」信号を供給する際にソースおよびシンク電流能力を一致させる。図2を参照して、トランジスタ48のコレクタに結合されたベースがVbeダイオード電圧基準を設定し、電流シンク50から抵抗49を介して約20マイクロアンペアの電流に加えられると、動作電位VCCより約0.75ボルト低い電圧を設定する。トランジスタ40,42,44,46は、動作電位VCCより低いトランジスタ・ベース基準電圧として供給される0.75ボルトにより能動動作領域内に維持される。同様に、接地基準電圧より約0.75ボルト高い電位を用いて、トランジスタ52,58,60,66をその能動領域にバイアスさせる。0.75ボルトの電位は、電流ソース68からの20マイクロアンペアの電流を、9キロオームの抵抗70を通じて、トランジスタ72のVbe電圧降下に加えたものである。
The operational
図3は、演算増幅器入力段12の別の代替の実施例を示す。MOSFET30,32は、前述のように電流ソース34,36と電流シンク38とに結合される。入力信号VINを受信するMOSFET30,32の差分対は、MOSFET30,32のドレイン端子から2つの入力を生成する。MOSFET30のドレインからの出力は、PNPトランジスタ200のエミッタに結合される。MOSFET32のドレインからの出力は、PNPトランジスタ202のエミッタに結合される。トランジスタ200,202の共通ベースは、電圧基準を受けるよう結合される。NPNトランジスタ204,206の共通ベースは、トランジスタ204のコレクタに結合される。トランジスタ200のコレクタは、トランジスタ204のコレクタに結合される。トランジスタ202のコレクタは、出力信号「段1出力」を生成する端子67に結合される。トランジスタ206のコレクタは、端子67に結合される。トランジスタ204,206のエミッタは接地基準に結合される。
FIG. 3 shows another alternative embodiment of operational
再び図3を参照して、MOSFET30,32の差分対は、入力信号VINを受信し、トランジスタ200,202,204,206と共に入力信号の差分−単終段変換を実行する。しかし、トランジスタ202,206は、ソースおよびシンク電流能力を一致させず、図2に示される好適な実施例ほど高い出力インピーダンスを端子67に生成しない。
Referring again to FIG. 3, the differential pair of
図4も、演算増幅器入力段12のさらに別の代替の実施例である。MOSFET30は抵抗208に、MOSFET32は抵抗210に結合される。抵抗208,210の第2端子は、動作電位VCCに結合される。入力信号VINを受信するMOSFET30,32の差分対は、MOSFET30,32のドレイン端子から出力を生成する。MOSFET30のドレインからの出力は、PNPトランジスタ212のエミッタに結合される。MOSFET32のドレインからの出力は、PNPトランジスタ214のエミッタに結合される。トランジスタ212,214の共通ベースは、トランジスタ212のコレクタに結合される。電流シンク216の第1端子は、トランジスタ212のコレクタに結合される。トランジスタ214のコレクタは、信号「段1出力」を生成する出力端子67に結合される。電流シンク218の第1端子は、端子67に結合される。電流シンク216,218の第2端子は、接地基準に結合される。ここでも、図4に示される代替の実施例は、ソースおよびシンク電流能力を一致させず、図2に示される好適な実施例ほど高い出力インピーダンスを端子67に生成しない。
FIG. 4 is still another alternative embodiment of the operational
図5は、図1の低電圧演算増幅器10で用いるのに適したシンク制御回路14の概略図である。NPNトランジスタ74,76,78,80の共通ベースは、シンク制御回路14の入力として、図1に示されるMOSFET13のソースからの出力を受けるよう結合される。トランジスタ74のエミッタは、好適な実施例においては、約3オームに選択された抵抗82の第1端子に結合される。トランジスタ76のエミッタは、約1.5キロオームに選択された抵抗84の第1端子に結合される。トランジスタ78のエミッタは、約1.5キロオームに選択された抵抗84の第1端子に結合される。トランジスタ80のエミッタは、約1.5キロオームに選択された抵抗88の第1端子に結合される。抵抗82,84,86,88の第2端子は、接地基準に結合される。
FIG. 5 is a schematic diagram of a
図5のNPNトランジスタ90,92の共通ベースは、約25キロオームに選択された抵抗94の第1端子に結合される。トランジスタ90のエミッタは、トランジスタ74のコレクタに結合される。トランジスタ92,96の共通エミッタは、トランジスタ76のコレクタに結合される。トランジスタ92のコレクタは、PNPトランジスタ100のエミッタと、約4キロオームに選択された抵抗98の第1端子とに結合される。NPNトランジスタ96のコレクタは、PNPトランジスタ102のエミッタと、約4キロオームに選択された抵抗104の第1端子とに結合される。トランジスタ100,102の共通ベースは、トランジスタ100のコレクタと、トランジスタ78のコレクタとに結合される。トランジスタ102のコレクタは、トランジスタ80のコレクタと、PNPトランジスタ106のベースとに結合する。約5ピコファラドの容量に選択されたキャパシタ108の第1端子は、トランジスタ106のベースに結合する。キャパシタ108の第2端子は、接地基準に結合される。トランジスタ106のコレクタは、信号「シンク1通過(SINK-1 PASS THROUGH )」を生成する端子107に結合される。トランジスタ106のエミッタは、約25キロオームに選択された抵抗110の第1端子と、約1キロオームに選択された抵抗112の第1端子とに結合される。抵抗110の第2端子は、トランジスタ96のベースに結合される。抵抗94,98,104,112の第2端子と、トランジスタ90のコレクタとは、動作電位VCCに結合される。
The common base of
図5のシンク制御回路14の機能は、図1に示される出力トランジスタ18により、低電圧演算増幅器10の出力におけるIoutなどの電流を流入するために必要とされる適切なベース駆動電流を供給することである。図1のトランジスタ18のエミッタ幾何学形状は、図5のトランジスタ74のエミッタ幾何学形状のNT倍の寸法である。この好適な実施例に関しては、比率を決定するNTトランジスタ乗数は約25である。そのため、出力トランジスタ18は、トランジスタ74のコレクタ電流よりNT倍大きいコレクタ電流を有する。トランジスタ90は、トランジスタ74と同一または同様のエミッタ幾何学形状の寸法を有するので、同一または同様のコレクタ電流Iout/NTを導電する。トランジスタ90のベース電流は、Iout/(NT・B)であり、Bはトランジスタのベース電流で除算したトランジスタのコレクタ電流の比として定義されるトランジスタ電流利得である。トランジスタ92,96は、差分単一利得増幅器を形成し、トランジスタ92のベースが抵抗94内のIout/(NT・B)電流により起こる電圧降下を検知する。
The function of the
かくして、トランジスタ90および抵抗94は、トランジスタ18に見られるIoutより比例的に小さい電流を、抵抗94の両端の電圧に変換して、これが差分単一利得増幅器に対する1つの入力となる。トランジスタ92のベースの電圧は、(Iout・R94)/(NT・B)の電圧について、抵抗94の抵抗R94で乗算した抵抗94内の電流になる。差分単一利得増幅器の入力は、両方とも一致する電圧電位を有する。差分単一利得増幅器のもう一方の入力は、トランジスタ96のベースに印加される。トランジスタ96のベースの電圧は、抵抗R12を有する抵抗112を通る電流ICから起こる。一致する電圧電位を有する差分単一利得増幅器の両入力により、結果は(IC・R112)=(Iout・R94)/(NT・B)となる。電流ICについてこれを解くと、(Iout・NR)/(NT・B)となり、NRは抵抗94および抵抗112の抵抗値の比、すなわちR94/R112である。抵抗112を通る電流ICは、基本的にはトランジスタ106のエミッタ−コレクタ電流となる。NTに一致するように値NRを選択することにより、電流ICはIout/Bの値を有する。かくして、2つのトランジスタ、すなわちトランジスタ18とトランジスタ74の、2つの抵抗すなわち抵抗94と抵抗112に対する比を一致させることにより、トランジスタ106を流れる電流Iout/Bは、シンク・トランジスタ18にベース電流を供給する。図1に示されるようにトランジスタ18内にIout/Bのベース電流があるとき、トランジスタ18のコレクタ電流はIoutである。図5のシンク制御回路14の機能は、図1に示される出力トランジスタ18が低電圧演算増幅器10の出力において電流Ioutを流入するために必要とする適切なベース駆動電流を供給することである。
Thus,
このように、シンク制御回路14は、3つの変換ステップを実行する。第1ステップは、トランジスタ18およびトランジスタ74に対してトランジスタ・エミッタ幾何学形状比を提供して、トランジスタ130のベースにIout/(NT・B)の電流を生成することである。ステップ2で、シンク制御回路14は、差分単一利得増幅器の入力に、抵抗94内に生成されるIout/(NT・B)電流に依存する電圧を生成する。最終ステップは、シンク制御回路14内のトランジスタ106がトランジスタ106内にコレクタ電流Iout/Bを生成するよう抵抗比を決定して、低電圧演算増幅器10内の出力トランジスタ18にベース駆動電流を供給することである。図1に示されるトランジスタ18に関するこのようなベース駆動電流は、トランジスタおよび抵抗の比と、図5に示されるシンク制御回路14に見られる差分単一利得増幅器により与えられる電圧の両方とに依存する。この好適な実施例については、NTトランジスタの比は約25で、NR抵抗の比は約25である。
In this manner, the
図1の低電圧演算増幅器10においては、入力信号VINの増幅を行うと、端子67に演算増幅器入力段12の出力として信号「段1出力」が生成され、これをMOSFET13がトランジスタ18のベースに直接伝え、ベース−エミッタ電圧(Vbe)の変化が起こる。Vbeが変化すると、電流Ioutを流入するトランジスタ18は、電流を修正して、(Iout+△Iout)を流入する。シンク制御回路14は、トランジスタ18のベースで△Vbeに応答し、シンク・トランジスタ18内の△Ioutコレクタ電流変化を補う追加のベース電流をトランジスタ18に生成する。シンク制御回路14は、低電圧演算増幅器10が入力信号VINの変化に応答すると、図1に示される出力シンク・トランジスタ18が必要とするだけ、ベース駆動電流をトランジスタ106に流す。
In the low-voltage
図1に示されるソース制御回路22を好適な実施例として図6に示す。PNPトランジスタ114,116,118,120の共通ベースは、信号「ソース1通過(SOURCE-1 PASS THROUGH)」を生成する端子147に結合される。トランジスタ114のエミッタは、約10オームに選択された抵抗122の第1端子に結合される。トランジスタ116のエミッタは、約4キロオームに選択された抵抗124の第1端子に結合される。トランジスタ118のエミッタは、約1キロオームに選択された抵抗126の第1端子に結合される。トランジスタ120のエミッタは、約1キロオームに選択された抵抗128の第1端子に結合される。抵抗122,124,126,128の第2端子は、動作電位VCCに結合される。
The
PNPトランジスタ130,132の共通ベースは、約25キロオームに選択された抵抗134の第1端子に結合される。トランジスタ130のエミッタは、トランジスタ114のコレクタに結合される。トランジスタ132,136の共通エミッタは、トランジスタ116のコレクタに結合される。トランジスタ132のコレクタは、トランジスタ140のエミッタと、約4キロオームに選択された抵抗138の第1端子とに結合される。PNPトランジスタ136のコレクタは、トランジスタ142のエミッタと、約4キロオームに選択された抵抗144の第1端子とに結合される。NPNトランジスタ140,142の共通ベースは、トランジスタ140のコレクタと、トランジスタ118のコレクタとに結合される。トランジスタ142のコレクタは、トランジスタ120のコレクタと、NPNトランジスタ146のベースとに結合する。約10ピコファラドの容量に選択されたキャパシタ148は、トランジスタ146のベースに結合された第1端子を有する。キャパシタ148の第2端子は、接地基準に結合される。トランジスタ146のコレクタは、信号「ソース1通過(SOURCE-1 PASS THROUGH)」を生成する端子147に結合される。トランジスタ146のエミッタは、約25キロオームに選択された抵抗150の第1端子と、約500オームに選択された抵抗152の第1端子とに結合される。抵抗150の第2端子は、トランジスタ136のベースに結合される。抵抗134,138,144,152の第2端子と、トランジスタ130のコレクタとは、接地基準に結合される。
The common base of
図6のソース制御回路22の機能は、図1に示される出力トランジスタ24が、低電圧演算増幅器10の出力におけるIoutなどの電流を流出するために必要とする適切なベース駆動電流を供給することである。図1のトランジスタ24のエミッタ幾何学形状は、図6のトランジスタ114のエミッタ幾何学形状のNt倍の寸法である。この好適な実施例に関しては、比率を決定するNtトランジスタ乗数は約50である。そのため、出力トランジスタ24は、トランジスタ114のコレクタ電流よりNt倍大きいコレクタ電流を有する。トランジスタ130は、トランジスタ114と同一または同様のエミッタ幾何学形状の寸法を有するので、同一または同様のコレクタ電流Iout/Ntを導電する。トランジスタ130のベース電流は、Iout/(Nt・B)であり、Bはトランジスタのベース電流で除算したトランジスタのコレクタ電流の比として定義されるトランジスタ電流利得である。トランジスタ132,136は、差分単一利得増幅器を形成し、トランジスタ132のベースが抵抗134内のIout/(Nt・B)電流により起こる電圧降下を検知する。
The function of the
かくして、トランジスタ130および抵抗134は、トランジスタ24に見られるIoutより比例的に小さい電流を、抵抗134の両端の電圧に変換して、これが差分単一利得増幅器に対する1つの入力となる。従って、トランジスタ132のベースの電圧は、(Iout・R134)/(Nt・B)の電圧について、抵抗134の抵抗R134で乗算した抵抗134内の電流になる。差分単一利得増幅器の入力は、両方とも一致する電圧電位を有する。差分単一利得増幅器のもう一方の入力は、トランジスタ136のベースに印加される。トランジスタ136のベースの電圧は、抵抗R152を有する抵抗152を通る電流ICから起こる。一致する電圧電位を有する差分単一利得増幅器の両入力により、結果は(IC・R152)=(Iout・R134)/(Nt・B)となる。電流ICについてこれを解くと、(Iout・Nr)/(Nt・B)となり、Nrは抵抗134および抵抗152の抵抗値の比、すなわちR134/R152である。抵抗152を通る電流ICは、基本的にはトランジスタ146のコレクタ−エミッタ電流となる。Ntに一致するように値Nrを選択することにより、電流ICはIout/Bの値を有する。かくして、2つのトランジスタ、すなわちトランジスタ24とトランジスタ114の、2つの抵抗すなわち抵抗134と抵抗152に対する比を一致させることにより、トランジスタ146を流れる電流Iout/Bは、ソース・トランジスタ24にベース電流を供給する。図1に示されるようにトランジスタ24内にIout/Bのベース電流があるとき、トランジスタ24のコレクタ電流はIoutである。図6のソース制御回路の機能は、図1に示される出力トランジスタ24が低電圧演算増幅器10の出力において電流Ioutを流出するために必要とする適切なベース駆動電流を供給することである。
Thus,
このように、ソース制御回路22は、3つの変換ステップを実行する。第1ステップは、トランジスタ24およびトランジスタ114のトランジスタ・エミッタ幾何学形状比を提供して、トランジスタ90のベースにIout/(Nt・B)の電流を生成することである。ステップ2で、ソース制御回路22は、差分単一利得増幅器の入力に、抵抗134内に生成されるIout/(Nt・B)電流に依存する電圧を生成する。最終ステップは、ソース制御回路22内のトランジスタ146がコレクタ電流Iout/Bを生成するよう抵抗比を決定して、低電圧演算増幅器10内の出力トランジスタ24にベース駆動電流を供給することである。図1に示されるトランジスタ24に関するこのようなベース駆動電流は、トランジスタおよび抵抗の比と、図6に示されるソース制御回路22に見られる差分単一利得増幅器により与えられる電圧の両方とに依存する。この好適な実施例については、Ntトランジスタの比は約50で、Nr抵抗の比は約50である。
Thus, the
図1の低電圧演算増幅器10においては、入力信号VINの増幅を行うと、演算増幅器入力段12の出力として信号「段1出力」が生成され、これをMOSFET13がトランジスタ18のベースに直接伝え、ベース−エミッタ電圧(Vbe)の変化が起こる。トランスリニア・ループ16は、トランジスタ18のベースに見られるのと同じ大きさのVbe電圧をトランジスタ24のベースに伝える。しかし、Vbe電圧は、反対の符号を持つ、すなわち、トランジスタ18のVbeが大きくなると、トランジスタ24のVbeは小さくなる。Vbeが変化すると、電流Ioutを流出するトランジスタ24は、電流を修正して、(Iout−△Iout)を流出する。ソース制御回路22は、低電圧演算増幅器10が入力信号VINの変化に応答すると、図1の出力ソース・トランジスタ24が必要とするベース駆動電流を供給する。
In the low voltage
図7は、簡略化されたトランスリニア・ループ16の実施例を示す。NPNトランジスタ230のベースは、端子107に結合される。NPNトランジスタ230,232の共通コレクタは、NPNトランジスタ232,234の共通ベースに結合される。トランジスタ230,232,234の共通エミッタは、接地基準に結合される。電流ソース236は、トランジスタ232のコレクタに結合される。電流ソース236の第2端子は、動作電位VCCに結合される。PNPトランジスタ238のベースおよびコレクタは、トランジスタ234のコレクタに結合される。トランジスタ238のエミッタは、動作電位VCCに結合される。PNPトランジスタ238のベースおよびコレクタは、出力端子147に結合される。端子147は、出力ドライバ段29(図1参照)のソース・トランジスタ24のベースに結合される。
FIG. 7 shows a simplified
さらに図7を参照して、たとえば、トランスリニア・ループ16の簡略化された実施例は、端子107において、正の電圧変化を受け、これによりトランジスタ230のベース−エミッタ電圧Vbeが修正される。出力ドライバ段29(図1参照)のトランジスタ18の導電率を上げるのと同じ+△Vbeが、トランジスタ230の導電率も上げ、ダイオード接続トランジスタ232から電流を分岐する。このため、電流ソース236は、トランジスタ230がトランジスタ230のコレクタ端子に適切に入る、あるいは端子107で受信された信号からトランジスタ230の△Vbeにより決まるように、トランジスタ232内に迂回する電流を供給する。トランジスタ234は、トランジスタ232を有する電流ミラー・トランジスタを形成する。トランジスタ230の+△Vbeにより、トランジスタ232が導電する電流が小さくなり、電流ミラーはトランジスタ234が導電する電流を小さくする。トランジスタ234内の電流が小さくなるということは、ダイオード接続トランジスタ238内の減少した電流がトランジスタ238の減少したVbeを発生させるということである。トランジスタ238のベースに見られる同一の減少Vbeは、出力ドライバ段(図1参照)の出力ソース・トランジスタ24のベースに見られる。従って、出力シンク・トランジスタ18(図1参照)のより高度な導電率に関して+△Vbeが大きくなると、トランスリニア・ループ16により、出力ソース・トランジスタ24(図1参照)のより低い導電率に関して同等なだけ−△Vbe減少する。
Still referring to FIG. 7, for example, a simplified embodiment of
図7のトランスリニア・ループ16の簡略化された実施例が端子107において、負の電圧変化を受けると、トランジスタ230のベース−エミッタ電圧が修正される。出力ドライバ段29(図1参照)のトランジスタ18の導電率を下げるのと同じ−△Vbeが、トランジスタ230の導電率も下げ、ダイオード接続トランジスタ232への電流を増大する。このため、電流ソース236は、トランジスタ230がトランジスタ230のコレクタ端子に適切に入れる、あるいは端子107で受信された信号により起こるトランジスタ230のVbe変化により決まるように、トランジスタ232内に迂回させる電流を供給する。トランジスタ234は、トランジスタ232を有する電流ミラー・トランジスタを形成する。トランジスタ230の−△Vbeは、従って、トランジスタ234により導電される電流を大きくする。トランジスタ234内の電流が大きくなるということは、ダイオード接続トランジスタ238の増大した電流を意味し、トランジスタ238のVbeを増大する。トランジスタ238のベースに見られる同一の増大Vbeは、出力ドライバ段(図1参照)の出力ソース・トランジスタ24のベースに見られる。従って、出力シンク・トランジスタ18(図1参照)の導電率の減少に関して、△Vbeが小さくなると、トランスリニア・ループ16により、出力ソース・トランジスタ24(図1参照)の増大する導電率に関して同等の+△Vbeとなる。
When the simplified embodiment of
図7を参照して、低電圧トランスリニア・ループ16の零入力電流は、トランジスタの幾何学形状の寸法に依存する。トランジスタ18(図1参照)のエミッタ面積は、トランジスタ230のエミッタ面積のNn倍の寸法である。トランジスタ24(図1参照)のエミッタ面積は、トランジスタ238のエミッタ面積のNp倍の寸法である。また、電流ミラー・トランジスタは、トランジスタ234のエミッタ形状がトランジスタ232のエミッタ形状のMn倍になるような寸法になっている。エミッタ面積がトランジスタの電流容量を決定するので、電流ソース236の電流2Iと、3つの変数Nn,Np,Mnの選択により、低電圧トランスリニア・ループ16のその他の電流が設定される。かくして、シンク・トランジスタ18(図1参照)の零入力電流IQは、IQ=(Nn・I)により設定され、ソース・トランジスタ24(図1参照)の零入力電流IQは、IQ=(Mn・Np・I)により設定される。トランジスタ230,232,234に関して接地基準へのエミッタ端子の結合経路に抵抗を追加するか、あるいはトランジスタ238の動作電位VCCへのエミッタ端子の結合経路に抵抗を追加することにより、エミッタが衰退し、倍数Nn,Np,Mnが変化することになる。
Referring to FIG. 7, the quiescent current of the low
図8は、図1に示されるトランスリニア・ループ16の好適な実施例を示す。PNPトランジスタ154,156の共通ベースは、トランジスタ154のコレクタと、約10マイクロアンペアの電流を流入する電流シンク158の第1端子とに結合される。トランジスタ156のコレクタは、NPNトランジスタ160のベースと、約33キロオームに選択された抵抗162の第1端子とに結合される。抵抗162の第2端子は、NPNトランジスタ164のベースおよびコレクタに結合する。トランジスタ160のエミッタは、NPNトランジスタ166のコレクタに結合する。トランジスタ166のベースは、信号「シンク1通過」を受信する端子107に結合する。トランジスタ160のエミッタは、PNPトランジスタ168のコレクタに結合する。トランジスタ160のエミッタは、NPNトランジスタ170,172の共通ベースに結合する。トランジスタ160のエミッタは、トランジスタ170のコレクタと、約175マイクロアンペアを流出する電流ソース174の第1端子とに結合する。トランジスタ166のエミッタは、約50オームに選択された抵抗176の第1端子に結合する。トランジスタ170のエミッタは、約100オームに選択された抵抗178の第1端子に結合される。トランジスタ172のエミッタは、約25オームに選択された抵抗180の第1端子に結合される。トランジスタ168のエミッタは、約300オームに選択された抵抗182に結合される。トランジスタ172,184の共通コレクタは、PNPトランジスタ184のベースに結合され、信号「ソース1通過」を生成する端子147に結合される。トランジスタ184のエミッタは、約400オームに選択された抵抗186の第1端子に結合される。トランジスタ154,156のエミッタは、動作電位VCCに結合される。トランジスタ160のコレクタは、動作電位VCCに結合される。抵抗182,186の第2端子と、電流ソース174の第2端子は、動作電位VCCに結合される。抵抗176,178,180の第2端子は、接地基準に結合される。トランジスタ164のエミッタと電流シンク158の第2端子とは、接地基準に結合される。
FIG. 8 shows a preferred embodiment of the
図8のトランスリニア・ループは、高周波数応答特性を有する高速出力段となる。すでに説明した、簡略化されたトランスリニア・ループ16と同様の方法で、端子107における増大電圧信号「シンク1通過」により、トランジスタ166はダイオード接続トランジスタ170から電流を分岐させる。トランジスタ170の電流が小さくなるということは、電流ミラー装置であるトランジスタ172の電流も小さくなるということである。トランジスタ172の電流が小さくなるということは、ダイオード接続トランジスタ184の電流が小さくなり、トランジスタ184のVbe電圧が低くなるということである。トランジスタ184のベース−エミッタ電圧の低下は、図1のトランジスタ24のVbeとしても見られる。かくして、トランジスタ18のベース電圧をより正の度合の大きい電位に変調するAC信号により、トランジスタ18は導電率がより高くなるが、トランスリニア・ループ16はトランジスタ24の導電率を下げる。トランスリニア・ループ16は、信号電圧利得を与えずに、トランジスタ18のベースからの信号をトランジスタ24のベースに移し替える。演算増幅器入力段12および出力トランジスタ18,24だけが信号利得を与える。端子107における信号「シンク1通過」によるシンク・トランジスタ18(図1参照)両端の+△Vbeは、トランスリニア・ループ16により、ソース・トランジスタ24(図1参照)両端の一致する−△Vbeに変換される。
The translinear loop of FIG. 8 is a high-speed output stage having a high frequency response characteristic. In a manner similar to the simplified
トランスリニア・ループ16のすでに説明された簡略化された実施例と同様の方法で、端子107の減少電圧信号「シンク1通過」は、トランジスタ166に、電流をダイオード接続トランジスタ170内に送らせる。トランジスタ170の電流が大きくなるということは、電流ミラー装置であるトランジスタ172の電流も大きくなるということである。トランジスタ172の電流が大きくなるということは、ダイオード接続トランジスタ184の電流が大きくなり、トランジスタ184のVbeが高くなるということである。トランジスタ184のベース−エミッタ電圧の増大は、図1のトランジスタ24のVbeとしても見られる。かくして、トランジスタ18のベース電圧をより低い電圧電位に変調するAC信号により、トランジスタ18の導電率はより低くなるが、トランスリニア・ループ16はトランジスタ24の導電率を上げる。端子107における信号「シンク1通過」によるシンク・トランジスタ18(図1参照)両端の−△Vbeは、トランスリニア・ループ16により、ソース・トランジスタ24(図1参照)両端の一致する+△Vbeに変換される。低電圧トランスリニア・ループ16は、出力装置に対する低インピーダンス経路となり、それによりソース・トランジスタ24のベースに電圧利得を与えないようにする。
In a manner similar to the previously described simplified embodiment of
図1のシンク制御回路14およびソース制御回路22は、出力ドライバ段29の出力トランジスタ18,24のためのベース電流駆動を与えるにあたり、重要な直流(DC)発生機能を提供する。しかし、低電圧演算増幅器10の周波数性能は、シンク制御回路14またはソース制御回路22に依存しない。低電圧演算増幅器10周波数性能は、演算増幅器入力段12のVINから「段1出力」へ、ソース・フォロアMOSFET13を通り、出力電流シンク・トランジスタ18のベースに直接進むAC信号経路に依存する。電流シンク側から電流ソース側へのAC信号経路は、出力電流シンク・トランジスタ18のベースから、トランスリニア・ループ16を通り、出力電流ソース・トランジスタ24のベースに続く。このように、AC信号経路は、シンク制御回路14およびソース制御回路22内の回路構成を迂回して、低電圧演算増幅器10の周波数性能を高める。低電圧演算増幅器10の帯域幅は5メガヘルツである。バイアス回路23は、シンク制御回路14,ソース制御回路22およびトランスリニア・ループ16によって構成される。第1バイアス出力は、ソース・フォロア両端で転送される信号と、シンク制御回路14により生成される電流とにより、端子107で生成される。第2バイアス出力は、トランスリニア・ループ16により転送される信号と、ソース制御回路22により生成される電流とにより、端子147で生成される。
The
以上、図1の低電圧演算増幅器10は、摂氏0度ないし70度の温度範囲にわたり、8ボルトないし1ボルトの電圧範囲内で動作することは明白である。演算増幅器入力段12は、Nチャネル空乏モードMOSFET30,32(図2参照)を用いて、入力VINの増幅を行い、一定の相互コンダクタンスを維持する。ソース・フォロアMOSFET13(図1参照)は、AC信号「段1出力」の転送にあたり、電流シンク・トランジスタ18のベースへ単一利得を提供する。シンク制御回路14およびソース制御回路22を通る別のDCループが、トランジスタ18,24内でベース駆動電流のバイアスを生成する。入力信号により、「シンク通過」信号のAC信号経路が演算増幅器出力シンク・トランジスタを制御して電流を流入させ、あるいはトランスリニア・ループ16を通じて演算増幅器出力ソース・トランジスタを制御する「ソース通過」信号に電流を流出する。出力段は、約50ミリアンペアのシンクおよびソース電流を提供する。
Thus, it is clear that the low voltage
本発明は、好適な実施例に関して説明されたが、本発明は多くの方法で修正することができること、また特に設定され上記に説明された事例外にも多くの実施例が可能であることは当業者には明白であろう。従って、添付の請求項により、本発明の精神と範囲に入るすべての修正を包含するものである。 Although the present invention has been described with reference to a preferred embodiment, it should be understood that the present invention can be modified in many ways and that many embodiments are possible other than those specifically set up and described above. It will be apparent to those skilled in the art. Accordingly, it is intended by the appended claims to cover all modifications that fall within the spirit and scope of the invention.
10 低電圧演算増幅器
12 演算増幅器入力段
13 MOSFET装置
14 シンク制御回路
15 電流シンク
16 トランスリニア・ループ
18,24 トランジスタ
20,26,28 キャパシタ
22 ソース制御回路
23 バイアス回路
25,67,107,147 端子
27 抵抗
29 出力ドライバ段
10 Low Voltage
Claims (2)
差分入力(VIN)を受信する段階と、
前記差分入力(VIN)を差動結合された空乏モードのシリコンMOSトランジスタを用いて増幅し、演算増幅器入力段の出力を生成する段階であって、前記空乏モードのシリコンMOSトランジスタは、シリコン半導体基板上に形成されている、段階と、
前記演算増幅器入力段の出力を受信するために空乏モードのMOSソース・フォロア(13)を前記演算増幅器入力段に結合し、そこから被転送出力を生成する段階であって、前記空乏モードのMOSソース・フォロア(13)は、前記シリコン半導体基板上に形成されている、段階と、
前記被転送出力を受信し、第1バイアス出力および第2バイアス出力を前記被転送出力から形成する段階と、
非空乏モードのトランジスタを用いて、前記第1バイアス出力および前記第2バイアス出力から出力ドライバ段の出力を提供する段階であって、前記出力ドライバ段の出力は、前記差分入力を増幅したものである、段階と、
を具備することを特徴とする方法。 In a low voltage operational amplifier (10), a method for amplifying a differential input comprising:
Receiving a differential input (V IN );
The differential input (V IN ) is amplified using a differentially coupled depletion mode silicon MOS transistor to generate an output of an operational amplifier input stage, wherein the depletion mode silicon MOS transistor is a silicon semiconductor A stage formed on a substrate; and
A depletion mode MOS source follower (13) is coupled to the operational amplifier input stage to receive the output of the operational amplifier input stage and generates a transferred output therefrom, the depletion mode MOS A source follower (13) is formed on the silicon semiconductor substrate;
Receiving the transferred output and forming a first bias output and a second bias output from the transferred output;
Providing an output of an output driver stage from the first bias output and the second bias output using a non-depletion mode transistor, wherein the output of the output driver stage is an amplified version of the differential input; There is a stage,
A method comprising the steps of:
第1および第2の差動結合された空乏モードのシリコンMOSトランジスタを有し、差分入力(VIN)を受信し、かつ増幅された差分入力によって構成される演算増幅器入力段の出力を提供する演算増幅器入力段(12)と、
前記演算増幅器入力段の出力に結合され、前記演算増幅器入力段の出力を受信し、かつ第1バイアス出力および第2バイアス出力を提供するバイアス回路(23)と、
非空乏モードのシリコン・トランジスタにより構成され、前記バイアス回路(23)および前記演算増幅器入力段の出力に結合された出力ドライバ段(29)であって、前記出力ドライバ段は、前記第1バイアス出力および前記第2バイアス出力を受信し、かつ出力ドライバ段の出力を提供し、前記出力ドライバ段の出力は、前記差分入力を増幅したものである、出力ドライバ段と、
を具備することを特徴とする低電圧演算増幅器(10)。 In the low voltage operational amplifier (10),
A first and second differentially coupled depletion mode silicon MOS transistor, receiving a differential input (V IN ) and providing an output of an operational amplifier input stage constituted by an amplified differential input An operational amplifier input stage (12);
A bias circuit (23) coupled to the output of the operational amplifier input stage, receiving the output of the operational amplifier input stage, and providing a first bias output and a second bias output;
An output driver stage (29) composed of a non-depletion mode silicon transistor and coupled to the output of the bias circuit (23) and the operational amplifier input stage, the output driver stage comprising the first bias output And an output driver stage that receives the second bias output and provides an output of an output driver stage, the output of the output driver stage being an amplified version of the differential input;
A low voltage operational amplifier (10) comprising:
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US85449696P | 1996-03-19 | 1996-03-19 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08564397A Division JP4315299B2 (en) | 1996-03-19 | 1997-03-19 | Low voltage operational amplifier and method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009201119A true JP2009201119A (en) | 2009-09-03 |
Family
ID=41144073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009097170A Pending JP2009201119A (en) | 1996-03-19 | 2009-04-13 | Low voltage operational amplifier and method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009201119A (en) |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60111509A (en) * | 1983-11-21 | 1985-06-18 | Hitachi Ltd | Operational amplifier |
JPH01106604A (en) * | 1987-09-23 | 1989-04-24 | Philips Gloeilampenfab:Nv | Amplification circuit |
JPH0348924U (en) * | 1989-09-21 | 1991-05-13 | ||
JPH0514073A (en) * | 1991-06-28 | 1993-01-22 | Fuji Electric Co Ltd | Differential amplifier and comparator |
JPH05304426A (en) * | 1991-07-04 | 1993-11-16 | Ricoh Co Ltd | Semiconductor device |
US5325069A (en) * | 1992-12-29 | 1994-06-28 | Exar Corporation | CMOS opamp with large sinking and sourcing currents and high slew rate |
JPH06232656A (en) * | 1993-02-02 | 1994-08-19 | Hitachi Ltd | Semiconductor device |
JPH07212146A (en) * | 1994-01-20 | 1995-08-11 | Omron Corp | Operational amplifier |
JPH0818355A (en) * | 1994-07-04 | 1996-01-19 | Asahi Kasei Micro Syst Kk | Operational amplifier |
JPH0837431A (en) * | 1994-07-25 | 1996-02-06 | Hitachi Ltd | Differential amplifier circuit |
-
2009
- 2009-04-13 JP JP2009097170A patent/JP2009201119A/en active Pending
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60111509A (en) * | 1983-11-21 | 1985-06-18 | Hitachi Ltd | Operational amplifier |
JPH01106604A (en) * | 1987-09-23 | 1989-04-24 | Philips Gloeilampenfab:Nv | Amplification circuit |
JPH0348924U (en) * | 1989-09-21 | 1991-05-13 | ||
JPH0514073A (en) * | 1991-06-28 | 1993-01-22 | Fuji Electric Co Ltd | Differential amplifier and comparator |
JPH05304426A (en) * | 1991-07-04 | 1993-11-16 | Ricoh Co Ltd | Semiconductor device |
US5325069A (en) * | 1992-12-29 | 1994-06-28 | Exar Corporation | CMOS opamp with large sinking and sourcing currents and high slew rate |
JPH06232656A (en) * | 1993-02-02 | 1994-08-19 | Hitachi Ltd | Semiconductor device |
JPH07212146A (en) * | 1994-01-20 | 1995-08-11 | Omron Corp | Operational amplifier |
JPH0818355A (en) * | 1994-07-04 | 1996-01-19 | Asahi Kasei Micro Syst Kk | Operational amplifier |
JPH0837431A (en) * | 1994-07-25 | 1996-02-06 | Hitachi Ltd | Differential amplifier circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4315299B2 (en) | Low voltage operational amplifier and method | |
JP4262790B2 (en) | Low voltage operational amplifier input stage and method | |
US5798673A (en) | Low voltage operational amplifier bias circuit and method | |
US4048575A (en) | Operational amplifier | |
JP2891297B2 (en) | Voltage-current converter | |
US8797100B2 (en) | Circuit unit, bias circuit with circuit unit and differential amplifier circuit with first and second circuit unit | |
US6127892A (en) | Amplification circuit | |
JPH07114332B2 (en) | Diamond follower circuit and zero offset amplifier using complementary current mirror circuit | |
US7459976B2 (en) | Apparatus and method for biasing cascode devices in a differential pair using the input, output, or other nodes in the circuit | |
US6605996B2 (en) | Automatically gain controllable linear differential amplifier using variable degeneration resistor | |
JPH05206751A (en) | Dynamic bias for class-a amplifier use | |
US6292057B1 (en) | Output stage of an operational amplifier and method having a latchup-free sourcing current booster for driving low impedance loads | |
KR100203965B1 (en) | Semiconductor integrated circuit | |
US4994694A (en) | Complementary composite PNP transistor | |
US4590438A (en) | Bipolar transistor circuit with FET constant current source | |
US7170337B2 (en) | Low voltage wide ratio current mirror | |
JP2009201119A (en) | Low voltage operational amplifier and method | |
JP3907130B2 (en) | Amplifier with improved output voltage range | |
JPH05199045A (en) | Amplifier circuit | |
JPH04185005A (en) | Amplifying circuit | |
JP2802441B2 (en) | Composite semiconductor constant voltage generator | |
US20050083125A1 (en) | Variable gain amplifier capable of functioning at low power supply voltage | |
JPH02176811A (en) | Reference voltage generating circuit | |
KR810001162B1 (en) | Transistor amplifier | |
JPH0626289B2 (en) | Amplifier circuitry suitable for forming on an integrated circuit chip. |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111017 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120117 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120120 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120217 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120813 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121025 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130311 |