JP2009200983A - クロック発生器のジッタを軽減するジッタ軽減回路 - Google Patents

Abstract

【課題】ジッタを発生させる位相雑音成分のうち特にキャリア周波数の１／２の成分及びその奇数倍の周波数成分を抑制することでジッタを軽減するジッタ軽減回路を提供する。
【解決手段】 クロック発生器のジッタを軽減するジッタ軽減回路は、電力分配器１０と遅延部２０と電力合成器３０とからなる。電力分配器は、発振器１の出力を例えば４つに分配する。この分配器出力を遅延部２０の遅延回路２００にそれぞれ入力する。遅延部２０は、キャリア周波数成分及びその高次の高調波成分は減衰させず、キャリア周波数の１／２の成分及びその奇数倍の成分を抑制するようにそれぞれ遅延させる。そしてこれらの出力を電力合成器３０で合成し、ジッタを軽減したクロック信号として出力する。
【選択図】図１

Description

本発明はクロック発生器のジッタを軽減するジッタ軽減回路に関し、特に、クロック発生器の周期ジッタやサイクル間ジッタの軽減を目的とするジッタ軽減回路に関する。

近年、デジタル通信網では、扱うデータ量の増大に伴って高速にデータを転送する必要性が益々高まっている。デジタル通信では、高速データ転送を行うにはクロック信号の精度が重要となるため、発振器の精度向上が望まれている。位相雑音の影響により生ずるジッタと呼ばれるクロック信号の揺らぎがデータの誤り率に直接影響を及ぼすため、問題視されるようになってきている。ジッタの発生原因としては、（１）クロックそのものの性質に起因するもの、（２）クロックを受ける（再生する）回路の性質に起因するもの、の２つにより複合的に発生するものと考えられる。クロック信号は発振器によって発生させられているため、発振器の性能向上が直接的にジッタの改善に結びつくと考えられている。

ここで、クロック信号におけるジッタには、一般的に、位相ジッタ、周期ジッタ、サイクル間ジッタと呼ばれるものがある。位相ジッタとは、あるクロックサイクルから一定時間離れた別のサイクルまでの時間の最大値をＴ_ＭＡＸとし、最小値をＴ_ＭＩＮとしたときのＴ_ＭＡＸ−Ｔ_ＭＩＮで表されるものである。これは、グラフィックス回路のピクセルクロック等のアプリケーションでは重要な値となるものであるが、高速データ転送ではあまり問題とならない。周期ジッタとは、クロック周期の最大値Ｔ_ｍａｘと最小値Ｔ_ｍｉｎの差であるＴ_ｍａｘ−Ｔ_ｍｉｎで表されるものである。これは、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）を使用したクロック発生器やゼロディレイバッファに存在するものである。さらに、サイクル間ジッタとは、あるクロックサイクルの周期をＴ_１とし、その直後のサイクルの周期をＴ_２としたときのその差の絶対値｜Ｔ_１−Ｔ_２｜で表されるものである。これは、同期設計された回路において、フリップフロップ間のデータ転送を補償するために極めて重要な値となる。

そして、本願発明者は、非特許文献１に示されるように、クロック信号の元となる発振器の位相雑音とジッタの関係について検討し、ジッタの種類によって発振器の位相雑音の電力スペクトル密度関数Ｓ_φ（ｆ）に乗算される時間窓の形が異なることを明らかにした。この点については、詳細は後述する。

一方、クロック発生器に対するものではないが、位相変調方式等に用いられる発振器の位相雑音を軽減するための装置として、例えば特許文献１に開示の位相雑音除去回路がある。これは、まず入力された高周波信号を分岐手段で２つの高周波信号に分岐させる。そして、この分岐させた２つの高周波信号のうちの一方の高周波信号を、遅延線路を通過させることで、他方の高周波信号に比べて、所定時間だけ遅延させる。所定時間だけ遅延させられた一方の高周波信号と他方の高周波信号とは、位相振幅調整手段によって、それぞれの非雑音信号成分の振幅と位相とが略等しくなるように調整される。これにより、２つの高周波信号の非雑音信号成分の振幅と位相が略等しくなるように調整されると共に、一方の高周波信号の雑音信号成分は他方の高周波信号の雑音信号成分に比べて、遅延線路による所定時間だけ遅延する。そして、非雑音信号成分の振幅と位相が略等しくなるように調整され、且つ雑音信号成分の振幅と位相が所定時間だけずれた２つの高周波信号が、合成手段で合成される。これにより、２つの高周波信号のうちの位相が揃った２つの非雑音信号は強め合う一方、２つの高周波信号のうちの位相がずれた２つの雑音信号は打ち消し合うことになり、位相雑音を軽減できるとしている。

特開２００３−２５８６５７号公報 今池健、和田大樹、作田幸憲、八嶋司、関根好文著「発振器の周波数安定度評価に関する一考察」電気学会東京支部連合研究会、ＩＭ−０７−２４、２００７年９月、ｐ．１１−１６

しかしながら、特許文献１に開示の技術は、クロック発生器に対するものではなく、正弦波の基本波をベースとしたものである。また、キャリア周波数近傍の位相雑音、より具体的には、キャリア周波数から例えば１０ｋＨｚや２５ｋＨｚ等、所定周波数だけオフセットした位相雑音を軽減させるものである。即ち、特許文献１に開示の技術では、位相雑音成分のうち、キャリア近傍の位相雑音のみを軽減させることを目的としているものであり、キャリア近傍以外の位相雑音に関しては何ら考慮されているものではないため、ジッタの原因となる位相雑音を軽減できているのか否かは明らかでなかった。したがって、クロック発生器のジッタを十分に軽減できるものではなかった。

本発明は、斯かる実情に鑑み、理論的に導かれた発振器の位相雑音とジッタとの関係を基に、ジッタを発生させる位相雑音成分のうち特にキャリア周波数の１／２の成分及びその奇数倍の周波数成分を抑制することでジッタを軽減するジッタ軽減回路を提供しようとするものである。

上述した本発明の目的を達成するために、本発明によるジッタ軽減回路は、発振器の出力を、少なくとも３つ以上に分配して出力する電力分配器と、電力分配器の各出力を、キャリア周波数成分及びその高次の高調波成分は減衰させず、キャリア周波数の１／２の成分及びその奇数倍の成分を抑制するように遅延してそれぞれ出力する遅延部と、遅延部の各出力を、それぞれ合成して出力する電力合成器と、を具備するものである。

ここで、電力分配器は、４つ以上に分配するときには等価パワー比で分配して出力するものであっても良い。

また、遅延部は、１個の０π遅延回路と、２個の２π遅延回路と、１個の４π遅延回路とからなるものであっても良い。

また、遅延部は、１個の０π遅延回路と、１個の２π遅延回路と、１個の４π遅延回路と、１個の６π遅延回路とからなるものであっても良い。

さらに、遅延部は、１個の０π遅延回路と、３個の２π遅延回路と、３個の４π遅延回路と、１個の６π遅延回路とからなるものであっても良い。

また、電力分配器は、３つに分配するときには１：２：１のパワー比で分配して出力するものであっても良い。

ここで、遅延部は、パワー比が１の分配器出力が入力される１個の０π遅延回路と、パワー比が２の分配器出力が入力される１個の２π遅延回路と、パワー比が１の分配器出力が入力される１個の４π遅延回路とからなるものであれば良い。

また、遅延部の遅延回路は、ストリップ配線又はＳＡＷ素子で構成されれば良い。

本発明のジッタ軽減回路には、理論的に導かれた関係を基に、簡単な構成でジッタに影響を及ぼす周波数成分を確実に抑制することでクロック発生器のジッタを軽減できるという利点がある。

まず、クロック信号の元となる発振器の位相雑音とジッタの関係について説明する。非特許文献１に示されるように、クロック信号の元となる発振器の位相雑音とジッタとの関係は、以下の表１で表される。
但し、ν_０は平均周波数を、Ｓ_φ（ｆ）は発振器の位相雑音の電力スペクトル密度関数をそれぞれ意味する。

これらのことから、位相ジッタであるΔｔの分散は、位相雑音のトータルパワーに比例することが分かる。また、周期ジッタは、位相雑音の電力スペクトル密度関数に時間窓（窓関数）ｓｉｎ^２（πｆτ）を乗算し積分したものに比例することが分かる。さらに、サイクル間ジッタは、周期ジッタと同じく時間窓の影響を受け、位相雑音の電力スペクトル密度関数に時間窓ｓｉｎ^４（πｆτ）を乗算し積分したものに比例することが分かる。このように、ジッタの種類によって位相雑音の電力スペクトル密度関数Ｓ_φ（ｆ）に乗算される時間窓の形が異なることが分かる。

そして、時間窓による影響がジッタにダイレクトに効いてくることが上述の表１に示される関係式から理解される。例えば、周期ジッタについては、キャリア近傍の位相雑音であるＳ_φ（ｆ）に、時間窓ｓｉｎ^２（πｆτ）が乗算されることから、ジッタを発生させる位相雑音成分としては、キャリア近傍の位相雑音の他、時間窓ｓｉｎ^２の影響であるキャリア周波数の１／２の成分及びその奇数倍の周波数成分が顕著に効いてくる。また、サイクル間ジッタについても、キャリア近傍の位相雑音であるＳ_φ（ｆ）に、時間窓ｓｉｎ^４（πｆτ）が乗算されることから、キャリア近傍の位相雑音の他、時間窓ｓｉｎ^４の影響であるキャリア周波数の１／２の成分及びその奇数倍の周波数成分が顕著に効いてくる。

したがって、本発明では、上述のように理論的に導かれて明らかになったジッタを発生させる位相雑音の成分のうち、キャリア周波数の１／２の成分及びその奇数倍の周波数成分を抑制させることで、ジッタを軽減することを考えた。

以下、本発明を実施するための最良の形態を図示例と共に説明する。図１は、本発明のジッタ軽減回路の構成を説明するためのブロック図である。図示の通り、本発明のジッタ軽減回路は、発振器１の出力に接続される電力分配器１０と、電力分配器１０の出力に接続される遅延部２０と、遅延部２０の出力に接続される電力合成器３０とから主に構成されるものである。電力分配器１０に入力される発振器１からの出力は、水晶発振器等の所謂原発の出力であっても、ＰＬＬ等による逓倍出力であっても構わない。また、発振器の回路内部に本発明のジッタ軽減回路を組み込んでも良い。そして、周波数帯も特に制限はなく、マイクロ波帯やミリ波帯等、種々の周波数帯において適用可能である。

電力分配器１０は、入力された電力を複数に分配可能なものである。本発明のジッタ軽減回路に用いられる電力分配器１０は、少なくとも３つ以上に分配可能なものであれば良い。電力分配器１０としては、例えば市販のウィルキンソン型等の分配器を用いれば良い。

遅延部２０は、電力分配器１０により複数に分配された各出力を、キャリア周波数成分及びその高次の高調波成分は減衰させず、キャリア周波数の１／２の成分及びその奇数倍の成分を抑制するように遅延してそれぞれ出力するものである。上述のように位相雑音の電力スペクトル密度関数に時間窓としてｓｉｎ^２やｓｉｎ^４が乗算されていることから、キャリア周波数の１／２の成分及びその奇数倍の成分にピークが現れるため、これを抑制するために、例えばｃｏｓ^４を乗算するような回路となるように遅延部を構成する。遅延部２０は、このような理論を考慮して、複数の遅延回路２００からなるものであり、遅延回路２００は、電力分配器１０からの各出力をそれぞれ所定の位相だけ遅延させるものである。なお、より具体的な遅延時間については、後述する。遅延回路２００としては、市販のストリップ配線やＳＡＷ素子等、線形位相特性を有するもので構成されれば良い。

電力合成器３０は、遅延部の遅延回路の各出力をそれぞれ合成して出力するものである。電力合成器３０は、電力分配器１０と同じような構成のものであり、電力分配器１０と同様に、例えば市販のウィルキンソン型等の分配器を用いれば良い。

ここで、図２に示されるようなジッタ軽減回路を考える。図２は、本発明のジッタ軽減回路の第１実施例を説明するためのブロック図である。図中、図１と同一の符号を付した部分は同一物を表しているため、重複説明は省略する。

図２に示されるように、本発明のジッタ軽減回路の第１実施例では、電力分配器１０は発振器１の出力を等価パワー比で４つに分配して出力するものである。そして、各分配器出力が、遅延部２１の各遅延回路２０１〜２０４にそれぞれ入力されている。遅延回路２０１は、０π遅延回路である。これは、入力された発振器の周波数をそのまま電力合成器３０に入力するものである。なお、便宜的に０π遅延回路と記載したが、これは遅延させない伝送線路であるため、この伝送線路は実際には電力分配器１０からダイレクトに電力合成器３０へ接続されれば良い。そして、遅延回路２０２及び遅延回路２０３は、２π遅延回路である。これらは、入力された発振器の周波数をそれぞれ２π遅延させて電力合成器３０にそれぞれ入力するものである。また、遅延回路２０４は、４π遅延回路である。これは、入力された発振器の周波数を４π遅延させて電力合成器３０に入力するものである。

このようなシステムに発振器出力、即ち、定常性を有する雑音ｘ（ｔ）を入力した際の出力ｙ（ｔ）について考察する。なお、定常性とは、時刻ｔ_ｋにある集合を観測したとき、その集合の統計的性質、即ち、平均値や自己相関関数等が任意の他の時刻の性質と同じことを意味する。

まず、ｘ（ｔ）の自己相関関数Ｒｘ（τ）を次式で定義する。但し、＜＞を無限時間平均とする。
なお、次式のように、自己相関関数のフーリエ変換が電力スペクトル密度関数を意味することは知られている。

このｘ（ｔ）をインパルス応答がｆ（ｔ）のあるシステムに入力したときの出力ｙ（ｔ）は、たたみ込み積分により、次式となる。

次に、ｏ（ｔ）の自己相関関数Ｒｏ（τ）を求めると、次式となる。
即ち、自己相関関数Ｒｏ（τ）９つの成分からなることが分かる。

であるから、
となる。

ここで、１つの項についてフーリエ変換すると、
となり、ここでτ−σ＋ν＝λとおくとｄτ＝ｄλとなり、次式となる。

したがって、
となる。

一般に、Ｆ（ω）＝Ｒ（ω）＋ｊｘ（ω）とすると、Ｒ（ω）は偶関数であり、ｘ（ω）は奇関数であるから、Ｆ（−ω）＝Ｆ^＊（ω）＝Ｒ（ω）−ｊｘ（ω）である。又は、以下で表される。

したがって、以下の式が導かれる。

一方、数３について、フーリエ変換すると、次式となる。

さて、図２に示されるようなジッタ軽減回路において、遅延回路を、分布定数、ＳＡＷ素子等によって構成すると、遅延回路の出力Ｙ（ω）は次式となる。
但し、Ｆ（ω）は１つの分岐路の伝達関数である。

したがって、電力合成器の出力は次式となる。
よって、ジッタ軽減回路の伝達関数を改めてＦ（ω）とすると、次式となる。

即ち、図２の遅延部２１は、窓関数としてさらにｃｏｓ^４（πｆτ_ｄ）を乗算した回路となっている。

今、図２のジッタ軽減回路が次式となるように構成されたとする。
但し、ｆ_０はｘ（ｔ）の発振周波数とする。
このとき、ジッタ軽減回路の出力では、ｆ_０の成分とその整数倍の成分は減衰しないが、ｆ_０／２の成分とその奇数倍の成分はなくなることが分かる。即ち、キャリア周波数成分及びその高次の高調波成分は減衰せず、キャリア周波数の１／２の成分及びその奇数倍の成分が抑制されていることが分かる。

本発明のジッタ軽減回路の第１実施例では、電力分配器１０及び電力合成器３０が、単に信号を分岐・合成する装置であり、遅延部２１に入力される際、電力分配器１０で１／４に分岐され、遅延部２１の出力は電力合成器３０で合成されるので１に戻るものとした。

したがって、電力合成器３０の出力は次式となる。
となる。数１２の仮定より、次式となる。

また、数１４より、発振周波数近傍の特性に着目すると、ω＝ω_０＋Δωとすれば、次式となる。
ここで、
Δω＝２πｆとおくと、位相ジッタ、周期ジッタ、サイクル間ジッタはそれぞれ以下のように表される。

今、発振器の発振周波数ν_０に対してτ_ｄ≡１／ν_０となるよう遅延線路を構成した場合、ジッタ軽減回路の出力ではν_０の成分とその整数倍の成分は減衰しないが、ν_０／２の成分とその奇数倍の成分は無くなることが分かる。

図３に、本発明のジッタ軽減回路の有無による窓関数の違い説明するためのグラフを示す。図３（ａ）は、位相ジッタの、図３（ｂ）は周期ジッタの、図３（ｃ）はサイクル間ジッタの、各窓関数を発振周波数で規格化したフーリエ周波数に対する特性である。これらの図は、発振器の位相雑音Ｓ_φ（ｆ）に窓関数を乗算して積分した結果に比例するジッタに対して、窓関数としてさらにｃｏｓ^４（πｆτ_ｄ）を乗算した場合の窓関数特性を表している。なお、位相ジッタではジッタ軽減回路が無い場合には窓関数が無いため１とし、これにｃｏｓ^４の時間窓を乗算したものと比較している。

これらのグラフから分かる通り、窓関数としてさらにｃｏｓ^４（πｆτ_ｄ）を乗算した場合には、何れも積分値が小さく、即ち、ジッタを大きく軽減させられていることが分かる。特に周期ジッタ及びサイクル間ジッタにおいては、ジッタ軽減回路を用いない場合にピークが現れるキャリア周波数の１／２の成分及びその奇数倍の成分に対して、ｃｏｓ^４の時間窓を乗算することで０に落ちるように作用していることが分かる。

次に、本発明のジッタ軽減回路の第２実施例について説明する。図４は、本発明のジッタ軽減回路の第２実施例を説明するためのブロック図である。図中、図１と同一の符号を付した部分は同一物を表しているため、重複説明は省略する。第１実施例では、遅延部２１を、１個の０π遅延回路、２個の２π遅延回路、１個の４π遅延回路で構成していたが、第２実施例では、遅延部２２を、１個の０π遅延回路、３個の２π遅延回路、３個の４π遅延回路、１個の６π遅延回路構成した。即ち、第１実施例では二項定理に基づき１、２、１となるように０π、２π、４πの遅延回路を構成したが、第２実施例では、二項定理に基づき１、３、３、１となるように０π、２π、４π、６πの遅延回路２０５〜２１２を用いて遅延部２２を構成している。

このような構成であっても、第１実施例と同じような理論に基づき、キャリア周波数成分及びその高次の高調波成分は減衰せず、キャリア周波数の１／２の成分及びその奇数倍の成分が抑制される。

なお、二項定理に基づいてさらに多くの遅延回路を用いて遅延部を構成すれば、さらに多く分岐させることも可能である。

次に、本発明のジッタ軽減回路の第３実施例について説明する。図５は、本発明のジッタ軽減回路の第３実施例を説明するためのブロック図である。図中、図１と同一の符号を付した部分は同一物を表しているため、重複説明は省略する。第１実施例では、遅延部２１を、１個の０π遅延回路、２個の２π遅延回路、１個の４π遅延回路で構成していたが、第３実施例では、遅延部２３を、１個の０π遅延回路、１個の２π遅延回路、１個の４π遅延回路、１個の６π遅延回路で構成した。即ち、遅延回路２１５〜２１８を用いて遅延部２３を構成している。

これらの遅延回路を、分布定数、ＳＡＷ素子等によって構成すると、遅延回路の出力Ｙ（ω）は数９と同じものとなる。このとき、電力合成器の出力は次式となる。
よって、ジッタ軽減回路の伝達関数を改めてF(ω)とすると、次式となる。

即ち、図５の遅延部２３は、窓関数としてさらにｃｏｓ^２（πｆτ_ｄ）ｃｏｓ^２（２πｆτ_ｄ）を乗算した回路となっている。

今、図５のジッタ軽減回路が数１２となるように構成されたとする。このとき、数１８のπｆτ_ｄ、２πｆτ_ｄは次式となる、即ち、
であるから、｜Ｆ（ω）｜^２＝１となる。つまり、ジッタ軽減回路の出力ではν_０の成分とその整数倍の成分は減衰しない。

一方、ｆ＝ｎν_０／２ではθ＝２πｆτ_ｄ＝πｎν_０・１／ν_０＝ｎπとなるので、数１８のπｆτ_ｄ、２πｆτ_ｄは次式となる、即ち、
であるから、｜Ｆ（ω）｜^２＝０となる。つまり、ジッタ軽減回路の出力ではν_０／２の成分とその奇数倍の成分は無くなることが分かる。

このように、第３実施例のような構成であっても、第１実施例や第２実施例と同様に、キャリア周波数成分及びその高次の高調波成分を減衰せず、キャリア周波数の１／２の成分及びその奇数倍の成分を抑制するものとなっていることが分かる。

ここで第１実施例と第３実施例のジッタ軽減回路の特性を比較する。第１実施例と第３実施例のジッタ軽減回路の伝達関数を比較すると、τ_ｄ≡１／ν_０として、以下の違いがある。

第１実施例と第３実施例のフィルタとしての機能をｆ＝０〜ν_０の面積で比較する。

数２０及び数２１から分かるように、積分値としては第１実施例が３／８ν_０であり第３実施例が２／８ν_０となることから、面積比では３：２となり、第３実施例の方がより強力なフィルタ機能を有していることが分かる。

次に、本発明のジッタ軽減回路の第４実施例について説明する。図６は、本発明のジッタ軽減回路の第４実施例を説明するためのブロック図である。図中、図１と同一の符号を付した部分は同一物を表しているため、重複説明は省略する。第１実施例では、電力分配器１０は等価パワー比で分配して出力するものであり、遅延部２１を、１個の０π遅延回路、２個の２π遅延回路、１個の４π遅延回路で構成していたが、第４実施例では、電力分配器１１は１：２：１のパワー比で３つに分配して出力するものであり、遅延部２４を、３つの遅延回路２２０〜２２２、即ち、１個の０π遅延回路２２０、１個の２π遅延回路２２１、１個の４π遅延回路２２２で構成した。より詳しくは、遅延部２４は、パワー比が１の分配器出力が入力される１個の０π遅延回路２２０と、パワー比が２の分配器出力が入力される１個の２π遅延回路２２１と、パワー比が１の分配器出力が入力される１個の４π遅延回路２２２とから構成されている。

例えばウィルキンソン型等の電力分配器では、インピーダンスマッチングを取っているので分配器出力のパワー比は等価パワー比となるが、本発明のジッタ軽減回路の第４実施例では、例えば１：２：１のパワー比で分配する電力分配器１１を用いて、第１実施例で２個用いていた２π遅延回路を、分配比を２倍のパワーとすることで１個の２π遅延回路とした。そして、電力合成器３１も同様に、１：２：１のパワー比で合成するように構成されている。

このような構成であっても、第１実施例と同じような理論に基づき、キャリア周波数成分及びその高次の高調波成分は減衰せず、キャリア周波数の１／２の成分及びその奇数倍の成分が抑制される。

したがって、本発明のジッタ軽減回路においては、電力分配器は少なくとも３つ以上に分配して出力するものであれば良く、３つに分配するときには１：２：１のパワー比で分配して出力すれば良い。また、４つ以上に分配するときには、等価パワー比で分配して出力する電力分配器を用いれば良く、理論的に導かれた特性に基づき、種々の遅延回路を組み合わせて遅延部を構成すれば良い。

なお、本発明のジッタ軽減回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

図１は、本発明のジッタ軽減回路の構成を説明するためのブロック図である。 図２は、本発明のジッタ軽減回路の第１実施例を説明するためのブロック図である。 図３は、本発明のジッタ軽減回路の有無による窓関数の違い説明するためのグラフである。 図４は、本発明のジッタ軽減回路の第２実施例を説明するためのブロック図である。 図５は、本発明のジッタ軽減回路の第３実施例を説明するためのブロック図である。 図６は、本発明のジッタ軽減回路の第４実施例を説明するためのブロック図である。

符号の説明

１ 発振器
１０、１１ 電力分配器
１１ 数
１１ 電力分配器
２０〜２４ 遅延部
３０、３１ 電力合成器
２００〜２２２ 遅延回路

Claims (8)

1. クロック発生器のジッタを軽減するジッタ軽減回路であって、該ジッタ軽減回路は、
   発振器の出力を、少なくとも３つ以上に分配して出力する電力分配器と、
   前記電力分配器の各出力を、キャリア周波数成分及びその高次の高調波成分は減衰させず、キャリア周波数の１／２の成分及びその奇数倍の成分を抑制するように遅延してそれぞれ出力する遅延部と、
   前記遅延部の各出力を、それぞれ合成して出力する電力合成器と、
   を具備することを特徴とするジッタ軽減回路。
2. 請求項１に記載のジッタ軽減回路において、前記電力分配器は、４つ以上に分配するときには等価パワー比で分配して出力することを特徴とするジッタ軽減回路。
3. 請求項２に記載のジッタ軽減回路において、前記遅延部は、１個の０π遅延回路と、２個の２π遅延回路と、１個の４π遅延回路とからなることを特徴とするジッタ軽減回路。
4. 請求項２に記載のジッタ軽減回路において、前記遅延部は、１個の０π遅延回路と、１個の２π遅延回路と、１個の４π遅延回路と、１個の６π遅延回路とからなることを特徴とするジッタ軽減回路。
5. 請求項２に記載のジッタ軽減回路において、前記遅延部は、１個の０π遅延回路と、３個の２π遅延回路と、３個の４π遅延回路と、１個の６π遅延回路とからなることを特徴とするジッタ軽減回路。
6. 請求項１に記載のジッタ軽減回路において、前記電力分配器は、３つに分配するときには１：２：１のパワー比で分配して出力することを特徴とするジッタ軽減回路。
7. 請求項６に記載のジッタ軽減回路において、前記遅延部は、パワー比が１の分配器出力が入力される１個の０π遅延回路と、パワー比が２の分配器出力が入力される１個の２π遅延回路と、パワー比が１の分配器出力が入力される１個の４π遅延回路とからなることを特徴とするジッタ軽減回路。
8. 請求項１乃至請求項７の何れかに記載のジッタ軽減回路において、前記遅延部の遅延回路は、ストリップ配線又はＳＡＷ素子で構成されることを特徴とするジッタ軽減回路。