JP2009200983A - クロック発生器のジッタを軽減するジッタ軽減回路 - Google Patents
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Abstract
【課題】ジッタを発生させる位相雑音成分のうち特にキャリア周波数の1/2の成分及びその奇数倍の周波数成分を抑制することでジッタを軽減するジッタ軽減回路を提供する。
【解決手段】 クロック発生器のジッタを軽減するジッタ軽減回路は、電力分配器10と遅延部20と電力合成器30とからなる。電力分配器は、発振器1の出力を例えば4つに分配する。この分配器出力を遅延部20の遅延回路200にそれぞれ入力する。遅延部20は、キャリア周波数成分及びその高次の高調波成分は減衰させず、キャリア周波数の1/2の成分及びその奇数倍の成分を抑制するようにそれぞれ遅延させる。そしてこれらの出力を電力合成器30で合成し、ジッタを軽減したクロック信号として出力する。
【選択図】図1
【解決手段】 クロック発生器のジッタを軽減するジッタ軽減回路は、電力分配器10と遅延部20と電力合成器30とからなる。電力分配器は、発振器1の出力を例えば4つに分配する。この分配器出力を遅延部20の遅延回路200にそれぞれ入力する。遅延部20は、キャリア周波数成分及びその高次の高調波成分は減衰させず、キャリア周波数の1/2の成分及びその奇数倍の成分を抑制するようにそれぞれ遅延させる。そしてこれらの出力を電力合成器30で合成し、ジッタを軽減したクロック信号として出力する。
【選択図】図1
Description
本発明はクロック発生器のジッタを軽減するジッタ軽減回路に関し、特に、クロック発生器の周期ジッタやサイクル間ジッタの軽減を目的とするジッタ軽減回路に関する。
近年、デジタル通信網では、扱うデータ量の増大に伴って高速にデータを転送する必要性が益々高まっている。デジタル通信では、高速データ転送を行うにはクロック信号の精度が重要となるため、発振器の精度向上が望まれている。位相雑音の影響により生ずるジッタと呼ばれるクロック信号の揺らぎがデータの誤り率に直接影響を及ぼすため、問題視されるようになってきている。ジッタの発生原因としては、(1)クロックそのものの性質に起因するもの、(2)クロックを受ける(再生する)回路の性質に起因するもの、の2つにより複合的に発生するものと考えられる。クロック信号は発振器によって発生させられているため、発振器の性能向上が直接的にジッタの改善に結びつくと考えられている。
ここで、クロック信号におけるジッタには、一般的に、位相ジッタ、周期ジッタ、サイクル間ジッタと呼ばれるものがある。位相ジッタとは、あるクロックサイクルから一定時間離れた別のサイクルまでの時間の最大値をTMAXとし、最小値をTMINとしたときのTMAX−TMINで表されるものである。これは、グラフィックス回路のピクセルクロック等のアプリケーションでは重要な値となるものであるが、高速データ転送ではあまり問題とならない。周期ジッタとは、クロック周期の最大値Tmaxと最小値Tminの差であるTmax−Tminで表されるものである。これは、PLL(Phase−Locked Loop)を使用したクロック発生器やゼロディレイバッファに存在するものである。さらに、サイクル間ジッタとは、あるクロックサイクルの周期をT1とし、その直後のサイクルの周期をT2としたときのその差の絶対値|T1−T2|で表されるものである。これは、同期設計された回路において、フリップフロップ間のデータ転送を補償するために極めて重要な値となる。
そして、本願発明者は、非特許文献1に示されるように、クロック信号の元となる発振器の位相雑音とジッタの関係について検討し、ジッタの種類によって発振器の位相雑音の電力スペクトル密度関数Sφ(f)に乗算される時間窓の形が異なることを明らかにした。この点については、詳細は後述する。
一方、クロック発生器に対するものではないが、位相変調方式等に用いられる発振器の位相雑音を軽減するための装置として、例えば特許文献1に開示の位相雑音除去回路がある。これは、まず入力された高周波信号を分岐手段で2つの高周波信号に分岐させる。そして、この分岐させた2つの高周波信号のうちの一方の高周波信号を、遅延線路を通過させることで、他方の高周波信号に比べて、所定時間だけ遅延させる。所定時間だけ遅延させられた一方の高周波信号と他方の高周波信号とは、位相振幅調整手段によって、それぞれの非雑音信号成分の振幅と位相とが略等しくなるように調整される。これにより、2つの高周波信号の非雑音信号成分の振幅と位相が略等しくなるように調整されると共に、一方の高周波信号の雑音信号成分は他方の高周波信号の雑音信号成分に比べて、遅延線路による所定時間だけ遅延する。そして、非雑音信号成分の振幅と位相が略等しくなるように調整され、且つ雑音信号成分の振幅と位相が所定時間だけずれた2つの高周波信号が、合成手段で合成される。これにより、2つの高周波信号のうちの位相が揃った2つの非雑音信号は強め合う一方、2つの高周波信号のうちの位相がずれた2つの雑音信号は打ち消し合うことになり、位相雑音を軽減できるとしている。
しかしながら、特許文献1に開示の技術は、クロック発生器に対するものではなく、正弦波の基本波をベースとしたものである。また、キャリア周波数近傍の位相雑音、より具体的には、キャリア周波数から例えば10kHzや25kHz等、所定周波数だけオフセットした位相雑音を軽減させるものである。即ち、特許文献1に開示の技術では、位相雑音成分のうち、キャリア近傍の位相雑音のみを軽減させることを目的としているものであり、キャリア近傍以外の位相雑音に関しては何ら考慮されているものではないため、ジッタの原因となる位相雑音を軽減できているのか否かは明らかでなかった。したがって、クロック発生器のジッタを十分に軽減できるものではなかった。
本発明は、斯かる実情に鑑み、理論的に導かれた発振器の位相雑音とジッタとの関係を基に、ジッタを発生させる位相雑音成分のうち特にキャリア周波数の1/2の成分及びその奇数倍の周波数成分を抑制することでジッタを軽減するジッタ軽減回路を提供しようとするものである。
上述した本発明の目的を達成するために、本発明によるジッタ軽減回路は、発振器の出力を、少なくとも3つ以上に分配して出力する電力分配器と、電力分配器の各出力を、キャリア周波数成分及びその高次の高調波成分は減衰させず、キャリア周波数の1/2の成分及びその奇数倍の成分を抑制するように遅延してそれぞれ出力する遅延部と、遅延部の各出力を、それぞれ合成して出力する電力合成器と、を具備するものである。
ここで、電力分配器は、4つ以上に分配するときには等価パワー比で分配して出力するものであっても良い。
また、遅延部は、1個の0π遅延回路と、2個の2π遅延回路と、1個の4π遅延回路とからなるものであっても良い。
また、遅延部は、1個の0π遅延回路と、1個の2π遅延回路と、1個の4π遅延回路と、1個の6π遅延回路とからなるものであっても良い。
さらに、遅延部は、1個の0π遅延回路と、3個の2π遅延回路と、3個の4π遅延回路と、1個の6π遅延回路とからなるものであっても良い。
また、電力分配器は、3つに分配するときには1:2:1のパワー比で分配して出力するものであっても良い。
ここで、遅延部は、パワー比が1の分配器出力が入力される1個の0π遅延回路と、パワー比が2の分配器出力が入力される1個の2π遅延回路と、パワー比が1の分配器出力が入力される1個の4π遅延回路とからなるものであれば良い。
また、遅延部の遅延回路は、ストリップ配線又はSAW素子で構成されれば良い。
本発明のジッタ軽減回路には、理論的に導かれた関係を基に、簡単な構成でジッタに影響を及ぼす周波数成分を確実に抑制することでクロック発生器のジッタを軽減できるという利点がある。
まず、クロック信号の元となる発振器の位相雑音とジッタの関係について説明する。非特許文献1に示されるように、クロック信号の元となる発振器の位相雑音とジッタとの関係は、以下の表1で表される。
但し、ν0は平均周波数を、Sφ(f)は発振器の位相雑音の電力スペクトル密度関数をそれぞれ意味する。
これらのことから、位相ジッタであるΔtの分散は、位相雑音のトータルパワーに比例することが分かる。また、周期ジッタは、位相雑音の電力スペクトル密度関数に時間窓(窓関数)sin2(πfτ)を乗算し積分したものに比例することが分かる。さらに、サイクル間ジッタは、周期ジッタと同じく時間窓の影響を受け、位相雑音の電力スペクトル密度関数に時間窓sin4(πfτ)を乗算し積分したものに比例することが分かる。このように、ジッタの種類によって位相雑音の電力スペクトル密度関数Sφ(f)に乗算される時間窓の形が異なることが分かる。
そして、時間窓による影響がジッタにダイレクトに効いてくることが上述の表1に示される関係式から理解される。例えば、周期ジッタについては、キャリア近傍の位相雑音であるSφ(f)に、時間窓sin2(πfτ)が乗算されることから、ジッタを発生させる位相雑音成分としては、キャリア近傍の位相雑音の他、時間窓sin2の影響であるキャリア周波数の1/2の成分及びその奇数倍の周波数成分が顕著に効いてくる。また、サイクル間ジッタについても、キャリア近傍の位相雑音であるSφ(f)に、時間窓sin4(πfτ)が乗算されることから、キャリア近傍の位相雑音の他、時間窓sin4の影響であるキャリア周波数の1/2の成分及びその奇数倍の周波数成分が顕著に効いてくる。
したがって、本発明では、上述のように理論的に導かれて明らかになったジッタを発生させる位相雑音の成分のうち、キャリア周波数の1/2の成分及びその奇数倍の周波数成分を抑制させることで、ジッタを軽減することを考えた。
以下、本発明を実施するための最良の形態を図示例と共に説明する。図1は、本発明のジッタ軽減回路の構成を説明するためのブロック図である。図示の通り、本発明のジッタ軽減回路は、発振器1の出力に接続される電力分配器10と、電力分配器10の出力に接続される遅延部20と、遅延部20の出力に接続される電力合成器30とから主に構成されるものである。電力分配器10に入力される発振器1からの出力は、水晶発振器等の所謂原発の出力であっても、PLL等による逓倍出力であっても構わない。また、発振器の回路内部に本発明のジッタ軽減回路を組み込んでも良い。そして、周波数帯も特に制限はなく、マイクロ波帯やミリ波帯等、種々の周波数帯において適用可能である。
電力分配器10は、入力された電力を複数に分配可能なものである。本発明のジッタ軽減回路に用いられる電力分配器10は、少なくとも3つ以上に分配可能なものであれば良い。電力分配器10としては、例えば市販のウィルキンソン型等の分配器を用いれば良い。
遅延部20は、電力分配器10により複数に分配された各出力を、キャリア周波数成分及びその高次の高調波成分は減衰させず、キャリア周波数の1/2の成分及びその奇数倍の成分を抑制するように遅延してそれぞれ出力するものである。上述のように位相雑音の電力スペクトル密度関数に時間窓としてsin2やsin4が乗算されていることから、キャリア周波数の1/2の成分及びその奇数倍の成分にピークが現れるため、これを抑制するために、例えばcos4を乗算するような回路となるように遅延部を構成する。遅延部20は、このような理論を考慮して、複数の遅延回路200からなるものであり、遅延回路200は、電力分配器10からの各出力をそれぞれ所定の位相だけ遅延させるものである。なお、より具体的な遅延時間については、後述する。遅延回路200としては、市販のストリップ配線やSAW素子等、線形位相特性を有するもので構成されれば良い。
電力合成器30は、遅延部の遅延回路の各出力をそれぞれ合成して出力するものである。電力合成器30は、電力分配器10と同じような構成のものであり、電力分配器10と同様に、例えば市販のウィルキンソン型等の分配器を用いれば良い。
ここで、図2に示されるようなジッタ軽減回路を考える。図2は、本発明のジッタ軽減回路の第1実施例を説明するためのブロック図である。図中、図1と同一の符号を付した部分は同一物を表しているため、重複説明は省略する。
図2に示されるように、本発明のジッタ軽減回路の第1実施例では、電力分配器10は発振器1の出力を等価パワー比で4つに分配して出力するものである。そして、各分配器出力が、遅延部21の各遅延回路201〜204にそれぞれ入力されている。遅延回路201は、0π遅延回路である。これは、入力された発振器の周波数をそのまま電力合成器30に入力するものである。なお、便宜的に0π遅延回路と記載したが、これは遅延させない伝送線路であるため、この伝送線路は実際には電力分配器10からダイレクトに電力合成器30へ接続されれば良い。そして、遅延回路202及び遅延回路203は、2π遅延回路である。これらは、入力された発振器の周波数をそれぞれ2π遅延させて電力合成器30にそれぞれ入力するものである。また、遅延回路204は、4π遅延回路である。これは、入力された発振器の周波数を4π遅延させて電力合成器30に入力するものである。
このようなシステムに発振器出力、即ち、定常性を有する雑音x(t)を入力した際の出力y(t)について考察する。なお、定常性とは、時刻tkにある集合を観測したとき、その集合の統計的性質、即ち、平均値や自己相関関数等が任意の他の時刻の性質と同じことを意味する。
まず、x(t)の自己相関関数Rx(τ)を次式で定義する。但し、<>を無限時間平均とする。
なお、次式のように、自己相関関数のフーリエ変換が電力スペクトル密度関数を意味することは知られている。
このx(t)をインパルス応答がf(t)のあるシステムに入力したときの出力y(t)は、たたみ込み積分により、次式となる。
次に、o(t)の自己相関関数Ro(τ)を求めると、次式となる。
即ち、自己相関関数Ro(τ)9つの成分からなることが分かる。
となる。
ここで、1つの項についてフーリエ変換すると、
となり、ここでτ−σ+ν=λとおくとdτ=dλとなり、次式となる。
となり、ここでτ−σ+ν=λとおくとdτ=dλとなり、次式となる。
したがって、
となる。
となる。
一般に、F(ω)=R(ω)+jx(ω)とすると、R(ω)は偶関数であり、x(ω)は奇関数であるから、F(−ω)=F*(ω)=R(ω)−jx(ω)である。又は、以下で表される。
したがって、以下の式が導かれる。
一方、数3について、フーリエ変換すると、次式となる。
さて、図2に示されるようなジッタ軽減回路において、遅延回路を、分布定数、SAW素子等によって構成すると、遅延回路の出力Y(ω)は次式となる。
但し、F(ω)は1つの分岐路の伝達関数である。
したがって、電力合成器の出力は次式となる。
よって、ジッタ軽減回路の伝達関数を改めてF(ω)とすると、次式となる。
即ち、図2の遅延部21は、窓関数としてさらにcos4(πfτd)を乗算した回路となっている。
今、図2のジッタ軽減回路が次式となるように構成されたとする。
但し、f0はx(t)の発振周波数とする。
このとき、ジッタ軽減回路の出力では、f0の成分とその整数倍の成分は減衰しないが、f0/2の成分とその奇数倍の成分はなくなることが分かる。即ち、キャリア周波数成分及びその高次の高調波成分は減衰せず、キャリア周波数の1/2の成分及びその奇数倍の成分が抑制されていることが分かる。
このとき、ジッタ軽減回路の出力では、f0の成分とその整数倍の成分は減衰しないが、f0/2の成分とその奇数倍の成分はなくなることが分かる。即ち、キャリア周波数成分及びその高次の高調波成分は減衰せず、キャリア周波数の1/2の成分及びその奇数倍の成分が抑制されていることが分かる。
本発明のジッタ軽減回路の第1実施例では、電力分配器10及び電力合成器30が、単に信号を分岐・合成する装置であり、遅延部21に入力される際、電力分配器10で1/4に分岐され、遅延部21の出力は電力合成器30で合成されるので1に戻るものとした。
したがって、電力合成器30の出力は次式となる。
となる。数12の仮定より、次式となる。
また、数14より、発振周波数近傍の特性に着目すると、ω=ω0+Δωとすれば、次式となる。
ここで、
Δω=2πfとおくと、位相ジッタ、周期ジッタ、サイクル間ジッタはそれぞれ以下のように表される。
ここで、
Δω=2πfとおくと、位相ジッタ、周期ジッタ、サイクル間ジッタはそれぞれ以下のように表される。
今、発振器の発振周波数ν0に対してτd≡1/ν0となるよう遅延線路を構成した場合、ジッタ軽減回路の出力ではν0の成分とその整数倍の成分は減衰しないが、ν0/2の成分とその奇数倍の成分は無くなることが分かる。
図3に、本発明のジッタ軽減回路の有無による窓関数の違い説明するためのグラフを示す。図3(a)は、位相ジッタの、図3(b)は周期ジッタの、図3(c)はサイクル間ジッタの、各窓関数を発振周波数で規格化したフーリエ周波数に対する特性である。これらの図は、発振器の位相雑音Sφ(f)に窓関数を乗算して積分した結果に比例するジッタに対して、窓関数としてさらにcos4(πfτd)を乗算した場合の窓関数特性を表している。なお、位相ジッタではジッタ軽減回路が無い場合には窓関数が無いため1とし、これにcos4の時間窓を乗算したものと比較している。
これらのグラフから分かる通り、窓関数としてさらにcos4(πfτd)を乗算した場合には、何れも積分値が小さく、即ち、ジッタを大きく軽減させられていることが分かる。特に周期ジッタ及びサイクル間ジッタにおいては、ジッタ軽減回路を用いない場合にピークが現れるキャリア周波数の1/2の成分及びその奇数倍の成分に対して、cos4の時間窓を乗算することで0に落ちるように作用していることが分かる。
次に、本発明のジッタ軽減回路の第2実施例について説明する。図4は、本発明のジッタ軽減回路の第2実施例を説明するためのブロック図である。図中、図1と同一の符号を付した部分は同一物を表しているため、重複説明は省略する。第1実施例では、遅延部21を、1個の0π遅延回路、2個の2π遅延回路、1個の4π遅延回路で構成していたが、第2実施例では、遅延部22を、1個の0π遅延回路、3個の2π遅延回路、3個の4π遅延回路、1個の6π遅延回路構成した。即ち、第1実施例では二項定理に基づき1、2、1となるように0π、2π、4πの遅延回路を構成したが、第2実施例では、二項定理に基づき1、3、3、1となるように0π、2π、4π、6πの遅延回路205〜212を用いて遅延部22を構成している。
このような構成であっても、第1実施例と同じような理論に基づき、キャリア周波数成分及びその高次の高調波成分は減衰せず、キャリア周波数の1/2の成分及びその奇数倍の成分が抑制される。
なお、二項定理に基づいてさらに多くの遅延回路を用いて遅延部を構成すれば、さらに多く分岐させることも可能である。
次に、本発明のジッタ軽減回路の第3実施例について説明する。図5は、本発明のジッタ軽減回路の第3実施例を説明するためのブロック図である。図中、図1と同一の符号を付した部分は同一物を表しているため、重複説明は省略する。第1実施例では、遅延部21を、1個の0π遅延回路、2個の2π遅延回路、1個の4π遅延回路で構成していたが、第3実施例では、遅延部23を、1個の0π遅延回路、1個の2π遅延回路、1個の4π遅延回路、1個の6π遅延回路で構成した。即ち、遅延回路215〜218を用いて遅延部23を構成している。
これらの遅延回路を、分布定数、SAW素子等によって構成すると、遅延回路の出力Y(ω)は数9と同じものとなる。このとき、電力合成器の出力は次式となる。
よって、ジッタ軽減回路の伝達関数を改めてF(ω)とすると、次式となる。
即ち、図5の遅延部23は、窓関数としてさらにcos2(πfτd)cos2(2πfτd)を乗算した回路となっている。
今、図5のジッタ軽減回路が数12となるように構成されたとする。このとき、数18のπfτd、2πfτdは次式となる、即ち、
であるから、|F(ω)|2=1となる。つまり、ジッタ軽減回路の出力ではν0の成分とその整数倍の成分は減衰しない。
であるから、|F(ω)|2=1となる。つまり、ジッタ軽減回路の出力ではν0の成分とその整数倍の成分は減衰しない。
一方、f=nν0/2ではθ=2πfτd=πnν0・1/ν0=nπとなるので、数18のπfτd、2πfτdは次式となる、即ち、
であるから、|F(ω)|2=0となる。つまり、ジッタ軽減回路の出力ではν0/2の成分とその奇数倍の成分は無くなることが分かる。
であるから、|F(ω)|2=0となる。つまり、ジッタ軽減回路の出力ではν0/2の成分とその奇数倍の成分は無くなることが分かる。
このように、第3実施例のような構成であっても、第1実施例や第2実施例と同様に、キャリア周波数成分及びその高次の高調波成分を減衰せず、キャリア周波数の1/2の成分及びその奇数倍の成分を抑制するものとなっていることが分かる。
ここで第1実施例と第3実施例のジッタ軽減回路の特性を比較する。第1実施例と第3実施例のジッタ軽減回路の伝達関数を比較すると、τd≡1/ν0として、以下の違いがある。
第1実施例と第3実施例のフィルタとしての機能をf=0〜ν0の面積で比較する。
数20及び数21から分かるように、積分値としては第1実施例が3/8ν0であり第3実施例が2/8ν0となることから、面積比では3:2となり、第3実施例の方がより強力なフィルタ機能を有していることが分かる。
次に、本発明のジッタ軽減回路の第4実施例について説明する。図6は、本発明のジッタ軽減回路の第4実施例を説明するためのブロック図である。図中、図1と同一の符号を付した部分は同一物を表しているため、重複説明は省略する。第1実施例では、電力分配器10は等価パワー比で分配して出力するものであり、遅延部21を、1個の0π遅延回路、2個の2π遅延回路、1個の4π遅延回路で構成していたが、第4実施例では、電力分配器11は1:2:1のパワー比で3つに分配して出力するものであり、遅延部24を、3つの遅延回路220〜222、即ち、1個の0π遅延回路220、1個の2π遅延回路221、1個の4π遅延回路222で構成した。より詳しくは、遅延部24は、パワー比が1の分配器出力が入力される1個の0π遅延回路220と、パワー比が2の分配器出力が入力される1個の2π遅延回路221と、パワー比が1の分配器出力が入力される1個の4π遅延回路222とから構成されている。
例えばウィルキンソン型等の電力分配器では、インピーダンスマッチングを取っているので分配器出力のパワー比は等価パワー比となるが、本発明のジッタ軽減回路の第4実施例では、例えば1:2:1のパワー比で分配する電力分配器11を用いて、第1実施例で2個用いていた2π遅延回路を、分配比を2倍のパワーとすることで1個の2π遅延回路とした。そして、電力合成器31も同様に、1:2:1のパワー比で合成するように構成されている。
このような構成であっても、第1実施例と同じような理論に基づき、キャリア周波数成分及びその高次の高調波成分は減衰せず、キャリア周波数の1/2の成分及びその奇数倍の成分が抑制される。
したがって、本発明のジッタ軽減回路においては、電力分配器は少なくとも3つ以上に分配して出力するものであれば良く、3つに分配するときには1:2:1のパワー比で分配して出力すれば良い。また、4つ以上に分配するときには、等価パワー比で分配して出力する電力分配器を用いれば良く、理論的に導かれた特性に基づき、種々の遅延回路を組み合わせて遅延部を構成すれば良い。
なお、本発明のジッタ軽減回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
1 発振器
10、11 電力分配器
11 数
11 電力分配器
20〜24 遅延部
30、31 電力合成器
200〜222 遅延回路
10、11 電力分配器
11 数
11 電力分配器
20〜24 遅延部
30、31 電力合成器
200〜222 遅延回路
Claims (8)
- クロック発生器のジッタを軽減するジッタ軽減回路であって、該ジッタ軽減回路は、
発振器の出力を、少なくとも3つ以上に分配して出力する電力分配器と、
前記電力分配器の各出力を、キャリア周波数成分及びその高次の高調波成分は減衰させず、キャリア周波数の1/2の成分及びその奇数倍の成分を抑制するように遅延してそれぞれ出力する遅延部と、
前記遅延部の各出力を、それぞれ合成して出力する電力合成器と、
を具備することを特徴とするジッタ軽減回路。 - 請求項1に記載のジッタ軽減回路において、前記電力分配器は、4つ以上に分配するときには等価パワー比で分配して出力することを特徴とするジッタ軽減回路。
- 請求項2に記載のジッタ軽減回路において、前記遅延部は、1個の0π遅延回路と、2個の2π遅延回路と、1個の4π遅延回路とからなることを特徴とするジッタ軽減回路。
- 請求項2に記載のジッタ軽減回路において、前記遅延部は、1個の0π遅延回路と、1個の2π遅延回路と、1個の4π遅延回路と、1個の6π遅延回路とからなることを特徴とするジッタ軽減回路。
- 請求項2に記載のジッタ軽減回路において、前記遅延部は、1個の0π遅延回路と、3個の2π遅延回路と、3個の4π遅延回路と、1個の6π遅延回路とからなることを特徴とするジッタ軽減回路。
- 請求項1に記載のジッタ軽減回路において、前記電力分配器は、3つに分配するときには1:2:1のパワー比で分配して出力することを特徴とするジッタ軽減回路。
- 請求項6に記載のジッタ軽減回路において、前記遅延部は、パワー比が1の分配器出力が入力される1個の0π遅延回路と、パワー比が2の分配器出力が入力される1個の2π遅延回路と、パワー比が1の分配器出力が入力される1個の4π遅延回路とからなることを特徴とするジッタ軽減回路。
- 請求項1乃至請求項7の何れかに記載のジッタ軽減回路において、前記遅延部の遅延回路は、ストリップ配線又はSAW素子で構成されることを特徴とするジッタ軽減回路。
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JP (1) | JP2009200983A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017162275A1 (en) | 2016-03-22 | 2017-09-28 | Telefonaktiebolaget Lm Ericsson (Publ) | A reference signal system for noise reduction. |
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2008
- 2008-02-25 JP JP2008042313A patent/JP2009200983A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017162275A1 (en) | 2016-03-22 | 2017-09-28 | Telefonaktiebolaget Lm Ericsson (Publ) | A reference signal system for noise reduction. |
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