JP2009194022A - Chip size package and semiconductor apparatus - Google Patents
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Abstract
Description
本発明は、ＣＳＰ（チップサイズパッケージ）及び半導体装置に関し、特に、ＷＬＣＳＰ（ウエハレベルチップサイズパッケージ）及びＷＬＣＳＰにチップが実装された半導体装置に関する。 The present invention relates to a CSP (chip size package) and a semiconductor device, and more particularly to a WLCSP (wafer level chip size package) and a semiconductor device in which a chip is mounted on the WLCSP.
ＷＬＣＳＰはサイズがチップと同じで、実装面積が最小のパッケージとして携帯電話等の電子機器に広く使用されるようになってきた。従来は簡単なロジック回路や数個のレギュレータを内臓したピン数も数十ピンの小規模のＬＳＩに使用されていたが、最近は多くのレギュレータ、ＤＣＤＣコンバータ、ＣＯＤＥＣ等の大規模ロジック回路等を搭載し、ピン数も数百ピンにもなるＬＳＩにも使用されるようになってきた。図２は、ＷＬＣＳＰを半田ボール取り付け面から見た平面図であり、図５は、従来のＷＬＣＳＰの構造を示す断面図である。 WLCSP has the same size as a chip and has been widely used in electronic devices such as mobile phones as a package with the smallest mounting area. In the past, it was used for small-scale LSIs with a simple logic circuit and several regulators, and several tens of pins, but recently many regulators, DCDC converters, large-scale logic circuits such as CODEC, etc. It has come to be used for LSIs that are mounted and have hundreds of pins. FIG. 2 is a plan view of the WLCSP as seen from the solder ball mounting surface, and FIG. 5 is a cross-sectional view showing the structure of a conventional WLCSP.
図５に示すように、従来のＷＬＣＳＰは、半導体チップ１の回路ブロック３が形成される下面に、数μｍ厚の層間膜６ａを介して、外部接続のための再配線層２ａが形成されている。再配線層２ａ内には複数の外部配線層１０があり、各々の外部配線層１０の片方は半導体チップ１の各々の電極パッド４に接続され、残る一方の先にはポスト１１を介して外部接続用の半田ボール１３が形成されている。このようなチップサイズパッケージに関しては、例えば、下記特許文献１乃至５に記載されている。 As shown in FIG. 5, in the conventional WLCSP, a rewiring layer 2a for external connection is formed on the lower surface of the semiconductor chip 1 where the circuit block 3 is formed via an interlayer film 6a having a thickness of several μm. Yes. There are a plurality of external wiring layers 10 in the rewiring layer 2 a, one of the external wiring layers 10 is connected to each electrode pad 4 of the semiconductor chip 1, and the other end is externally connected via a post 11. A solder ball 13 for connection is formed. Such chip size packages are described in, for example, the following Patent Documents 1 to 5.
上述したように、ＷＬＣＳＰは、外部接続用端子である半田ボール１３が半導体チップ１下面全体にグリッドアレイ状に配置されている。また、半田ボール１３は、半導体チップ１下面に形成される再配線層２ａ上に形成されている。この再配線層２ａは、ウエハ製造工程の延長上で形成されるため、厚さは多くても数μｍ程度となる。そのため、半田ボール１３と回路ブロック３との間に大きな寄生容量（図のＣｘ）が形成される。 As described above, in the WLCSP, the solder balls 13 that are external connection terminals are arranged in a grid array on the entire lower surface of the semiconductor chip 1. The solder balls 13 are formed on the rewiring layer 2 a formed on the lower surface of the semiconductor chip 1. Since the rewiring layer 2a is formed as an extension of the wafer manufacturing process, the thickness is about several μm at most. Therefore, a large parasitic capacitance (Cx in the figure) is formed between the solder ball 13 and the circuit block 3.
この寄生容量の問題に対して、回路ブロック３の半導体チップ１内の位置を調整して、半田ボール１３が回路ブロック３上に配置されないようにすることはできるが、全ての回路ブロック３の位置を調整することは難しい。このため、寄生容量を予め見込んで設計を調整しているのが現状である。 For the problem of the parasitic capacitance, the position of the circuit block 3 in the semiconductor chip 1 can be adjusted so that the solder balls 13 are not arranged on the circuit block 3. It is difficult to adjust. For this reason, the present situation is that the design is adjusted in consideration of the parasitic capacitance in advance.
しかしながら、半田ボール１３は信号が入出力されるため、その電位が固定でなく変化する。そして、半田ボール１３の電位が変化すると寄生容量も変化する。従って、寄生容量を見込んで設計しても、寄生容量値の変動により、回路ブロック３の特性が影響を受け、特性が悪化することが避けられない。特に、寄生容量の影響を受けやすい、抵抗アレイ、容量アレイ等の回路ブロック３は、寄生容量の変化でバランスが崩れ、特性が悪化し、最悪の場合は誤動作等が発生することがある。 However, since signals are input to and output from the solder balls 13, their potentials are not fixed but change. When the potential of the solder ball 13 changes, the parasitic capacitance also changes. Therefore, even if the design is performed in consideration of the parasitic capacitance, it is inevitable that the characteristics of the circuit block 3 are affected by the fluctuation of the parasitic capacitance value and the characteristics are deteriorated. In particular, the circuit block 3 such as a resistor array or a capacitor array that is easily affected by parasitic capacitance loses its balance due to changes in parasitic capacitance, and its characteristics deteriorate. In the worst case, malfunction or the like may occur.
上記寄生容量の影響を少なくするには、半田ボール１３と回路ブロック３と間の距離を離せばよいが、ウエハ製造工程で両者の間にある再配線層の厚さを厚くするのは不可能である。 In order to reduce the influence of the parasitic capacitance, the distance between the solder ball 13 and the circuit block 3 may be increased. However, it is impossible to increase the thickness of the redistribution layer between the two in the wafer manufacturing process. It is.
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、半田ボールと半導体チップの回路ブロックとの間に生じる寄生容量の変動に起因する、回路ブロックの特性の悪化を抑制することができるチップサイズパッケージ及びチップサイズパッケージにチップが実装された半導体装置を提供することにある。 The present invention has been made in view of the above problems, and its main purpose is to reduce the deterioration of the characteristics of the circuit block due to the fluctuation of the parasitic capacitance generated between the solder ball and the circuit block of the semiconductor chip. An object of the present invention is to provide a chip size package that can be suppressed and a semiconductor device in which a chip is mounted on the chip size package.
上記目的を達成するため、本発明は、半導体チップの複数の電極パッドを外部と電気的に接続するための再配線層を備えるチップサイズパッケージにおいて、前記再配線層内に、一端が外部接続用の複数の半田ボールの各々と接続され、他端がスルーホールを介して前記複数の電極パッドの各々と接続される外部配線層と、前記外部配線層と前記半導体チップの回路ブロック形成面との間に配置される内部配線層と、を少なくとも備え、前記内部配線層は、前記複数の半田ボールの各々に対向する位置に、半田ボールの投影面積と同等以上の面積を持つ複数の電極端子を備え、前記複数の電極端子は、前記半導体チップの前記複数の電極パッドのうちグランド電位の電極パッドに接続されているものである。 In order to achieve the above object, the present invention provides a chip size package having a rewiring layer for electrically connecting a plurality of electrode pads of a semiconductor chip to the outside, and one end of the rewiring layer is for external connection. An external wiring layer connected to each of the plurality of solder balls and having the other end connected to each of the plurality of electrode pads via a through hole, and the circuit block forming surface of the external wiring layer and the semiconductor chip. An internal wiring layer disposed between the plurality of electrode terminals, the internal wiring layer having a plurality of electrode terminals having an area equal to or greater than a projected area of the solder balls at a position facing each of the plurality of solder balls. The plurality of electrode terminals are connected to a ground potential electrode pad among the plurality of electrode pads of the semiconductor chip.
本発明のチップサイズパッケージ及び半導体装置によれば、半田ボールと半導体チップの回路ブロックとの間に生じる寄生容量の変動に起因する、回路ブロックの特性の悪化を抑制することができる。 According to the chip size package and the semiconductor device of the present invention, it is possible to suppress the deterioration of the characteristics of the circuit block due to the variation of the parasitic capacitance generated between the solder ball and the circuit block of the semiconductor chip.
その理由は、半導体チップの回路ブロック下面に配置される再配線層内に、半田ボールに接続される外部接続用配線とは別の内部配線層を、回路ブロックと外部接続用配線との間に設け、内部配線層に半田ボールの投影面積と同等以上の面積を持つ電極端子を形成し、この電極端子を半導体チップのグランド電位の電極パッドに接続することにより、半田ボールと回路ブロックとの間に生じる寄生容量を従来と同程度に維持したまま、寄生容量の変動に対する影響を防止することができるからである。 The reason is that an internal wiring layer different from the external connection wiring connected to the solder balls is placed between the circuit block and the external connection wiring in the rewiring layer arranged on the lower surface of the circuit block of the semiconductor chip. And an electrode terminal having an area equal to or larger than the projected area of the solder ball is formed on the internal wiring layer, and the electrode terminal is connected to the electrode pad of the ground potential of the semiconductor chip, thereby connecting the solder ball and the circuit block. This is because it is possible to prevent the influence on the fluctuation of the parasitic capacitance while maintaining the parasitic capacitance generated in the same as the conventional one.
背景技術で示したように、ＷＬＣＳＰでは、半田ボールと回路ブロックの間に大きな寄生容量が形成される。また、半田ボールは信号が入出力されるため、半田ボールの電位の変化に伴って寄生容量も変動する。そして、この寄生容量の変動により、回路ブロックの特性が悪化するという問題が生じる。 As shown in the background art, in the WLCSP, a large parasitic capacitance is formed between the solder ball and the circuit block. In addition, since signals are input to and output from the solder balls, the parasitic capacitance varies with changes in the potential of the solder balls. And the problem that the characteristic of a circuit block deteriorates by the fluctuation | variation of this parasitic capacitance arises.
この寄生容量の問題に関して、特許文献１（特開２００２−３１３９３０号公報）には、チップのパッシベーション膜上にスリットのあるシールド層を形成し、このシールド層で、半田ボールの下だけでなく、金属配線の下も含めた全面を覆う構成が開示されている。このシールド層により、半田ボールの信号電圧の変動によるチップ内の回路への影響を緩和することができるが、上記シールド層は半田ボールの下だけでなく全面に敷かれているため、従来よりも大きな寄生容量が形成されてしまい、チップ内の回路に影響を与えてしまうという問題が生じる。 Regarding the problem of this parasitic capacitance, in Patent Document 1 (Japanese Patent Laid-Open No. 2002-313930), a shield layer having a slit is formed on a passivation film of a chip, and this shield layer is not only under a solder ball, A configuration covering the entire surface including under the metal wiring is disclosed. Although this shield layer can alleviate the influence on the circuit in the chip due to fluctuations in the signal voltage of the solder ball, the shield layer is laid not only under the solder ball but over the entire surface, so A large parasitic capacitance is formed, which causes a problem that the circuit in the chip is affected.
また、特許文献２（特開２００３−２４３５７０号公報）には、実施例４〜６で、配線（スパイラルインダクタ）とチップ内の回路との間にシールド層を形成する構成が開示されている。このシールド層により、配線の信号電圧の変動によるチップ内の回路への影響を緩和することができるが、上記シールド層はチップ全体を覆っているため、上記と同様に、従来よりも大きな寄生容量が形成されてしまい、チップ内の回路に影響を与えてしまうという問題が生じる。 Patent Document 2 (Japanese Patent Laid-Open No. 2003-243570) discloses a configuration in which a shield layer is formed between a wiring (spiral inductor) and a circuit in a chip in Examples 4 to 6. This shield layer can alleviate the influence on the circuit in the chip due to fluctuations in the signal voltage of the wiring. However, since the shield layer covers the entire chip, the parasitic capacitance is larger than in the conventional case as described above. As a result, a problem arises in that the circuit in the chip is affected.
また、特許文献３（特開２００４−３１７９０号公報）及び特許文献４（特開２００４−６４０１６号公報）には、チップ内の全回路ブロック、または一部回路ブロックをシールド層で覆う構成が開示されている。このシールド層で覆われている回路ブロックについては、半田ボールの信号電圧の変動による影響を緩和することができるが、シールド層で覆われていない回路ブロックは、半田ボールの信号電圧の変化の影響を受けてしまう。また、上記と同様に、このシールド層により、従来よりも大きな寄生容量が形成されてしまい、チップ内の回路に影響を与えてしまうという問題が生じる。 Patent Document 3 (Japanese Patent Laid-Open No. 2004-31790) and Patent Document 4 (Japanese Patent Laid-Open No. 2004-64016) disclose a configuration in which all or some of the circuit blocks in the chip are covered with a shield layer. Has been. The circuit block covered with this shield layer can alleviate the effect of fluctuations in the signal voltage of the solder ball, but the circuit block not covered by the shield layer is affected by the change in the signal voltage of the solder ball. Will receive. Further, similarly to the above, this shield layer forms a larger parasitic capacitance than the conventional one, which causes a problem that the circuit in the chip is affected.
また、特許文献５（特開２００５−１８３８７０号公報）には、シールド層を半田ボールの径と同程度の大きさの矩形円形とする構成が開示されている。このシールド層により、半田ボールの信号電圧変動によるチップ内の回路への影響を緩和することができるが、上記シールド層は多層配線層上の電極パッドと同時、または多層配線層内に形成されるため、シールド層が回路に近接し、その結果、非常に大きな寄生容量が形成されてしまい、チップ内の回路に影響を与えてしまうという問題が生じる。 Further, Patent Document 5 (Japanese Patent Laid-Open No. 2005-183870) discloses a configuration in which the shield layer is a rectangular circle having the same size as the diameter of the solder ball. Although this shield layer can alleviate the influence of the signal voltage variation of the solder ball on the circuit in the chip, the shield layer is formed simultaneously with the electrode pad on the multilayer wiring layer or in the multilayer wiring layer. Therefore, the shield layer is close to the circuit, and as a result, a very large parasitic capacitance is formed, which causes a problem that the circuit in the chip is affected.
そこで、本発明では、半導体チップの外部接続用の再配線層内（半導体チップの回路ブロックと外部配線層との間）に、外部配線層とは別に内部配線層を設け、この内部配線層に、外部接続用の半田ボールの投影面積と同等以上の面積を持つ電極端子を形成すると共に、この電極端子をグランド電位のチップ内の電極パッドに接続する。これにより、外部配線層（半田ボール)とチップ内の回路ブロックとの間に生じる寄生容量の値を従来と同程度に保ったまま、外部接続端子（半田ボール)に入出力される信号電圧による寄生容量の変動が回路特性に及ぼす影響を防止することが可能となる。 Therefore, in the present invention, an internal wiring layer is provided separately from the external wiring layer in the rewiring layer for external connection of the semiconductor chip (between the circuit block of the semiconductor chip and the external wiring layer). Then, an electrode terminal having an area equal to or larger than the projected area of the solder ball for external connection is formed, and this electrode terminal is connected to an electrode pad in the chip having the ground potential. As a result, the value of the parasitic capacitance generated between the external wiring layer (solder ball) and the circuit block in the chip is kept at the same level as before, and the signal voltage inputted to and outputted from the external connection terminal (solder ball) is It is possible to prevent the influence of the fluctuation of the parasitic capacitance on the circuit characteristics.
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の第１の実施例に係るチップサイズパッケージ及び半導体装置について、図１乃至図３を参照して説明する。図１は、本発明の第１の実施例に係る半導体装置の構造を示す断面図であり、図２は、図１の半導体装置を半田ボール取り付け面から見た平面図である。また、図３は、本実施例のＷＬＣＳＰの再配線層内に形成される内部配線層の構造を示す平面図である。 In order to describe the above-described embodiment of the present invention in more detail, a chip size package and a semiconductor device according to a first example of the present invention will be described with reference to FIGS. FIG. 1 is a cross-sectional view showing the structure of a semiconductor device according to a first embodiment of the present invention, and FIG. 2 is a plan view of the semiconductor device of FIG. 1 viewed from a solder ball mounting surface. FIG. 3 is a plan view showing the structure of the internal wiring layer formed in the rewiring layer of the WLCSP of this embodiment.
図１乃至図３に示すように、本実施例の半導体装置は、半導体チップ１と半導体チップ１と同等のサイズのＷＬＣＳＰとで構成される。半導体チップ１内の複数の回路ブロック３が形成されている下面に、半導体チップ１の複数の電極パッド４と外部の半田ボール１３とを接続するための再配線層２が形成されている。この再配線層２には、内部配線層７、外部配線層１０、及びポスト１１が設けられている。 As shown in FIGS. 1 to 3, the semiconductor device according to the present embodiment includes a semiconductor chip 1 and a WLCSP having the same size as the semiconductor chip 1. A rewiring layer 2 for connecting a plurality of electrode pads 4 of the semiconductor chip 1 and external solder balls 13 is formed on the lower surface of the semiconductor chip 1 where the plurality of circuit blocks 3 are formed. The rewiring layer 2 is provided with an internal wiring layer 7, an external wiring layer 10, and a post 11.
また、半導体チップ１と内部配線層２との間には、第１の層間膜６が形成され、内部配線層７と外部配線層１０との間には、第２の層間膜９が形成され、さらに外部配線層１０と半田ボール１３が取りつけられる面との間には、樹脂層１２（一般的にはエポキシ樹脂が使用される。）が形成されている。 A first interlayer film 6 is formed between the semiconductor chip 1 and the internal wiring layer 2, and a second interlayer film 9 is formed between the internal wiring layer 7 and the external wiring layer 10. Further, a resin layer 12 (generally an epoxy resin is used) is formed between the external wiring layer 10 and the surface on which the solder balls 13 are attached.
上記内部配線層７には、半田ボール１３の投影面積と同等以上（好ましくは同等）の面積を持つ複数の電極端子７ａが設けられ、これらが網の目状に形成した配線により互いに接続されている。この複数の電極端子７ａは、複数の半田ボール１３の各々に対向する位置に形成されている。また、内部配線層７は、半導体チップ１の複数の電極パッド４のうち、グランド電位となる電極パッド４ａに第１のスルーホール５を介して接続されている。 The internal wiring layer 7 is provided with a plurality of electrode terminals 7a having an area equal to or larger than (preferably equal to) the projected area of the solder ball 13, and these are connected to each other by wiring formed in a mesh shape. Yes. The plurality of electrode terminals 7 a are formed at positions facing each of the plurality of solder balls 13. The internal wiring layer 7 is connected to the electrode pad 4 a that is at the ground potential among the plurality of electrode pads 4 of the semiconductor chip 1 through the first through hole 5.
外部配線層１０には、外部接続用の複数の配線が設けられ、複数の配線の一方の端には、外部接続用の半田ボール１３が取り付けられるポスト１１が設けられている。複数の配線の各々の他端は、第１の層間膜６に設けられた第１のスルーホール５、及び第２の層間膜９に設けられた第２のスルーホール８を介して、半導体チップ１の複数の電極パッド４の各々に接続されている。 The external wiring layer 10 is provided with a plurality of wirings for external connection, and a post 11 to which a solder ball 13 for external connection is attached is provided at one end of the plurality of wirings. The other end of each of the plurality of wirings is connected to the semiconductor chip via a first through hole 5 provided in the first interlayer film 6 and a second through hole 8 provided in the second interlayer film 9. Each of the plurality of electrode pads 4 is connected.
上記構造では、半田ボール１３の電位が信号により変化すると、半田ボール１３と内部配線層７との間の寄生容量Ｃｘは変化するが、内部配線層７がグランド電位に固定されているため、内部配線層７と半導体チップ１の回路ブロック３との間の寄生容量Ｃｓは変化することはないため、信号による電位変化で回路ブロック３の特性が悪化することを防ぐことができる。また、内部配線層７の電極端子７ａは、全面を覆う構造ではないため、内部配線層７と半導体チップ１の回路ブロック３との間の寄生容量Ｃｓは従来と同等であり、従来のようにシールド層によって寄生容量が大きくなることはない。 In the above structure, when the potential of the solder ball 13 is changed by a signal, the parasitic capacitance Cx between the solder ball 13 and the internal wiring layer 7 is changed, but the internal wiring layer 7 is fixed to the ground potential. Since the parasitic capacitance Cs between the wiring layer 7 and the circuit block 3 of the semiconductor chip 1 does not change, it is possible to prevent the characteristics of the circuit block 3 from deteriorating due to a potential change caused by a signal. In addition, since the electrode terminal 7a of the internal wiring layer 7 is not structured to cover the entire surface, the parasitic capacitance Cs between the internal wiring layer 7 and the circuit block 3 of the semiconductor chip 1 is the same as that of the prior art. The shield layer does not increase the parasitic capacitance.
次に、半導体チップ１の回路ブロック３が形成されている面に、本実施例の再配線層２を形成する方法を述べる。 Next, a method for forming the rewiring layer 2 of this embodiment on the surface of the semiconductor chip 1 on which the circuit block 3 is formed will be described.
まず、回路ブロック３が形成されている面に絶縁材の第１の層間膜６を形成し、第１の層間膜６の周辺領域に半導体チップ１の外部接続用の複数の電極パッド４と接続するための複数の第１のスルーホール５を形成する。 First, a first interlayer film 6 made of an insulating material is formed on the surface on which the circuit block 3 is formed, and connected to a plurality of electrode pads 4 for external connection of the semiconductor chip 1 in a peripheral region of the first interlayer film 6. A plurality of first through holes 5 are formed for this purpose.
次に、内部配線層７用の導電膜（一般的には銅膜を使用）を形成し、エッチングにより必要な配線パターンを形成する。内部配線層７は、その一部が第１のスルーホール５を介して、半導体チップ１のグランド電位の電極パッド４ａに接続される。 Next, a conductive film (generally using a copper film) for the internal wiring layer 7 is formed, and a necessary wiring pattern is formed by etching. A part of the internal wiring layer 7 is connected to the electrode pad 4 a at the ground potential of the semiconductor chip 1 through the first through hole 5.
その後、先ほどと同様に絶縁材の第２の層間膜９を形成し、第２の層間膜９の周辺領域に第２のスルーホール８を形成した後、外部配線層１０用の導電膜（ここでは銅膜）をスパッタにて形成し、エッチングにより複数の外部配線パターンを形成する。 Thereafter, a second interlayer film 9 made of an insulating material is formed in the same manner as described above, and after forming the second through hole 8 in the peripheral region of the second interlayer film 9, a conductive film for the external wiring layer 10 (here Then, a copper film) is formed by sputtering, and a plurality of external wiring patterns are formed by etching.
複数の外部配線パターンの各々の一端は、第１のスルーホール５及び第２のスルーホール８を介して半導体チップ１の複数の電極パッド４の各々に接続され、他端には、外部接続用の半田ボール１３を取り付けるためのポスト１１を銅メッキにて形成する。ポスト１１は、Ｎｉ、Ａｕ等でバリアメタル処理後、エポキシ樹脂などからなる樹脂層１２を形成する。そして、ポスト１１に半田ボール１３を取り付けることにより、本実施例の半導体装置が完成する。 One end of each of the plurality of external wiring patterns is connected to each of the plurality of electrode pads 4 of the semiconductor chip 1 via the first through hole 5 and the second through hole 8, and the other end is used for external connection. A post 11 for attaching the solder ball 13 is formed by copper plating. The post 11 forms a resin layer 12 made of an epoxy resin or the like after a barrier metal treatment with Ni, Au or the like. Then, by attaching the solder ball 13 to the post 11, the semiconductor device of this embodiment is completed.
このように、半導体チップ１下面の再配線層２の内部に内部配線層７を設け、この内部配線層２に、半田ボール１３の投影面積と同等以上の面積を持つ複数の電極端子７ａを形成し、複数の電極端子７ａを互いに接続すると共に半導体チップ１のグランド電位パットに接続することにより、半田ボール１３と回路ブロック３との間の寄生容量を従来と同程度に保ったまま、寄生容量の変動に起因する回路ブロック３の特性の悪化を抑制することができる。 As described above, the internal wiring layer 7 is provided in the rewiring layer 2 on the lower surface of the semiconductor chip 1, and a plurality of electrode terminals 7 a having an area equal to or larger than the projected area of the solder balls 13 are formed in the internal wiring layer 2. Then, by connecting the plurality of electrode terminals 7a to each other and to the ground potential pad of the semiconductor chip 1, the parasitic capacitance between the solder ball 13 and the circuit block 3 is maintained at the same level as in the conventional case. It is possible to suppress the deterioration of the characteristics of the circuit block 3 due to the fluctuation of the circuit block 3.
次に、本発明の第２の実施例に係るチップサイズパッケージ及び半導体装置について、図４を参照して説明する。図４は、本実施例のＷＬＣＳＰの再配線層内に形成される内部配線層の構造を示す平面図である。 Next, a chip size package and a semiconductor device according to a second embodiment of the present invention will be described with reference to FIG. FIG. 4 is a plan view showing the structure of the internal wiring layer formed in the rewiring layer of the WLCSP of this embodiment.
前記した第１の実施例では、内部配線層７の複数の電極端子７ａを網の目状に形成した配線で互いに接続する構成としたが、複数の電極端子７ａはグランド電位の電極パッド４ａに接続されていればよく、その接続構造は変更可能である。 In the first embodiment described above, the plurality of electrode terminals 7a of the internal wiring layer 7 are connected to each other by the wiring formed in a mesh pattern, but the plurality of electrode terminals 7a are connected to the electrode pad 4a having the ground potential. What is necessary is just to be connected and the connection structure is changeable.
そこで、本実施例では、図４に示すように、複数の電極端子７ａの周囲に、グランド電位の電極パッド４ａに接続されるリング状の配線を形成し、各々の電極端子７ａをこのリング状の配線に接続する構造としている。 Therefore, in this embodiment, as shown in FIG. 4, a ring-shaped wiring connected to the electrode pad 4a at the ground potential is formed around the plurality of electrode terminals 7a, and each electrode terminal 7a is connected to the ring-shaped wiring. It is structured to be connected to the wiring.
この構造の場合、製造工程は第１の実施例と同様であるが、配線数を少なくすることができるため、この配線と半導体チップ１の回路ブロック３との寄生容量を、第１の実施例よりも小さくすることができ、これにより、回路ブロック３の特性の悪化を更に抑制することができる。 In the case of this structure, the manufacturing process is the same as in the first embodiment. However, since the number of wirings can be reduced, the parasitic capacitance between this wiring and the circuit block 3 of the semiconductor chip 1 is reduced. Thus, the deterioration of the characteristics of the circuit block 3 can be further suppressed.
なお、本発明はＷＬＣＳＰの構造に特徴を有するものであり、再配線層２を構成する各部の材料や製造方法、膜厚、内部配線層７以外の形状等は特に限定されない。例えば、第１の層間膜６、第２の層間膜９、樹脂層１２は任意の絶縁部材を用いて形成することができ、内部配線層７、外部配線層１０、ポスト１１は任意の導電性材料を用いて形成することができる。また、ＷＬＣＳＰに実装する半導体チップ１の種類や構造、半導体チップ１内に配置される回路ブロック３の種類や機能も任意である。更に、外部配線層１０と外部機器とは半田ボール１３以外の導電体で接続してもよい。 The present invention is characterized by the structure of the WLCSP, and the material and manufacturing method of each part constituting the rewiring layer 2, the film thickness, the shape other than the internal wiring layer 7, etc. are not particularly limited. For example, the first interlayer film 6, the second interlayer film 9, and the resin layer 12 can be formed using an arbitrary insulating member, and the internal wiring layer 7, the external wiring layer 10, and the post 11 can be formed with arbitrary conductivity. It can be formed using a material. The type and structure of the semiconductor chip 1 mounted on the WLCSP and the type and function of the circuit block 3 arranged in the semiconductor chip 1 are also arbitrary. Further, the external wiring layer 10 and the external device may be connected by a conductor other than the solder ball 13.
また、上記各実施例では、ウエハレベルチップサイズパッケージについて記載したが、本発明は上記実施例に限定されるものではなく、任意のチップサイズパッケージに対して同様に適用することができる。 In each of the above embodiments, the wafer level chip size package has been described. However, the present invention is not limited to the above embodiment, and can be similarly applied to any chip size package.
本発明は、チップサイズパッケージ、及び、特に、チップサイズパッケージにチップが実装された半導体装置に利用可能である。 The present invention is applicable to a chip size package, and particularly to a semiconductor device in which a chip is mounted on a chip size package.
１ 半導体チップ
２ 再配線層
２ａ 再配線層
３ 回路ブロック
４ 電極パッド
４ａ 電極パッド（グランド電位）
５ 第１のスルーホール
５ａ スルーホール
６ 第１の層間膜
６ａ 層間膜
７ 内部配線層
７ａ 電極端子
８ 第２のスルーホール
９ 第２の層間膜
１０ 外部配線層
１１ ポスト
１２ 樹脂層
１３ 半田ボール
DESCRIPTION OF SYMBOLS 1 Semiconductor chip 2 Redistribution layer 2a Redistribution layer 3 Circuit block 4 Electrode pad 4a Electrode pad (ground potential)
DESCRIPTION OF SYMBOLS 5 1st through-hole 5a Through-hole 6 1st interlayer film 6a Interlayer film 7 Internal wiring layer 7a Electrode terminal 8 2nd through-hole 9 2nd interlayer film 10 External wiring layer 11 Post 12 Resin layer 13 Solder ball
Claims (5)
前記再配線層内に、一端が外部接続用の複数の半田ボールの各々と接続され、他端がスルーホールを介して前記複数の電極パッドの各々と接続される外部配線層と、前記外部配線層と前記半導体チップの回路ブロック形成面との間に配置される内部配線層と、を少なくとも備え、
前記内部配線層は、前記複数の半田ボールの各々に対向する位置に、半田ボールの投影面積と同等以上の面積を持つ複数の電極端子を備え、前記複数の電極端子は、前記半導体チップの前記複数の電極パッドのうちグランド電位の電極パッドに接続されていることを特徴とするチップサイズパッケージ。 In a chip size package including a rewiring layer for electrically connecting a plurality of electrode pads of a semiconductor chip to the outside,
In the rewiring layer, an external wiring layer having one end connected to each of a plurality of solder balls for external connection and the other end connected to each of the plurality of electrode pads via a through hole, and the external wiring An internal wiring layer disposed between the layer and the circuit block forming surface of the semiconductor chip,
The internal wiring layer includes a plurality of electrode terminals having an area equal to or larger than a projected area of the solder ball at a position facing each of the plurality of solder balls, and the plurality of electrode terminals are formed on the semiconductor chip. A chip size package connected to an electrode pad having a ground potential among a plurality of electrode pads.
前記半導体チップの回路ブロック形成面と前記内部配線層との間に、第１の絶縁層を備え、
前記内部配線層と前記外部配線層との間に、第２の絶縁層を備えることを特徴とするチップサイズパッケージ。 The chip size package according to claim 1,
A first insulating layer is provided between the circuit block forming surface of the semiconductor chip and the internal wiring layer,
A chip size package comprising a second insulating layer between the internal wiring layer and the external wiring layer.
前記内部配線層の前記複数の電極端子は、網の目状に形成された配線によって、互いに接続されていることを特徴とするチップサイズパッケージ。 The chip size package according to claim 1 or 2,
The chip size package, wherein the plurality of electrode terminals of the internal wiring layer are connected to each other by wiring formed in a mesh pattern.
前記内部配線層の前記複数の電極端子の外周に、前記グランド電位の電極パッドに接続されるリング状の配線が形成され、各々の電極端子が、前記リング状の配線に接続されていることを特徴とするチップサイズパッケージ。 The chip size package according to claim 1 or 2,
A ring-shaped wiring connected to the electrode pad of the ground potential is formed on the outer periphery of the plurality of electrode terminals of the internal wiring layer, and each electrode terminal is connected to the ring-shaped wiring. Featured chip size package.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008030687A JP2009194022A (en) | 2008-02-12 | 2008-02-12 | Chip size package and semiconductor apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008030687A JP2009194022A (en) | 2008-02-12 | 2008-02-12 | Chip size package and semiconductor apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009194022A true JP2009194022A (en) | 2009-08-27 |
Family
ID=41075822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008030687A Withdrawn JP2009194022A (en) | 2008-02-12 | 2008-02-12 | Chip size package and semiconductor apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2009194022A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102208394A (en) * | 2010-03-31 | 2011-10-05 | 瑞萨电子株式会社 | Semiconductor device |
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2008
- 2008-02-12 JP JP2008030687A patent/JP2009194022A/en not_active Withdrawn
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