JP2009180502A - Integrated circuit - Google Patents
Integrated circuit Download PDFInfo
- Publication number
- JP2009180502A JP2009180502A JP2008016987A JP2008016987A JP2009180502A JP 2009180502 A JP2009180502 A JP 2009180502A JP 2008016987 A JP2008016987 A JP 2008016987A JP 2008016987 A JP2008016987 A JP 2008016987A JP 2009180502 A JP2009180502 A JP 2009180502A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- ground
- ground bounce
- differential amplifier
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、回路基板に実装される集積回路に関し、さらに詳しくは、集積回路内部のグランドバウンスの検出に関するものである。 The present invention relates to an integrated circuit mounted on a circuit board, and more particularly to detection of ground bounce inside an integrated circuit.
図4は従来の集積回路の一例を示す図である。集積回路10は、回路基板に実装されて各種の信号処理を行う、FPGAなどの集積回路である。集積回路10の電源端子には、回路基板上に形成される電源ラインによって電源電圧Vccが供給される。集積回路10のグランド端子は、回路基板上のグランド電圧GND1に接続され、接地状態が保たれる。集積回路10の信号端子は、回路基板上の信号ラインに接続され、信号の入出力に利用される。
FIG. 4 is a diagram showing an example of a conventional integrated circuit. The
GND2は集積回路10内部のグランド電圧である。本来、このグランド電圧GND2は、回路基板上のグランド電圧GND1と同じであり、0Vと考えられている。しかし、集積回路10のチップから電源端子あるいはグランド端子までの配線には抵抗成分やインダクタンス成分が存在する。そのため、集積回路10内部のグランド電圧GND2は、回路基板上のグランド電圧GND1に対し、グランド端子へ流れる電流の大きさに応じて変動する。この変動は、集積回路10のチップから見ると、電源電圧Vccやグランド電圧GND1が変化することに相当し、グランドバウンス(電源電圧変動)と呼ばれる。
GND2 is a ground voltage inside the integrated
特に、同じタイミングで出力される、すなわち同時スイッチング動作(SSO)する信号の数が多いほど、瞬時に消費される電流が増大する。その結果、グランドバウンスが顕著に現れ、内部回路の誤動作あるいは外部信号レベルと内部信号レベルとの不整合が生じ、集積回路10の誤動作を引き起こす場合がある。
In particular, as the number of signals output at the same timing, that is, the simultaneous switching operation (SSO) increases, the current consumed instantaneously increases. As a result, ground bounce appears prominently, causing malfunction of the internal circuit or mismatch between the external signal level and the internal signal level, which may cause malfunction of the integrated
このような、同時スイッチングによるグランドバウンスの影響を避けるため、集積回路メーカの多くが、同時スイッチングに関する使用ピン数制限や出力スルーレート制限等の設計ガイドラインを提示している。下記非特許文献1はグランドバウンスに関する設計ガイドラインの一例である。 In order to avoid such influence of ground bounce due to simultaneous switching, many integrated circuit manufacturers provide design guidelines such as limiting the number of used pins and limiting output slew rate for simultaneous switching. The following non-patent document 1 is an example of a design guideline related to ground bounce.
しかしながら、従来では、集積回路の動作やバイパスコンデンサの数量・配置などを含めた回路基板設計において、グランドバウンスに対する総合的な設計妥当性の評価手法がなかった。また、集積回路の動作確認を行い、動作不良が発見された場合に、動作不良の原因がグランドバウンスによるものであるかどうかの切り分けが容易でなかった。 Conventionally, however, there has been no comprehensive design validity evaluation method for ground bounce in circuit board design including the operation of an integrated circuit and the number and arrangement of bypass capacitors. In addition, when the operation of the integrated circuit is confirmed and an operation failure is found, it is not easy to determine whether the cause of the operation failure is due to ground bounce.
本発明は、集積回路内部のグランドバウンスを示す信号を出力することで、グランドバウンスの検出が可能な集積回路を実現することを目的としたものである。 An object of the present invention is to realize an integrated circuit capable of detecting ground bounce by outputting a signal indicating ground bounce inside the integrated circuit.
上記のような目的を達成するために、本発明の請求項1では、回路基板に実装される集積回路において、
前記集積回路内部のグランドバウンスを検出するグランドバウンス検出部と、
このグランドバウンス検出部の出力を前記集積回路外部へ出力する端子と、
が設けられたことを特徴とする。
In order to achieve the above object, in claim 1 of the present invention, in an integrated circuit mounted on a circuit board,
A ground bounce detector for detecting ground bounce inside the integrated circuit;
A terminal for outputting the output of the ground bounce detector to the outside of the integrated circuit;
Is provided.
請求項2では、請求項1に記載の集積回路において、前記グランドバウンス検出部は、
前記回路基板のグランド電圧と前記集積回路内部のグランド電圧とが入力される差動アンプであることを特徴とする。
The integrated circuit according to claim 1, wherein the ground bounce detection unit includes:
It is a differential amplifier to which the ground voltage of the circuit board and the ground voltage inside the integrated circuit are inputted.
請求項3では、請求項1に記載の集積回路において、前記グランドバウンス検出部は、
前記回路基板のグランド電圧と前記集積回路内部のグランド電圧とが入力される差動アンプと、
この差動アンプの出力に応じて前記グランドバウンスのノイズレベルを示す信号を出力する判定回路と、
を有することを特徴とする。
The integrated circuit according to claim 1, wherein the ground bounce detection unit includes:
A differential amplifier to which a ground voltage of the circuit board and a ground voltage inside the integrated circuit are input;
A determination circuit that outputs a signal indicating the noise level of the ground bounce according to the output of the differential amplifier;
It is characterized by having.
請求項4では、請求項1乃至3のいずれかに記載の集積回路において、前記端子は、前記集積回路の上面部に設けられたことを特徴とする。 According to a fourth aspect of the present invention, in the integrated circuit according to any one of the first to third aspects, the terminal is provided on an upper surface portion of the integrated circuit.
このように、集積回路内部のグランドバウンスを示す信号を出力する端子が設けられたことにより、グランドバウンスの検出が可能な集積回路を実現することができる。また、グランドバウンスの検出により、同時スイッチングによる影響の評価が可能となる。 Thus, by providing the terminal for outputting a signal indicating the ground bounce in the integrated circuit, an integrated circuit capable of detecting the ground bounce can be realized. Moreover, the influence of simultaneous switching can be evaluated by detecting the ground bounce.
以下、図面を用いて本発明の集積回路を説明する。 Hereinafter, an integrated circuit of the present invention will be described with reference to the drawings.
図1は本発明による集積回路の一実施例を示す図である。集積回路10は、回路基板に実装されて各種の信号処理を行う、FPGAなどの集積回路である。集積回路10の電源端子には、回路基板上に形成される電源ラインによって電源電圧Vccが供給される。GND1は回路基板上のグランド電圧、GND2は集積回路10内部のグランド電圧である。集積回路10の信号端子は、回路基板上の信号ラインに接続され、信号の入出力に利用される。
FIG. 1 is a diagram showing an embodiment of an integrated circuit according to the present invention. The
集積回路10内部にグランドバウンス検出部10が設けられる。グランドバウンス検出部10は差動アンプ10aから構成される。差動アンプ10aには、回路基板上のグランド電圧GND1と、集積回路10内部のグランド電圧GND2が入力される。差動アンプ10aは、グランド電圧GND1とグランド電圧GND2の電圧差を増幅した信号を出力する。差動アンプ10aの出力は、集積回路10内部のグランドバウンスの状態を示している。差動アンプ10aの出力は、グランドバウンスの大きさに応じて変化する。差動アンプ10aの出力が大きい場合にはグランドバウンスが大きいことを意味する。差動アンプ10aの出力が小さい場合にはグランドバウンスが小さいことを意味する。
A
差動アンプに入力される回路基板上のGND1は、集積回路の動作の影響が少ない、十分に安定した地点から取得するのが望ましい。例えば、集積回路10の直下からGND1から取得するのではなく、集積回路10の直下の面積よりも外側の地点から引いてくるのが良いと考えられる。
It is desirable to obtain GND1 on the circuit board that is input to the differential amplifier from a sufficiently stable point that is less affected by the operation of the integrated circuit. For example, instead of acquiring from the GND 1 from directly under the
端子20は差動アンプ10aの出力が接続された端子である。差動アンプ10aの出力は、グランドバウンス信号(S1)として、集積回路10の外部から検出可能となる。
The terminal 20 is a terminal to which the output of the
このように、グランドバウンス信号S1を集積回路外部に出力することにより、集積回路10のグランドバウンスを外部から検出することができる。これにより、集積回路10の動作やバイパスコンデンサの数量・配置などを含めた回路基板設計において、グランドバウンスに対する総合的な設計妥当性の評価が可能となる。また、集積回路10の動作不良が発見された場合に、動作不良の原因がグランドバウンスによるものであるかどうかの切り分けが容易となる。
Thus, by outputting the ground bounce signal S1 to the outside of the integrated circuit, the ground bounce of the
グランドバウンスの検出や同時スイッチングの評価が必要となる場面としては、回路基板の設計時やデバッグ時、メンテナンス時などが考えられる。特にデバッグ時には、エンジニアは動作不良の原因の切り分けに多くの時間が割かれてしまうのが実情である。本発明の集積回路は、このような作業に必要となる時間の短縮化に貢献するものであり、エンジニアにとって大変なメリットとなる。 Possible situations where ground bounce detection and simultaneous switching evaluation are required include circuit board design, debugging, and maintenance. In particular, during debugging, engineers actually spend a lot of time isolating the cause of malfunction. The integrated circuit of the present invention contributes to shortening the time required for such work, which is a great merit for engineers.
なお、端子20は、集積回路の他の端子と同じ形態のものとしてもよいし、他の端子とは異なる特別な形態としてもよい。端子20を集積回路10のパッケージ上面に設ければ、エンジニアがテスタ等を当てやすいという利点がある。
Note that the terminal 20 may have the same form as other terminals of the integrated circuit, or may have a special form different from the other terminals. Providing the terminal 20 on the upper surface of the package of the integrated
図2は本発明による集積回路の他の実施例を示す図である。本実施例の集積回路は、実質的に、前記実施例1の構成に判定回路11bを追加したものである。 FIG. 2 is a diagram showing another embodiment of an integrated circuit according to the present invention. The integrated circuit of this embodiment is substantially obtained by adding a determination circuit 11b to the configuration of the first embodiment.
11は集積回路10内部に設けられたグランドバウンス検出部である。グランドバウンス検出部11は、差動アンプ11aおよび判定回路11bから構成される。差動アンプ11aは前記実施例の差動アンプ10aと同じであるため、説明を省略する。
差動アンプ11aの出力は判定回路11bに入力される。判定回路11bは差動アンプ11aの出力をモニタし、グランドバウンスのノイズレベルのGO/NO−GO判定を行う。すなわち、判定回路11bは、差動アンプ11aからの出力が所定の電圧値以下である場合にはGOを示す信号を、所定の電圧値以上である場合にはNO−GOを示す信号を出力する。これらの信号出力はデジタル信号であってもよい。また、複数ビットの信号であってもよい。判定回路11bの出力は、グランドバウンスのノイズレベルを示す信号(S2)として、端子20を介して集積回路10の外部へ出力される。
The output of the
端子20は判定回路11bの出力が接続された端子である。ノイズレベル信号S2は、端子20を介して集積回路10の外部から検出可能となる。ノイズレベル信号S2が複数ビットの信号である場合には、端子20の数もビット幅に応じて複数としてもよい。
The terminal 20 is a terminal to which the output of the determination circuit 11b is connected. The noise level signal S2 can be detected from the outside of the
ノイズレベル信号S2は、回路基板のBIT(Built-in Test:故障診断機能)等への利用が可能である。ノイズレベル信号S2をBIT等に利用すれば、グランドバウンスに起因した故障の検出に役立てることができる。 The noise level signal S2 can be used for BIT (Built-in Test) of the circuit board. If the noise level signal S2 is used for BIT or the like, it can be used for detecting a failure caused by ground bounce.
図3は本発明による集積回路の他の実施例を示す図である。本実施例の集積回路は、実質的に、前記実施例2の判定回路11bをAD変換器12bに変更したものである。
FIG. 3 is a diagram showing another embodiment of an integrated circuit according to the present invention. The integrated circuit of this embodiment is substantially obtained by changing the determination circuit 11b of the second embodiment to an
12は集積回路10内部に設けられたグランドバウンス検出部である。グランドバウンス検出部12は、差動アンプ12aおよびAD変換器12bから構成される。差動アンプ12aは前記実施例1および前記実施例2の差動アンプ10a、11aと同じであるため、説明を省略する。
差動アンプ12aの出力はAD変換器12bに入力される。AD変換器12bは、差動アンプ12aからの出力電圧をAD変換し、グランドバウンスのノイズレベルに応じたデジタルデータを出力する。AD変換器12bの出力は、グランドバウンスのノイズレベルを示す信号(S3)として、端子20を介して集積回路10の外部へ出力される。
The output of the
端子20はAD変換器12bの出力が接続された端子である。ノイズレベル信号S3は、端子20を介して集積回路10の外部から検出可能となる。端子20の数は、ノイズレベル信号S3のビット幅に応じて複数としてもよい。
The terminal 20 is a terminal to which the output of the
差動アンプ12aの出力をAD変換器12bでAD変換することによって、グランドバウンスのノイズレベルを詳細に把握することができる。
By performing AD conversion on the output of the
なお、本実施例ではAD変換器12bの出力をそのまま集積回路10外部に出力しているが、AD変換器12bの後段にさらに判定回路を設けてもよい。判定回路はAD変換器12bから出力されるデジタルデータをモニタし、ノイズレベルが所定の値以下である場合にはGO、所定の値以上であるときにはNO−GOを示す信号を集積回路10外部に出力する。AD変換器12bと判定回路を組み合わせて使用すれば、GO/NO−GOの基準値を細かく設定することができる利点がある。
In the present embodiment, the output of the
本発明は、FPGAをはじめ、様々な種類の集積回路に適用することが可能である。
なお、端子20は、本発明の端子に相当する。
The present invention can be applied to various types of integrated circuits including FPGAs.
The terminal 20 corresponds to the terminal of the present invention.
10 集積回路
10 グランドバウンス検出部
10a 差動アンプ
11 グランドバウンス検出部
11a 差動アンプ
11b 判定回路
12 グランドバウンス検出部
12a 差動アンプ
12b AD変換器
20 端子
GND1 回路基板上のグランド電圧
GND2 集積回路内部のグランド電圧
F/F フリップフロップ
DESCRIPTION OF
Claims (4)
前記集積回路内部のグランドバウンスを検出するグランドバウンス検出部と、
このグランドバウンス検出部の出力を前記集積回路外部へ出力する端子と、
が設けられたことを特徴とする集積回路。 In an integrated circuit mounted on a circuit board,
A ground bounce detector for detecting ground bounce inside the integrated circuit;
A terminal for outputting the output of the ground bounce detector to the outside of the integrated circuit;
An integrated circuit characterized in that is provided.
前記回路基板のグランド電圧と前記集積回路内部のグランド電圧とが入力される差動アンプであることを特徴とする請求項1に記載の集積回路。 The ground bounce detector is
The integrated circuit according to claim 1, wherein the integrated circuit is a differential amplifier to which a ground voltage of the circuit board and a ground voltage inside the integrated circuit are input.
前記回路基板のグランド電圧と前記集積回路内部のグランド電圧とが入力される差動アンプと、
この差動アンプの出力に応じて前記グランドバウンスのノイズレベルを示す信号を出力する判定回路と、
を有することを特徴とする請求項1に記載の集積回路。 The ground bounce detector is
A differential amplifier to which a ground voltage of the circuit board and a ground voltage inside the integrated circuit are input;
A determination circuit that outputs a signal indicating the noise level of the ground bounce according to the output of the differential amplifier;
The integrated circuit according to claim 1, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008016987A JP2009180502A (en) | 2008-01-29 | 2008-01-29 | Integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008016987A JP2009180502A (en) | 2008-01-29 | 2008-01-29 | Integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009180502A true JP2009180502A (en) | 2009-08-13 |
Family
ID=41034618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008016987A Pending JP2009180502A (en) | 2008-01-29 | 2008-01-29 | Integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009180502A (en) |
-
2008
- 2008-01-29 JP JP2008016987A patent/JP2009180502A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20080283876A1 (en) | Noise detection circuit | |
TW200706891A (en) | Semiconductor integrated circuit and method for testing connection state between semiconductor integrated circuits | |
JPWO2007097053A1 (en) | Semiconductor integrated circuit and its inspection method | |
WO2005020324A1 (en) | Circuit for detecting and measuring noise in semiconductor integrated circuit | |
JP2010210238A (en) | Probe card, semiconductor inspection device equipped with the same and method for checking fuse of probe card | |
JP4940643B2 (en) | Power supply noise tolerance inspection circuit and power supply noise tolerance inspection method | |
JP2009180502A (en) | Integrated circuit | |
JP2007040771A (en) | Semiconductor device for noise measurement | |
US8648617B2 (en) | Semiconductor device and method of testing semiconductor device | |
JP2009216565A (en) | Semiconductor integrated circuit | |
JP2006292638A (en) | Method of inspecting circuit mounted on board | |
KR101121090B1 (en) | Power source stabilizing circuit, electronic device, and testing device | |
JP2010165755A (en) | Semiconductor device | |
JP2009147142A (en) | Semiconductor device and its bonding defect detection method | |
JP2008076085A (en) | Signal measuring device | |
WO2009098738A1 (en) | Semiconductor device and method for resetting the same | |
JP2006177703A (en) | Semiconductor device | |
Suenaga et al. | DFT for supply current testing to detect open defects at interconnects in 3D ICs | |
JP4408726B2 (en) | Semiconductor device and semiconductor device inspection method | |
JP2009133762A (en) | Semiconductor device and its test method | |
JP4665740B2 (en) | Reset detection device | |
JP2006041951A (en) | Process variation detection device and process variation detection method | |
JP2011232036A (en) | Semiconductor device | |
JP2001296336A (en) | Semiconductor device and its inspecting method | |
JP2005236207A (en) | Semiconductor device |