JP2009176340A

JP2009176340A - Nonvolatile memory

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Publication number: JP2009176340A
Application number: JP2008011557A
Authority: JP
Inventors: Tomohiro Namise; 智博浪瀬; Kazuhiko Yamamichi; 和彦山道
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2008-01-22
Filing date: 2008-01-22
Publication date: 2009-08-06

Abstract

<P>PROBLEM TO BE SOLVED: To increase the re-writing number of times until differential S/A24 causes erroneous discrimination or a data holding time, in a nonvolatile memory provided with a memory cell MC in which write-in and erasure of data can be performed and a reference cell RC having a threshold value becoming comparison reference when data is read out from this memory cell MC by the differential S/A24. <P>SOLUTION: When data re-writing processing of deteriorated monitor cells EMC, PMC monitoring deterioration of the memory cell MC and the memory cell MC are performed, re-writing processing is performed for the deteriorated monitor cells EMC, PMC, stress being same as the memory cell MC is applied to the deteriorated monitor cells EMC, PMC, voltage in accordance with a threshold value of the deteriorated monitor cells EMC, PMC is applied to a control gate of the memory cell MC in order to read out data of the memory cell MC. Thereby, the threshold value of the reference cell RC is fluctuated apparently, threshold value margin is adjusted appropriately. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、不揮発性メモリに関し、特に、データの書き込み及び消去が可能なメモリセルと、このメモリセルからデータを読み出すときに比較基準となる閾値を有するリファレンスセルとを備えた不揮発性メモリに関する。 The present invention relates to a nonvolatile memory, and more particularly, to a nonvolatile memory including a memory cell in which data can be written and erased, and a reference cell having a threshold value serving as a reference for comparison when data is read from the memory cell.

近年、不揮発性メモリとして、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型の不揮発性メモリが注目されてきている（例えば、特許文献１参照）。 In recent years, a MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor) type nonvolatile memory has attracted attention as a nonvolatile memory (see, for example, Patent Document 1).

このＭＯＮＯＳ型の不揮発性メモリは、酸化膜に挟まれた窒化膜中のトラップに電荷を蓄積して保持するものであり、１つのメモリセルで２ビットを記憶させることができる。そのため、従来から広く用いられているフローティングゲート型の不揮発性メモリに比べ高密度化を図ることができる。 This MONOS type nonvolatile memory stores and holds charges in traps in a nitride film sandwiched between oxide films, and can store 2 bits in one memory cell. Therefore, the density can be increased as compared with the floating gate type nonvolatile memory that has been widely used conventionally.

ここで、ゲート誘電体構造としてＯＮＯ（酸化膜−窒化膜−酸化膜の積層膜）の三層構造を用いた、一般的なＭＯＮＯＳ型の不揮発性メモリにおけるメモリセル（以下、「メモリセルＭＣ」とする。）の構造について図面を参照して説明する。図１１は、ＭＯＮＯＳ型の不揮発性メモリにおけるメモリセルの断面構造の概略図である。 Here, a memory cell (hereinafter referred to as “memory cell MC”) in a general MONOS nonvolatile memory using a three-layer structure of ONO (oxide film-nitride film-oxide film) as a gate dielectric structure. Will be described with reference to the drawings. FIG. 11 is a schematic diagram of a cross-sectional structure of a memory cell in a MONOS type nonvolatile memory.

図１１に示すように、メモリセルＭＣは、２つのＰＮ接合を内部に形成したＰ形基板１１２を備えている。このＰ形基板１１２に形成される２つのＰＮ接合のうちの一方はソース１１４とＰ型基部１１３との間に形成され、他方はドレイン１１６とＰ型基部１１３との間に形成される。 As shown in FIG. 11, the memory cell MC includes a P-type substrate 112 in which two PN junctions are formed. One of the two PN junctions formed on the P-type substrate 112 is formed between the source 114 and the P-type base 113, and the other is formed between the drain 116 and the P-type base 113.

また、Ｐ形基板１１２に形成されたチャネル上には、酸化シリコン膜１１８が形成されており、チャネルの上面を覆う絶縁膜を構成している。 Further, a silicon oxide film 118 is formed on the channel formed in the P-type substrate 112, and constitutes an insulating film that covers the upper surface of the channel.

酸化シリコン膜１１８上には、電荷捕獲膜１２０が形成される。この電荷捕獲膜１２０は、例えば窒化シリコンＳｉ₃Ｎ₄で形成される。後述するように、電荷捕獲膜１２０にはホットエレクトロンが注入される。そして、電荷捕獲膜１２０に注入されたホットエレクトロンは、この電荷捕獲膜１２０によって捕獲されることになる。このように電荷捕獲膜１２０は、記憶保持膜として機能するものである。 A charge trapping film 120 is formed on the silicon oxide film 118. The charge trapping film 120 is made of, for example, silicon nitride Si ₃ N ₄ . As will be described later, hot electrons are injected into the charge trapping film 120. The hot electrons injected into the charge trapping film 120 are trapped by the charge trapping film 120. Thus, the charge trapping film 120 functions as a memory retention film.

電荷捕獲膜１２０上には、酸化シリコン膜１２２が形成され、さらに、この酸化シリコン膜１２２上に、制御ゲート（ゲート）１２４が形成される。 A silicon oxide film 122 is formed on the charge trapping film 120, and a control gate (gate) 124 is formed on the silicon oxide film 122.

このように構成されるメモリセルＭＣでは、少なくとも1ビットのデータを記憶可能である。図１１において点線の円１２３で示した箇所が、右側のデータ記憶箇所（以下、「右側ビット」と呼ぶ。）である。 The memory cell MC configured in this way can store at least one bit of data. A portion indicated by a dotted circle 123 in FIG. 11 is a data storage location on the right side (hereinafter referred to as “right bit”).

以上のように構成されたメモリセルＭＣのデータ書き込み方法、データ消去方法及びデータ読み出し方法について、図１１を参照して具体的に説明する。 A data writing method, data erasing method, and data reading method for the memory cell MC configured as described above will be specifically described with reference to FIG.

（データ書き込み方法）
メモリセルＭＣへのデータ書き込みは、制御ゲート１２４とドレイン１１６とにそれぞれ書き込み用電圧を印加することによって行われる。これにより、図１１において点線の円１２３で示した電荷捕獲膜１２０内のドレイン近接領域（以下、「電荷捕獲領域」と呼ぶ。）に、ホットエレクトロンが注入されて捕獲されることになる。 (Data writing method)
Data writing to the memory cell MC is performed by applying a write voltage to the control gate 124 and the drain 116, respectively. As a result, hot electrons are injected and trapped in the drain proximity region (hereinafter referred to as “charge trapping region”) in the charge trapping film 120 indicated by the dotted circle 123 in FIG.

このとき、電荷捕獲膜１２０に対してより多くのホットエレクトロンが注入されるほど、電荷捕獲領域の真下に位置するチャネルの部分の閾値電圧が上昇する。図１１にこの右側ビットの書き込みを、「書き込み」と付記した右向きの矢印で表している。この矢印は電子の流れを示すものであり、従って、右側ビットの書き込み時には電子が右へ流れることを表している。 At this time, the more hot electrons are injected into the charge trapping film 120, the higher the threshold voltage of the channel portion located directly below the charge trapping region. In FIG. 11, the writing of the right bit is represented by a right-pointing arrow labeled “write”. This arrow indicates the flow of electrons, and therefore indicates that the electrons flow to the right when the right bit is written.

（データ消去方法）
メモリセルＭＣのデータ消去は、制御ゲート１２４に負電圧を、さらにドレイン１１６に正電圧を同時に印加し、トンネル効果によって電荷捕獲膜１２０から電子を、ＯＮＯ三層構造の最下層にある酸化シリコン膜１１８を通過させ、ドレイン１１６へ移動させる。これにより、電荷捕獲領域の真下に位置するチャネル部分の閾値電圧が降下する。 (Data deletion method)
In the data erasure of the memory cell MC, a negative voltage is simultaneously applied to the control gate 124 and a positive voltage is simultaneously applied to the drain 116, and electrons are transferred from the charge trapping film 120 by the tunnel effect, and the silicon oxide film in the lowest layer of the ONO three-layer structure. 118 is passed and moved to the drain 116. As a result, the threshold voltage of the channel portion located directly below the charge trapping region drops.

この消去動作を好適に行えるようにするために、ＯＮＯ三層構造の最下層にある酸化シリコン膜１１８の厚さを適切に選定することが好ましく、それによって、電荷捕獲膜１２０からドレイン１１６への電子の排出が最適化される。 In order to suitably perform this erasing operation, it is preferable to appropriately select the thickness of the silicon oxide film 118 in the lowermost layer of the ONO three-layer structure, whereby the charge trapping film 120 to the drain 116 is selected. Electron emission is optimized.

（データ読み出し方法）
データ読み出しは、ドレイン１１６と制御ゲート１２４とに読み出し用電圧を印加し、さらにソース１１４を接地することによって行われる。 (Data reading method)
Data reading is performed by applying a read voltage to the drain 116 and the control gate 124 and further grounding the source 114.

ここで、図１２を参照して、上述したメモリセルＭＣからデータを読み出すための従来の構成について説明する。図１２は、従来の不揮発性メモリにおいてメモリセルからデータを読み出すための構成を説明するための図である。 Here, a conventional configuration for reading data from the memory cell MC described above will be described with reference to FIG. FIG. 12 is a diagram for explaining a configuration for reading data from a memory cell in a conventional nonvolatile memory.

図１２に示すように、従来の不揮発性メモリには、メモリセルアレイ／リファレンスセルアレイ１０７と、読み出し／書き込み制御回路１０８とが設けられている。 As shown in FIG. 12, a conventional nonvolatile memory is provided with a memory cell array / reference cell array 107 and a read / write control circuit 108.

メモリセルアレイ／リファレンスセルアレイ１０７には、データの書き込み及び消去が可能なメモリセルＭＣと、メモリセルＭＣからデータを読み出すときに比較基準となる閾値を有するメモリセル（以下、「リファレンスセルＲＣ」と呼ぶ。）とがそれぞれアレイ上に配列される。なお、図１２においては、説明の簡略化のために、複数のメモリセルＭＣのうち読み出し対象となるメモリセルＭＣ（以下、「選択メモリセルＭＣ」とも呼ぶ。）と、この選択メモリセルＭＣに対応したリファレンスセルＲＣのみを図示している。また、メモリセルアレイ／リファレンスセルアレイ１０７の内外にあるカラムセレクタも同様に説明の簡略化の為に図示していない。 The memory cell array / reference cell array 107 includes a memory cell MC in which data can be written and erased, and a memory cell having a threshold value as a comparison reference when data is read from the memory cell MC (hereinafter referred to as “reference cell RC”). Are arranged on the array. In FIG. 12, for simplification of description, a memory cell MC to be read (hereinafter also referred to as “selected memory cell MC”) among the plurality of memory cells MC, and the selected memory cell MC. Only the corresponding reference cell RC is shown. Similarly, column selectors inside and outside the memory cell array / reference cell array 107 are not shown for the sake of simplicity.

読み出し／書き込み制御回路１０８は、メモリセルＭＣ及びリファレンスセルＲＣのドレイン側に接続されるフードバック型ビット線バイアス回路１３０，１３１と、このフードバック型ビット線バイアス回路１３０，１３１に接続されるプリチャージ用の負荷回路１３２，１３３及び差動センスアンプ（以下、「差動Ｓ／Ａ」と呼ぶ。）１３４と、データ書き込み時のビット線バイアス発生回路としてプログラム／イレース用ＢＬドライバ１３５とを有する。 The read / write control circuit 108 includes a hoodback bit line bias circuit 130 and 131 connected to the drain side of the memory cell MC and the reference cell RC, and a pre-connection connected to the hoodback bit line bias circuit 130 and 131. Load circuits 132 and 133 for charging, a differential sense amplifier (hereinafter referred to as “differential S / A”) 134, and a program / erase BL driver 135 as a bit line bias generation circuit at the time of data writing. .

そして、メモリセルＭＣからのデータ読み出しの際には、その読み出しで選択されるメモリセルＭＣ及びリファレンスセルＲＣの読み出し用ソース電圧ＳＬを接地する。また、選択メモリセルＭＣのワード線ＷＬとリファレンスセルＲＣのリファレンスワード線ＲＥＦＷＬとにそれぞれ読み出し用の制御ゲート電圧を印加する。なお、ワード線ＷＬとリファレンスワード線ＲＥＦＷＬへは同じ電圧を印加する。 When data is read from the memory cell MC, the read source voltage SL of the memory cell MC and the reference cell RC selected by the read is grounded. Further, a read control gate voltage is applied to the word line WL of the selected memory cell MC and the reference word line REFWL of the reference cell RC. The same voltage is applied to the word line WL and the reference word line REFWL.

このとき、選択メモリセルＭＣ側の入力電圧ｍｅｍ及びリファレンスセルＲＣ側の入力電圧ｒｅｆは、メモリセルＭＣからのデータ読み出し開始時にプリチャージ用の負荷回路１３２，１３３によってプリチャージされている。また、フードバック型ビット線バイアス回路１３０，１３１は非活性状態となっている。 At this time, the input voltage mem on the selected memory cell MC side and the input voltage ref on the reference cell RC side are precharged by the precharge load circuits 132 and 133 at the start of data reading from the memory cell MC. Further, the food back type bit line bias circuits 130 and 131 are inactive.

その後、フードバック型ビット線バイアス回路１３０，１３１は活性状態となり、メモリセルＭＣ側の入力電圧ｍｅｍ及びリファレンスセルＲＣ側の入力電圧ｒｅｆは、メモリセルＭＣとリファレンスセルＲＣの能力に依存して電位が降下する。 Thereafter, the hoodback bit line bias circuits 130 and 131 are activated, and the input voltage mem on the memory cell MC side and the input voltage ref on the reference cell RC side depend on the capabilities of the memory cell MC and the reference cell RC. Falls.

メモリセルＭＣからのデータ読み出しの際に、差動Ｓ／Ａ１３４の入力信号となるメモリセルＭＣ側の入力電圧ｍｅｍとリファレンスセルＲＣ側の入力電圧ｒｅｆとの時間変化を図１３に示す。 FIG. 13 shows temporal changes in the input voltage mem on the memory cell MC side and the input voltage ref on the reference cell RC side, which are input signals of the differential S / A 134 when reading data from the memory cell MC.

メモリセルＭＣがデータ書き込み状態の時（以下、このようにデータ書き込み状態のメモリセルＭＣを「書き込み状態セル」とも呼ぶ。）には、メモリセルＭＣはリファレンスセルＲＣより閾値が高く、その結果電流能力も低い。そのため、メモリセルＭＣ（書き込み状態セル）側の入力電圧ｍｅｍとリファレンスセルＲＣ側の入力電圧ｒｅｆの電圧降下スピードはｍｅｍの方が遅く、差動Ｓ／Ａ１３４によって入力電圧ｒｅｆと入力電圧ｍｅｍとを比較判定するタイミング（以下、「差動Ｓ／Ａ判定時間」と呼ぶ。）ｔ１ではｒｅｆ＜ｍｅｍ（書き込み状態セル）の関係となり、メモリセルＭＣは書き込み状態として判定される。 When the memory cell MC is in the data write state (hereinafter, the memory cell MC in the data write state is also referred to as “write state cell”), the memory cell MC has a higher threshold than the reference cell RC, and as a result, the current The ability is also low. Therefore, the voltage drop speed of the input voltage mem on the memory cell MC (write state cell) side and the input voltage ref on the reference cell RC side is slower in the mem, and the differential S / A 134 generates the input voltage ref and the input voltage mem. Timing for comparison determination (hereinafter referred to as “differential S / A determination time”) At t1, a relationship of ref <mem (write state cell) is established, and the memory cell MC is determined as a write state.

一方、メモリセルＭＣがデータ消去状態の時（以下、このようにデータ消去状態のメモリセルＭＣを「消去状態セル」とも呼ぶ。）には、メモリセルＭＣはリファレンスセルＲＣより閾値が低く、その結果電流能力も高い。そのため、メモリセルＭＣ（消去状態セル）側の入力電圧ｍｅｍとリファレンスセルＲＣ側の入力電圧ｒｅｆの降下スピードはｍｅｍの方が速く、差動Ｓ／Ａ判定時間ｔ１でｒｅｆ＞ｍｅｍ（消去状態セル）の関係となり、メモリセルＭＣは消去状態として判定される。
特開平１０−１７８１１２公報 On the other hand, when the memory cell MC is in the data erased state (hereinafter, the memory cell MC in the data erased state is also referred to as an “erased state cell”), the memory cell MC has a lower threshold than the reference cell RC. As a result, current capability is also high. Therefore, the drop speed of the input voltage mem on the memory cell MC (erase state cell) side and the input voltage ref on the reference cell RC side is higher in mem, and ref> mem (erase state cell) at the differential S / A determination time t1. The memory cell MC is determined as an erased state.
JP 10-178112 A

ところで、上述のようなＮＯＭＯＳ型の不揮発性メモリにおいては、メモリセルＭＣへのデータ書き換え回数（書き込み／消去の繰り返し回数）が制限されている。これは、データ書き換え回数が多くなると、このデータ書き換え処理などによるストレスによって、絶縁膜である酸化シリコン膜１１８と電荷捕獲膜１２０とが劣化して差動Ｓ／Ａ１３４の誤判定（以下、「Ｓ／Ａ誤判定」とも呼ぶ。）を引き起こすからである。 By the way, in the above-described NOMOS type nonvolatile memory, the number of data rewrites (the number of repetitions of write / erase) to the memory cell MC is limited. This is because when the number of data rewrites increases, the stress caused by the data rewrite process or the like causes the silicon oxide film 118 and the charge trapping film 120, which are insulating films, to deteriorate, resulting in erroneous determination of the differential S / A 134 (hereinafter, “S This is also called “/ A misjudgment”.

すなわち、図１４で示すように、メモリセルＭＣへのデータ書き換え回数が多くなると、メモリセルＭＣが書き込み状態のときの閾値（以下、「プログラムＶｔｈ」とも呼ぶ。）とメモリセルＭＣが消去状態のときの閾値（以下、「イレースＶｔｈ」とも呼ぶ。）とがそれぞれリファレンスセルＲＣの閾値（以下、「リファレンスＶｔｈ」とも呼ぶ。）に接近する。そのため、閾値マージンｈ０（プログラムＶｔｈとリファレンスＶｔｈとの間のマージン）及び閾値マージンｈ１（イレースＶｔｈとリファレンスＶｔｈとの間のマージン）が小さくなる。 That is, as shown in FIG. 14, when the number of data rewrites to the memory cell MC increases, the threshold value (hereinafter also referred to as “program Vth”) when the memory cell MC is in the written state and the memory cell MC are in the erased state. Threshold (hereinafter also referred to as “erase Vth”) approaches the threshold of the reference cell RC (hereinafter also referred to as “reference Vth”). Therefore, the threshold margin h0 (margin between the program Vth and the reference Vth) and the threshold margin h1 (margin between the erase Vth and the reference Vth) are reduced.

そして、更に酸化シリコン膜１１８と電荷捕獲膜１２０の劣化が進むと、閾値マージンｈ０や閾値マージンｈ１が無くなる。そのため、差動Ｓ／Ａ１３４の誤判定を引き起こし、メモリセルＭＣの正確なデータ読み出しができなくなる。 As the silicon oxide film 118 and the charge trapping film 120 further deteriorate, the threshold margin h0 and the threshold margin h1 disappear. For this reason, erroneous determination of the differential S / A 134 is caused, and accurate data reading from the memory cell MC becomes impossible.

よって、閾値マージンｈ０及び閾値マージンｈ１が好適になるように最適なリファレンスＶｔｈを設定することが望ましい。 Therefore, it is desirable to set the optimal reference Vth so that the threshold margin h0 and the threshold margin h1 are suitable.

しかしながら、酸化シリコン膜１１８及び電荷捕獲膜１２０の劣化による閾値マージンｈ０，ｈ１の減少特性は、不揮発性メモリの製造時の条件やその使用条件等によって変わってくるものであり、全ての条件で最適なリファレンスＶｔｈを設定するのは難しい。 However, the reduction characteristics of the threshold margins h0 and h1 due to the deterioration of the silicon oxide film 118 and the charge trapping film 120 vary depending on the conditions at the time of manufacturing the nonvolatile memory and the use conditions thereof, and are optimal under all conditions. It is difficult to set a simple reference Vth.

そのため、設定によってはプログラムＶｔｈとイレースＶｔｈの差分（以下、「Ｖｔｈウインドウ」とも呼ぶ）が十分にあるときでも、図１５に示すように閾値マージンｈ０が無くなったり、図１６に示すように閾値マージンｈ１が無くなったりすると、差動Ｓ／Ａ１３４の誤判定を引き起こしてしまう。 Therefore, depending on the setting, even when there is a sufficient difference between the program Vth and the erase Vth (hereinafter also referred to as “Vth window”), the threshold margin h0 disappears as shown in FIG. 15, or the threshold margin as shown in FIG. If h1 disappears, an erroneous determination of the differential S / A 134 occurs.

このことは、データ書き換え回数のみならず、メモリセルＭＣにおいて長時間のデータ保持を行った場合においても同様のことが言える。すなわち、メモリセルＭＣのデータ保持時間が長くなると、メモリセルＭＣにデータ保持ストレスが掛かり、プログラムＶｔｈとイレースＶｔｈがリファレンスＶｔｈに接近し、各々の閾値マージンｈ０，ｈ１が小さくなり、図１４〜図１６のグラフにおいて、Ｘ軸のパラメータを書き換え回数からデータ保持時間へと置き換えても図１７〜図１９のグラフに示すように、書き換え回数の場合と同じ様な特性を示すことになる。 The same can be said for not only the number of data rewrites but also when data is retained for a long time in the memory cell MC. That is, when the data holding time of the memory cell MC becomes long, data holding stress is applied to the memory cell MC, the program Vth and the erase Vth approach the reference Vth, and the threshold margins h0 and h1 become small. In the graph of 16, even if the X-axis parameter is replaced from the number of rewrites to the data retention time, the same characteristics as in the case of the number of rewrites are shown as shown in the graphs of FIGS.

このように従来の不揮発性メモリにおいては、閾値マージンｈ０，ｈ１の減少特性が製造条件や使用条件等によって変動することから、Ｖｔｈウインドウは十分であっても、差動Ｓ／Ａ１３４の誤判定を引き起こすことがあった。 As described above, in the conventional nonvolatile memory, since the decrease characteristic of the threshold margins h0 and h1 varies depending on the manufacturing conditions, the usage conditions, and the like, the erroneous determination of the differential S / A 134 is performed even if the Vth window is sufficient. There was a cause.

そこで、本発明は、不揮発性メモリにおいて、その製造条件や使用条件の変動による影響を抑制して、差動Ｓ／Ａの誤判定を起こすまでの書き換え回数或いはデータ保持時間を増加させることを目的とする。 In view of the above, an object of the present invention is to increase the number of rewrites or the data retention time until a differential S / A misjudgment occurs in a nonvolatile memory by suppressing the influence of fluctuations in manufacturing conditions and use conditions. And

請求項１に記載の発明は、データの書き込み及び消去が可能なメモリセルと、前記メモリセルからデータを読み出すときに比較基準となる閾値を有するリファレンスセルと、を備えた不揮発性メモリにおいて、前記メモリセルの劣化をモニターする劣化モニター用メモリセルと、前記メモリセルのデータ書き換え処理の際に、前記劣化モニター用メモリセルに書き換え処理を行って前記劣化モニター用メモリセルに前記メモリセルと同様のストレスを加えるストレス印加器と、前記メモリセルのデータ読み出しのために前記メモリセルの制御ゲートへ印加する電圧として、前記劣化モニター用メモリセルの閾値に応じた電圧を生成する制御電圧生成器とを備えたことを特徴とする。 According to a first aspect of the present invention, there is provided a non-volatile memory comprising: a memory cell capable of writing and erasing data; and a reference cell having a threshold value serving as a comparison reference when data is read from the memory cell. A deterioration monitoring memory cell that monitors the deterioration of the memory cell, and a data rewriting process performed on the deterioration monitoring memory cell during the data rewriting process of the memory cell, so that the deterioration monitoring memory cell is similar to the memory cell. A stress applicator for applying stress; and a control voltage generator for generating a voltage corresponding to a threshold value of the deterioration monitoring memory cell as a voltage to be applied to the control gate of the memory cell for reading data from the memory cell. It is characterized by having.

請求項２に記載の発明は、請求項１に記載の発明において、前記劣化モニター用メモリセルは、データ書き込み状態にある前記メモリセルの閾値をモニターするプログラム劣化モニター用メモリセルと、データ消去状態にある前記メモリセルの閾値をモニターするイレース劣化モニター用メモリセルと、を含み、前記ストレス印加器は、前記プログラム劣化モニター用メモリセルと前記イレース劣化モニター用メモリセルとに書き換え処理を行って、前記メモリセルと同様のストレスを加え、前記制御電圧生成器は、前記メモリセルのデータ読み出しのために前記メモリセルの制御ゲートへ印加する電圧として、前記プログラム劣化モニター用メモリセルの閾値及び前記イレース劣化モニター用メモリセルの閾値に応じた電圧を生成することを特徴とする。 According to a second aspect of the present invention, in the first aspect of the invention, the deterioration monitoring memory cell includes a program deterioration monitoring memory cell that monitors a threshold value of the memory cell in a data writing state, and a data erasing state. And an erase deterioration monitor memory cell that monitors a threshold value of the memory cell, wherein the stress applicator performs a rewrite process on the program deterioration monitor memory cell and the erase deterioration monitor memory cell, The control voltage generator applies the same stress as that of the memory cell, and the control voltage generator uses a threshold voltage of the program deterioration monitoring memory cell and the erase as a voltage to be applied to the control gate of the memory cell for reading data of the memory cell. Generating a voltage according to the threshold value of the memory cell for deterioration monitoring And features.

請求項３に記載の発明は、請求項２に記載の発明において、前記制御電圧生成器は、前記メモリセルのデータ読み出しのために前記メモリセルの制御ゲートへ印加する電圧として、前記プログラム劣化モニター用メモリセルの閾値及び前記イレース劣化モニター用メモリセルの閾値の平均値に応じた電圧を生成することを特徴とする。 According to a third aspect of the present invention, in the second aspect of the present invention, the control voltage generator uses the program deterioration monitor as a voltage to be applied to the control gate of the memory cell in order to read data from the memory cell. A voltage corresponding to the threshold value of the memory cell and the average value of the threshold value of the erase deterioration monitoring memory cell is generated.

本発明は、メモリセルの書き換えの際に発生するメモリセルの閾値の劣化をモニターし、メモリセルの制御ゲートの電圧を調整することで、リファレンスセルの閾値を見かけ上変動させて、閾値マージンｈ０，ｈ１を調整するので、Ｓ／Ａ誤判定を起こすまでの書き換え回数或いはデータ保持時間を増やすことが可能となる。 The present invention monitors the deterioration of the threshold value of the memory cell that occurs at the time of rewriting the memory cell and adjusts the voltage of the control gate of the memory cell, thereby apparently changing the threshold value of the reference cell, thereby generating a threshold margin h0. , H1 is adjusted, it is possible to increase the number of rewrites or the data holding time until an S / A misjudgment occurs.

本発明の実施形態における不揮発性メモリは、データの書き込み及び消去が可能なメモリセルと、このメモリセルからデータを読み出すときに比較基準となる閾値を有するリファレンスセルとを備えている。 A nonvolatile memory according to an embodiment of the present invention includes a memory cell in which data can be written and erased, and a reference cell having a threshold value that serves as a comparison reference when data is read from the memory cell.

しかも、メモリセルの劣化をモニターする劣化モニター用メモリセル（以下、「劣化モニターセル」と呼ぶ。）と、メモリセルのデータ書き換え処理の際に、劣化モニターセルに書き換え処理を行ってこの劣化モニターセルにメモリセルと同様のストレスを加えるストレス印加器と、メモリセルのデータ読み出しのためにメモリセルの制御ゲートへ印加する電圧として、劣化モニターセルの閾値に応じた電圧を生成する制御電圧生成器とを備えている。 In addition, a deterioration monitoring memory cell (hereinafter referred to as a “deterioration monitoring cell”) for monitoring the deterioration of the memory cell and the deterioration monitoring cell are subjected to a rewriting process during the data rewriting process of the memory cell. A stress applicator that applies stress similar to that of the memory cell to the cell, and a control voltage generator that generates a voltage corresponding to the threshold value of the deterioration monitor cell as a voltage to be applied to the control gate of the memory cell for reading data from the memory cell And.

このようにメモリセルのデータ書き換え処理の際に、劣化モニターセルに書き換え処理を行うようにしているので、メモリセルの劣化と同様に劣化モニターセルを劣化させることができる。そして、この劣化モニターセルの閾値の変化に応じてメモリセルの制御ゲートへ印加する電圧を変えることで、リファレンスセルの閾値を見かけ上変動させることができる。 As described above, since the rewrite process is performed on the deterioration monitor cell during the data rewrite process of the memory cell, the deterioration monitor cell can be deteriorated similarly to the deterioration of the memory cell. The threshold voltage of the reference cell can be apparently changed by changing the voltage applied to the control gate of the memory cell in accordance with the change in the threshold value of the deterioration monitor cell.

従って、上述した閾値マージンｈ０，ｈ１（図１４参照）を適切に調整し、Ｓ／Ａ誤判定を起こすまでの書き換え回数（所謂エンデュランス特性）或いはデータ保持時間（所謂リテンション特性）を増やすことが可能となる。 Therefore, the above-described threshold margins h0 and h1 (see FIG. 14) can be adjusted appropriately to increase the number of rewrites (so-called endurance characteristics) or data retention time (so-called retention characteristics) until an S / A misjudgment occurs. It becomes.

また、劣化モニターセルとして、メモリセルがデータ書き込み状態のときの閾値をモニターするプログラム劣化モニターセル、及びメモリセルがデータ消去状態のときの閾値をモニターするイレース劣化モニターセルのいずれか一つ又は双方の劣化モニターセルが用いられる。 In addition, as the deterioration monitor cell, one or both of a program deterioration monitor cell that monitors a threshold when the memory cell is in a data write state and an erase deterioration monitor cell that monitors a threshold when the memory cell is in a data erase state The deterioration monitor cell is used.

プログラム劣化モニターセルのみを用いる場合には、このプログラム劣化モニターセルにおける閾値から、メモリセルがデータ書き込み状態のときの閾値を検出し、さらにこの検出結果に基づいて、メモリセルがデータ消去状態のときの閾値を予測し、これら双方の閾値に応じた電圧（例えば、これらの閾値の平均値）を制御電圧生成器によって生成する。そして、生成した電圧をメモリセルの制御ゲートに印加する。 When only the program deterioration monitor cell is used, the threshold value when the memory cell is in the data write state is detected from the threshold value in the program deterioration monitor cell, and when the memory cell is in the data erase state based on the detection result The control voltage generator generates a voltage (for example, an average value of these threshold values) corresponding to both of these threshold values. Then, the generated voltage is applied to the control gate of the memory cell.

また、イレース劣化モニターセルのみを用いる場合には、このイレース劣化モニターセルにおける閾値から、メモリセルがデータ消去状態のときの閾値を検出し、さらにこの検出結果に基づいて、メモリセルがデータ書き込み状態のときの閾値を予測し、これら双方の閾値（例えば、これらの閾値の平均値）に応じた電圧を制御電圧生成器によって生成する。そして、生成した電圧をメモリセルの制御ゲートに印加する。 When only the erase deterioration monitor cell is used, the threshold value when the memory cell is in the data erasure state is detected from the threshold value in the erase deterioration monitor cell, and the memory cell is in the data write state based on the detection result. The threshold value is predicted, and a voltage corresponding to both of these threshold values (for example, an average value of these threshold values) is generated by the control voltage generator. Then, the generated voltage is applied to the control gate of the memory cell.

このように、プログラム劣化モニターセルとイレース劣化モニターセルのいずれか一つを用いることで、リファレンスセルの閾値を見かけ上変動させることができ、閾値マージンｈ０，ｈ１を適切に調整し、Ｓ／Ａ誤判定を起こすまでの書き換え回数或いはデータ保持時間を増やすことが可能となる。 As described above, by using any one of the program deterioration monitor cell and the erase deterioration monitor cell, the threshold value of the reference cell can be apparently changed, and the threshold margins h0 and h1 are adjusted appropriately, and the S / A It is possible to increase the number of rewrites or data retention time until an erroneous determination occurs.

一方、プログラム劣化モニターセルとイレース劣化モニターセルの双方を用いる場合には、ストレス印加器により、メモリセルのデータ書き換え処理の際に、プログラム劣化モニターセルとイレース劣化モニターセルとに書き換え処理を行って、メモリセルと同様のストレス（データ書き換えストレスやデータ保持ストレス）を加える。そして、制御電圧生成器は、データ読み出しのためにメモリセルの制御ゲートへ印加する電圧として、プログラム劣化モニターセルの閾値及びイレース劣化モニターセルの閾値に応じた電圧を生成する。 On the other hand, when both the program deterioration monitor cell and the erase deterioration monitor cell are used, a rewrite process is performed between the program deterioration monitor cell and the erase deterioration monitor cell by the stress applier during the data rewrite process of the memory cell. The same stress as the memory cell (data rewrite stress or data retention stress) is applied. The control voltage generator generates a voltage corresponding to the threshold value of the program deterioration monitor cell and the erase deterioration monitor cell as the voltage applied to the control gate of the memory cell for data reading.

このように、プログラム劣化モニターセルとイレース劣化モニターセルの双方を用いることにより、データ書き込み状態にあるメモリセルの閾値とデータ消去状態にあるメモリセルの閾値の検出を簡単に行うことができ、回路設計が容易となる。 As described above, by using both the program deterioration monitor cell and the erase deterioration monitor cell, it is possible to easily detect the threshold value of the memory cell in the data write state and the threshold value of the memory cell in the data erase state. Design becomes easy.

特に、プログラム劣化モニターセルの閾値及びイレース劣化モニターセルの閾値の平均値に応じた電圧を、メモリセルの制御ゲートへ印加することにより、閾値マージンｈ０，ｈ１を最適に調整することができ、Ｓ／Ａ誤判定を起こすまでの書き換え回数を限界に近いところまで増加させることができる。 In particular, the threshold margins h0 and h1 can be optimally adjusted by applying a voltage corresponding to the threshold value of the program deterioration monitor cell and the average value of the erase deterioration monitor cell threshold to the control gate of the memory cell. / A It is possible to increase the number of rewrites until an erroneous determination is caused to a point close to the limit.

ここで、メモリセルのデータ書き換え処理は、プログラム／イレース用ＢＬドライバによって実行される。メモリセルをデータ消去状態に再設定するときには、メモリセルにデータ書き込みを行ってからデータ消去を行う。また、メモリセルをデータ書き込み状態に再設定するときには、メモリセルにデータ書き込みを行ってからメモリセルをデータ消去状態にし、さらにデータ書き込みを行う。 Here, the data rewrite processing of the memory cell is executed by the program / erase BL driver. When resetting the memory cell to the data erase state, data is erased after data is written to the memory cell. When the memory cell is reset to the data write state, data is written to the memory cell, the memory cell is set to the data erase state, and data is further written.

そして、メモリセルのデータ書き換え処理の際に、劣化モニターセルに同様のデータ書き換え処理によるストレスを印加して、再度それぞれ劣化モニターセルをデータ消去状態又はデータ書き込み状態に再設定する。例えば、イレース劣化モニターセルへのデータ書き換え処理によるストレスは、メモリセルにデータ書き込みを行ってからデータ消去を行うことによって行う。また、プログラム劣化モニターセルへのデータ書き換え処理によるストレスは、データ書き込みを行ってからメモリセルをデータ消去状態にし、さらにデータ書き込みを行うことによって行う。 Then, during the data rewrite process of the memory cell, stress due to the same data rewrite process is applied to the deterioration monitor cell, and the deterioration monitor cell is reset to the data erase state or the data write state again. For example, the stress due to the data rewriting process on the erase deterioration monitor cell is performed by erasing data after writing data in the memory cell. Further, the stress due to the data rewriting process to the program deterioration monitor cell is performed by putting the memory cell in the data erased state after performing the data writing and further performing the data writing.

このように本実施形態における不揮発性メモリでは、メモリセルのデータ書き換えや長時間のデータ保持により発生するメモリセルの閾値（データ書き込み状態の閾値やデータ消去状態の閾値）の劣化をモニターし、メモリセルの制御ゲートへの印加電圧を調整することにより、メモリセルの閾値に対して、リファレンスセルの閾値を見かけ上変動させ、閾値マージンｈ０，ｈ１を調整して、Ｓ／Ａ誤判定を起こすまでの書き換え回数を増やし、またデータ保持時間を大きくすることができる。よって、従来の技術に比べて、閾値マージンｈ０，ｈ１を大きく取ることが可能であり、これにより読み出しマージンをより大きく得ることが可能である。 As described above, in the nonvolatile memory according to the present embodiment, the deterioration of the threshold of the memory cell (the threshold of the data writing state or the threshold of the data erasing state) caused by data rewriting of the memory cell or long-term data retention is monitored. By adjusting the voltage applied to the control gate of the cell, the threshold of the reference cell is apparently changed with respect to the threshold of the memory cell, the threshold margins h0 and h1 are adjusted, and an S / A misjudgment occurs. The number of rewrites can be increased and the data retention time can be increased. Therefore, it is possible to increase the threshold margins h0 and h1 as compared with the conventional technique, and thereby it is possible to obtain a larger reading margin.

以下、本発明の一実施形態における不揮発メモリについて、図面を参照して具体的に説明する。図１は本実施形態における不揮発性メモリの構成を示す図である。 Hereinafter, a nonvolatile memory according to an embodiment of the present invention will be specifically described with reference to the drawings. FIG. 1 is a diagram showing a configuration of a nonvolatile memory in the present embodiment.

本実施形態における不揮発性メモリ１は、タイミング制御回路２と、昇圧回路３と、アドレスバッファ４と、ロウデコーダ５と、カラムデコーダ６と、読み出し／書き込み制御回路７と、メモリセルＭＣ及びリファレンスセルＲＣがアレイ上に配列されたメモリセルアレイ／リファレンスセルアレイ８と、Ｉ／Ｏバッファ９と、読み出しＷＬ電圧発生回路１０とを有している。なお、メモリセルＭＣ及びリファレンスセルＲＣは、図１１に示す構造と同様の構造であり、上述したため、ここでは説明を省略する。 The nonvolatile memory 1 in this embodiment includes a timing control circuit 2, a booster circuit 3, an address buffer 4, a row decoder 5, a column decoder 6, a read / write control circuit 7, a memory cell MC, and a reference cell. An RC includes a memory cell array / reference cell array 8 arranged on the array, an I / O buffer 9, and a read WL voltage generation circuit 10. Note that the memory cell MC and the reference cell RC have the same structure as the structure shown in FIG.

タイミング制御回路２は、外部から送出されるコントロール信号ＣＥ、ＯＥ、ＷＥに基づいて、昇圧回路３、アドレスバッファ４、及び読み出し／書き込み制御回路７に制御信号を送るとともに、外部にコントロール信号Ｒ／Ｂを出力する。 The timing control circuit 2 sends control signals to the booster circuit 3, the address buffer 4 and the read / write control circuit 7 based on the control signals CE, OE, and WE sent from the outside, and the control signal R / B is output.

昇圧回路３は、タイミング制御回路２からの制御信号に基づいて、メモリセルアレイ／リファレンスセルアレイ８内のメモリセルＭＣ及びリファレンスセルＲＣへのデータ書き込み時及びデータ消去時に必要な高電圧を発生する。 Based on the control signal from the timing control circuit 2, the booster circuit 3 generates a high voltage necessary for data writing and data erasing to the memory cell MC and the reference cell RC in the memory cell array / reference cell array 8.

アドレスバッファ４は、タイミング制御回路２から送出される制御信号に基づいて、アドレス信号Ａ０…Ａｎをロウデコーダ５及びカラムデコーダ６に振り分けて送る。 The address buffer 4 distributes and sends the address signals A0... An to the row decoder 5 and the column decoder 6 based on the control signal sent from the timing control circuit 2.

ロウデコーダ５及びカラムデコーダ６は、アドレスバッファ４からの信号に基づいて、それぞれメモリセルアレイ／リファレンスセルアレイ８の行及び列を指定する。 The row decoder 5 and the column decoder 6 specify the row and column of the memory cell array / reference cell array 8 based on the signal from the address buffer 4, respectively.

読み出し／書き込み制御回路７は、タイミング制御回路２からの制御信号に基づいて、ロウデコーダ５及びカラムデコーダ６によって選択されたメモリセルＭＣ、リファレンスセルＲＣに対して、データの書き込み、消去、或いは読み出しを行う。読み出されたデータはコントロール信号ＯＥがイネーブル状態のときにＩ／Ｏバッファ９を介して外部に出力される。 The read / write control circuit 7 writes, erases, or reads data from / to the memory cells MC and reference cells RC selected by the row decoder 5 and the column decoder 6 based on the control signal from the timing control circuit 2. I do. The read data is output to the outside via the I / O buffer 9 when the control signal OE is enabled.

読み出しＷＬ電圧発生回路１０は、データ読み出しの際、選択されたメモリセルＭＣの制御ゲートに供給するＷＬ電圧（ワード線電圧）を調整する機能を有する。すなわち、読み出しＷＬ電圧発生回路１０は、調整リファレンス電圧ＶＷＬを調整して出力し、このように出力された調整リファレンス電圧ＶＷＬがロウデコーダ５の電源として供給される。そして、ロウデコーダ５によって選択メモリセルＭＣの制御ゲートに調整リファレンス電圧ＶＷＬと同じレベルのＷＬ電圧が供給される。 The read WL voltage generation circuit 10 has a function of adjusting the WL voltage (word line voltage) supplied to the control gate of the selected memory cell MC when reading data. That is, the read WL voltage generation circuit 10 adjusts and outputs the adjusted reference voltage VWL, and the adjusted reference voltage VWL output in this way is supplied as a power source for the row decoder 5. The row decoder 5 supplies the WL voltage having the same level as the adjusted reference voltage VWL to the control gate of the selected memory cell MC.

この読み出しＷＬ電圧発生回路１０には、後述するように、イレース劣化モニター用メモリセルＥＭＣ（以下、「イレース劣化モニターセルＥＭＣ」と呼ぶ。）をアレイ状に備えたイレース劣化モニターセルアレイ６０と、プログラム劣化モニター用メモリセルＰＭＣ（以下、「プログラム劣化モニターセルＰＭＣ」と呼ぶ。）をアレイ状に備えたプログラム劣化モニターセルアレイ６１と、第２リファレンスセルＳＲＣをアレイ状に備えた第２リファレンスセルアレイとを有している。 As will be described later, the read WL voltage generation circuit 10 includes an erase deterioration monitor cell array 60 provided with an erase deterioration monitor memory cell EMC (hereinafter referred to as “erase deterioration monitor cell EMC”), and a program. A program deterioration monitor cell array 61 having a deterioration monitor memory cell PMC (hereinafter referred to as “program deterioration monitor cell PMC”) in an array, and a second reference cell array having a second reference cell SRC in an array. Have.

ここで、読み出しＷＬ電圧発生回路１０の基本構成及び動作を図２を参照して説明する。この図２は、読み出しＷＬ電圧発生回路１０の基本構成及び動作の説明図である。図２中の読み出し／書き込み制御回路７及びメモリセルアレイ／リファレンスセルアレイ８の構成及び動作は、図１２に示す従来の回路１０７，１０８と同様であるため、ここでは説明を省略している。なお、図２におけるＢＬバイアス回路２０，２１、負荷回路２２，２３、差動Ｓ／Ａ２４、プログラム／イレース用ＢＬドライバ２５は、それぞれ図１２におけるフードバック型ビット線バイアス回路１３０，１３１、負荷回路１３２，１３３、差動Ｓ／Ａ１３４、プログラム／イレース用ＢＬドライバ１３５に対応する。 Here, the basic configuration and operation of the read WL voltage generation circuit 10 will be described with reference to FIG. FIG. 2 is an explanatory diagram of the basic configuration and operation of the read WL voltage generation circuit 10. The configurations and operations of the read / write control circuit 7 and the memory cell array / reference cell array 8 in FIG. 2 are the same as those of the conventional circuits 107 and 108 shown in FIG. Note that the BL bias circuits 20 and 21, load circuits 22 and 23, differential S / A 24, and program / erase BL driver 25 in FIG. 2 are the food back type bit line bias circuits 130 and 131 and load circuit in FIG. 12, respectively. 132, 133, differential S / A 134, and program / erase BL driver 135.

図２に示すように、読み出しＷＬ電圧発生回路１０は、第２リファレンスセルＳＲＣと、イレース劣化モニターセルＥＭＣと、プログラム劣化モニターセルＰＭＣとを有している。 As shown in FIG. 2, the read WL voltage generation circuit 10 includes a second reference cell SRC, an erase deterioration monitor cell EMC, and a program deterioration monitor cell PMC.

第２リファレンスセルＳＲＣは、メモリセルアレイ／リファレンスセルアレイ８内にあるリファレンスセルＲＣと同一特性を有するメモリセルである。 The second reference cell SRC is a memory cell having the same characteristics as the reference cell RC in the memory cell array / reference cell array 8.

一方、イレース劣化モニターセルＥＭＣは、メモリセルアレイ／リファレンスセルアレイ８内にあるメモリセルＭＣがデータ書き込み状態のときの閾値（以下、「プログラムＶｔｈ」とも呼ぶ。）をモニターするメモリセルである。また、プログラム劣化モニターセルＰＭＣは、メモリセルアレイ／リファレンスセルアレイ８内にあるメモリセルＭＣがデータ消去状態のときの閾値（以下、「イレースＶｔｈ」とも呼ぶ。）をモニターするメモリセルである。 On the other hand, the erase deterioration monitor cell EMC is a memory cell that monitors a threshold value (hereinafter also referred to as “program Vth”) when the memory cell MC in the memory cell array / reference cell array 8 is in a data write state. The program deterioration monitor cell PMC is a memory cell that monitors a threshold value (hereinafter also referred to as “erase Vth”) when the memory cell MC in the memory cell array / reference cell array 8 is in the data erase state.

これらのイレース劣化モニターセルＥＭＣとプログラム劣化モニターセルＰＭＣは、メモリセルアレイ／リファレンスセルアレイ８内のメモリアレイのデータ書き換え単位毎に設けられ、メモリアレイのデータ書き換え単位毎のメモリセルＭＣと同じデータ書き換えストレス及びデータ保持ストレスが掛け続けられる。これにより、イレース劣化モニターセルＥＭＣ及びプログラム劣化モニターセルＰＭＣは、メモリセルＭＣと同様の劣化特性を有することになる。 These erase deterioration monitor cell EMC and program deterioration monitor cell PMC are provided for each data rewrite unit of the memory array in the memory cell array / reference cell array 8, and have the same data rewrite stress as the memory cell MC for each data rewrite unit of the memory array. And data retention stress continues. As a result, the erase deterioration monitor cell EMC and the program deterioration monitor cell PMC have the same deterioration characteristics as the memory cell MC.

すなわち、イレース劣化モニターセルＥＭＣとプログラム劣化モニターセルＰＭＣへのデータ書き換えストレスやデータ保持ストレスは、データ書き換え単位毎の各メモリセルＭＣと同様に実施される。具体的には、データ書き換え単位で、一対の劣化モニターセル（イレース劣化モニターセルＥＭＣ及びプログラム劣化モニターセルＰＭＣ）を選択し、メモリセルＭＣのデータ書き換え処理の際に同様のデータ書き換え処理を行ってストレスを印加して、再度それぞれ劣化モニターセルＥＭＣ，ＰＭＣをデータ消去状態とデータ書き込み状態に再設定する。このとき、イレース劣化モニターセルＥＭＣへのデータ書き換え処理は、データ消去状態からデータ書き込み状態へ設定し、その後再度データ消去状態に設定することによって行う。また、プログラム劣化モニターセルＰＭＣへのデータ書き換え処理は、データ書き込み状態に再設定してからデータ消去状態へ設定し、その後再度データ書き込み状態に設定することによって行う。 That is, the data rewrite stress and data retention stress on the erase deterioration monitor cell EMC and the program deterioration monitor cell PMC are performed in the same manner as each memory cell MC for each data rewrite unit. Specifically, a pair of deterioration monitor cells (erase deterioration monitor cell EMC and program deterioration monitor cell PMC) are selected in the data rewrite unit, and the same data rewrite process is performed during the data rewrite process of the memory cell MC. By applying stress, the deterioration monitor cells EMC and PMC are reset to the data erase state and the data write state, respectively. At this time, the data rewriting process to the erase deterioration monitor cell EMC is performed by setting the data erase state to the data write state and then setting the data erase state again. Further, the data rewriting process to the program deterioration monitor cell PMC is performed by resetting the data writing state, setting the data erasing state, and then setting the data writing state again.

また、読み出しＷＬ電圧発生回路１０は、さらに、ＢＬ（ビット線）バイアス回路１１〜１３と、アンプ１４，１５と、モニターＷＬ（ワード線）電圧発生回路１６（ストレス印加器の一例に相当）と、プログラム／イレース用ＷＬ（ワード線）電位発生回路１７（制御電圧生成器の一例に相当）とを備えている。 The read WL voltage generation circuit 10 further includes a BL (bit line) bias circuit 11 to 13, amplifiers 14 and 15, and a monitor WL (word line) voltage generation circuit 16 (corresponding to an example of a stress applicator). A program / erase WL (word line) potential generation circuit 17 (corresponding to an example of a control voltage generator).

ＢＬバイアス回路１１〜１３は、例えばＮＭＯＳトランジスタで構成されており、本実施形態においては、読み出し／書き込み制御回路７内の後述するＢＬバイアス回路２０，２１のＮＭＯＳトランジスタと同じ特性を持つものを使用している。このＢＬバイアス回路１１〜１３は、タイミング制御回路２から入力される制御信号ＢＬ＿ＢＩＡＳによってその活性及び非活性が制御される。 The BL bias circuits 11 to 13 are composed of, for example, NMOS transistors, and in the present embodiment, those having the same characteristics as the NMOS transistors of BL bias circuits 20 and 21 described later in the read / write control circuit 7 are used. is doing. The activation and deactivation of the BL bias circuits 11 to 13 are controlled by a control signal BL_BIAS input from the timing control circuit 2.

アンプ１４は、イレース劣化モニターセルＥＭＣの閾値電圧を判定するための回路であり、その反転入力端子がＢＬバイアス回路１１の出力に接続され、その非反転入力端子がＢＬバイアス回路１２の出力に接続される。そして、アンプ１４は、イレース劣化モニターセルＥＭＣのセル電流ieが第２リファレンスセルＳＲＣのセル電流irと等しくなる様に、イレース劣化モニターセルＥＭＣの制御ゲートの電圧を生成して出力端子から出力する。以下、このように生成される電圧をイレース劣化モニターセル閾値電圧Ｖｅと呼ぶ。 The amplifier 14 is a circuit for determining the threshold voltage of the erase deterioration monitor cell EMC, and its inverting input terminal is connected to the output of the BL bias circuit 11, and its non-inverting input terminal is connected to the output of the BL bias circuit 12. Is done. Then, the amplifier 14 generates a voltage of the control gate of the erase deterioration monitor cell EMC and outputs it from the output terminal so that the cell current ie of the erase deterioration monitor cell EMC becomes equal to the cell current ir of the second reference cell SRC. . Hereinafter, the voltage generated in this way is referred to as an erase deterioration monitor cell threshold voltage Ve.

このイレース劣化モニターセル閾値電圧Ｖｅは以下の式（１）で表される。なお、ＥＭＣＶｔｈはイレース劣化モニターセルＥＭＣの閾値電圧であり、ＳＲＣＶｔｈは第２リファレンスセルＳＲＣの閾値電圧、ＶＲＥＦは第２リファレンスセルＳＲＣの制御ゲートに印加される電圧（以下、「リファレンス電圧」とも呼ぶ。）である。
Ｖｅ＝ＶＲＥＦ＋（ＥＭＣＶｔｈ−ＳＲＣＶｔｈ）・・・（１） This erase deterioration monitor cell threshold voltage Ve is expressed by the following equation (1). EMCVth is a threshold voltage of the erase deterioration monitor cell EMC, SRCVth is a threshold voltage of the second reference cell SRC, and VREF is a voltage applied to the control gate of the second reference cell SRC (hereinafter also referred to as “reference voltage”). .)
Ve = VREF + (EMCVth−SRCVth) (1)

アンプ１５は、プログラム劣化モニターセルＰＭＣの閾値電圧を判定するための回路であり、その反転入力端子がＢＬバイアス回路１１の出力に接続され、その非反転入力端子がＢＬバイアス回路１３の出力に接続される。そして、アンプ１５は、プログラム劣化モニターセルＰＭＣのセル電流ipが第２リファレンスセルＳＲＣのセル電流irと等しくなる様に、プログラム劣化モニターセルＰＭＣの制御ゲートの電圧を生成して出力端子から出力する。以下、このように生成される電圧を、プログラム劣化モニターセル閾値電圧Ｖｐと呼ぶ。 The amplifier 15 is a circuit for determining the threshold voltage of the program deterioration monitor cell PMC, and its inverting input terminal is connected to the output of the BL bias circuit 11 and its non-inverting input terminal is connected to the output of the BL bias circuit 13. Is done. Then, the amplifier 15 generates the voltage of the control gate of the program deterioration monitor cell PMC and outputs it from the output terminal so that the cell current ip of the program deterioration monitor cell PMC becomes equal to the cell current ir of the second reference cell SRC. . Hereinafter, the voltage generated in this way is referred to as a program deterioration monitor cell threshold voltage Vp.

このプログラム劣化モニターセル閾値電圧Ｖｐは以下の式（２）で表される。なお、ＰＭＣＶｔｈはプログラム劣化モニターセルＰＭＣの閾値電圧である。
Ｖｐ＝ＶＲＥＦ＋（ＰＭＣＶｔｈ−ＳＲＣＶｔｈ）・・・（２） This program deterioration monitor cell threshold voltage Vp is expressed by the following equation (2). PMCVth is a threshold voltage of the program deterioration monitor cell PMC.
Vp = VREF + (PMCVth−SRCVth) (2)

モニターＷＬ電圧発生回路１６は、アンプ１４及びアンプ１５から出力されるイレース劣化モニターセル閾値電圧Ｖｅ及びプログラム劣化モニターセル閾値電圧Ｖｐの平均電圧（以下、「調整リファレンス電圧ＶＷＬ」と呼ぶ。）を発生する回路である。この調整リファレンス電圧ＶＷＬは以下の式（３）で表すことができる。
ＶＷＬ＝ＶＲＥＦ＋｛（ＥＭＣＶｔｈ＋ＰＭＣＶｔｈ）／２−ＳＲＣＶｔｈ｝
・・・（３） The monitor WL voltage generation circuit 16 generates an average voltage (hereinafter referred to as “adjusted reference voltage VWL”) of the erase deterioration monitor cell threshold voltage Ve and the program deterioration monitor cell threshold voltage Vp output from the amplifier 14 and the amplifier 15. Circuit. This adjusted reference voltage VWL can be expressed by the following equation (3).
VWL = VREF + {(EMCVth + PMCVth) / 2-SRCVth}
... (3)

このモニターＷＬ電圧発生回路１６は、生成した調整リファレンス電圧ＶＷＬをロウデコーダ５に供給し、ロウデコーダ５から選択メモリセルＭＣの制御ゲートに調整リファレンス電圧ＶＷＬと等しいＷＬ電圧を印加する。 The monitor WL voltage generation circuit 16 supplies the generated adjusted reference voltage VWL to the row decoder 5, and applies a WL voltage equal to the adjusted reference voltage VWL from the row decoder 5 to the control gate of the selected memory cell MC.

この調整リファレンス電圧ＶＷＬは、上記式（３）から分かるように、劣化モニターセルの閾値電圧ＥＭＣＶｔｈ，ＰＭＣＶｔｈの平均値から、第２リファレンスセルＳＲＣの閾値電圧ＳＲＣＶｔｈを減算した電圧に、第２リファレンスセルＳＲＣの制御ゲートに印加されるリファレンス電圧ＶＲＥＦを加算したものであり、選択メモリセルＭＣの制御ゲートに入力される電圧となる。従って、選択メモリセルＭＣの制御ゲートへは、イレース劣化モニターセルの閾値電圧ＥＭＣＶｔｈとプログラム劣化モニターセルの閾値電圧ＰＭＣＶｔｈの中間の電圧に基づいてリファレンス電圧ＶＲＥＦに調整を加えた電圧が選択メモリセルＭＣの制御ゲートに印加される。 As can be seen from the above equation (3), the adjusted reference voltage VWL is obtained by subtracting the threshold voltage SRCVth of the second reference cell SRC from the average value of the threshold voltages EMCVth and PMVVth of the deterioration monitor cell. This is the sum of the reference voltage VREF applied to the control gate of the SRC and becomes the voltage input to the control gate of the selected memory cell MC. Therefore, a voltage obtained by adjusting the reference voltage VREF based on a voltage intermediate between the threshold voltage EMCVth of the erase deterioration monitor cell and the threshold voltage PMCVth of the program deterioration monitor cell is supplied to the control gate of the selected memory cell MC. Applied to the control gate.

ここで、モニターＷＬ電圧発生回路１６において調整リファレンス電圧ＶＷＬを生成するための具体的な構成例を図３〜図５に示す。 Here, a specific configuration example for generating the adjusted reference voltage VWL in the monitor WL voltage generation circuit 16 is shown in FIGS.

図３に示す構成例では、抵抗分圧により調整リファレンス電圧ＶＷＬを生成するようにしている。すなわち、一端が互いに接続された抵抗器４１，４２を設け、抵抗器４１の他端にイレース劣化モニターセル閾値電圧Ｖｅを入力し、抵抗器４２の他端にプログラム劣化モニターセル閾値電圧Ｖｐを入力する。そして、抵抗器４１，４２の抵抗値に比率によって、抵抗器４１，４２の接続点から調整リファレンス電圧ＶＷＬを出力する。例えば、抵抗器４１，４２の抗値の比率が１：１のとき、調整リファレンス電圧ＶＷＬは（Ｖｅ＋Ｖｐ）／２の電圧レベルになる。このように抵抗分圧で調整リファレンス電圧ＶＷＬを生成することで、モニターＷＬ電圧発生回路１６の構成が簡易なものとなる。 In the configuration example shown in FIG. 3, the adjusted reference voltage VWL is generated by resistance voltage division. That is, resistors 41 and 42 having one ends connected to each other are provided, the erase deterioration monitor cell threshold voltage Ve is input to the other end of the resistor 41, and the program deterioration monitor cell threshold voltage Vp is input to the other end of the resistor 42. To do. Then, the adjusted reference voltage VWL is output from the connection point of the resistors 41 and 42 in proportion to the resistance values of the resistors 41 and 42. For example, when the ratio of the resistance values of the resistors 41 and 42 is 1: 1, the adjusted reference voltage VWL is a voltage level of (Ve + Vp) / 2. By generating the adjusted reference voltage VWL by dividing the resistance in this way, the configuration of the monitor WL voltage generation circuit 16 is simplified.

図４に示す構成例では、図３の構成に加え、劣化モニターセル閾値電圧Ｖｅ，Ｖｐと抵抗器４１，４２との間に、オペアンプで構成されたボルテージフォロア４３，４４を設けるようにしている。すなわち、イレース劣化モニターセル閾値電圧Ｖｅをボルテージフォロア４３に入力し、プログラム劣化モニターセル閾値電圧Ｖｐをボルテージフォロア４４に入力しており、さらに、抵抗器４１の他端にボルテージフォロア４３の出力を接続し、抵抗器４２の他端にボルテージフォロア４４の出力を接続している。このようにボルテージフォロア４３，４４を設けることにより、モニターＷＬ電圧発生回路１６においてハイインピーダンスでの入力を実現することができ、劣化モニターセル閾値電圧Ｖｅ，Ｖｐに与える影響を可及的に抑制することができる。 In the configuration example shown in FIG. 4, in addition to the configuration of FIG. 3, voltage followers 43 and 44 composed of operational amplifiers are provided between the deterioration monitor cell threshold voltages Ve and Vp and the resistors 41 and 42. . That is, the erase deterioration monitor cell threshold voltage Ve is input to the voltage follower 43, the program deterioration monitor cell threshold voltage Vp is input to the voltage follower 44, and the output of the voltage follower 43 is connected to the other end of the resistor 41. The output of the voltage follower 44 is connected to the other end of the resistor 42. By providing the voltage followers 43 and 44 as described above, high-impedance input can be realized in the monitor WL voltage generation circuit 16, and the influence on the degraded monitor cell threshold voltages Ve and Vp is suppressed as much as possible. be able to.

図５に示す構成例では、図４の構成に加え、抵抗器４１，４２と出力との間にオペアンプで構成されたボルテージフォロア４５を設けるようにしている。すなわち、抵抗器４１，４２の接続点にボルテージフォロア４５の入力を接続し、抵抗器４１，４２の接続点の電圧をボルテージフォロア４５を介して出力するようにしている。このように、ボルテージフォロア４５を介して調整リファレンス電圧ＶＷＬを出力するので、調整リファレンス電圧ＶＷＬに対するロウデコーダ５からの影響を可及的に抑制することができる。 In the configuration example shown in FIG. 5, in addition to the configuration in FIG. 4, a voltage follower 45 configured by an operational amplifier is provided between the resistors 41 and 42 and the output. That is, the input of the voltage follower 45 is connected to the connection point of the resistors 41 and 42, and the voltage at the connection point of the resistors 41 and 42 is output via the voltage follower 45. As described above, since the adjustment reference voltage VWL is output via the voltage follower 45, the influence from the row decoder 5 on the adjustment reference voltage VWL can be suppressed as much as possible.

プログラム／イレース用ＷＬ電位発生回路１７は、イレース劣化モニターセルＥＭＣ及びプログラム劣化モニターセルＰＭＣのデータを書き換える際に必要になるＷＬ電圧を発生する回路である。すなわち、このプログラム／イレース用ＷＬ電位発生回路１７は、プログラム／イレース用ＢＬドライバ２５によってメモリセルＭＣのデータ書き換え処理が終了した後、劣化モニターセルＥＭＣ，ＰＭＣに対して電圧を印加してこれらの劣化モニターセルの書き換え処理を行う。このとき、イレース劣化モニターセルＥＭＣに対しては、データ消去状態からデータ書き込み状態へ設定し、その後再度データ消去状態に設定する処理を行う。また、プログラム劣化モニターセルＰＭＣに対しては、データ書き込み状態に再設定してからデータ消去状態へ設定し、その後再度データ書き込み状態に設定する処理を行う。 The program / erase WL potential generation circuit 17 is a circuit that generates a WL voltage necessary for rewriting data in the erase deterioration monitor cell EMC and the program deterioration monitor cell PMC. That is, the program / erase WL potential generation circuit 17 applies a voltage to the deterioration monitor cells EMC and PMC after the data rewrite processing of the memory cell MC is completed by the program / erase BL driver 25. Rewrite the deterioration monitor cell. At this time, the erase deterioration monitor cell EMC is set from the data erase state to the data write state, and then set again to the data erase state. Further, the program deterioration monitor cell PMC is reset to the data write state, then set to the data erase state, and then set again to the data write state.

このプログラム／イレース用ＷＬ電位発生回路１７は、モニターＷＬ電圧発生回路１６の動作タイミング（すなわち、メモリセルＭＣからのデータの読み込み処理タイミング）では、劣化モニターセルＥＭＣ，ＰＭＣと切り離され、アンプ１４，１５から劣化モニターセルＥＭＣ，ＰＭＣへ入力される電圧Ｖｅ，Ｖｐに影響を及ぼさない。 The program / erase WL potential generation circuit 17 is disconnected from the deterioration monitor cells EMC and PMC at the operation timing of the monitor WL voltage generation circuit 16 (that is, the processing timing of reading data from the memory cell MC), and the amplifier 14, The voltages Ve and Vp input from 15 to the deterioration monitor cells EMC and PMC are not affected.

一方、イレース劣化モニターセルＥＭＣ及びプログラム劣化モニターセルＰＭＣを書き換える際には、プログラム／イレース用ＷＬ電位発生回路１７は、アンプ１４，１５とモニターＷＬ電圧発生回路１６を劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートから切り離す。そして、この状態で、プログラム／イレース用ＷＬ電位発生回路１７は、劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートに電圧を印加してこれら劣化モニターセルＥＭＣ，ＰＭＣのデータ書き換えを行う。 On the other hand, when the erase deterioration monitor cell EMC and the program deterioration monitor cell PMC are rewritten, the program / erase WL potential generation circuit 17 controls the amplifiers 14 and 15 and the monitor WL voltage generation circuit 16 to control the deterioration monitor cells EMC and PMC. Disconnect from the gate. In this state, the program / erase WL potential generation circuit 17 rewrites data in the deterioration monitor cells EMC and PMC by applying a voltage to the control gates of the deterioration monitor cells EMC and PMC.

なお、図示していないが、アンプ１４，１５とモニターＷＬ電圧発生回路１６を劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートから切り離す回路、及びプログラム／イレース用ＷＬ電位発生回路１７を劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートから切り離す回路を有している。例えば、アンプ１４，１５と劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートとの間、モニターＷＬ電圧発生回路１６と劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートとの間、及びプログラム／イレース用ＷＬ電位発生回路１７と劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートとの間にそれぞれスイッチを設けてプログラム／イレース用ＷＬ電位発生回路１７によって制御可能とする。 Although not shown, a circuit for separating the amplifiers 14 and 15 and the monitor WL voltage generation circuit 16 from the control gates of the deterioration monitor cells EMC and PMC, and a program / erase WL potential generation circuit 17 are connected to the deterioration monitor cells EMC and PMC. A circuit for disconnecting from the control gate. For example, between the amplifiers 14 and 15 and the control gates of the deterioration monitor cells EMC and PMC, between the monitor WL voltage generation circuit 16 and the control gates of the deterioration monitor cells EMC and PMC, and the program / erase WL potential generation circuit 17 Each switch is provided between the control gates of the deterioration monitor cells EMC and PMC, and can be controlled by the program / erase WL potential generation circuit 17.

ここで、ロウデコーダ５の構成を説明する。図６はメモリセルＭＣのデータ読み出し時におけるロウデコーダ５の等価回路を示す図である。 Here, the configuration of the row decoder 5 will be described. FIG. 6 is a diagram showing an equivalent circuit of the row decoder 5 when data is read from the memory cell MC.

図６に示すように、ロウデコーダ５は、アドレスデコードにより選択されたリファレンスセルＲＣの制御ゲートにリファレンス電圧ＶＲＥＦと同電圧レベルの電圧をリファレンスワード線ＲＥＦＷＬへ印加する第１選択回路５０と、アドレスデコードにより選択されたメモリセルＭＣの制御ゲートに調整リファレンス電圧ＶＷＬと同電圧レベルの電圧をワード線ＷＬへ印加する第２選択回路５１とを有している。 As shown in FIG. 6, the row decoder 5 includes a first selection circuit 50 that applies a voltage having the same voltage level as the reference voltage VREF to the reference word line REFWL to the control gate of the reference cell RC selected by address decoding, and an address The control gate of the memory cell MC selected by decoding has a second selection circuit 51 that applies a voltage of the same voltage level as the adjustment reference voltage VWL to the word line WL.

第１選択回路５０は、ロウアドレスをデコードするデコーダ回路５２と、このデコーダ回路５２の出力レベルをシフトするレベルシフト回路５３と、このレベルシフト回路５３の出力に基づいてリファレンス電圧ＶＲＥＦと同電圧レベルの電圧をリファレンスワード線ＲＥＦＷＬへ出力するドライバ回路５４とにより構成される。このドライバ回路５４は、メモリアレイのデータ書き換え単位毎に設けられる。また、ドライバ回路５４はＰＭＯＳトランジスタとＮＭＯＳトランジスタが直列に接続されて構成され、ＰＭＯＳトランジスタのソースにリファレンス電圧ＶＲＥＦが入力され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続点からリファレンスワード線ＲＥＦＷＬへ電圧が出力される。 The first selection circuit 50 includes a decoder circuit 52 that decodes the row address, a level shift circuit 53 that shifts the output level of the decoder circuit 52, and the same voltage level as the reference voltage VREF based on the output of the level shift circuit 53. And a driver circuit 54 that outputs the above voltage to the reference word line REFWL. The driver circuit 54 is provided for each data rewrite unit of the memory array. The driver circuit 54 includes a PMOS transistor and an NMOS transistor connected in series. The reference voltage VREF is input to the source of the PMOS transistor, and a voltage is output from the connection point between the PMOS transistor and the NMOS transistor to the reference word line REFWL. Is done.

また、第２選択回路５１は、ロウアドレスをデコードするデコーダ回路５５と、このデコーダ回路５５の出力レベルをシフトするレベルシフト回路５６と、このレベルシフト回路５６の出力に基づいて調整リファレンス電圧ＶＷＬと同電位の電圧をワード線ＷＬへ出力するドライバ回路５７とにより構成される。このドライバ回路５７は、メモリアレイのデータ書き換え単位毎に設けられる。また、ドライバ回路５７はＰＭＯＳトランジスタとＮＭＯＳトランジスタが直列に接続されて構成され、ＰＭＯＳトランジスタのソースに調整リファレンス電圧ＶＷＬが入力され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続点から調整リファレンス電圧ＶＷＬと同じ電圧レベルの電圧がワード線ＷＬへ出力される。 The second selection circuit 51 includes a decoder circuit 55 that decodes the row address, a level shift circuit 56 that shifts the output level of the decoder circuit 55, and an adjustment reference voltage VWL based on the output of the level shift circuit 56. And a driver circuit 57 that outputs a voltage of the same potential to the word line WL. The driver circuit 57 is provided for each data rewrite unit of the memory array. The driver circuit 57 is configured by connecting a PMOS transistor and an NMOS transistor in series, and an adjustment reference voltage VWL is input to the source of the PMOS transistor, and the same voltage as the adjustment reference voltage VWL from the connection point between the PMOS transistor and the NMOS transistor. The level voltage is output to the word line WL.

このようにロウデコーダ５及び読み出しＷＬ電圧発生回路１０が構成されているため、本実施形態における不揮発性メモリ１では、メモリセルＭＣのデータ読み出しの際、リファレンスセルＲＣと第２リファレンスセルＳＲＣには、リファレンス電圧ＶＲＥＦの電圧レベルが印加され、一方で、メモリセルＭＣには、当該メモリセルＭＣの劣化を反映させた劣化モニターセルＥＭＣ，ＰＭＣの閾値電圧ＥＭＣＶｔｈ，ＰＭＣＶｔｈの中間電圧に基づいて、リファレンス電圧ＶＲＥＦを調整して生成された調整リファレンス電圧ＶＷＬと同電圧の電圧がリファレンスワード線ＲＥＦＷＬへ印加される。 Since the row decoder 5 and the read WL voltage generation circuit 10 are configured as described above, in the nonvolatile memory 1 according to the present embodiment, the reference cell RC and the second reference cell SRC are included in the data read from the memory cell MC. The voltage level of the reference voltage VREF is applied, while the reference voltage VREF is applied to the memory cell MC based on the intermediate voltage between the threshold voltages EMCVth and PMCVth of the deterioration monitor cells EMC and PMC reflecting the deterioration of the memory cell MC. A voltage having the same voltage as the adjusted reference voltage VWL generated by adjusting the voltage VREF is applied to the reference word line REFWL.

従って、リファレンス電圧ＶＲＥＦの電圧レベルを変動させることなく、ワード線ＷＬの電圧レベルを変動させることによって、図７に示すように、リファレンスＶｔｈをプログラムＶｔｈとイレースＶｔｈの中点に移動させたときと同じ効果を得られる（見かけ上、リファレンスＶｔｈがプログラムＶｔｈとイレースＶｔｈの中点に移動した様な特性を示すことになる。）。 Accordingly, when the voltage level of the word line WL is changed without changing the voltage level of the reference voltage VREF, as shown in FIG. 7, the reference Vth is moved to the middle point between the program Vth and the erase Vth. The same effect can be obtained (appearingly, the reference Vth exhibits a characteristic as if it moved to the midpoint between the program Vth and the erase Vth).

すなわち、ワード線ＷＬの電圧レベルを変動させない従来の読み出し方式では、書き換え回数がＸ１回数になった際、Ｖｔｈウンドウが十分広い状態であるにも関わらず、例えば、上述したように閾値マージンｈ０が無くなり（図１５参照）、差動Ｓ／Ａ２４が誤判定する領域になっていた。一方で、本実施形態における不揮発性メモリ１では、図７に示すように、ワード線ＷＬの電圧レベルを変動させており、見かけ上、リファレンスＶｔｈがプログラムＶｔｈとイレースＶｔｈの中点に移動した様な特性を示す。そのため、書き換え回数がＸ１回数になった際でも、各閾値マージンｈ０，ｈ１を十分確保することができ、正しい読み出しができる。 That is, in the conventional read method in which the voltage level of the word line WL is not changed, for example, as described above, the threshold margin h0 is set when the number of rewrites is X1, although the Vth window is sufficiently wide. As a result, the differential S / A 24 was erroneously determined (see FIG. 15). On the other hand, in the nonvolatile memory 1 according to this embodiment, as shown in FIG. 7, the voltage level of the word line WL is changed, and the reference Vth apparently moves to the midpoint between the program Vth and the erase Vth. The characteristic is shown. Therefore, even when the number of times of rewriting reaches X1, the threshold margins h0 and h1 can be sufficiently secured, and correct reading can be performed.

しかも、閾値マージンｈ０，ｈ１が無くなるＸ２回数（図７参照）まで、書き換え回数を増やすことが可能となり、従来の読み出し方式よりも更に狭いＶｔｈウインドウ状態での読み出しが可能となる。 In addition, the number of rewrites can be increased up to X2 times (see FIG. 7) where the threshold margins h0 and h1 disappear, and reading in a narrower Vth window state than in the conventional reading method is possible.

このことは、メモリセルＭＣにおいて長時間のデータ保持を行った場合においても同様であり、図８に示すように、Ｘ軸を書き換え回数からデータ保持時間と置き換えても同じことが言える。 This is the same even when data is held for a long time in the memory cell MC, and the same can be said even if the X axis is replaced with the data holding time from the number of rewrites as shown in FIG.

ところで、本実施形態における不揮発性メモリ１においては、メモリセルＭＣがアレイ状に設けられており、データ書き換え単位に応じて一対の劣化モニターセルＥＭＣ，ＰＭＣが必要となることから、実際の劣化モニターセルＥＭＣ，ＰＭＣはそれぞれ図９のメモリセルアレイに示す様な構成となる。図９は、イレース劣化モニターセルアレイ６０及びプログラム劣化モニターセルアレイ６１の構成例を示す図である。 By the way, in the nonvolatile memory 1 according to the present embodiment, the memory cells MC are provided in an array, and a pair of deterioration monitor cells EMC and PMC are required according to the data rewrite unit. Each of the cells EMC and PMC has a configuration as shown in the memory cell array of FIG. FIG. 9 is a diagram showing a configuration example of the erase deterioration monitor cell array 60 and the program deterioration monitor cell array 61. As shown in FIG.

すなわち、イレース劣化モニターセルアレイ６０及びプログラム劣化モニターセルアレイ６１においては、それぞれ劣化モニターセルＥＭＣ，ＰＭＣのドレインにカラムデコーダ６２が接続されており、それぞれ劣化モニターセルＥＭＣ，ＰＭＣのドレインをカラムアドレスに従って選択的にＶＢＬ端子に接続する。 That is, in the erase deterioration monitor cell array 60 and the program deterioration monitor cell array 61, the column decoder 62 is connected to the drains of the deterioration monitor cells EMC and PMC, respectively, and the drains of the deterioration monitor cells EMC and PMC are selectively selected according to the column address. To the VBL terminal.

各劣化モニターセルアレイ６０，６１には、それぞれ劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートにロウデコーダ６３が接続されており、それぞれ劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートをロウアドレスに従って選択する。選択された各劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートの電位はＶＧ端子で供給される電位となる。 In each of the deterioration monitor cell arrays 60 and 61, a row decoder 63 is connected to the control gates of the deterioration monitor cells EMC and PMC, and the control gates of the deterioration monitor cells EMC and PMC are selected according to the row address. The potential of the control gate of each selected deterioration monitor cell EMC, PMC is the potential supplied at the VG terminal.

ＷＬ電圧発生回路１０のイレース劣化モニターセルＥＭＣ、プログラム劣化モニターセルＰＭＣを図９で説明したイレース劣化モニターセルアレイ６０及びプログラム劣化モニターセルアレイ６１に置き換えた例を図１０に示す。図１０はＷＬ電圧発生回路１０の構成及び動作の説明図である。なお、カラムアドレス、ロウアドレスは図の簡略化のため図示していないが、当然各劣化モニターセルアレイ６０，６１に入力されており、メモリセルＭＣの書き換え単位に割り当てられたそれぞれの劣化モニターセルＥＭＣ，ＰＭＣを選択することになる。 FIG. 10 shows an example in which the erase deterioration monitor cell EMC and the program deterioration monitor cell PMC of the WL voltage generation circuit 10 are replaced with the erase deterioration monitor cell array 60 and the program deterioration monitor cell array 61 described in FIG. FIG. 10 is an explanatory diagram of the configuration and operation of the WL voltage generation circuit 10. Note that the column address and the row address are not shown for simplification of the drawing, but are naturally input to the respective deterioration monitor cell arrays 60 and 61, and the respective deterioration monitor cells EMC assigned to the rewrite unit of the memory cell MC. , PMC is selected.

以上のように本実施形態における不揮発性メモリ１では、リファレンスセルＲＣと第２リファレンスセルＳＲＣの各制御ゲートに同じリファレンス電圧ＶＲＥＦを印加し、一方でアドレスデコードにより選択されたメモリセルＭＣの制御ゲートには、メモリアレイの書き換え単位毎のメモリセルＭＣの劣化を反映させたプログラム劣化モニターセルＰＭＣとイレース劣化モニターセルＥＭＣの平均の閾値電圧に応じた電圧を印加して、選択メモリセルＭＣの読み出しを行うようにしている。 As described above, in the nonvolatile memory 1 according to this embodiment, the same reference voltage VREF is applied to the control gates of the reference cell RC and the second reference cell SRC, while the control gate of the memory cell MC selected by address decoding is used. Is applied with a voltage corresponding to the average threshold voltage of the program deterioration monitor cell PMC and the erase deterioration monitor cell EMC reflecting the deterioration of the memory cell MC for each rewrite unit of the memory array, and the selected memory cell MC is read. Like to do.

従って、閾値マージンｈ０，ｈ１が無くなる書き換え回数まで、書き換え回数を増やすことが可能であり、従来の読み出し方式よりも更に狭いＶｔｈウインドウの状態まで読み出しが可能となる。 Therefore, it is possible to increase the number of rewrites until the number of rewrites in which the threshold margins h0 and h1 are eliminated, and it is possible to read to a state of a Vth window that is narrower than the conventional read method.

特に、本実施形態における不揮発性メモリ１は、ＭＯＮＯＳ型の電子捕獲メモリであり、酸化膜欠陥に強く、エラティックな単ビット不良が起こりにくい。しかも、メモリセルの閾値電圧Ｖｔｈ分布も正規分布に近いので、劣化モニターセルを使って読み出し電圧のレベルを精度よく制御することができる。 In particular, the nonvolatile memory 1 according to the present embodiment is a MONOS type electron capture memory, is resistant to oxide film defects, and does not easily cause an elastic single bit failure. In addition, since the threshold voltage Vth distribution of the memory cell is close to the normal distribution, the level of the read voltage can be accurately controlled using the deterioration monitor cell.

なお、上述においては、モニターＷＬ電圧発生回路１６において、プログラム劣化モニターセル閾値電圧Ｖｐとイレース劣化モニターセル閾値電圧Ｖｅの平均の電圧を出力するようにしたが、メモリセルＭＣの特性に合わせてプログラム劣化モニターセル閾値電圧Ｖｐ或いはイレース劣化モニターセル閾値電圧Ｖｅの一方から他方の閾値電圧を予測して、それらの閾値電圧に応じた電圧を発生する回路にしても良い。例えば、モニターＷＬ電圧発生回路１６において、プログラム劣化モニターセル閾値電圧Ｖｐ或いはイレース劣化モニターセル閾値電圧Ｖｅに基づいて、プログラム劣化モニターセルの閾値電圧ＥＭＣＶｔｈ寄りの調整リファレンス電圧ＶＷＬ、或いはイレース劣化モニターセルの閾値電圧ＰＭＣＶｔｈ寄り等の調整リファレンス電圧ＶＷＬを生成して、メモリセルＭＣの制御ゲートに印加するようにしてもよい。 In the above description, the monitor WL voltage generation circuit 16 outputs an average voltage of the program deterioration monitor cell threshold voltage Vp and the erase deterioration monitor cell threshold voltage Ve, but the program is adjusted according to the characteristics of the memory cell MC. A circuit that predicts the other threshold voltage from one of the deterioration monitor cell threshold voltage Vp or the erase deterioration monitor cell threshold voltage Ve and generates a voltage corresponding to the threshold voltage may be used. For example, in the monitor WL voltage generation circuit 16, based on the program deterioration monitor cell threshold voltage Vp or the erase deterioration monitor cell threshold voltage Ve, the adjustment reference voltage VWL near the threshold voltage EMCVth of the program deterioration monitor cell or the erase deterioration monitor cell An adjustment reference voltage VWL close to the threshold voltage PMCVth or the like may be generated and applied to the control gate of the memory cell MC.

また、上述した実施形態においては、メモリセルＭＣやプログラム劣化モニターセルＰＭＣ（以下、「メモリセルＭＣ，ＰＭＣ」と呼ぶ。）をデータ書き込み状態に再設定するとき、メモリセルＭＣ，ＰＭＣにデータ書き込みを行ってからメモリセルＭＣ，ＰＭＣをデータ消去状態にし、さらにデータ書き込みを行うようにしたが、メモリセルＭＣ，ＰＭＣにデータ書き込みを行わずに、メモリセルＭＣ，ＰＭＣをデータ消去状態にし、さらにデータ書き込みを行うようにしてメモリセルＭＣ，ＰＭＣをデータ書き込み状態に再設定するようにしてもよい。 In the above-described embodiment, when the memory cell MC or the program deterioration monitor cell PMC (hereinafter referred to as “memory cell MC, PMC”) is reset to the data write state, data is written to the memory cell MC, PMC. The memory cells MC and PMC are set in the data erase state after performing the above, and further data writing is performed. However, without writing data in the memory cells MC and PMC, the memory cells MC and PMC are set in the data erase state, and Data writing may be performed to reset the memory cells MC and PMC to the data writing state.

本発明の一実施形態に係る不揮発性メモリの構成を示す図である。It is a figure which shows the structure of the non-volatile memory which concerns on one Embodiment of this invention. 図１に示すモニターＷＬ電圧発生回路の基本構成及び動作の説明図である。It is explanatory drawing of the basic composition and operation | movement of the monitor WL voltage generation circuit shown in FIG. 調整リファレンス電圧を生成するための具体的な構成例を示す図である。It is a figure which shows the specific structural example for producing | generating an adjustment reference voltage. 調整リファレンス電圧を生成するための具体的な構成例を示す図である。It is a figure which shows the specific structural example for producing | generating an adjustment reference voltage. 調整リファレンス電圧を生成するための具体的な構成例を示す図である。It is a figure which shows the specific structural example for producing | generating an adjustment reference voltage. メモリセルのデータ読み出し時におけるロウデコーダの等価回路を示す図である。It is a figure which shows the equivalent circuit of a row decoder at the time of data reading of a memory cell. プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈの書き換え回数による変化を示す図である。It is a figure which shows the change by the frequency | count of rewriting of program Vth, erase Vth, and reference Vth. プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈのデータ保持時間による変化を示す図である。It is a figure which shows the change by the data holding time of program Vth, erase Vth, and reference Vth. 劣化モニターセルアレイの構成例を示す図であるIt is a figure which shows the structural example of a deterioration monitor cell array. 図１に示すモニターＷＬ電圧発生回路の構成及び動作の説明図である。It is explanatory drawing of a structure and operation | movement of the monitor WL voltage generation circuit shown in FIG. ＭＯＮＯＳ型の不揮発性メモリセルの断面構造の概略図である。It is the schematic of the cross-section of a MONOS type non-volatile memory cell. 従来の不揮発性メモリにおけるデータを読み出す構成を説明するための図である。It is a figure for demonstrating the structure which reads the data in the conventional non-volatile memory. メモリセル側とリファレンスセル側の入力電圧との時間変化を示す図である。It is a figure which shows the time change of the input voltage by the side of a memory cell and a reference cell. プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈの書き換え回数による変化を示す図である。It is a figure which shows the change by the frequency | count of rewriting of program Vth, erase Vth, and reference Vth. プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈの書き換え回数による変化を示す図である。It is a figure which shows the change by the frequency | count of rewriting of program Vth, erase Vth, and reference Vth. プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈの書き換え回数による変化を示す図である。It is a figure which shows the change by the frequency | count of rewriting of program Vth, erase Vth, and reference Vth. プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈのデータ保持時間による変化を示す図である。It is a figure which shows the change by the data holding time of program Vth, erase Vth, and reference Vth. プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈのデータ保持時間による変化を示す図である。It is a figure which shows the change by the data holding time of program Vth, erase Vth, and reference Vth. プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈのデータ保持時間による変化を示す図である。It is a figure which shows the change by the data holding time of program Vth, erase Vth, and reference Vth.

Explanation of symbols

ＭＣメモリセル
ＲＣリファレンスセル
ＳＲＣ第２リファレンスセル
ＰＭＣプログラム劣化モニターセル
ＥＭＣイレース劣化モニターセル
１不揮発性メモリ
２タイミングコントロール回路
３昇圧回路
４アドレスバッファ
５ロウデコーダ
６カラムデコーダ
７読み出し／書き込み制御回路
８メモリセルアレイ／リファレンスセルアレイ
９Ｉ／Ｏバッファ
１０ＷＬ電圧発生回路
１１〜１３ＢＬバイアス回路
１４，１５アンプ
１６モニターＷＬ電圧発生回路
１７プログラム／イレース用ＷＬ電位発生回路
１８酸化シリコン膜
２０，２１ＢＬバイアス回路
２２，２３負荷回路
２４差動Ｓ／Ａ（差動センスアンプ）
２５プログラム／イレース用ＢＬドライバ
４１，４２抵抗器
４３〜４５ボルテージフォロア
５０第１選択回路
５１第２選択回路
５２，５５デコーダ回路
５３，５６レベルシフト回路
５４，５７ドライバ回路 MC memory cell RC reference cell SRC second reference cell PMC program deterioration monitor cell EMC erase deterioration monitor cell 1 nonvolatile memory 2 timing control circuit 3 booster circuit 4 address buffer 5 row decoder 6 column decoder 7 read / write control circuit 8 memory cell array / Reference cell array 9 I / O buffer 10 WL voltage generation circuits 11 to 13 BL bias circuits 14 and 15 Amplifier 16 Monitor WL voltage generation circuit 17 Program / erase WL potential generation circuit 18 Silicon oxide films 20 and 21 BL bias circuit 22 23 Load Circuit 24 Differential S / A (Differential Sense Amplifier)
25 Program / Erase BL Drivers 41, 42 Resistors 43-45 Voltage Follower 50 First Selection Circuit 51 Second Selection Circuit 52, 55 Decoder Circuit 53, 56 Level Shift Circuit 54, 57 Driver Circuit

Claims

In a nonvolatile memory comprising a memory cell capable of writing and erasing data, and a reference cell having a threshold value serving as a comparison reference when reading data from the memory cell,
A deterioration monitoring memory cell for monitoring the deterioration of the memory cell;
A stress applicator that performs rewrite processing on the deterioration monitoring memory cell and applies stress similar to the memory cell to the deterioration monitoring memory cell during data rewriting processing of the memory cell;
And a control voltage generator for generating a voltage corresponding to a threshold value of the deterioration monitoring memory cell as a voltage to be applied to the control gate of the memory cell for reading data from the memory cell. Non-volatile memory.

The deterioration monitoring memory cell includes a program deterioration monitoring memory cell that monitors a threshold value of the memory cell in a data write state, an erase deterioration monitoring memory cell that monitors a threshold value of the memory cell in a data erase state, and Including
The stress applicator performs a rewrite process on the program deterioration monitor memory cell and the erase deterioration monitor memory cell, and applies the same stress as the memory cell,
The control voltage generator corresponds to a threshold value of the program deterioration monitor memory cell and a threshold value of the erase deterioration monitor memory cell as a voltage to be applied to the control gate of the memory cell for reading data of the memory cell. The nonvolatile memory according to claim 1, wherein the voltage is generated.

The control voltage generator, as a voltage to be applied to the control gate of the memory cell for reading data of the memory cell, an average value of a threshold value of the memory cell for program degradation monitoring and a threshold value of the memory cell for erase degradation monitoring The nonvolatile memory according to claim 2, wherein a voltage corresponding to the voltage is generated.