JP2009152781A - エラー訂正回路 - Google Patents

Abstract

【課題】、効率の良いエラー訂正回路３を実現する。
【解決回路】エラー訂正回路３は、ＥＣＣフレームが、符号化時に複数のデータ列の第１のパリティデータを縮退処理後に分割した分割共有パリティデータを保持し、復号時に分割共有パリティデータとエラーの無いＥＣＣフレームから再生成したパリティデータとから、エラーフレームのパリティデータを生成し、復号を行う。
【選択図】図１

Description

本発明は、データの符号化および復号を行うエラー訂正回路に関し、特にパリティデータを縮退処理するエラー訂正回路に関する。

移動体通信やＷＬＡＮ等の通信分野、地上波又は衛星デジタル放送等の放送分野における高速データ送受信および半導体メモリ等のストレージ分野での高密度記録のために、デジタルデータのエラー訂正符号化及び復号の効率化に関する開発が盛んに行われている。

ここで、多数の種類がある訂正符号は、ブロック型と非ブロック型に大別することができる。ブロック型はコードの符号化および復号を行うデータのサイズが固定なのに対して、非ブロック型ではサイズが固定ではない。さらに、ブロック型訂正符号は、パリティデータ部とユーザーデータ部が分かれている組織型符号と、分かれていない非組織型符号に分類できる。ここで、ブロック型訂正符号を用いたエラー訂正方式において、符号化および復号を行うデータの単位を、ＥＣＣ（Error Correcting Code）フレームと呼ぶ。

これらの訂正符号の中で、古くから知られる符号化方法である低密度パリティ検査符号(Low Density Parity Check codes)（以下、LDPC符号という）が、近年、特に注目されている。

LDPC符号は、R. G. Gallagerにより、１９６３年に最初に提案されたものであるが、その後、符号長を長くしていくにしたがって、符号性能の理論的限界である、いわゆるシャノン(C. E. Shannon) の通信路符号化定理によって与えられるシャノン限界に迫る優れた性能が報告されている。

ここで、従来から広く実用化されているＢＣＨ符号やリードソロモン （ＲＳ：Reed-Solomon）符号といった代数系のエラー訂正方式は、訂正できるビットエラー率を高くするためには、パリティ部の増大や訂正回路の増大といった問題点が伴うものの、所定数以下の誤りであれば確実に訂正可能なことが数学的に証明されている。

これに対して、確率に基づく反復計算によるエラー訂正方式であるＬＤＰＣ符号やターボ符号は、その訂正能力自体を明確に定義することが難しく、ビット誤りが、それ程多くないＥＣＣフレームに対してもエラー訂正ができないこと、すなわちエラーフレームの出現が稀に存在する。このように、エラー訂正が失敗する比率を、フレームエラー率と呼んでいる。確率に基づく反復計算によるエラー訂正方式によるデータの符号化および復号においては、フレームエラー率を小さくすることは可能であるが、フレームエラー率をゼロとすること及びフレームエラー率を数学的に証明することは非常に困難である。

前述のように、確率に基づく反復計算によるエラー訂正方式であるＬＤＰＣ符号のフレームエラー率は、解析的に予測することが困難であるため、その確認には主として計算機シミュレーションまたは実機評価により行われている。しかし、例えば、ＬＤＰＣ符号は通常の用途においても、フレームエラー率として１０のマイナス１０乗以下を求められることもあり、フレームエラー率を計算機シミュレーションで求めようとすると膨大な時間を要することから、ＬＤＰＣ符号の設計およびその検証は非常に困難となっていた。

このＬＤＰＣ符号の問題点に対して、ＬＤＰＣ符号とＢＣＨ符号を併用したエラー訂正回路が知られている。たとえば、電波法（昭和二十五年法律第百三十一号）第三十八条の規定に基づく、標準テレビジョン放送等のうちデジタル放送に関する送信の標準方式、別表第三十九号 高度狭帯域伝送デジタル放送のエラー訂正方式（第49条第３項関係）には、エラー訂正外符号としてＢＣＨ符号、エラー訂正内符号としてＬＤＰＣ符号を用いたＬＤＰＣ符号とＢＣＨ符号を併用したエラー訂正回路が定められている。

しかし、ＬＤＰＣ符号とＢＣＨ符号を単純に併用したエラー訂正回路では、ＬＤＰＣ符号と同じデータフレームに対してＢＣＨ符号を用いているため、ＢＣＨパリティデータの量が増大し効率が良くはないエラー訂正回路であった。

また、ＬＤＰＣ符号とＢＣＨ符号を併用したエラー訂正回路は、ＬＤＰＣ符号のみを用いたエラー訂正回路に比べて、ＢＣＨ符号のためのエラー訂正回路が付加されるため、回路規模が大きくなってしまっていた。
、電波法（昭和二十五年法律第百三十一号）第三十八条の規定に基づく標準テレビジョン放送等のうちデジタル放送に関する送信の標準方式、別表第三十九号。

上記事情に鑑みて、本発明はなされたものであり、本発明は、効率の良いエラー訂正回路を実現することを目的とする。

本願発明の一態様のエラー訂正回路は、第１のエラー訂正回路と、共有パリティ処理回路と、第２のエラー訂正回路とを有し、符号化時に、第１のエラー訂正回路は、Ｎ個（但し、Ｎは２以上の整数）の所定長のデータ列に対し、それぞれの第１のパリティデータを生成し、共有パリティ処理回路は、Ｎ個の第１のパリティデータを縮退処理し共有パリティデータを生成し、共有パリティデータをＮ個に分割し、分割した共有パリティデータをそれぞれのデータ列に付与し、N個の第１のＥＣＣフレームを生成し、第２のエラー訂正回路は、Ｎ個の第１のＥＣＣフレームに対し、それぞれの第２のパリティデータを生成し付与し、Ｎ個の第２のＥＣＣフレームを生成し、復号時に、第２のエラー訂正回路が、Ｎ個の第２のＥＣＣフレームを復号する際に１個の第２のＥＣＣフレームのみがエラーフレームの場合に、共有パリティ処理回路は、Ｎ個の第２のＥＣＣフレームから合成した共有パリティデータと、第１のエラー訂正回路がエラーフレームを除く（Ｎ−１）個の復号されたデータ列から再生成した（Ｎ−１）個の第１のパリティデータと、から縮退処理の逆演算により、エラーフレームの第１のパリティデータを再生成し、第１のエラー訂正回路は、再生成された第１のパリティデータにより、エラーフレームの復号を行うことを特徴とする。

本発明によれば、効率の良いエラー訂正回路を実現することができる。

以下、図面を参照して本発明の実施の形態を説明する。
＜実施の形態＞
最初に、図１を用いて本発明の実施の形態のエラー訂正回路３を有する半導体メモリ媒体１の概略の構成を説明する。図１は、本発明の実施の形態のエラー訂正回路３を有する半導体メモリ媒体１の概略の構成を示す構成図である。半導体メモリ媒体１は、パソコンまたはデジタルカメラ等のホスト１１から受信したデータを記憶し、記憶したデータをホスト１１に送信する記憶媒体であり、例えば、ＮＡＮＤ型フラッシュメモリ媒体である。

半導体メモリ媒体１は、メモリアレイ４と半導体メモリコントローラ２とから構成されている。そして、半導体メモリコントローラ２は、ＣＰＵ６の制御に従い、ホストインターフェイス（Ｉ／Ｆ）５を介してホスト１１とのデータ送受信を、メモリインターフェイス（Ｉ／Ｆ）１０を介してメモリアレイ４とのデータ送受信を行う。そして、半導体メモリコントローラ２内のエラー訂正回路３は、符号化器７Ａと復号器８Ａとを有する第１のエラー訂正回路３Ａと、共有パリティ処理器９と、符号化器７Ｂと復号器８Ｂとを有する第２のエラー訂正回路３Ｂとを有する。

以下、図１を用いて、エラー訂正回路３の信号の流れについて簡単に説明する。

まず、符号化時には、ホスト１１から受信したユーザーデータ（図１（Ｂ））に対して第１のエラー訂正回路３Ａの符号化器７Ａが、第１のパリティデータを生成し、共有パリティ処理器９に送信する（図１（Ｃ））。共有パリティ処理器９は、Ｎ個の第１のパリティデータを縮退処理し、共有パリティデータを生成し、さらに共有パリティデータをＮ個に分割し分割共有パリティデータを生成し、ユーザーデータ（図１（Ａ））に付与して、Ｎ個の第１のＥＣＣフレームを生成し、第２のエラー訂正回路３Ｂの第２の符号化器７Ｂに送信する（図１（Ｄ））。第２の符号化器７Ｂは、おのおのの第１のＥＣＣフレームに対して第２のパリティデータを生成し、付与し、Ｎ個の第２のＥＣＣフレームを生成する。そして、ユーザーデータは、第２のＥＣＣフレームとして（図１（Ｅ））、メモリインターフェイス１０を介してメモリアレイ４に記憶される。

復号時には、最初に第２のエラー訂正回路３Ｂが復号器８Ｂが、メモリアレイから受信した第２のＥＣＣフレームのデータ（図１（Ｆ））を第２のパリティデータを用いて復号する。ここで、第２のエラー訂正回路３Ｂのフレームエラー率は、第１のエラー訂正回路３Ａのフレームエラー率より低く、ほんどの第２のＥＣＣフレームはエラーの無いＥＣＣフレーム、すなわち、正常に復号できるＥＣＣフレームである。復号された第２のＥＣＣフレームのユーザーデータ（図１（Ｊ））は、ホストインターフェイス５を介してホスト１１に送信される。

しかし、ごく稀に、正常に復号できない第２のＥＣＣフレーム、すなわち、エラーフレームが出現する。その場合、共有パリティ処理器９はエラーフレームの第１のパリティデータを再生成する。そして、第１のエラー訂正回路３Ａは、共有パリティ処理器９により再生成された第１のパリティデータにより、エラーフレームのユーザーデータを復号する。

すなわち、第１のエラー訂正回路３Ａは、第２のエラー訂正回路３Ｂにより正常に復号されたデータ列（図１（Ｌ））から、それぞれの第１のパリティデータを再生成し、共有パリティ処理器９に送信する（図１（Ｋ））。一方、共有パリティ処理器９は、第２のＥＣＣフレームデータ（図１（Ｍ））から共有パリティデータを合成する。さらに、共有パリティ処理器９は、再生成された第１のパリティデータと、合成した共有パリティデータと、から縮退処理の逆演算により、エラーフレームの第１のパリティデータを再生成し、第１のエラー訂正回路３Ａに送信する（図１（Ｈ））。第１のエラー訂正回路３Ａの復号器８Ａは再生成された第１のパリティデータにより、エラーフレームのユーザーデータを復号し、ユーザーデータをホスト１１に送信する（図１（Ｉ））。

上記説明のように、エラー訂正回路３は、ＥＣＣフレームを有するブロック型組織符号を用いたエラー訂正回路であって、ＥＣＣフレームが、符号化時に複数のデータ列の第１のパリティデータを縮退処理後に分割した分割共有パリティデータを保持し、復号時に分割共有パリティデータとエラーの無いＥＣＣフレームから再生成したパリティデータとから、エラーフレームのパリティデータを生成し、復号を行う。

なお、エラー訂正回路３は、Ｎ個（但し、Ｎは２以上の整数）のデータ列の第１のパリティデータを縮退処理しているために、Ｎ個の第２のＥＣＣフレームの中で、エラーフレームが１個の場合しかエラーフレームを復号することができない。しかし、第２のエラー訂正回路３Ｂのフレームエラー率は低く、ほんどの第２のＥＣＣフレームはエラーの無いフレームであるため、問題とはならない。

また、エラー訂正回路３の第２のエラー訂正回路３Ｂが確率に基づく反復計算によるエラー訂正回路であっても、第１のエラー訂正回路３Ａが代数系の計算によるエラー訂正回路であれば、実用上問題の無いフレームエラー率であることを保証することが可能である。例えば、第２のエラー訂正回路３ＢがＬＤＰＣ符号を用いたエラー訂正回路であっても、そのフレームエラー率が１０のマイナス６乗以下であれば、８フレーム中２個のフレームが訂正エラーとなる、すなわちエラーフレームとなる確率は１０のマイナス１２乗以下となる。言い換えれば、８個のＬＤＰＣフレーム中の１個のエラーフレームが第１のエラー訂正回路３Ａにより訂正可能なことを数学的に証明すれば、エラー訂正回路３のフレームエラー率が１０のマイナス１２乗以下であるといえる。なお、ＬＤＰＣ符号を用いた第２のエラー訂正回路３Ｂのフレームエラー率が１０のマイナス６乗以下であることはシミュレーションにより、それほど時間を要しないで確認できる。このため、エラー訂正回路３を用いた場合には、高性能の確率に基づく反復計算によるＬＤＰＣ符号を使用しつつ、エラー訂正システムの設計およびその検証が可能である。

そして、エラー訂正回路３は、第１のパリティデータの量を小さくしても、フレームエラー率が低く、効率のよいエラー訂正回路であり、かつエラー訂正回路の規模も小さくできる。例えば、第１のエラー訂正回路３ＡとしてＢＣＨ符号を、第２のエラー訂正回路３ＢとしてＬＤＰＣ符号と用いたエラー訂正回路３は、ＬＤＰＣ符号とＢＣＨ符号を単純に併用した従来のエラー訂正回路に比べて、ＢＣＨ符号のパリティデータの量を、小さくしても同等以上のフレームエラー率を得ることができ、さらにＢＣＨ符号のエラー訂正回路の規模も小さくすることができる。

なお、半導体メモリコントローラ２は、データを一時的に記憶する図示しない一時メモリも有している。また、共有パリティ処理器９は、第１のエラー訂正回路３Ａとは別個の独立した回路でなく、第１のエラー訂正回路３Ａの一部であってもよい。また、本明細書において、「パリティデータ」、または、単に「パリティ」とは、「パリティ検査ビット」と同意である。

次に、図２および図３を用いて、エラー訂正回路３の符号化時の処理を、より詳細に説明する。図２は、エラー訂正回路３の符号化時の処理の流れを説明するためのフローチャートであり、図３は、エラー訂正回路３の符号化時の処理の流れを説明するための説明図である。

＜ステップＳ１０＞
第１のエラー訂正回路３Ａの符号化器７Ａは、ホスト１１からのユーザーデータを所定長のデータ列、例えば１ＫＢのデータ列として処理する。なお、ここで、データ列とは単にあるデータの集団を意味し、前述のユーザーデータと同意である。そして、例えば図３（Ａ）に示すように、１ＫＢのデータ列に対して第１のパリティデータを生成する。ここで、第１のエラー訂正回路３Ａは、代数系の計算によるエラー訂正回路であり、例えば、BCH符号を用いるエラー訂正回路である。

＜ステップＳ１１＞
図３（Ｂ）に示すように、共有パリティ処理器９は、Ｎ個（但し、Ｎは２以上の整数）の所定長のデータ列を、１つの処理単位とする。なお、Ｎは２以上の整数であるが、ここではＮ＝８の例を示している。

＜ステップＳ１２＞
図３（Ｃ）に示すように、共有パリティ処理器９は、８個の第１のパリティデータを縮退処理し、１個の共有パリティデータを生成する。この共有パリティデータは、８個のＥＣＣフレームの復号に用いることができるパリティデータである。後述するように、共有パリティデータは、８分割して８個のＥＣＣフレームに付加され、共有されるため、共有パリティデータと呼んでいる。

第１のパリティデータを縮退処理する方法は種々の公知の方法を使用することができる。例えば、ビット単位で排他的論理和をとるガロア体の加算処理により、第１のパリティデータの縮退処理を行うことができる。なお、図３（Ｃ）において、○（円）の中に＋（加算記号）を書いた演算子はExclusive OR（エクスクルーシブ・オア）、すなわち排他的論理和演算を示している。排他的論理和演算は、基本的な論理演算の1つで、入力が「真」と「偽」の組み合わせならば出力は「真」、それ以外なら出力は「偽」となる演算である。

＜ステップＳ１３＞
図３（Ｄ）に示すように、共有パリティ処理器９は、共有パリティデータを同じサイズの８個の分割共有パリティデータに分割する。なお、分割共有パリティデータと１ＫＢのデータ列と合わせたサイズのデータが第２のＥＣＣフレームで扱えれば良いので、分割の仕方は必ずしも等分割でなくても良いことを付記しておく。

＜ステップＳ１４＞
図３（Ｅ）に示すように、共有パリティ処理器９は、８個の分割共有パリティデータを、１個ずつ８個の１ＫＢのデータ列に付与し、８個の第１のＥＣＣフレームを生成する。なお、どの分割共有パリティデータを、どのデータ列に付与してもよい。

＜ステップＳ１５＞
図３（Ｆ）に示すように、第２のエラー訂正回路３Ｂの符号化器７Ａは、８個の第１のＥＣＣフレームに対して、それぞれの第２のパリティデータを生成し、それぞれの第１のＥＣＣフレームにそれぞれの第２のパリティデータを、さらに付与して、８個の第２のＥＣＣフレームを生成する。ここで、第２のエラー訂正回路３Ｂは、確率に基づく反復計算によるエラー訂正回路であり、例えばＬＤＰＣ符号を用いるエラー訂正回路である。また、第１のエラー訂正回路のフレームエラー率よりも、第２のエラー訂正回路のフレームエラー率が低い。

＜ステップＳ１６＞
図３（Ｆ）に示すように、第２のエラー訂正回路３Ｂの符号化器７Ａは、８個の第２のＥＣＣフレームを、メモリインターフェイス１０に送信する。

次に、図４および図５を用いて、エラー訂正回路３の復号時の処理を、より詳細に、説明する。図４は、エラー訂正回路３の復号時の処理の流れを説明するためのフローチャートであり、図５は、エラー訂正回路３の復号時の処理の流れを説明するための説明図である。

＜ステップＳ２０＞
図５（Ａ）に示すように、第２のエラー訂正回路３Ｂの復号器８Ｂは、８個の第２のＥＣＣフレームデータを、メモリインターフェイス１０を介してメモリアレイ４から受信する。

＜ステップＳ２１＞
図５（Ｂ）に示すように、復号器８Ｂは、８個の第２のＥＣＣフレームデータを第２のパリティデータにより復号し、８個の第１のＥＣＣフレームを生成する。

＜ステップＳ２２＞
ステップＳ２１で、８個の第２のＥＣＣフレームデータが全て、エラーの無いＥＣＣフレームであった場合、すなわち、８個の１ＫＢのデータ列が全て復号可能であった（Ｙｅｓ）場合には、エラー訂正回路３は、復号された８ＫＢのデータ列をホストインターフェイス５を介して、ホストに送信する。すなわち、この場合には、第１のエラー訂正回路３Ａは復号に使用されない。

＜ステップＳ２３＞
ここで、第２のエラー訂正回路３Ｂのフレームエラー率は低い。このため、第２のＥＣＣフレームを復号する時に、エラーフレームが出現することは稀であるが、ゼロではない。そして、８個の第２のＥＣＣフレームのうち、エラーフレームが２個以上出現する（Ｎｏ）場合は、更に稀であるが、その場合にはエラー訂正回路３は、エラー訂正を行うことが出来ない（ステップＳ２４）。

しかし、図５（Ｃ）示すように、８個の第２のＥＣＣフレームのうち、エラーフレームが１個だけの（Ｙｅｓ）場合、エラー訂正回路３は、第１のエラー訂正回路３Ａにより、エラーフレーム、例えば、ユーザーデータ７を有するＥＣＣフレームの復号をする。

なお、エラー訂正回路３は、Ｎ個の第２のＥＣＣフレームのうち、エラーフレームが１個だけの場合は、Ｎの数によらず、後述するエラーフレームの復号のための第一のパリティデータを再生成できる。

＜ステップＳ２５＞
図５（Ｄ）に示すように、共有パリティ処理器９は、第２のパリティデータにより正常に復号できた７個の分割共有パリティデータと、エラーフレームである第２のＥＣＣフレーム７の分割共有パリティデータとから共有パリティデータを合成する。この合成された共有パリティデータを合成共有パリティデータとよぶ。

ここで、第２のＥＣＣフレーム７の分割共有パリティデータは、エラー訂正がなされていないために、エラーを含んでいる可能性のあるデータであるが、共有パリティデータの一部として使用する。

＜ステップＳ２６＞
一方、図５（Ｅ）に示すように、第１のエラー訂正回路３Ａの符号化器７Ａは、第２のエラー訂正回路３Ｂの復号器８Ｂが第２のパリティデータにより復号した７個の１ＫＢのユーザーデータに対して、再び第１のパリティデータを生成する。この再生成された７個の第１のパリティデータを、再生成第１のパリティデータとよぶ。

＜ステップＳ２７＞
図５（Ｆ）に示すように、共有パリティ処理器９は、合成共有パリティデータと、７個の再生成第１のパリティデータとの、縮退処理の逆演算により、エラーフレームの訂正用の第１のパリティデータを生成する。

＜ステップＳ２８＞
第１のエラー訂正回路３Ａの復号器８Ａは、訂正用の第１のパリティデータにより、エラーフレームを復号する。

＜ステップＳ２９＞
訂正用の第１のパリティデータを用いて、エラーフレームを復号することができた場合（Ｙｅｓ）は、エラー訂正回路３は、復号された８ＫＢのユーザーデータ（データ列）をホストインターフェイス５を介して、ホストに送信する。なお、訂正用の第１のパリティデータを用いても、第１のＥＣＣフレーム７を復号することができないことは極めて稀であるが、その場合（Ｎｏ）は、エラー訂正回路３は、エラー訂正を行うことが出来ない（ステップＳ２４）。

さらに、図６を用いて、本発明の実施の形態のエラー訂正回路３Ｃおよび共有パリティ処理器９Ｃにおける復号の流れを、簡単に説明する。図６は、エラーフレームが１個あった場合の本発明の実施の形態のエラー訂正回路３Ｃおよび共有パリティ処理器９Ｃにおける復号の流れを説明するための説明図である。

合成共有パリティと、第１の符号化器７Ｃによりデータ列から生成した各フレームの再生成パリティとを、共有パリティ処理器９Ｃにて処理し、訂正用の第１のパリティを生成する。第１の復号化器８Ｃは、訂正用の第１のパリティを用いてエラーフレームのデータ列を複合し、エラーフレームの訂正データを得ることができる。

本実施の形態のエラー訂正回路３は、効率の良いエラー訂正回路である。すなわち、従来のＬＤＰＣ／ＢＣＨ併用エラー訂正回路では、ＢＣＨエラー訂正回路のＥＣＣフレームサイズは、ＬＤＰＣエラー訂正回路のＥＣＣフレーム数個分の大きさになるが、本実施の形態のエラー訂正回路３では、ＢＣＨエラー訂正回路のＥＣＣフレームサイズは、ＬＤＰＣエラー訂正回路のＥＣＣフレームと同じサイズで構成できる。なお、ＢＣＨエラー訂正回路のサイズも、このＥＣＣフレームのサイズに比例するため、本実施の形態のエラー訂正回路３のＢＣＨエラー訂正回路のサイズは、従来のＬＤＰＣ／ＢＣＨ併用エラー訂正回路のＢＣＨエラー訂正回路のサイズに比べて小さい。

また、本実施の形態のエラー訂正回路３のＢＣＨパリティデータ格納サイズは、縮退処理を行わないで、全ての第１のパリティをそのまま保持するエラー訂正回路に比べて、縮小することができる。

本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。

本発明の実施の形態のエラー訂正回路を有する半導体メモリ媒体の概略の構成を示す構成図である。 本発明の実施の形態のエラー訂正回路の処理の流れを説明するためのフローチャートである。 本発明の実施の形態のエラー訂正回路の符号化時の処理の流れを説明するための説明図である。 本発明の実施の形態のエラー訂正回路の復号時の処理の流れを説明するためのフローチャートである。 本発明の実施の形態のエラー訂正回路の復号時の処理の流れを説明するための説明図である。 本発明の実施の形態の変形例のエラー訂正回路の構成を説明するための説明図である。

符号の説明

１…半導体メモリ媒体、２…半導体メモリコントローラ、３、３Ｃ…エラー訂正回路、３Ａ…第１のエラー訂正回路、３Ｂ…第２のエラー訂正回路、４…メモリアレイ、５…ホストインターフェイス、７Ａ、７Ｂ、７Ｃ…符号化器、８Ａ、８Ｂ、８Ｃ…復号器、９、９Ｃ…共有パリティ処理器、１０…メモリインターフェイス、１１…ホスト

Claims (5)

1. 第１のエラー訂正回路と、共有パリティ処理回路と、第２のエラー訂正回路とを有し、
   符号化時に、
   前記第１のエラー訂正回路は、Ｎ個（但し、Ｎは２以上の整数）の所定長のデータ列に対し、それぞれの第１のパリティデータを生成し、
   前記共有パリティ処理回路は、Ｎ個の前記第１のパリティデータを縮退処理し共有パリティデータを生成し、
   前記共有パリティデータをＮ個に分割し、分割した前記共有パリティデータをそれぞれの前記データ列に付与し、N個の第１のＥＣＣフレームを生成し、
   前記第２のエラー訂正回路は、前記Ｎ個の第１のＥＣＣフレームに対し、それぞれの第２のパリティデータを生成し付与し、Ｎ個の第２のＥＣＣフレームを生成し、
   復号時に、
   前記第２のエラー訂正回路が、前記Ｎ個の第２のＥＣＣフレームを復号する際に１個の前記第２のＥＣＣフレームのみがエラーフレームの場合に、
   前記共有パリティ処理回路は、前記Ｎ個の第２のＥＣＣフレームから合成した共有パリティデータと、前記第１のエラー訂正回路が前記エラーフレームを除く（Ｎ−１）個の復号された前記データ列から再生成した（Ｎ−１）個の前記第１のパリティデータと、から前記縮退処理の逆演算により、前記エラーフレームの第１のパリティデータを再生成し、
   第１のエラー訂正回路は、前記再生成された第１のパリティデータにより、エラーフレームの復号を行うことを特徴とするエラー訂正回路。
2. 前記縮退処理が、ビット単位で排他的論理和をとるガロア体の加算処理であることを特徴とする請求項１記載のエラー訂正回路。
3. 前記第１のエラー訂正回路のフレームエラー率の特性が前記第２のエラー訂正回路のフレームエラー率の特性が異なることを特徴とする請求項１または請求項２に記載のエラー訂正回路。
4. 前記第１のエラー訂正回路が代数系の計算によるエラー訂正回路であり、前記第２のエラー訂正回路が確率に基づく反復計算によるエラー訂正回路であることを特徴とする請求項１から請求項３のいずれか１項に記載のエラー訂正回路。
5. 前記第１のエラー訂正回路がＢＣＨ符号によるエラー訂正回路であり、前記第２のエラー訂正回路がＬＤＰＣ符号によるエラー訂正回路であることを特徴とする請求項１から請求項４のいずれか１項に記載のエラー訂正回路。

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