JP2009146994A - Trench gate type semiconductor device - Google Patents

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仁哉 赤堀
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    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths

Abstract

<P>PROBLEM TO BE SOLVED: To suppress cracking of an insulating film covering gate wiring in a trench gate type semiconductor device having a source or emitter terminal connected onto a source electrode or emitter electrode through solder. <P>SOLUTION: A gate electrode 17 is disposed in a gate trench 15 formed on a silicon substrate 10, a top surface of the gate electrode 17 is coated with an interlayer dielectric 20, and the source electrodes 21 are disposed on the top surface of the interlayer dielectric 20 and above a top surface of the silicon substrate 10. Aluminum gate wiring 32 is disposed in a groove 30 for gate wiring formed in the silicon substrate 10 from its top surface side, electrically connected to the polysilicon gate electrode 17, and coated with a passivation film 33. The source terminal 60 is disposed on the source electrode 21 and connected to the source electrode 21 through solder 61. The aluminum gate wiring 32 is formed having its top surface below a top surface of the source electrode 21. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、トレンチゲート型半導体装置に関するものである。   The present invention relates to a trench gate type semiconductor device.

パワーＭＯＳＦＥＴにおいては半導体基板の上にアルミによるゲート用配線およびソース電極が形成されている（例えば特許文献１）。
特開２００３−３１８３９４号公報 In a power MOSFET, a gate wiring and a source electrode made of aluminum are formed on a semiconductor substrate (for example, Patent Document 1).
JP 2003-318394 A

半導体基板の上にゲート用配線およびソース電極が形成されている半導体装置において、ゲート配線を絶縁膜で覆うとともに、ソース電極上およびゲート配線上にソース端子を設け、このソース端子をソース電極に半田付けする場合、以下のような問題がある。この説明を、図７，８，９を用いて行う。   In a semiconductor device in which a gate wiring and a source electrode are formed on a semiconductor substrate, the gate wiring is covered with an insulating film, a source terminal is provided on the source electrode and the gate wiring, and the source terminal is soldered to the source electrode. When attaching, there are the following problems. This description will be given with reference to FIGS.

図７（ａ）にはトレンチゲート型ＭＯＳＦＥＴ（チップ）の概略平面図を示し、図７（ａ）におけるＡ−Ａ線での概略縦断面を図７（ｂ）に示すとともに図７（ａ）におけるＢ−Ｂ線での概略縦断面を図７（ｃ）に示す。この図７においてはソース端子を半田付けする前の状態を示し、図８においてはソース端子を半田付けした後の状態を示す。   FIG. 7A shows a schematic plan view of a trench gate type MOSFET (chip), and FIG. 7B shows a schematic vertical section taken along line AA in FIG. FIG. 7C shows a schematic vertical cross section taken along line BB in FIG. FIG. 7 shows a state before the source terminal is soldered, and FIG. 8 shows a state after the source terminal is soldered.

図７においてシリコン基板１００にトレンチ１０１が並設され、この各トレンチ１０１内にゲート酸化膜１０２を介してポリシリコンゲート電極１０３が配置されている。シリコン基板１００上にはポリシリコンゲート電極１０３と電気的に接続されたアルミゲート配線１０４が引き回され、このアルミゲート配線１０４はゲートパッド形成領域１０５に延びている。また、シリコン基板１００上にはアルミソース電極１０６が形成され、アルミゲート配線１０４およびアルミソース電極１０６がパッシベーション膜１０８で覆われている。アルミソース電極１０６上面のパッシベーション膜１０８で覆われていない部分（開口部１０７）は、ソースパッドとなっている。そして、図８に示すように、アルミゲート配線１０４上およびアルミソース電極１０６上に配置されるとともにアルミソース電極１０６と半田１１１を介して接続される板状のソース端子１１０が設けられる。   In FIG. 7, trenches 101 are juxtaposed on a silicon substrate 100, and a polysilicon gate electrode 103 is disposed in each trench 101 via a gate oxide film 102. An aluminum gate wiring 104 electrically connected to the polysilicon gate electrode 103 is routed on the silicon substrate 100, and the aluminum gate wiring 104 extends to the gate pad formation region 105. An aluminum source electrode 106 is formed on the silicon substrate 100, and the aluminum gate wiring 104 and the aluminum source electrode 106 are covered with a passivation film 108. The portion of the upper surface of the aluminum source electrode 106 that is not covered with the passivation film 108 (opening 107) serves as a source pad. As shown in FIG. 8, a plate-like source terminal 110 is provided that is disposed on the aluminum gate wiring 104 and the aluminum source electrode 106 and connected to the aluminum source electrode 106 via the solder 111.

詳しくは、図９に示すように、アルミソース電極１０６上面のパッシベーション膜１０８で覆われていない部分およびパッシベーション膜１０８の上面に半田１１１が設けられ、半田１１１によりソース端子１１０とパッシベーション膜１０８の開口部（ソースパッド）１０７が接合されている。   Specifically, as shown in FIG. 9, solder 111 is provided on a portion of the upper surface of the aluminum source electrode 106 not covered with the passivation film 108 and on the upper surface of the passivation film 108, and the opening of the source terminal 110 and the passivation film 108 is formed by the solder 111. The part (source pad) 107 is joined.

以上のように構成された半導体装置は、ソース端子１１０の半田付け時に、ソース端子１１０の押圧や熱膨張係数の差に起因して、図９に示すようにアルミゲート配線１０４のエッジにおいて、パッシベーション膜１０８にクラックＣｒが入り、アルミゲート配線１０４とソース端子１１０がつながってしまうことがある。   The semiconductor device configured as described above has a passivation at the edge of the aluminum gate wiring 104 as shown in FIG. 9 due to the pressure of the source terminal 110 and the difference in thermal expansion coefficient when the source terminal 110 is soldered. Cracks Cr may enter the film 108 and the aluminum gate wiring 104 and the source terminal 110 may be connected.

本発明は、このような背景の下になされたものであり、その目的は、ソース電極上またはエミッタ電極上にソースまたはエミッタ端子を半田を介して接続したトレンチゲート型半導体装置においてゲート配線を被覆する絶縁膜でのクラックの発生を抑制することにある。   The present invention has been made under such a background, and its purpose is to cover a gate wiring in a trench gate type semiconductor device in which a source or emitter terminal is connected to a source electrode or an emitter electrode via solder. This is to suppress the generation of cracks in the insulating film.

請求項１に記載の発明では、半導体基板に形成されたゲートトレンチ内に配置されるゲート電極と、前記ゲート電極の上面を被覆する第１の絶縁膜と、前記第１の絶縁膜の上面および前記半導体基板の上面に配置されるソース電極またはエミッタ電極と、前記半導体基板の上面側から作り込まれたゲート配線用溝内に配置されるとともに前記ゲート電極と電気的に接続されるゲート配線と、前記ゲート配線を被覆する第２の絶縁膜と、前記ソース電極上または前記エミッタ電極上に配置されるとともに前記ソース電極または前記エミッタ電極と半田を介して接続されるソースまたはエミッタ端子と、を有するトレンチゲート型半導体装置であって、前記ゲート配線は、前記ゲート配線の上面を前記ソース電極の上面または前記エミッタ電極の上面よりも低くなるように形成することを要旨とする。   In the first aspect of the present invention, the gate electrode disposed in the gate trench formed in the semiconductor substrate, the first insulating film covering the upper surface of the gate electrode, the upper surface of the first insulating film, and A source electrode or an emitter electrode disposed on the upper surface of the semiconductor substrate; a gate wiring disposed in a gate wiring groove formed from the upper surface side of the semiconductor substrate and electrically connected to the gate electrode; A second insulating film covering the gate wiring, and a source or emitter terminal disposed on the source electrode or the emitter electrode and connected to the source electrode or the emitter electrode via solder. A trench gate type semiconductor device comprising: an upper surface of the gate electrode and an upper surface of the source electrode or an emitter electrode; And summarized in that formed to be lower than the surface.

請求項１に記載の発明によれば、ゲート配線の上面がソース電極の上面またはエミッタ電極の上面よりも低くなっているので、ソース電極上またはエミッタ電極上にソースまたはエミッタ端子を半田を介して接続するときにおいて、ゲート配線を被覆する第２の絶縁膜でのクラックの発生を抑制することができる。これにより、ゲート配線とソースまたはエミッタ端子がつながりにくくゲート・ソース間またはゲート・エミッタ間のショートを抑制することができる。   According to the first aspect of the invention, since the upper surface of the gate wiring is lower than the upper surface of the source electrode or the upper surface of the emitter electrode, the source or emitter terminal is placed on the source electrode or the emitter electrode via the solder. When connecting, the generation of cracks in the second insulating film covering the gate wiring can be suppressed. Thereby, it is difficult to connect the gate wiring and the source or emitter terminal, and a short circuit between the gate and the source or between the gate and the emitter can be suppressed.

請求項２に記載のように、請求項１に記載のトレンチゲート型半導体装置において、前記ゲート配線の上面は、前記ゲート配線の周囲の前記第１の絶縁膜の上面と同じ高さ、または、前記ゲート配線の周囲の前記第１の絶縁膜の上面よりも低くなっていると、ゲート配線の上面のみに第２の絶縁膜を設ければよく、ゲート配線のエッジに第２の絶縁膜を設ける必要がないため、第２の絶縁膜のクラックの発生を更に抑制することができる。   The trench gate type semiconductor device according to claim 1, wherein an upper surface of the gate wiring is the same height as an upper surface of the first insulating film around the gate wiring, or If it is lower than the upper surface of the first insulating film around the gate wiring, the second insulating film may be provided only on the upper surface of the gate wiring, and the second insulating film is provided on the edge of the gate wiring. Since there is no need to provide it, the occurrence of cracks in the second insulating film can be further suppressed.

本発明によれば、ソース電極上またはエミッタ電極上にソースまたはエミッタ端子を半田を介して接続したトレンチゲート型半導体装置においてゲート配線を被覆する絶縁膜でのクラックの発生を抑制することができる。   According to the present invention, it is possible to suppress the occurrence of cracks in the insulating film covering the gate wiring in the trench gate type semiconductor device in which the source or emitter terminal is connected to the source electrode or the emitter electrode via the solder.

以下、本発明を具体化した一実施形態を図面に従って説明する。
図１（ａ）にはトレンチゲート型ＭＯＳＦＥＴ（チップ）の概略平面図を示し、図１（ａ）におけるＡ−Ａ線での概略縦断面を図１（ｂ）に示すとともに図１（ａ）におけるＢ−Ｂ線での概略縦断面を図１（ｃ）に示す。図１（ａ）におけるＣ−Ｃ線での概略縦断面を図２に示すとともに図１（ａ）におけるＤ−Ｄ線での概略縦断面を図３に示す。これら図１，２，３においてはチップの上面にソース端子６０を半田付けした後の状態を示す。本実施形態のトレンチゲート型半導体装置はストライプ構造のセルを有する縦型ＭＯＳＦＥＴである。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, an embodiment of the invention will be described with reference to the drawings.
FIG. 1A shows a schematic plan view of a trench gate type MOSFET (chip), and FIG. 1B shows a schematic vertical section taken along line AA in FIG. FIG. 1C shows a schematic vertical cross section taken along line BB in FIG. FIG. 2 shows a schematic longitudinal section taken along line CC in FIG. 1 (a), and FIG. 3 shows a schematic longitudinal section taken along line DD in FIG. 1 (a). 1, 2 and 3 show a state after the source terminal 60 is soldered to the upper surface of the chip. The trench gate type semiconductor device of this embodiment is a vertical MOSFET having a cell having a stripe structure.

図４（ａ），（ｂ），（ｃ）は、ソース端子６０を半田付けする前の状態を示す。図４（ａ）にはトレンチゲート型ＭＯＳＦＥＴ（チップ）の概略平面図を示し、図４（ａ）におけるＡ−Ａ線での概略縦断面を図４（ｂ）に示すとともに図４（ａ）におけるＢ−Ｂ線での概略縦断面を図４（ｃ）に示す。図５には要部を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＡ−Ａ線での概略縦断面図、（ｃ）は（ａ）のＢ−Ｂ線での概略縦断面図である。   4A, 4B, and 4C show a state before the source terminal 60 is soldered. FIG. 4A shows a schematic plan view of a trench gate type MOSFET (chip), and FIG. 4B shows a schematic vertical section taken along line AA in FIG. FIG. 4C shows a schematic longitudinal cross section taken along line BB in FIG. FIG. 5 shows the main part, (a) is a schematic plan view, (b) is a schematic longitudinal sectional view taken along line AA in (a), and (c) is taken along line BB in (a). It is a schematic longitudinal cross-sectional view.

図２に示すように、半導体基板としてのシリコン基板１０は下からＮ＋層１１、Ｎ−層１２、Ｐ層（チャネル形成領域）１３の順に形成されている。Ｐ層１３においてその表層部にはＮ＋ソース領域１４が形成されている。シリコン基板１０にはゲートトレンチ１５が複数列にわたり並設されている。この各ゲートトレンチ１５はＮ＋ソース領域１４およびＰ層１３を貫通してＮ−層１２に達している。ゲートトレンチ１５の内面にゲート絶縁膜としてのゲート酸化膜１６を介してポリシリコンゲート電極１７が配置されている（埋め込まれている）。シリコン基板１０の下面（裏面）にはドレイン電極１８が形成されている。ポリシリコンゲート電極１７の上面および後述するゲート配線用溝３０の内面は、層間絶縁膜２０（第１の絶縁膜）により被覆されている。層間絶縁膜２０の上面およびシリコン基板１０の上面にアルミソース電極２１が配置され、層間絶縁膜２０に形成したコンタクトホールを通してアルミソース電極２１はＮ＋ソース領域１４およびＰ層１３と電気的に接続されている。 As shown in FIG. 2, a silicon substrate 10 as a semiconductor substrate is formed in order of an N + layer 11, an N − layer 12, and a P layer (channel formation region) 13 from the bottom. An N + source region 14 is formed in the surface layer portion of the P layer 13. In the silicon substrate 10, gate trenches 15 are arranged in a plurality of rows. Each gate trench 15 passes through the N + source region 14 and the P layer 13 and reaches the N − layer 12. A polysilicon gate electrode 17 is disposed (embedded) on the inner surface of the gate trench 15 via a gate oxide film 16 as a gate insulating film. A drain electrode 18 is formed on the lower surface (back surface) of the silicon substrate 10. The upper surface of the polysilicon gate electrode 17 and the inner surface of a later-described gate wiring trench 30 are covered with an interlayer insulating film 20 (first insulating film). Aluminum source electrode 21 is arranged on the upper surface of interlayer insulating film 20 and the upper surface of silicon substrate 10, and aluminum source electrode 21 is electrically connected to N + source region 14 and P layer 13 through a contact hole formed in interlayer insulating film 20. Has been.

以上の構成が、図５に示すように、チップにおけるアクティブ領域（動作領域）において採られている。
チップにおいて、図５に示すようにアクティブ領域（動作領域）のゲートトレンチ１５からゲート配線を行う領域においてトレンチ２５が引き出され、ゲートパッド形成領域まで延設されている。ゲート配線を行う領域は図４で示すようにチップの周縁部およびアクティブ領域（図５参照）の間の領域である。図５においてゲート配線を行う領域において延設したトレンチ２５の内壁には絶縁膜としてのシリコン酸化膜２６が形成され、その内方にゲート電極材料であるポリシリコン２７が埋め込まれている。アクティブ領域のゲートトレンチ１５とゲート配線領域のトレンチ２５とは同時に形成される。アクティブ領域のゲート酸化膜１６とゲート配線領域のシリコン酸化膜２６とは同時に形成される。アクティブ領域のポリシリコンゲート電極１７とゲート配線領域のポリシリコン２７とは同じ材料で同時に形成される。 The above configuration is adopted in the active area (operation area) of the chip as shown in FIG.
In the chip, as shown in FIG. 5, a trench 25 is drawn out from a gate trench 15 in an active region (operation region) in a region where gate wiring is performed and extends to a gate pad formation region. As shown in FIG. 4, the region where the gate wiring is performed is a region between the peripheral portion of the chip and the active region (see FIG. 5). In FIG. 5, a silicon oxide film 26 as an insulating film is formed on the inner wall of a trench 25 extending in a region where gate wiring is performed, and polysilicon 27 which is a gate electrode material is embedded in the inner wall. The active region gate trench 15 and the gate wiring region trench 25 are formed simultaneously. The gate oxide film 16 in the active region and the silicon oxide film 26 in the gate wiring region are formed simultaneously. The polysilicon gate electrode 17 in the active region and the polysilicon 27 in the gate wiring region are simultaneously formed of the same material.

図３に示すように、ポリシリコン２７の上面も層間絶縁膜２０にて被覆されている。
さらに、チップにおけるゲート配線を行う領域において、図５に示すように、ポリシリコン２７にはゲート配線用溝３０が形成されている。ゲート配線用溝３０は、トレンチ２５よりも幅狭で、かつ浅くなっている。このように、シリコン基板１０の上面側からゲート配線用溝３０が作り込まれている。 As shown in FIG. 3, the upper surface of the polysilicon 27 is also covered with the interlayer insulating film 20.
Further, as shown in FIG. 5, a gate wiring trench 30 is formed in the polysilicon 27 in a region where gate wiring is performed in the chip. The gate wiring trench 30 is narrower and shallower than the trench 25. Thus, the gate wiring trench 30 is formed from the upper surface side of the silicon substrate 10.

ゲート配線用溝３０の内面には層間絶縁膜２０が形成されており、層間絶縁膜２０を介してアルミゲート配線３２が配置されている（埋め込まれている）。図５（ｂ）に示すように、ゲート配線用溝３０の底面には、層間絶縁膜２０がなく、ここでコンタクトがとられている。このようにして、アルミゲート配線３２とポリシリコンゲート電極１７が電気的に接続されている。アルミゲート配線３２は、アルミゲート配線３２の上面がアルミソース電極２１の上面よりも低くなるように形成されている。また、図５（ｃ）に示すようにアルミゲート配線３２の一端はゲートパッド形成領域において溝３０から出てシリコン基板１０上に層間絶縁膜２０を介して形成されている。   An interlayer insulating film 20 is formed on the inner surface of the gate wiring groove 30, and an aluminum gate wiring 32 is disposed (embedded) via the interlayer insulating film 20. As shown in FIG. 5B, there is no interlayer insulating film 20 on the bottom surface of the gate wiring trench 30, and contact is made here. In this way, the aluminum gate wiring 32 and the polysilicon gate electrode 17 are electrically connected. The aluminum gate wiring 32 is formed so that the upper surface of the aluminum gate wiring 32 is lower than the upper surface of the aluminum source electrode 21. Further, as shown in FIG. 5C, one end of the aluminum gate wiring 32 is formed on the silicon substrate 10 via the interlayer insulating film 20 through the groove 30 in the gate pad formation region.

図３においてゲート配線用溝３０の内部に配置されるゲート配線３２の上面は、ゲート配線３２の周囲の層間絶縁膜２０の上面と同じ高さになっている。
アルミゲート配線３２の上面およびソース電極２１はパッシベーション膜３３（第２の絶縁膜）で覆われている。ソース電極上面のパッシベーション膜３３で覆われていない部分（開口部３４）は、ソースパッドを構成している。この開口部（ソースパッド）３４は、図４（ａ）に示すように複数列にわたり並設したゲートトレンチ１５における、各列に対応するように複数形成されている。また、パッシベーション膜３３の他の所定領域には開口部５０（図４参照）が形成されアルミゲート配線３２が露出しており、ゲートパッドを構成している。 In FIG. 3, the upper surface of the gate wiring 32 disposed inside the gate wiring trench 30 is the same height as the upper surface of the interlayer insulating film 20 around the gate wiring 32.
The upper surface of the aluminum gate wiring 32 and the source electrode 21 are covered with a passivation film 33 (second insulating film). A portion (opening 34) that is not covered with the passivation film 33 on the upper surface of the source electrode constitutes a source pad. As shown in FIG. 4A, a plurality of openings (source pads) 34 are formed so as to correspond to the respective rows in the gate trenches 15 arranged in a plurality of rows. An opening 50 (see FIG. 4) is formed in another predetermined region of the passivation film 33, and the aluminum gate wiring 32 is exposed to form a gate pad.

図１において、アルミソース電極２１上にソース端子６０が配置され、ソース端子６０はアルミソース電極２１と半田６１を介して接続されている。詳しくは、アルミソース電極２１上面のパッシベーション膜３３で覆われていない部分（開口部３４）に半田６１が設けられ、半田６１によりソース端子６０とパッシベーション膜３３の開口部（ソースパッド）３４が接合されている。ソース端子６０は板状をなし、かつ、開口部（ソースパッド）３４に対応する箇所が突出した形状をなしている。半田付けは、半田ペーストをソースパッド（開口部３４）に配置し、基板上にソース端子６０を載せて加圧・加熱することにより行う。ソース端子６０の加圧や加熱の際に半田はパッシベーション膜３３の全面に拡がる。   In FIG. 1, a source terminal 60 is disposed on an aluminum source electrode 21, and the source terminal 60 is connected to the aluminum source electrode 21 via solder 61. Specifically, the solder 61 is provided on a portion (opening 34) that is not covered with the passivation film 33 on the upper surface of the aluminum source electrode 21, and the source terminal 60 and the opening (source pad) 34 of the passivation film 33 are joined by the solder 61. Has been. The source terminal 60 is plate-shaped and has a shape in which a portion corresponding to the opening (source pad) 34 protrudes. Soldering is performed by placing solder paste on the source pad (opening 34), placing the source terminal 60 on the substrate, and applying pressure and heating. When the source terminal 60 is pressurized or heated, the solder spreads over the entire surface of the passivation film 33.

ここで、図９に示す場合においては、ゲート配線１０４のエッジ付近の膜厚が薄くなるため、ソース端子１１０をソース電極１０６に半田付けする時、ソース端子１１０の下方への力が加わったり熱膨張係数の差によりゲート配線１０４のエッジ付近にクラックＣｒが発生しやすい。このクラックＣｒによりアルミゲート配線１０４とソース端子１１０がつながるとゲート・ソース間がショートしてしまう。即ち、ソース電極１０６とゲート配線１０４が同じ高さにある場合、ゲートとソースとがショートしやすくなる。   Here, in the case shown in FIG. 9, since the film thickness near the edge of the gate wiring 104 becomes thin, when the source terminal 110 is soldered to the source electrode 106, a downward force is applied to the source terminal 110 or heat is applied. Cracks Cr are likely to occur near the edge of the gate wiring 104 due to the difference in expansion coefficient. When the aluminum gate wiring 104 and the source terminal 110 are connected by the crack Cr, the gate and the source are short-circuited. That is, when the source electrode 106 and the gate wiring 104 are at the same height, the gate and the source are easily short-circuited.

これに対し、図３に示すように本実施形態においては、ゲート配線３２はその上面がソース電極２１の上面よりも低くなっている。よって、ソース電極２１上にソース端子６０を半田を介して接続するときにおいて、ソース端子６０の下面には空隙を介して半田６１、パッシベーション膜３３、ゲート配線３２が在り、ソース端子６０の下方への押圧力がゲート配線３２（パッシベーション膜３３）には達しない。よって、ソース端子６０の加圧に起因するゲート配線３２上のパッシベーション膜３３のクラックを減らすことができる。   On the other hand, as shown in FIG. 3, in this embodiment, the upper surface of the gate wiring 32 is lower than the upper surface of the source electrode 21. Therefore, when the source terminal 60 is connected to the source electrode 21 via the solder, the solder 61, the passivation film 33, and the gate wiring 32 are present on the lower surface of the source terminal 60 via the air gap, and are below the source terminal 60. Does not reach the gate wiring 32 (passivation film 33). Therefore, cracks in the passivation film 33 on the gate wiring 32 due to the pressurization of the source terminal 60 can be reduced.

また、ゲート配線３２近傍のパッシベーション膜３３には段差がない。これにより、熱膨張係数の差に起因するクラックの発生を低減することができる。つまり、ゲート配線３２の上面のみにパッシベーション膜３３を設ければよく、ゲート配線３２のエッジにパッシベーション膜３３を設ける必要がないため、クラックは発生しにくい。   Further, there is no step in the passivation film 33 in the vicinity of the gate wiring 32. Thereby, generation | occurrence | production of the crack resulting from the difference in a thermal expansion coefficient can be reduced. That is, the passivation film 33 may be provided only on the upper surface of the gate wiring 32, and it is not necessary to provide the passivation film 33 on the edge of the gate wiring 32, so that cracks are not easily generated.

このようにして、ゲート配線３２上のパッシベーション膜３３のクラックを減らすことができる。これにより、ゲート配線３２とソース端子６０がつながりにくくゲート・ソース間のショートを抑制することができる。   In this way, cracks in the passivation film 33 on the gate wiring 32 can be reduced. Thereby, it is difficult to connect the gate wiring 32 and the source terminal 60, and a short circuit between the gate and the source can be suppressed.

特に、図３においてゲート配線用溝３０の内部のゲート配線３２の上面は、ゲート配線３２の周囲の層間絶縁膜２０の上面と同じ高さになっているので、パッシベーション膜３３でのクラックの発生を、より抑制することができる。   In particular, in FIG. 3, the upper surface of the gate wiring 32 inside the gate wiring groove 30 is the same height as the upper surface of the interlayer insulating film 20 around the gate wiring 32, so that a crack is generated in the passivation film 33. Can be further suppressed.

なお、ソース電極２１の上のパッシベーション膜３３についてソース電極２１のエッジにおいてパッシベーション膜３３にクラックが入っても問題は発生しない。
上記実施形態によれば、以下のような効果を得ることができる。 It should be noted that there is no problem even if the passivation film 33 on the source electrode 21 is cracked at the edge of the source electrode 21.
According to the above embodiment, the following effects can be obtained.

（１）シリコン基板１０に形成されたゲートトレンチ１５内に配置されるゲート電極１７と、ゲート電極１７の上面を被覆する層間絶縁膜２０と、層間絶縁膜２０の上面およびシリコン基板１０の上面に配置されるソース電極２１と、シリコン基板１０の上面側から作り込まれたゲート配線用溝３０内に配置されるとともにポリシリコンゲート電極１７と電気的に接続されるアルミゲート配線３２と、アルミゲート配線３２を被覆するパッシベーション膜３３と、ソース電極２１上に配置されるとともにソース電極２１と半田６１を介して接続されるソース端子６０とを有するトレンチゲート型半導体装置であって、アルミゲート配線３２は、アルミゲート配線３２の上面をソース電極２１の上面よりも低くなるように形成している。よって、ソース電極２１上にソース端子６０を半田６１を介して接続したトレンチゲート型半導体装置においてゲート配線３２を被覆するパッシベーション膜３３でのクラックの発生を抑制することができる。   (1) On the gate electrode 17 disposed in the gate trench 15 formed in the silicon substrate 10, the interlayer insulating film 20 covering the upper surface of the gate electrode 17, the upper surface of the interlayer insulating film 20, and the upper surface of the silicon substrate 10 A source electrode 21 to be disposed, an aluminum gate wiring 32 disposed in a gate wiring groove 30 formed from the upper surface side of the silicon substrate 10 and electrically connected to the polysilicon gate electrode 17, and an aluminum gate A trench gate type semiconductor device having a passivation film 33 covering the wiring 32 and a source terminal 60 disposed on the source electrode 21 and connected to the source electrode 21 via solder 61, and an aluminum gate wiring 32. The upper surface of the aluminum gate wiring 32 is formed to be lower than the upper surface of the source electrode 21. Therefore, it is possible to suppress the occurrence of cracks in the passivation film 33 that covers the gate wiring 32 in the trench gate type semiconductor device in which the source terminal 60 is connected to the source electrode 21 via the solder 61.

（２）アルミゲート配線３２の上面は、アルミゲート配線３２の周囲の層間絶縁膜２０の上面と同じ高さ、または、アルミゲート配線３２の周囲の層間絶縁膜２０の上面よりも低くなっている。したがって、ゲート配線３２の上面のみにパッシベーション膜３３を設ければよく、ゲート配線３２のエッジにパッシベーション膜３３を設ける必要がないため、パッシベーション膜３３のクラックの発生を更に抑制することができる。   (2) The upper surface of the aluminum gate wiring 32 is the same height as the upper surface of the interlayer insulating film 20 around the aluminum gate wiring 32 or lower than the upper surface of the interlayer insulating film 20 around the aluminum gate wiring 32. . Therefore, the passivation film 33 may be provided only on the upper surface of the gate wiring 32, and it is not necessary to provide the passivation film 33 on the edge of the gate wiring 32, so that generation of cracks in the passivation film 33 can be further suppressed.

実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。
上記実施形態においてはＭＯＳＦＥＴに適用したが、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に適用してもよい。つまり、図２等に示したＭＯＳＦＥＴのドレイン側にＰ型コレクタ層を付加したＩＧＢＴに適用してもよい。この場合には、ＭＯＳＦＥＴのソースがＩＧＢＴではエミッタとなる。この場合、ゲート・エミッタ間のショートを防止することができる。 The embodiment is not limited to the above, and may be embodied as follows, for example.
Although applied to MOSFET in the said embodiment, you may apply to IGBT (insulated gate type bipolar transistor). That is, you may apply to IGBT which added the P-type collector layer to the drain side of MOSFET shown in FIG. In this case, the source of the MOSFET is the emitter in the IGBT. In this case, a short circuit between the gate and the emitter can be prevented.

また、ゲート配線３２のみがパッシベーション膜３３で覆われている構成でもよい（ソース電極２１はパッシベーション膜３３で覆われていなくてもよい）。
また、図３に示したようにゲート配線用溝３０の内部のゲート配線３２の上面は、ゲート配線３２の周囲の絶縁膜２０の上面と同じ高さであったが、図６に示すようにゲート配線３２の周囲の絶縁膜２０の上面よりも低くしてもよい。 Alternatively, only the gate wiring 32 may be covered with the passivation film 33 (the source electrode 21 may not be covered with the passivation film 33).
Further, as shown in FIG. 3, the upper surface of the gate wiring 32 inside the gate wiring groove 30 was the same height as the upper surface of the insulating film 20 around the gate wiring 32, but as shown in FIG. It may be lower than the upper surface of the insulating film 20 around the gate wiring 32.

また、図３等で示した実施形態ではゲート配線３２の上面は、ゲート配線３２の周囲の絶縁膜２０の上面と同じ高さであるが、ゲート配線３２の上面は、ソース電極２１の上面より低ければよく、ゲート配線３２の周囲の絶縁膜２０の上面より高くてもよい。ただし、ゲート配線３２上に形成される膜のうちの最も外側にある膜（図３で云えば半田６１）の上面とソース端子６０との間に空間（空隙）がなければならない。   In the embodiment shown in FIG. 3 and the like, the upper surface of the gate wiring 32 is the same height as the upper surface of the insulating film 20 around the gate wiring 32, but the upper surface of the gate wiring 32 is higher than the upper surface of the source electrode 21. It may be low and may be higher than the upper surface of the insulating film 20 around the gate wiring 32. However, there must be a space (gap) between the upper surface of the outermost film (solder 61 in FIG. 3) of the film formed on the gate wiring 32 and the source terminal 60.

また、ストライプ構造のセルを有するトランジスタに適用したが、メッシュ構造のセルを有するトランジスタに適用してもよい。
また、層間絶縁膜２０、パッシベーション膜３３は、絶縁機能があればよく、同一材料で形成しても異なる材料で形成してもよい。 Further, although the present invention is applied to a transistor having a cell having a stripe structure, the present invention may be applied to a transistor having a cell having a mesh structure.
In addition, the interlayer insulating film 20 and the passivation film 33 may be formed of the same material or different materials as long as they have an insulating function.

（ａ）は本実施形態におけるトレンチゲート型ＭＯＳＦＥＴの概略平面図、（ｂ）は（ａ）におけるＡ−Ａ線での概略縦断面図、（ｃ）は（ａ）におけるＢ−Ｂ線での概略縦断面図。(A) is a schematic plan view of the trench gate type MOSFET in this embodiment, (b) is a schematic longitudinal sectional view taken along the line AA in (a), and (c) is a schematic view taken along the line BB in (a). FIG. 図１（ａ）におけるＣ−Ｃ線での概略縦断面図。The schematic longitudinal cross-sectional view in the CC line in Fig.1 (a). 図１（ａ）におけるＤ−Ｄ線での概略縦断面図。The schematic longitudinal cross-sectional view in the DD line in Fig.1 (a). （ａ）は本実施形態におけるトレンチゲート型ＭＯＳＦＥＴの概略平面図、（ｂ）は（ａ）におけるＡ−Ａ線での概略縦断面図、（ｃ）は（ａ）におけるＢ−Ｂ線での概略縦断面図。(A) is a schematic plan view of the trench gate type MOSFET in this embodiment, (b) is a schematic longitudinal sectional view taken along the line AA in (a), and (c) is a schematic view taken along the line BB in (a). FIG. （ａ）は要部における概略平面図、（ｂ）は（ａ）のＡ−Ａ線での概略縦断面図、（ｃ）は（ａ）のＢ−Ｂ線での概略縦断面図。(A) is a schematic top view in a principal part, (b) is a schematic longitudinal cross-sectional view in the AA line of (a), (c) is a schematic longitudinal cross-sectional view in the BB line of (a). 別例におけるトレンチゲート型ＭＯＳＦＥＴの概略縦断面図。The schematic longitudinal cross-sectional view of the trench gate type MOSFET in another example. （ａ）は背景技術を説明するためのトレンチゲート型ＭＯＳＦＥＴの概略平面図、（ｂ）は（ａ）におけるＡ−Ａ線での概略縦断面図、（ｃ）は（ａ）におけるＢ−Ｂ線での概略縦断面図。(A) is a schematic plan view of a trench gate type MOSFET for explaining the background art, (b) is a schematic longitudinal sectional view taken along line AA in (a), and (c) is a cross-sectional view taken along line BB in (a). The schematic longitudinal cross-sectional view in a line. （ａ）は背景技術を説明するためのトレンチゲート型ＭＯＳＦＥＴの概略平面図、（ｂ）は（ａ）におけるＡ−Ａ線での概略縦断面図、（ｃ）は（ａ）におけるＢ−Ｂ線での概略縦断面図。(A) is a schematic plan view of a trench gate type MOSFET for explaining the background art, (b) is a schematic longitudinal sectional view taken along line AA in (a), and (c) is a cross-sectional view taken along line BB in (a). The schematic longitudinal cross-sectional view in a line. 図８（ａ）におけるＣ−Ｃ線での概略縦断面図。The schematic longitudinal cross-sectional view in CC line in Fig.8 (a).

符号の説明Explanation of symbols

１０…シリコン基板、１５…ゲートトレンチ、１６…ゲート酸化膜、１７…ポリシリコンゲート電極、２０…層間絶縁膜、２１…ソース電極、２５…トレンチ、２６…シリコン酸化膜、２７…ポリシリコン、３０…ゲート配線用溝、３２…ゲート配線、３３…パッシベーション膜、６０…ソース端子。   DESCRIPTION OF SYMBOLS 10 ... Silicon substrate, 15 ... Gate trench, 16 ... Gate oxide film, 17 ... Polysilicon gate electrode, 20 ... Interlayer insulating film, 21 ... Source electrode, 25 ... Trench, 26 ... Silicon oxide film, 27 ... Polysilicon, 30 ... Gate wiring trench, 32 ... Gate wiring, 33 ... Passivation film, 60 ... Source terminal.

Claims (2)

半導体基板に形成されたゲートトレンチ内に配置されるゲート電極と、
前記ゲート電極の上面を被覆する第１の絶縁膜と、
前記第１の絶縁膜の上面および前記半導体基板の上面に配置されるソース電極またはエミッタ電極と、
前記半導体基板の上面側から作り込まれたゲート配線用溝内に配置されるとともに前記ゲート電極と電気的に接続されるゲート配線と、
前記ゲート配線を被覆する第２の絶縁膜と、
前記ソース電極上または前記エミッタ電極上に配置されるとともに前記ソース電極または前記エミッタ電極と半田を介して接続されるソースまたはエミッタ端子と、
を有するトレンチゲート型半導体装置であって、
前記ゲート配線は、前記ゲート配線の上面を前記ソース電極の上面または前記エミッタ電極の上面よりも低くなるように形成することを特徴とするトレンチゲート型半導体装置。 A gate electrode disposed in a gate trench formed in a semiconductor substrate;
A first insulating film covering an upper surface of the gate electrode;
A source electrode or an emitter electrode disposed on the upper surface of the first insulating film and the upper surface of the semiconductor substrate;
A gate wiring disposed in a gate wiring trench formed from the upper surface side of the semiconductor substrate and electrically connected to the gate electrode;
A second insulating film covering the gate wiring;
A source or emitter terminal disposed on the source electrode or the emitter electrode and connected to the source electrode or the emitter electrode via solder;
A trench gate type semiconductor device comprising:
The trench gate type semiconductor device, wherein the gate wiring is formed so that an upper surface of the gate wiring is lower than an upper surface of the source electrode or an upper surface of the emitter electrode. 前記ゲート配線の上面は、前記ゲート配線の周囲の前記第１の絶縁膜の上面と同じ高さ、または、前記ゲート配線の周囲の前記第１の絶縁膜の上面よりも低くなっていることを特徴とする請求項１に記載のトレンチゲート型半導体装置。 The upper surface of the gate wiring is the same height as the upper surface of the first insulating film around the gate wiring or lower than the upper surface of the first insulating film around the gate wiring. The trench gate type semiconductor device according to claim 1, wherein:
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