(第1実施形態)
図1は本発明の第1実施形態を示す回路図である。図1中、61は送信側のLSI、62はLSI61が備える本発明の第1実施形態、63、64はLSI61の外部出力端子(第2、第3の信号端子)、65は外部出力端子63に接続された信号配線、66は外部出力端子64に接続された信号配線、67は信号配線65、66間に接続された終端抵抗(例えば、100Ω)であり、受信側のLSIは図示を省略している。
本発明の第1実施形態62は、出力コモンモード電圧VCのDC仕様がVDD/2からVSS側に極端に偏った場合に適用して好適な差動出力回路である。本発明の第1実施形態62において、68はVDD電源線(第1の電源線)、69はVSS電源線(第2の電源線)、70は図示しない内部回路から本発明の第1実施形態62への入力信号SAが与えられる内部信号端子(第1の信号端子)である。
71は信号伝送部であり、72は入力信号SAを入力して同相の出力信号SPを出力する出力バッファ(第1の出力バッファ)、73は入力信号SAを入力して逆相の出力信号SNを出力する出力バッファ(第2の出力バッファ)である。
出力バッファ72において、74は2個のインバータを縦列接続してなるバッファ、75はインバータ、76、77はトーテムポール回路からなる出力回路を構成するNMOSトランジスタである。また、出力バッファ73において、78はインバータ、79は2個のインバータを縦列接続してなるバッファ、80、81はトーテムポール回路からなる出力回路を構成するNMOSトランジスタである。
バッファ74は、入力端子を内部信号端子70に接続し、出力端子をNMOSトランジスタ76のゲートに接続している。インバータ75は、入力端子を内部信号端子70に接続し、出力端子をNMOSトランジスタ77のゲートに接続している。
NMOSトランジスタ76は、ドレインを信号伝送部71の第1の電源端子71Aに接続し、ソースをNMOSトランジスタ77のドレインに接続し、NMOSトランジスタ77は、ソースを信号伝送部71の第2の電源端子71Bに接続している。また、NMOSトランジスタ76のソースとNMOSトランジスタ77のドレインとの接続点は外部出力端子63に接続されている。
インバータ78は、入力端子を内部信号端子70に接続し、出力端子をNMOSトランジスタ80のゲートに接続している。バッファ79は、入力端子を内部信号端子70に接続し、出力端子をNMOSトランジスタ81のゲートに接続している。
NMOSトランジスタ80は、ドレインを信号伝送部71の第1の電源端子71Aに接続し、ソースをNMOSトランジスタ81のドレインに接続し、NMOSトランジスタ81は、ソースを信号伝送部71の第2の電源端子71Bに接続している。また、NMOSトランジスタ80のソースとNMOSトランジスタ81のドレインとの接続点は外部出力端子64に接続されている。なお、信号伝送部71の第2の電源端子71BはVSS電源線69に接続されている。
本発明の第1実施形態62においては、出力バッファ72内の出力回路をNMOSトランジスタ76、77からなるトーテムポール回路で構成し、出力バッファ73内の出力回路をNMOSトランジスタ80、81からなるトーテムポール回路で構成しているが、これは基板バイアス効果の影響を少なくするためである。
また、82は出力コモンモード電圧VCを設定するVC設定部(出力コモンモード電圧設定部)であり、83、84は出力信号SPと出力信号SNの平均電圧VCMを検出するVCM検出回路(差動出力信号平均電圧検出回路)を構成する抵抗、85はコモンモード電圧VOSが与えられるコモンモード電圧設定端子、86はオペアンプ、87は信号伝送部71の第1の電源端子71Aに与える電源電圧を制御する可変抵抗素子をなすPMOSトランジスタである。なお、抵抗83、84は終端抵抗67に比べ抵抗値が十分大きいものとされる。
抵抗83、84は、外部出力端子63、64間に直列接続され、抵抗83、84の接続点は、オペアンプ86の非反転入力端子に接続されている。コモンモード電圧設定端子85は、オペアンプ86の反転入力端子に接続され、オペアンプ86の出力端子は、PMOSトランジスタ87のゲートに接続され、PMOSトランジスタ87は、ドレインを信号伝送部71の第1の電源端子71Aに接続している。
また、88は定電流源であり、89はPMOSトランジスタ、VBPはPMOSトランジスタ89のゲート・バイアス電圧である。PMOSトランジスタ89は、ソースを定電流源88の電流入力端子88Aを介してVDD電源線68に接続し、ドレインを定電流源88の電流出力端子88Bを介してPMOSトランジスタ87のソースに接続している。
図2はゲート・バイアス電圧VBPを生成するバイアス回路の構成例を示す回路図である。図2中、91はバイアス回路、92はPMOSトランジスタ、93は抵抗である。PMOSトランジスタ92は、ソースをVDD電源線68に接続し、ゲートをドレインに接続し、ドレインを抵抗93を介してVSS電源線69に接続し、ドレインにゲート・バイアス電圧VBPを得るようにされている。PMOSトランジスタ92のドレインは、PMOSトランジスタ89のゲートに接続され、PMOSトランジスタ92とPMOSトランジスタ89とでカレントミラー回路が構成されている。
図3は外部出力端子63、64の出力電圧を決定する電流経路を示す図であり、(A)は入力信号SAが論理1(Hレベル)の場合、(B)は入力信号SAが論理0(Lレベル)の場合である。
ここで、例えば、VDD=1.2V、VSS=0Vの場合において、本発明の第1実施形態62のDC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=0.2Vとすると、入力信号SAが論理1(Hレベル)の場合には、(A)に示すように、VDD電源線68と外部出力端子63との間には0.9Vが印加され、外部出力端子64とVSS電源線69との間には0.1Vが印加される。入力信号SAが論理0(Lレベル)の場合には、(B)に示すように、VDD電源線68と外部出力端子64との間には0.9Vが印加され、外部出力端子63とVSS電源線69との間には0.1Vが印加される。したがって、入力信号SAが論理1(Hレベル)の場合でも、論理0(Lレベル)の場合でも、定電流源88を構成するPMOSトランジスタ89のソース・ドレイン間電圧VSDとして十分な電圧を確保することができる。
図4は本発明の第1実施形態62の入出力波形を示す図であり、図3に示すように、VDD=1.2V、VSS=0Vの場合において、本発明の第1実施形態62のDC仕様を、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=0.2Vとした場合の回路シミュレーション波形を示しており、出力コモンモード電圧VCのDC仕様を満足していることを示している。
また、例えば、VDD=1.2V、VSS=0Vの場合において、本発明の第1実施形態62のDC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=VDD/2=0.6Vとすると、入力信号SAが論理1(Hレベル)の場合には、VDD電源線68と外部出力端子63との間及び外部出力端子64とVSS電源線69との間には0.5Vが印加される。入力信号SAが論理0(Lレベル)の場合には、VDD電源線68と外部出力端子64との間及び外部出力端子63とVSS電源線69との間には0.5Vが印加される。この場合にも、定電流源88を構成するPMOSトランジスタ89のソース・ドレイン間電圧VSDとして十分な電圧を確保することができる。
以上のように、本発明の第1実施形態62によれば、VDD電源線68からVSS電源線69への電流経路上、信号伝送部71の上流にVC設定部82を備える場合に、定電流源88をVDD電源線68とVC設定部82のPMOSトランジスタ87のソースとの間に接続するようにしているので、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVSS側に極端に偏った場合であっても、定電流源88を構成するPMOSトランジスタ89のソース・ドレイン間電圧VSDを十分に確保することができる。
したがって、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVSS側に極端に偏った場合であっても、出力コモンモード電圧VCのDC仕様を満足することができ、歩留りの向上を図ることができる。
(第2実施形態)
図5は本発明の第2実施形態を示す回路図である。本発明の第2実施形態95は、VC設定部82のPMOSトランジスタ87のソースをVDD電源線68に接続し、定電流源88をVC設定部82のPMOSトランジスタ87のドレインと信号伝送部71の第1の電源端子71Aとの間に接続し、その他については、本発明の第1実施形態62と同様に構成したものである。
図6は本発明の第2実施形態95で使用するPMOSトランジスタ89用のバイアス回路の第1構成例を示す回路図である。図6中、137はバイアス回路、138はPMOSトランジスタ、139、140は抵抗である。PMOSトランジスタ138は、ソースを抵抗139を介してVDD電源線68に接続し、ゲートをドレインに接続し、ドレインを抵抗140を介してVSS電源線69に接続し、ドレインにゲート・バイアス電圧VBPを得るようにされている。PMOSトランジスタ138のドレインは、PMOSトランジスタ89のゲートに接続され、PMOSトランジスタ138とPMOSトランジスタ89とでカレントミラー回路が構成されている。
バイアス回路137は、PMOSトランジスタ87のレプリカ素子として、VDD電源線68とPMOSトランジスタ138のソースとの間に、線形素子である抵抗139を設け、PMOSトランジスタ89のゲート・ソース間電圧|VGS|を大きくすることにより、チャネルコンダクタンス|gm|を調整し、出力差動電圧VDのばらつきを抑制するというものである。
図7は本発明の第2実施形態95で使用するPMOSトランジスタ89用のバイアス回路の第2構成例を示す回路図である。図7中、141はバイアス回路であり、バイアス回路141は、図6に示すバイアス回路137が備える抵抗139の代わりに、PMOSトランジスタ142を設け、その他については、バイアス回路137と同様に構成したものである。バイアス回路141においては、PMOSトランジスタ142の動作領域が線形領域となる範囲でゲート電圧VGPを設定することにより、バイアス回路137と同様の効果を得ることができる。
本発明の第2実施形態95においても、例えば、VDD=1.2V、VSS=0Vの場合において、DC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=0.2Vとすると、入力信号SAが論理1(Hレベル)の場合には、VDD電源線68と外部出力端子63との間には0.9Vが印加され、外部出力端子64とVSS電源線69との間には0.1Vが印加される。入力信号SAが論理0(Lレベル)の場合には、VDD電源線68と外部出力端子64との間には0.9Vが印加され、外部出力端子63とVSS電源線69との間には0.1Vが印加される。したがって、入力信号SAが論理1(Hレベル)の場合でも、論理0(Lレベル)の場合でも、定電流源88を構成するPMOSトランジスタ89のソース・ドレイン間電圧VSDとして十分な電圧を確保することができる。
また、例えば、VDD=1.2V、VSS=0Vの場合において、本発明の第2実施形態95のDC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=VDD/2=0.6Vとすると、入力信号SAが論理1(Hレベル)の場合には、VDD電源線68と外部出力端子63との間及び外部出力端子64とVSS電源線69との間には0.5Vが印加される。入力信号SAが論理0(Lレベル)の場合には、VDD電源線68と外部出力端子64との間及び外部出力端子63とVSS電源線69との間には0.5Vが印加される。この場合にも、定電流源88を構成するPMOSトランジスタ89のソース・ドレイン間電圧VSDとして十分な電圧を確保することができる。
以上のように、本発明の第2実施形態95によれば、VDD電源線68からVSS電源線69への電流経路上、信号伝送部71の上流にVC設定部82を備える場合に、定電流源88をVC設定部82のPMOSトランジスタ87のドレインと信号伝送部71の第1の電源端子71Aとの間に接続するようにしているので、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVSS側に極端に偏った場合であっても、定電流源88を構成するPMOSトランジスタ89のソース・ドレイン間電圧VSDを十分に確保することができる。したがって、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVSS側に極端に偏った場合であっても、出力コモンモード電圧VCのDC仕様を満足することができ、歩留りの向上を図ることができる。
(第3実施形態)
図8は本発明の第3実施形態を示す回路図である。図8中、101は送信側のLSI、102はLSI101が備える本発明の第3実施形態、103、104はLSI101の外部出力端子(第2、第3の信号端子)、105は外部出力端子103に接続された信号配線、106は外部出力端子104に接続された信号配線、107は信号配線105、106間に接続された終端抵抗(例えば、100Ω)であり、受信側のLSIは図示を省略している。
本発明の第3実施形態102は、出力コモンモード電圧VCのDC仕様がVDD/2からVDD側に極端に偏った場合に適用して好適な差動出力回路である。本発明の第3実施形態102において、108はVDD電源線(第1の電源線)、109はVSS電源線(第2の電源線)、110は図示しない内部回路から本発明の第3実施形態102への入力信号SAが与えられる内部信号端子(第1の信号端子)である。
111は信号伝送部であり、112は入力信号SAを入力して同相の出力信号SPを出力する出力バッファ(第1の出力バッファ)、113は入力信号SAを入力して逆相の出力信号SNを出力する出力バッファ(第2の出力バッファ)である。
出力バッファ112において、114はインバータ、115は2個のインバータを縦列接続してなるバッファ、116、117はトーテムポール回路からなる出力回路を構成するPMOSトランジスタである。また、出力バッファ113において、118は2個のインバータを縦列接続してなるバッファ、119はインバータ、120、121はトーテムポール回路からなる出力回路を構成するPMOSトランジスタである。
インバータ114は、入力端子を内部入力端子110に接続し、出力端子をPMOSトランジスタ116のゲートに接続している。バッファ115は、入力端子を内部信号端子110に接続し、出力端子をPMOSトランジスタ117のゲートに接続している。
PMOSトランジスタ116は、ソースを信号伝送部111の第1の電源端子111Aに接続し、ドレインをPMOSトランジスタ117のソースに接続し、PMOSトランジスタ117は、ドレインを信号伝送部111の第2の電源端子111Bに接続している。また、PMOSトランジスタ116のドレインとPMOSトランジスタ117のソースとの接続点は外部出力端子103に接続されている。
バッファ118は、入力端子を内部信号端子110に接続し、出力端子をPMOSトランジスタ120のゲートに接続している。インバータ119は、入力端子を内部信号端子110に接続し、出力端子をPMOSトランジスタ121のゲートに接続している。
PMOSトランジスタ120は、ソースを信号伝送部111の第1の電源端子111Aに接続し、ドレインをPMOSトランジスタ121のソースに接続し、PMOSトランジスタ121は、ドレインを信号伝送部111の第2の電源端子111Bに接続している。また、PMOSトランジスタ120のドレインとPMOSトランジスタ121のソースとの接続点は外部出力端子104に接続されている。なお、信号伝送部111の第1の電源端子111AはVDD電源線108に接続されている。
本発明の第3実施形態102では、出力バッファ112内の出力回路をPMOSトランジスタ116、117からなるトーテムポール回路で構成し、出力バッファ113内の出力回路をPMOSトランジスタ120、121からなるトーテムポール回路で構成しているが、これは基板バイアス効果の影響を少なくするためである。
また、122は出力コモンモード電圧VCを設定するVC設定部(出力コモンモード電圧設定部)であり、123、124は出力信号SPと出力信号SNの平均電圧VCMを検出するVCM検出回路(差動出力信号平均電圧検出回路)を構成する抵抗、125はコモンモード電圧VOSが与えられるコモンモード電圧設定端子、126はオペアンプ、127は信号伝送部111の第2の電源端子111Bに与える電源電圧を制御する可変抵抗素子をなすNMOSトランジスタである。なお、抵抗123、124は終端抵抗107に比べ抵抗値が十分大きいものとされる。
抵抗123、124は、外部出力端子103、104間に直列接続され、抵抗123、124の接続点は、オペアンプ126の非反転入力端子に接続されている。コモンモード電圧設定端子125は、オペアンプ126の反転入力端子に接続されている。オペアンプ126の出力端子は、NMOSトランジスタ127のゲートに接続され、NMOSトランジスタ127のドレインは、信号伝送部111の第2の電源端子111Bに接続されている。
また、128は定電流源であり、129はNMOSトランジスタ、VBNはNMOSトランジスタ129のゲート・バイアス電圧である。NMOSトランジスタ129は、ドレインを定電流源128の電流入力端子128Aを介してNMOSトランジスタ127のソースに接続し、ソースを定電流源128の電流出力端子128Bを介してVSS電源線109に接続している。
図9はゲート・バイアス電圧VBNを生成するバイアス回路の構成例を示す回路図である。図9中、131はバイアス回路、132はNMOSトランジスタ、133は抵抗である。NMOSトランジスタ132は、ソースをVSS電源線109に接続し、ゲートをドレインに接続し、ドレインを抵抗133を介してVDD電源線108に接続し、ドレインにゲート・バイアス電圧VBNを得るようにされている。NMOSトランジスタ132のドレインは、NMOSトランジスタ129のゲートに接続され、NMOSトランジスタ132とNMOSトランジスタ129とでカレントミラー回路が構成されている。
図10は外部出力端子103、104の出力電圧を決定する電流経路を示す図であり、(A)は入力信号SAが論理1(Hレベル)の場合、(B)は入力信号SAが論理0(Lレベル)の場合である。
ここで、例えば、VDD=1.2V、VSS=0Vの場合において、本発明の第3実施形態102のDC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=1.0Vとすると、入力信号SAが論理1(Hレベル)の場合には、(A)に示すように、VDD電源線108と外部出力端子103との間には0.1Vが印加され、外部出力端子104とVSS電源線109との間には0.9Vが印加される。入力信号SAが論理0(Lレベル)の場合には、(B)に示すように、VDD電源線108と外部出力端子104との間には0.1Vが印加され、外部出力端子103とVSS電源線109との間には0.9Vが印加される。したがって、入力信号SAが論理1(Hレベル)の場合でも、論理0(Lレベル)の場合でも、定電流源128を構成するNMOSトランジスタ129のドレイン・ソース間電圧VDSとして十分な電圧を確保することができる。
また、例えば、VDD=1.2V、VSS=0Vの場合において、本発明の第3実施形態102のDC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=0.6Vとすると、入力信号SAが論理1(Hレベル)の場合には、VDD電源線108と外部出力端子103との間及び外部出力端子104とVSS電源線109との間には0.5Vが印加される。入力信号SAが論理0(Lレベル)の場合には、VDD電源線108と外部出力端子104との間及び外部出力端子103とVSS電源線109との間には0.5Vが印加される。この場合にも、定電流源128を構成するNMOSトランジスタ129のドレイン・ソース間電圧VDSとして十分な電圧を確保することができる。
以上のように、本発明の第3実施形態102によれば、VDD電源線108からVSS電源線109への電流経路上、信号伝送部111の下流にVC設定部122を備える場合に、定電流源128をVC設定部122のNMOSトランジスタ127のソースとVSS電源線109との間に接続するようにしているので、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVDD側に極端に偏った場合であっても、定電流源128を構成するNMOSトランジスタ129のドレイン・ソース間電圧VDSを十分に確保することができる。したがって、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVDD側に極端に偏った場合であっても、出力コモンモード電圧VCのDC仕様を満足することができ、歩留りの向上を図ることができる。
(第4実施形態)
図11は本発明の第4実施形態を示す回路図である。本発明の第4実施形態135は、VC設定部122のNMOSトランジスタ127のソースをVSS電源線109に接続し、定電流源128を信号伝送部111の第2の電源端子111BとVC設定部122のNMOSトランジスタ127のドレインとの間に接続し、その他については、本発明の第3実施形態102と同様に構成したものである。
図12は本発明の第4実施形態135で使用するNMOSトランジスタ129用のバイアス回路の第1構成例を示す回路図である。図12中、144はバイアス回路、145はNMOSトランジスタ、146、147は抵抗である。NMOSトランジスタ145は、ドレインを抵抗146を介してVDD電源線108に接続し、ゲートをドレインに接続し、ソースを抵抗147を介してVSS電源線109に接続し、ドレインにゲート・バイアス電圧VBNを得るようにされている。NMOSトランジスタ145のドレインは、NMOSトランジスタ129のゲートに接続され、NMOSトランジスタ145とNMOSトランジスタ129とでカレントミラー回路が構成されている。
バイアス回路144は、NMOSトランジスタ127のレプリカ素子として、NMOSトランジスタ145のソースとVSS電源線109との間に、線形素子である抵抗147を設け、NMOSトランジスタ129のゲート・ソース間電圧|VGS|を大きくすることにより、チャネルコンダクタンス|gm|を調整し、出力差動電圧VDのばらつきを抑制するというものである。
図13は本発明の第4実施形態135で使用するNMOSトランジスタ129用のバイアス回路の第2構成例を示す回路図である。図13中、148はバイアス回路であり、バイアス回路148は、図12に示すバイアス回路144が備える抵抗147の代わりに、NMOSトランジスタ149を設け、その他については、バイアス回路144と同様に構成したものである。バイアス回路148においては、NMOSトランジスタ149の動作領域が線形領域となる範囲でゲート電圧VGNを設定することにより、バイアス回路144と同様の効果を得ることができる。
本発明の第4実施形態135においても、VDD=1.2V、VSS=0Vの場合において、DC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=1.0Vとすると、入力信号SAが論理1(Hレベル)の場合には、VDD電源線108と外部出力端子103との間には0.1Vが印加され、外部出力端子104とVSS電源線109との間には0.9Vが印加される。入力信号SAが論理0(Lレベル)の場合には、VDD電源線108と外部出力端子104との間には0.1Vが印加され、外部出力端子103とVSS電源線109との間には0.9Vが印加される。したがって、入力信号SAが論理1(Hレベル)の場合でも、論理0(Lレベル)の場合でも、定電流源128を構成するNMOSトランジスタ129のドレイン・ソース間電圧VDSとして十分な電圧を確保することができる。
また、例えば、VDD=1.2V、VSS=0Vの場合において、本発明の第4実施形態135のDC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=0.6Vとすると、入力信号SAが論理1(Hレベル)の場合には、VDD電源線108と外部出力端子103との間及び外部出力端子104とVSS電源線109との間には0.5Vが印加される。入力信号SAが論理0(Lレベル)の場合には、VDD電源線108と外部出力端子104との間及び外部出力端子103とVSS電源線109との間には0.5Vが印加される。この場合にも、定電流源128を構成するNMOSトランジスタ129のドレイン・ソース間電圧VDSとして十分な電圧を確保することができる。
以上のように、本発明の第4実施形態135によれば、VDD電源線108からVSS電源線109への電流経路上、信号伝送部111の下流にVC設定部122を備える場合に、定電流源128を信号伝送部111の第2の電源端子111BとVC設定部122のNMOSトランジスタ127のドレインとの間に接続するようにしているので、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVDD側に極端に偏った場合であっても、定電流源128を構成するNMOSトランジスタ129のドレイン・ソース間電圧VDSを十分に確保することができる。したがって、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVDD側に極端に偏った場合であっても、出力コモンモード電圧VCのDC仕様を満足することができ、歩留りの向上を図ることができる。
(第5実施形態)
図14は本発明の第5実施形態を示す回路図である。本発明の第5実施形態152は、図1に示す本発明の第1実施形態62を改良したものであり、本発明の第1実施形態62が設けるVC設定部82と回路構成の異なるVC設定部153を設け、定電流源88の電流出力端子88Bを信号伝送部71の第1の電源端子71Aに接続し、その他については、本発明の第1実施形態62と同様に構成したものである。
VC設定部153は、可変抵抗素子として、図1に示すVC設定部82が設けるPMOSトランジスタ87の代わりに、NMOSトランジスタ154を設けている。オペアンプ86の出力端子は、NMOSトランジスタ154のゲートに接続されている。NMOSトランジスタ154のドレインは、定電流源88の電流出力端子88Bに接続され、NMOSトランジスタ154のソースは、VSS電源線69に接続されている。その他については、VC設定部82と同様に構成されている。
図15は外部出力端子63、64の出力電圧を決定する電流経路を示す図であり、(A)は入力信号SAが論理1(Hレベル)の場合、(B)は入力信号SAが論理0(Lレベル)の場合である。
ここで、例えば、VDD=1.2V、VSS=0Vの場合において、本発明の第5実施形態152のDC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=0.2Vとすると、入力信号SAが論理1(Hレベル)の場合には、(A)に示すように、VDD電源線68と外部出力端子63との間には0.9Vが印加され、外部出力端子64とVSS電源線69との間には0.1Vが印加される。入力信号SAが論理0(Lレベル)の場合には、(B)に示すように、VDD電源線68と外部出力端子64との間には0.9Vが印加され、外部出力端子63とVSS電源線69との間には0.1Vが印加される。したがって、入力信号SAが論理1(Hレベル)の場合でも、論理0(Lレベル)の場合でも、定電流源88を構成するPMOSトランジスタ89のソース・ドレイン間電圧VSDとして十分な電圧を確保することができる。
また、例えば、VDD=1.2V、VSS=0Vの場合において、本発明の第5実施形態152のDC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=VDD/2=0.6Vとすると、入力信号SAが論理1(Hレベル)の場合には、VDD電源線68と外部出力端子63との間及び外部出力端子64とVSS電源線69との間には0.5Vが印加される。入力信号SAが論理0(Lレベル)の場合には、VDD電源線68と外部出力端子64との間及び外部出力端子63とVSS電源線69との間には0.5Vが印加される。この場合にも、定電流源88を構成するPMOSトランジスタ89のソース・ドレイン間電圧VSDとして十分な電圧を確保することができる。
本発明の第5実施形態152は、例えば、携帯電話において、画像データ転送用差動インタフェース回路として使用することができる。このような画像データ転送用差動インタフェース回路の要求仕様には、Sパラメータで示された反射特性が含まれることが一般的になってきた。本発明の第5実施形態152は、このような要求仕様に十分に応えられるものである。以下、この点について説明する。
本発明の第5実施形態152においては、入力信号SA=論理1(Hレベル)の場合、図15(A)に示すように、外部出力端子63からVDD電源線68(固定端)及びVSS電源線69A(固定端)までの経路には、NMOSトランジスタ76と、並列接続されていると見ることができるPMOSトランジスタ89及びNMOSトランジスタ154との直列回路が存在する。また、外部出力端子64からVSS電源線69B(固定端)までの経路には、NMOSトランジスタ81が存在する。
入力信号SA=論理0(Lレベル)の場合には、図15(B)に示すように、外部出力端子64からVDD電源線68及びVSS電源線69Aまでの経路には、NMOSトランジスタ80と、並列接続されていると見ることができるPMOSトランジスタ89及びNMOSトランジスタ154との直列回路が存在する。また、外部出力端子63からVSS電源線69Bまでの経路には、NMOSトランジスタ77が存在する。
ここで、入力信号SA=論理1(Hレベル)の場合、外部出力端子63とVDD電源線68及びVSS電源線69Aとの間のDC抵抗値を50Ω、外部出力端子64とVSS電源線69Bとの間のDC抵抗値を50Ωとすることができれば、LSIパッケージ等による寄生リアクタンスを無視すると、外部出力端子63から見た本発明の第5実施形態152側の出力インピーダンス及び外部出力端子64から見た本発明の第5実施形態152側の出力インピーダンスを共に外部出力端子につながる伝送線路の特性インピーダンス(通常、50Ω程度)に一致させることができる。
また、入力信号SA=論理0(Lレベル)の場合、外部出力端子64とVDD電源線68及びVSS電源線69Aとの間のDC抵抗値を50Ω、外部出力端子63とVSS電源線69Bとの間のDC抵抗値を50Ωとすることができれば、外部出力端子63から見た本発明の第5実施形態152側の出力インピーダンス及び外部出力端子64から見た本発明の第5実施形態152側の出力インピーダンスをそれぞれ特性インピーダンス(50Ω)に一致させることができる。
このように、外部出力端子63から見た本発明の第5実施形態152側の出力インピーダンス及び外部出力端子64から見た本発明の第5実施形態152側の出力インピーダンスを共に特性インピーダンス(50Ω)と一致させることができれば、外部出力端子63、64における反射係数を0とし、SパラメータSdd11、Scc11、Scd11の値を向上させることができる。
例えば、PMOSトランジスタ89のDC抵抗値=120Ω、NMOSトランジスタ154のDC抵抗値=60Ω、NMOSトランジスタ76、80のDC抵抗値=10Ω、NMOSトランジスタ77、81のDC抵抗値=50Ωに調整すると、外部出力端子63から見た本発明の第5実施形態152側のDC抵抗値及び外部出力端子64から見た本発明の第5実施形態152側のDC抵抗値を共に50Ωとし、外部出力端子63から見た本発明の第5実施形態152側の出力インピーダンス及び外部出力端子64から見た本発明の第5実施形態152側の出力インピーダンスを共に特性インピーダンス(50Ω)に一致させることができる。
図16は本発明の第5実施形態152の反射測定モデルを示す回路図である。図16中、Rpは外部出力端子63とVDD電源線68及びVSS電源線69Aとの間のDC抵抗成分、Rnは外部出力端子64とVSS電源線69Bとの間のDC抵抗成分、Cpは寄生容量(通常、1〜2pF程度。)、Rsは終端抵抗、Sip、Sinは信号源である。
ここで、SパラメータSdd11、Scc11、Scd11は、数1に示すように定義される。
但し、Γdd11は差動入力と差動出力との関係を示す反射係数、Γcc11は同相入力と同相出力との関係を示す反射係数、Γcd11は差動入力と同相出力との関係を示す反射係数である。Vidは差動入力、Vicは同相入力、Vrdは差動反射、Vrcは同相反射であり、数2に示すように定義される。
但し、vipは外部出力端子63への入力電圧、vinは外部出力端子64への入力電圧、vrpは外部出力端子63からの反射電圧、vrnは外部出力端子64からの反射電圧である。
Rp=50Ω、Rn=50Ω、Rs=50Ω、Cp=0pFとすると、外部出力端子63における反射係数Γp及び外部出力端子64における反射係数Γnは、数3に示すようになる。
したがって、SパラメータSdd11、Scc11、Scd11は、理論的には、数4に示すようになる。
図17は図16に示す反射測定モデルについて回路シミュレーションを実行して得られたSパラメータSdd11の周波数特性を示す図である。図17では、横軸に信号の周波数[GHz]、縦軸にSdd11[dB]の値を取っており、Sdd11=0[dB]で全反射、Sdd11=−∞[dB]で反射無しの状態を意味している。
図17に示す回路シミュレーション結果によると、信号の周波数≒0[Hz]の場合、Sdd11≒−16[dB]となっている。例えば、携帯電話で使用される画像データ転送用差動インタフェース回路の反射仕様として、周波数範囲が1GHz以下で、Sdd11の最大値=−14[dB]が要求される場合があるが、本発明の第5実施形態152は、この仕様を満足している。
図18は図16に示す反射測定モデルについて回路シミュレーションを実行して得られたSパラメータScd11の周波数特性を示す図である。図18では、横軸に信号の周波数[GHz]、縦軸にScd11[dB]の値を取っており、Scd11=0[dB]で全反射、Scd11=−∞[dB]で反射無しの状態を意味している。
図18に示す回路シミュレーション結果によると、信号の周波数≒0[Hz]の場合、Scd11≒−44[dB]となっている。例えば、携帯電話で使用される画像データ転送用差動インタフェース回路の反射仕様として、Scd11の最大値=−26[dB]が要求される場合があるが、本発明の第5実施形態152は、この仕様を満足している。
以上のように、本発明の第5実施形態152によれば、VDD電源線68からVSS電源線69への電流経路上、信号伝送部71の上流に定電流源88を備える場合に、VC設定部153の可変抵抗素子をなすNMOSトランジスタ154を定電流源88の電流出力端子88BとVSS電源線69との間に接続しているので、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVSS側に極端に偏った場合であっても、定電流源88を構成するPMOSトランジスタ89のソース・ドレイン間電圧VSDを十分に確保することができる。したがって、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVSS側に極端に偏った場合であっても、出力コモンモード電圧VCのDC仕様を満足することができ、歩留りの向上を図ることができる。
また、VC設定部153の可変抵抗素子をなすNMOSトランジスタ154を定電流源88の電流出力端子88BとVSS電源線69との間に接続しているので、PMOSトランジスタ89及びNMOSトランジスタ76、77、80、81、154のDC抵抗値を調整することにより、外部出力端子63から見た本発明の第5実施形態152側の出力インピーダンス及び外部出力端子64から見た本発明の第5実施形態152側の出力インピーダンスを特性インピーダンスと一致させることができる。したがって、反射特性の改善を図ることができる。
また、VDD電源線68と信号伝送部71との間のトランジスタの段数が、定電流源88のPMOSトランジスタ89の1段であるので、電源電圧VDDを低くし、消費電力の低減化を図ることができる。
(第6実施形態)
図19は本発明の第6実施形態を示す回路図である。本発明の第6実施形態165は、図5に示す本発明の第2実施形態95を改良したものであり、本発明の第2実施形態82が設ける定電流源88と回路構成の異なる定電流源166を設け、VC設定部82のPMOSトランジスタ87のドレインを信号伝送部71の第1の電源端子71Aに接続し、その他については、本発明の第2実施形態95と同様に構成したものである。
定電流源166は、図5に示す定電流源88が設けるPMOSトランジスタ89の代わりに、NMOSトランジスタ167を設けている。NMOSトランジスタ167のドレインは、定電流源166の電流入力端子166Aを介してVC設定部82のPMOSトランジスタ87のドレインに接続されている。NMOSトランジスタ167のソースは、定電流源166の電流出力端子166Bを介してVSS電源線69に接続されている。NMOSトランジスタ167のゲートには、ゲート・バイアス電圧VBNが与えられる。
図20は外部出力端子63、64の出力電圧を決定する電流経路を示す図であり、(A)は入力信号SAが論理1(Hレベル)の場合、(B)は入力信号SAが論理0(Lレベル)の場合である。
ここで、例えば、VDD=1.2V、VSS=0Vの場合において、本発明の第6実施形態165のDC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=0.2Vとすると、入力信号SAが論理1(Hレベル)の場合には、(A)に示すように、VDD電源線68と外部出力端子63との間には0.9Vが印加され、外部出力端子64とVSS電源線69との間には0.1Vが印加される。入力信号SAが論理0(Lレベル)の場合には、(B)に示すように、VDD電源線68と外部出力端子64との間には0.9Vが印加され、外部出力端子63とVSS電源線69との間には0.1Vが印加される。
また、入力信号SAが論理1(Hレベル)の場合でも、論理0(Lレベル)の場合でも、PMOSトランジスタ87のソースとNMOSトランジスタ167のソースとの間には、1.2Vが印加される。したがって、入力信号SAが論理1(Hレベル)の場合でも、論理0(Lレベル)の場合でも、定電流源166を構成するNMOSトランジスタ167のドレイン・ソース間電圧VDSとして十分な電圧を確保することができる。
また、例えば、VDD=1.2V、VSS=0Vの場合において、本発明の第2実施形態95のDC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=VDD/2=0.6Vとすると、入力信号SAが論理1(Hレベル)の場合には、VDD電源線68と外部出力端子63との間及び外部出力端子64とVSS電源線69との間には0.5Vが印加される。入力信号SAが論理0(Lレベル)の場合には、VDD電源線68と外部出力端子64との間及び外部出力端子63とVSS電源線69との間には0.5Vが印加される。
また、入力信号SAが論理1(Hレベル)の場合でも、論理0(Lレベル)の場合でも、PMOSトランジスタ87のソースとNMOSトランジスタ167のソースとの間には、1.2Vが印加される。この場合にも、定電流源166を構成するNMOSトランジスタ167のドレイン・ソース間電圧VDSとして十分な電圧を確保することができる。
また、本発明の第6実施形態165においては、入力信号SA=論理1(Hレベル)の場合、図20(A)に示すように、外部出力端子63からVDD電源線68及びVSS電源線69Aまでの経路には、NMOSトランジスタ76と、並列接続されていると見ることができるPMOSトランジスタ87及びNMOSトランジスタ167との直列回路が存在する。また、外部出力端子64からVSS電源線69Bまでの経路には、NMOSトランジスタ81が存在する。
入力信号SA=論理0(Lレベル)の場合には、図20(B)に示すように、外部出力端子64からVDD電源線68及びVSS電源線69Aまでの経路には、NMOSトランジスタ80と、並列接続されていると見ることができるPMOSトランジスタ87及びNMOSトランジスタ167との直列回路が存在する。また、外部出力端子63からVSS電源線69Bまでの経路には、NMOSトランジスタ77が存在する。
ここで、入力信号SA=論理1(Hレベル)の場合、外部出力端子63とVDD電源線68及びVSS電源線69Aとの間のDC抵抗値を50Ω、外部出力端子64とVSS電源線69Bとの間のDC抵抗値を50Ωとすることができれば、外部出力端子63から見た本発明の第6実施形態165側の出力インピーダンス及び外部出力端子64から見た本発明の第6実施形態165側の出力インピーダンスをそれぞれ特性インピーダンス(50Ω)に一致させることができる。
また、入力信号SA=論理0(Lレベル)の場合、外部出力端子64とVDD電源線68及びVSS電源線69Aとの間のDC抵抗値を50Ω、外部出力端子63とVSS電源線69Bとの間のDC抵抗値を50Ωとすることができれば、外部出力端子63から見た本発明の第6実施形態165側の出力インピーダンス及び外部出力端子64から見た本発明の第6実施形態165側の出力インピーダンスをそれぞれ特性インピーダンス(50Ω)に一致させることができる。
このように、外部出力端子63から見た本発明の第6実施形態165側の出力インピーダンス及び外部出力端子64から見た本発明の第6実施形態165側の出力インピーダンスを共に特性インピーダンス(50Ω)と一致させることができれば、外部出力端子63、64における反射係数を0とし、SパラメータSdd11、Scc11、Scd11の値を向上させることができる。
例えば、PMOSトランジスタ87のDC抵抗値=120Ω、NMOSトランジスタ167のDC抵抗値=60Ω、NMOSトランジスタ76、80のDC抵抗値=10Ω、NMOSトランジスタ77、81のDC抵抗値=50Ωに調整すると、外部出力端子63から見た本発明の第6実施形態165側のDC抵抗値及び外部出力端子64から見た本発明の第6実施形態165側のDC抵抗値を共に50Ωとし、外部出力端子63から見た本発明の第6実施形態165側の出力インピーダンス及び外部出力端子64から見た本発明の第6実施形態165側の出力インピーダンスを共に特性インピーダンス(50Ω)に一致させることができる。
以上のように、本発明の第6実施形態165によれば、VDD電源線68からVSS電源線69への電流経路上、信号伝送部71の上流にVC設定部82を備える場合に、定電流源166をVC設定部82の可変抵抗素子をなすPMOSトランジスタ87のソースとVSS電源線69との間に接続しているので、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVSS側に極端に偏った場合であっても、定電流源166を構成するNMOSトランジスタ167のドレイン・ソース間電圧VDSを十分に確保することができる。したがって、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVSS側に極端に偏った場合であっても、出力コモンモード電圧VCのDC仕様を満足することができ、歩留りの向上を図ることができる。
また、定電流源166をVC設定部82のPMOSトランジスタ87のドレインとVSS電源線69との間に接続しているので、PMOSトランジスタ87及びNMOSトランジスタ76、77、80、81、167のDC抵抗値を調整することにより、外部出力端子63から見た本発明の第6実施形態165側の出力インピーダンス及び外部出力端子64から見た本発明の第6実施形態165側の出力インピーダンスを共に特性インピーダンスと一致させることができる。したがって、反射特性の改善を図ることができる。
また、VDD電源線68と信号伝送部71との間のトランジスタの段数が、VC設定部82の可変抵抗素子をなすPMOSトランジスタ87の1段であるので、電源電圧VDDを低くし、消費電力の低減化を図ることができる。
(第7実施形態)
図21は本発明の第7実施形態を示す回路図である。本発明の第7実施形態172は、図8に示す本発明の第3実施形態102を改良したものであり、本発明の第3実施形態102が設けるVC設定部122と回路構成の異なるVC設定部173を設け、信号伝送部111の第2の電源端子111Bを定電流源128の電流入力端子128Aに接続し、その他については、本発明の第3実施形態102と同様に構成したものである。
VC設定部173は、可変抵抗素子として、図8に示すVC設定部122が設けるNMOSトランジスタ127の代わりに、PMOSトランジスタ174を設けている。オペアンプ126の出力端子は、PMOSトランジスタ174のゲートに接続されている。PMOSトランジスタ174のソースは、VDD電源線108に接続され、PMOSトランジスタ174のドレインは、定電流源128の電流入力端子128Aに接続されている。その他については、VC設定部122と同様に構成されている。
図22は外部出力端子103、104の出力電圧を決定する電流経路を示す図であり、(A)は入力信号SAが論理1(Hレベル)の場合、(B)は入力信号SAが論理0(Lレベル)の場合である。
ここで、例えば、VDD=1.2V、VSS=0Vの場合において、本発明の第7実施形態172のDC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=1.0Vとすると、入力信号SAが論理1(Hレベル)の場合には、(A)に示すように、VDD電源線108と外部出力端子103との間には0.1Vが印加され、外部出力端子104とVSS電源線109との間には0.9Vが印加される。入力信号SAが論理0(Lレベル)の場合には、(B)に示すように、VDD電源線108と外部出力端子104との間には0.1Vが印加され、外部出力端子103とVSS電源線109との間には0.9Vが印加される。したがって、入力信号SAが論理1(Hレベル)の場合でも、論理0(Lレベル)の場合でも、定電流源128を構成するNMOSトランジスタ129のドレイン・ソース間電圧VDSとして十分な電圧を確保することができる。
また、例えば、VDD=1.2V、VSS=0Vの場合において、本発明の第7実施形態172のDC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=0.6Vとすると、入力信号SAが論理1(Hレベル)の場合には、VDD電源線108と外部出力端子103との間及び外部出力端子104とVSS電源線109との間には0.5Vが印加される。入力信号SAが論理0(Lレベル)の場合には、VDD電源線108と外部出力端子104との間及び外部出力端子103とVSS電源線109との間には0.5Vが印加される。この場合にも、定電流源128を構成するNMOSトランジスタ129のドレイン・ソース間電圧VDSとして十分な電圧を確保することができる。
また、本発明の第7実施形態172においては、入力信号SA=論理1(Hレベル)の場合、図22(A)に示すように、外部出力端子103からVDD電源線108A(固定端)までの経路には、PMOSトランジスタ116が存在する。また、外部出力端子104からVDD電源線108B(固定端)及びVSS電源線109(固定端)までの経路には、PMOSトランジスタ121と、並列接続されていると見ることができるPMOSトランジスタ174及びNMOSトランジスタ129との直列回路が存在する。
入力信号SA=論理0(Lレベル)の場合には、図22(B)に示すように、外部出力端子104からVDD電源線108Aまでの経路には、PMOSトランジスタ120が存在する。また、外部出力端子103からVDD電源線108B及びVSS電源線109までの経路には、PMOSトランジスタ117と、並列接続されていると見ることができるPMOSトランジスタ174及びNMOSトランジスタ129との直列回路が存在する。
ここで、入力信号SA=論理1(Hレベル)の場合、外部出力端子103とVDD電源線108Aとの間のDC抵抗値を50Ω、外部出力端子104とVDD電源線108B及びVSS電源線109との間のDC抵抗値を50Ωとすることができれば、外部出力端子103から見た本発明の第7実施形態172側の出力インピーダンス及び外部出力端子104から見た本発明の第7実施形態172側の出力インピーダンスを共に特性インピーダンス(50Ω)に一致させることができる。
また、入力信号SA=論理0(Lレベル)の場合には、外部出力端子104とVDD電源線108Aとの間のDC抵抗値を50Ω、外部出力端子103とVDD電源線108B及びVSS電源線109との間のDC抵抗値を50Ωとすることができれば、外部出力端子103から見た本発明の第7実施形態172側の出力インピーダンス及び外部出力端子104から見た本発明の第7実施形態172側の出力インピーダンスを共に特性インピーダンス(50Ω)に一致させることができる。
このように、外部出力端子103から見た本発明の第7実施形態172側の出力インピーダンス及び外部出力端子104から見た本発明の第7実施形態172側の出力インピーダンスを共に特性インピーダンス(50Ω)と一致させることができれば、外部出力端子103、104における反射係数を0とし、SパラメータSdd11、Scc11、Scd11の値を向上させることができる。
例えば、NMOSトランジスタ129のDC抵抗値=120Ω、PMOSトランジスタ174のDC抵抗値=60Ω、PMOSトランジスタ117、121のDC抵抗値=10Ω、PMOSトランジスタ116、120のDC抵抗値=50Ωに調整すると、外部出力端子103から見た本発明の第7実施形態172側の出力インピーダンス及び外部出力端子104から見た本発明の第7実施形態172側の出力インピーダンスを共に50Ωとし、特性インピーダンス(50Ω)に一致させることができる。
以上のように、本発明の第7実施形態172によれば、VDD電源線108からVSS電源線109への電流経路上、信号伝送部111の下流に定電流源128を備える場合に、VC設定部173の可変抵抗素子をなすPMOSトランジスタ174をVDD電源線108と定電流源128の電流入力端子128Aとの間に接続しているので、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVDD側に極端に偏った場合であっても、定電流源128を構成するNMOSトランジスタ129のドレイン・ソース間電圧VDSを十分に確保することができる。したがって、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVDD側に極端に偏った場合であっても、出力コモンモード電圧VCのDC仕様を満足することができ、歩留りの向上を図ることができる。
また、VC設定部173の可変抵抗素子をなすPMOSトランジスタ174をVDD電源線108と定電流源128の電流入力端子128Aとの間に接続しているので、PMOSトランジスタ116、117、120、121、174及びNMOSトランジスタ129のDC抵抗値を調整することにより、外部出力端子103から見た本発明の第7実施形態172側の出力インピーダンス及び外部出力端子104から見た本発明の第7実施形態172側の出力インピーダンスを共に特性インピーダンスと一致させることができる。したがって、反射特性の改善を図ることができる。
また、信号伝送部111とVSS電源線109との間のトランジスタの段数が、定電流源128のNMOSトランジスタ129の1段であるので、電源電圧VDDを低くし、消費電力の低減化を図ることができる。
(第8実施形態)
図23は本発明の第8実施形態を示す回路図である。本発明の第8実施形態185は、図11に示す本発明の第4実施形態135を改良したものであり、本発明の第4実施形態135が設ける定電流源128と回路構成の異なる定電流源186を設け、信号伝送部111の第2の電源端子111BをVC設定部122のNMOSトランジスタ127のドレインに接続し、その他については、本発明の第4実施形態135と同様に構成したものである。
定電流源186は、図11に示す定電流源128が設けるNMOSトランジスタ129の代わりに、PMOSトランジスタ187を設けている。PMOSトランジスタ187のソースは定電流源186の電流入力端子186Aを介してVDD電源線108に接続されている。PMOSトランジスタ187のドレインは、定電流源186の電流出力端子186Bを介してVC設定部122のNMOSトランジスタ127のドレインに接続されている。PMOSトランジスタ187のゲートには、ゲート・バイアス電圧VBPが与えられる。
図24は外部出力端子103、104の出力電圧を決定する電流経路を示す図であり、(A)は入力信号SAが論理1(Hレベル)の場合、(B)は入力信号SAが論理0(Lレベル)の場合である。
ここで、例えば、VDD=1.2V、VSS=0Vの場合において、本発明の第8実施形態185のDC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=1.0Vとすると、入力信号SAが論理1(Hレベル)の場合には、(A)に示すように、VDD電源線108と外部出力端子103との間には0.1Vが印加され、外部出力端子104とVSS電源線109との間には0.9Vが印加される。入力信号SAが論理0(Lレベル)の場合には、(B)に示すように、VDD電源線108と外部出力端子104との間には0.1Vが印加され、外部出力端子103とVSS電源線109との間には0.9Vが印加される事になる。
また、入力信号SAが論理1(Hレベル)の場合でも、論理0(Lレベル)の場合でも、PMOSトランジスタ187のソースとNMOSトランジスタ127のソースとの間には1.2Vが印加される。したがって、入力信号SAが論理1(Hレベル)の場合でも、論理0(Lレベル)の場合でも、定電流源186を構成するPMOSトランジスタ187のソース・ドレイン間電圧VSDとして十分な電圧を確保することができる。
また、例えば、VDD=1.2V、VSS=0Vの場合において、本発明の第8実施形態185のDC仕様が、出力差動電圧VD=0.2Vp-p、出力コモンモード電圧VC=0.6Vとすると、入力信号SAが論理1(Hレベル)の場合には、VDD電源線108と外部出力端子103との間及び外部出力端子104とVSS電源線109との間には0.5Vが印加される。入力信号SAが論理0(Lレベル)の場合には、VDD電源線108と外部出力端子104との間及び外部出力端子103とVSS電源線109との間には0.5Vが印加される。この場合にも、定電流源186を構成するPMOSトランジスタ187のドレイン・ソース間電圧VDSとして十分な電圧を確保することができる。
また、本発明の第8実施形態185においては、入力信号SA=論理1(Hレベル)の場合、図24(A)に示すように、外部出力端子103からVDD電源線108Aまでの経路には、PMOSトランジスタ116が存在する。また、外部出力端子104からVDD電源線108B及びVSS電源線109までの経路には、PMOSトランジスタ121と、並列接続されていると見ることができるPMOSトランジスタ187及びNMOSトランジスタ127との直列回路が存在する。
入力信号SA=論理0(Lレベル)の場合には、図24(B)に示すように、外部出力端子104からVDD電源線108Aまでの経路には、PMOSトランジスタ120が存在する。また、外部出力端子103からVDD電源線108B及びVSS電源線109までの経路には、PMOSトランジスタ117と、並列接続されていると見ることができるPMOSトランジスタ187及びNMOSトランジスタ127との直列回路が存在する。
ここで、入力信号SA=論理1(Hレベル)の場合、外部出力端子103とVDD電源線108Aとの間のDC抵抗値を50Ω、外部出力端子104とVDD電源線108B及びVSS電源線109との間のDC抵抗値を50Ωとすることができれば、外部出力端子103から見た本発明の第8実施形態185側の出力インピーダンス及び外部出力端子104から見た本発明の第8実施形態185側の出力インピーダンスを共に特性インピーダンス(50Ω)に一致させることができる。
また、入力信号SA=論理0(Lレベル)の場合、外部出力端子104とVDD電源線108Aとの間のDC抵抗値を50Ω、外部出力端子103とVDD電源線108B及びVSS電源線109との間のDC抵抗値を50Ωとすることができれば、外部出力端子103から見た本発明の第8実施形態185側の出力インピーダンス及び外部出力端子104から見た本発明の第8実施形態185側の出力インピーダンスを共に特性インピーダンス(50Ω)に一致させることができる。
このように、外部出力端子103から見た本発明の第8実施形態185側の出力インピーダンス及び外部出力端子104から見た本発明の第8実施形態185側の出力インピーダンスを共に特性インピーダンス(50Ω)と一致させることができれば、外部出力端子103、104における反射係数を0とし、SパラメータSdd11、Scc11、Scd11の値を向上させることができる。
例えば、NMOSトランジスタ127のDC抵抗値=120Ω、PMOSトランジスタ187のDC抵抗値=60Ω、PMOSトランジスタ117、121のDC抵抗値=10Ω、PMOSトランジスタ116、120のDC抵抗値=50Ωに調整すると、外部出力端子103から見た本発明の第8実施形態185側の出力インピーダンス及び外部出力端子104から見た本発明の第8実施形態185側の出力インピーダンスを共に50Ωとし、特性インピーダンス(50Ω)に一致させることができる。
以上のように、本発明の第8実施形態185によれば、VDD電源線108からVSS電源線109への電流経路上、信号伝送部111の下流にVC設定部122を備える場合に、定電流源186をVDD電源線108とVC設定部122のNMOSトランジスタ127のドレインとの間に接続しているので、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVDD側に極端に偏った場合であっても、定電流源186を構成するPMOSトランジスタ187のソース・ドレイン間電圧VSDを十分に確保することができる。したがって、出力コモンモード電圧VCのDC仕様がVDD/2近傍からVDD側に極端に偏った場合であっても、出力コモンモード電圧VCのDC仕様を満足することができ、歩留りの向上を図ることができる。
また、定電流源186をVDD電源線108とVC設定部122のNMOSトランジスタ127のドレインとの間に接続しているので、PMOSトランジスタ116、117、120、121、187及びNMOSトランジスタ127のDC抵抗値を調整することにより、外部出力端子103から見た本発明の第8実施形態185側の出力インピーダンス及び外部出力端子104から見た本発明の第8実施形態185側の出力インピーダンスを共に特性インピーダンスと一致させることができる。したがって、反射特性の改善を図ることができる。
また、信号伝送部111とVSS電源線109との間のトランジスタの段数が、VC設定部122の可変抵抗素子をなすNMOSトランジスタ127の1段であるので、電源電圧VDDを低くし、消費電力の低減化を図ることができる。
(本発明の実施形態の使用例)
図25は本発明の実施形態を使用するシステムの一例を示すブロック回路図であり、携帯電話に設けられる画像データ及びクロック転送用の同期型インタフェースの構成を簡単に表したものである。図25中、190はカメラ・モジュール、191はプロセッサ・ユニット、192は表示部であり、これらカメラ・モジュール190と、プロセッサ・ユニット191と、表示部192とは、別々のLSIチップで構成される。これらのLSIチップ間は高速データ転送技術によって接続され、画像データ及びクロックを送受信する。
カメラ・モジュール190は、CCDセンサー等により得られたアナログ画像信号をA/D変換後、シリアル・データ化してプロセッサ・ユニット191に転送する。193は送信部であり、194−1、194−nはマルチプレクサ、195−1はマルチプレクサ194−1が出力する画像データを相補化して出力する差動出力回路、195−nはマルチプレクサ194−nが出力する画像データを相補化して出力する差動出力回路である。マルチプレクサ194−2〜194−(n−1)及び差動出力回路195−2〜195−(n−1)は図示を省略している。196はクロックCLKを相補化して出力する差動出力回路である。差動出力回路195−1〜195−n、196として、本発明の第1実施形態〜第8実施形態を使用することができる。
プロセッサ・ユニット191は、カメラ・モジュール190の送信部193が送信した画像データDATA1a、/DATA1a〜DATAna、/DATAna及びクロックCLK、/CLKを受信して画像信号の処理を行う。197は受信部であり、198−1は画像データDATA1a、/DATA1aを入力する差動入力回路、198−nは画像データDATAna、/DATAnaを入力する差動入力回路、199−1は差動入力回路198−1が受信した画像データをデマルチプレクスするデマルチプレクサ、199−nは差動入力回路198−nが受信した画像データをデマルチプレクスするデマルチプレクサである。差動入力回路198−2〜198−(n−1)及びデマルチプレクサ199−2〜199−(n−1)は図示を省略している。200はクロックCLK、/CLKを入力する差動入力回路である。
また、201は送信部であり、202−1、202−nはマルチプレクサ、203−1はマルチプレクサ202−1が出力する画像データを相補化して出力する差動出力回路、203−nはマルチプレクサ202−nが出力する画像データを相補化して出力する差動出力回路である。マルチプレクサ202−2〜202−(n−1)及び差動出力回路203−2〜203−(n−1)は図示を省略している。204はクロックCLKを相補化して出力する差動出力回路である。差動出力回路203−1〜203−n、204として、本発明の第1実施形態〜第8実施形態を使用することができる。
表示部192は、プロセッサ・ユニット191の送信部201が送信した画像データDATA1b、/DATA1b〜DATAnb、/DATAnb及びクロックCLK、/CLKを入力し、ドライバを介して液晶表示パネル等によるデータ表示を行う。205は受信部であり、206−1は画像データDATA1b、/DATA1bを入力する差動入力回路、206−nは画像データDATAnb、/DATAnbを入力する差動入力回路、207−1は差動入力回路206−1が受信した画像データをデマルチプレクスするデマルチプレクサ、207−nは差動入力回路206−nが受信した画像データをデマルチプレクスするデマルチプレクサである。差動入力回路206−2〜206−(n−1)及びデマルチプレクサ207−2〜207−(n−1)は図示を省略している。208はクロックCLK、/CLKを入力する差動入力回路である。
カメラ・モジュール190の送信部193からプロセッサ・ユニット191の受信部197への画像データDATA1a、/DATA1a〜DATAna、/DATAnaの転送、及び、プロセッサ・ユニット191の送信部201から表示部192の受信部205への画像データDATA1b、/DATA1b〜DATAnb、/DATAnbの転送は、PLL(phase-locked loop)にて高逓倍されたクロックCLKによって同期化されている。この様なシステムを用いることによって、LSIチップ間の高速データ転送における信号品質を保証することができる。