JP2009135870A - 発振開始検出回路及び半導体集積回路 - Google Patents

発振開始検出回路及び半導体集積回路 Download PDF

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Abstract

【課題】チャージポンプ方式の発振開始検出回路において、プロセスのばらつき等に起因する誤動作を確実に防止する。
【解決手段】この発振開始検出回路は、発振回路によって生成される発振信号を入力して、所定の期間をおいて交互に活性化される第１の制御信号及び第２の制御信号を生成する制御信号生成回路と、第１の制御信号が活性化されているときにオン状態となる少なくとも１つのトランジスタ、及び、第２の制御信号が活性化されているときにオン状態となる少なくとも１つのトランジスタが直列に接続され、第１の電源電位から電荷を移送するトランジスタ列と、トランジスタ列に含まれている複数のトランジスタによって移送される電荷をそれぞれ蓄積する複数のコンデンサと、検出信号を生成する最終段のコンデンサの端子を第２の電源電位にプルダウン又はプルアップする抵抗とを含む。
【選択図】図１

Description

本発明は、電源投入後等において発振回路における発振動作が安定したことを表す検出信号を出力する発振開始検出回路に関し、さらに、そのような発振開始検出回路を内蔵した半導体集積回路に関する。
一般に、ディジタル信号を扱う装置においては、クロック信号を生成するために、水晶振動子、セラミック振動子、又は、ＳＡＷ（Surface Acoustic Wave：表面弾性波）振動子等の振動子を用いた発振回路が用いられている。発振回路において生成されたクロック信号は、クロック信号に同期して動作する多数の回路に供給される。
装置の電源投入後のような発振開始の初期状態においては、発振回路が完全な発振状態に達していないので、発振信号の振幅が小さい。時間が経つにつれて、発振信号の振幅が徐々に大きくなり、完全な発振状態における振幅に成長して発振が安定する。このように、発振開始の初期状態においては、発振信号の振幅が小さいので、電源ラインのノイズによる異常発振や、電源ラインを帰還経路とした帰還発振が発生し易い。そこで、発振開始の初期状態における発振信号を他の回路に供給せずに、発振が安定してから発振信号を他の回路に供給するために、発振開始検出回路が用いられている。
図１７は、従来の発振開始検出回路の構成例を示す回路図である。この発振開始検出回路においては、発振回路から出力される発振信号がトランジスタＱ１のゲートに印加され、インバータ１０１によって反転された発振信号がトランジスタＱ２のゲートに印加される。ここで、発振回路が発振動作を停止しているときには、トランジスタＱ１及びＱ２の内のいずれか一方がオフ状態になるので、検出信号の電位は、抵抗Ｒ１によってプルダウンされてローレベルになっている。
発振回路が発振動作を開始すると、トランジスタＱ１がオンし、トランジスタＱ２がオフすることにより、電源電位ＶＤＤによってコンデンサＣ１が充電され、次に、トランジスタＱ１がオフし、トランジスタＱ２がオンすることにより、コンデンサＣ１の電荷がコンデンサＣ２に移動する。これを繰り返すことによりチャージポンプ動作が行われ、検出信号の電位が上昇してハイレベルとなる。このようにして、発振動作が行われているか停止しているかの検出が可能となる。
図１７に示す発振開始検出回路において、トランジスタＱ１及びＱ２は交互にオン／オフすることが必要であり、プロセスのばらつき等によってトランジスタＱ１及びＱ２の両方が同時にオンするタイミングが生じてしまうと、抵抗Ｒ１が高抵抗であるので検出信号がハイレベルに近付く可能性がある。そのような場合には、正規の発振が行われていなくても、単発のノイズパルス等によって発振状態であると誤検出されてしまうおそれがある。
関連する技術として、特許文献１には、チャージポンプを用いたパワーオンリセット回路に含まれている５０ＧΩ程度の高抵抗がプロセスのばらつきによって２桁低下した場合にリセットを解除できないという問題点を解決したリセット信号解除回路が開示されている。このリセット信号解除回路は、高抵抗素子を介して電源電位を検出して得られるリセット要因（第１の検出信号）と、チャージポンプを用いたパワーオンリセット回路によって得られるリセット要因（第２の検出信号）とを論理演算（ＡＮＤ演算）することにより、リセット解除時の誤動作を防止している。しかしながら、発振開始検出回路においては、高抵抗素子を介して電源電位を検出しても、発振動作に関する情報は得られないので、このリセット信号解除回路の原理を発振開始検出回路に適用することはできない。
また、特許文献２には、チャージポンプを用いた昇圧回路の消費電力を低減することを目的とする半導体装置が開示されている。この半導体装置は、互いに逆相のクロック信号によって駆動されるチャージポンプを用いた昇圧回路を有しており、互いに逆相のクロック信号の立ち上がり／立ち下がりの遷移時に、それらのクロック信号用の配線間を短絡するように構成されている。しかしながら、互いに逆相のクロック信号用の配線間を短絡すれば、それによって無駄な消費電力が発生してしまう。
特開２０００−４０９５０号公報（第１頁、図２） 特開平１０−２２８７９３号公報（第１−２頁、図１）
そこで、上記の点に鑑み、本発明は、発振信号に基づいてコンデンサを充放電して電荷をシフトさせることにより検出信号を生成するチャージポンプ方式の発振開始検出回路において、プロセスのばらつき等に起因する誤動作を確実に防止することを目的とする。さらに、本発明は、そのような発振開始検出回路を内蔵した半導体集積回路を提供することを目的とする。
以上の課題を解決するため、本発明に係る発振開始検出回路は、発振回路によって生成される発振信号を入力して、所定の期間をおいて交互に活性化される第１の制御信号及び第２の制御信号を生成する制御信号生成回路と、第１の制御信号が活性化されているときにオン状態となる少なくとも１つのトランジスタ、及び、第２の制御信号が活性化されているときにオン状態となる少なくとも１つのトランジスタが直列に接続され、第１の電源電位から電荷を移送するトランジスタ列と、トランジスタ列に含まれている複数のトランジスタによって移送される電荷をそれぞれ蓄積する複数のコンデンサと、検出信号を生成する最終段のコンデンサの端子を第２の電源電位にプルダウン又はプルアップする抵抗とを具備する。
本発明の第１の観点において、制御信号生成回路が、発振回路によって生成される発振信号に基づいて、活性化期間が所定の期間だけ互いにずれている第１の信号及び第２の信号を生成すると共に、第１及び第２の信号を反転して第３の信号及び第４の信号を生成するディレイ調整回路と、第１及び第２の信号の両方が活性化されているときに第１の制御信号を活性化する第１のデューティ調整回路と、第３及び第４の信号の両方が活性化されているときに第２の制御信号を活性化する第２のデューティ調整回路とを含むようにしても良い。
その場合に、第１のデューティ調整回路が、第１の信号が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第１のＰチャネルＭＯＳトランジスタと、第２の信号が印加されるゲート、及び、第１のＰチャネルＭＯＳトランジスタのドレインに接続されたソースを有する第２のＰチャネルＭＯＳトランジスタと、第１及び第２の信号の内の一方が印加されるゲート、及び、第２のＰチャネルＭＯＳトランジスタのドレインに接続されたドレインを有する第１のＮチャネルＭＯＳトランジスタと、第１及び第２の信号の内の他方が印加されるゲート、第１のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第２のＮチャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳトランジスタのドレインと第１のＮチャネルＭＯＳトランジスタのドレインとの接続点を第１の電源電位にプルアップ又はプルダウンするための抵抗とを含み、第２のＰチャネルＭＯＳトランジスタのドレインと第１のＮチャネルＭＯＳトランジスタのドレインとの接続点から第１の制御信号を出力するようにしても良い。
さらに、第２のデューティ調整回路が、第３の信号が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第３のＰチャネルＭＯＳトランジスタと、第４の信号が印加されるゲート、及び、第３のＰチャネルＭＯＳトランジスタのドレインに接続されたソースを有する第４のＰチャネルＭＯＳトランジスタと、第３及び第４の信号の内の一方が印加されるゲート、及び、第４のＰチャネルＭＯＳトランジスタのドレインに接続されたドレインを有する第３のＮチャネルＭＯＳトランジスタと、第３及び第４の信号の内の他方が印加されるゲート、第３のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第４のＮチャネルＭＯＳトランジスタと、第４のＰチャネルＭＯＳトランジスタのドレインと第３のＮチャネルＭＯＳトランジスタのドレインとの接続点を第１の電源電位にプルアップ又はプルダウンするための抵抗とを含み、第４のＰチャネルＭＯＳトランジスタのドレインと第３のＮチャネルＭＯＳトランジスタのドレインとの接続点から第２の制御信号を出力するようにしても良い。
本発明の第２の観点において、制御信号生成回路が、発振回路によって生成される発振信号に基づいて、活性化期間が所定の期間だけ互いにずれている第１の信号及び第２の信号を生成すると共に、第１及び第２の信号を反転して第３の信号及び第４の信号を生成するディレイ調整回路と、第１及び第２の信号の両方が活性化されているときに第１の制御信号を活性化する第１群のトランジスタ、第１及び第２の信号の両方が非活性化されているときに第１の制御信号を非活性化する第２群のトランジスタ、第１及び第４の信号の両方が非活性化されているときに第１の制御信号を非活性化する第３群のトランジスタ、及び、第２及び第３の信号の両方が非活性化されているときに第１の制御信号を非活性化する第４群のトランジスタを含む第１のデューティ調整回路と、第３及び第４の信号の両方が活性化されているときに第２の制御信号を活性化する第５群のトランジスタ、第３及び第４の信号の両方が非活性化されているときに第２の制御信号を非活性化する第６群のトランジスタ、第２及び第３の信号の両方が非活性化されているときに第２の制御信号を非活性化する第７群のトランジスタ、及び、第１及び第４の信号の両方が非活性化されているときに第２の制御信号を非活性化する第８群のトランジスタを含む第２のデューティ調整回路とを含むようにしても良い。
その場合に、第１のデューティ調整回路が、出力ノードから第１の制御信号を出力し、第１群のトランジスタが、第１及び第２の信号の内の一方が印加されるゲート、及び、出力ノードに接続されたドレインを有する第１のＮチャネルＭＯＳトランジスタと、第１及び第２の信号の内の他方が印加されるゲート、第１のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第２のＮチャネルＭＯＳトランジスタとを含み、第２群のトランジスタが、第１の信号が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第１のＰチャネルＭＯＳトランジスタと、第２の信号が印加されるゲート、第１のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、出力ノードに接続されたドレインを有する第２のＰチャネルＭＯＳトランジスタとを含み、第３群のトランジスタが、第１及び第４の信号の内の一方が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第３のＰチャネルＭＯＳトランジスタと、第１及び第４の信号の内の他方が印加されるゲート、第３のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、出力ノードに接続されたドレインを有する第４のＰチャネルＭＯＳトランジスタとを含み、第４群のトランジスタが、第２及び第３の信号の内の一方が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第５のＰチャネルＭＯＳトランジスタと、第２及び第３の信号の内の他方が印加されるゲート、第５のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、出力ノードに接続されたドレインを有する第６のＰチャネルＭＯＳトランジスタとを含むようにしても良い。
さらに、第２のデューティ調整回路が、第２の出力ノードから第２の制御信号を出力し、第５群のトランジスタが、第３及び第４の信号の内の一方が印加されるゲート、及び、第２の出力ノードに接続されたドレインを有する第３のＮチャネルＭＯＳトランジスタと、第３及び第４の信号の内の他方が印加されるゲート、第３のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第４のＮチャネルＭＯＳトランジスタとを含み、第６群のトランジスタが、第３の信号が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第７のＰチャネルＭＯＳトランジスタと、第４の信号が印加されるゲート、第７のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、第２の出力ノードに接続されたドレインを有する第８のＰチャネルＭＯＳトランジスタとを含み、第７群のトランジスタが、第２及び第３の信号の内の一方が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第９のＰチャネルＭＯＳトランジスタと、第２及び第３の信号の内の他方が印加されるゲート、第９のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、第２の出力ノードに接続されたドレインを有する第１０のＰチャネルＭＯＳトランジスタとを含み、第８群のトランジスタが、第１及び第４の信号の内の一方が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第１１のＰチャネルＭＯＳトランジスタと、第１及び第４の信号の内の他方が印加されるゲート、第１１のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、第２の出力ノードに接続されたドレインを有する第１２のＰチャネルＭＯＳトランジスタとを含むようにしても良い。
あるいは、第１のデューティ調整回路が、出力ノードから第１の制御信号を出力し、第１群のトランジスタが、第１の信号が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第１のＰチャネルＭＯＳトランジスタと、第２の信号が印加されるゲート、第１のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、出力ノードに接続されたドレインを有する第２のＰチャネルＭＯＳトランジスタとを含み、第２群のトランジスタが、第１及び第２の信号の内の一方が印加されるゲート、及び、出力ノードに接続されたドレインを有する第１のＮチャネルＭＯＳトランジスタと、第１及び第２の信号の内の他方が印加されるゲート、第１のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第２のＮチャネルＭＯＳトランジスタとを含み、第３群のトランジスタが、第１及び第４の信号の内の一方が印加されるゲート、及び、出力ノードに接続されたドレインを有する第３のＮチャネルＭＯＳトランジスタと、第１及び第４の信号の内の他方が印加されるゲート、第３のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第４のＮチャネルＭＯＳトランジスタとを含み、第４群のトランジスタが、第２及び第３の信号の内の一方が印加されるゲート、及び、出力ノードに接続されたドレインを有する第５のＮチャネルＭＯＳトランジスタと、第２及び第３の信号の内の他方が印加されるゲート、第５のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第６のＮチャネルＭＯＳトランジスタとを含むようにしても良い。
さらに、第２のデューティ調整回路が、第２の出力ノードから第２の制御信号を出力し、第５群のトランジスタが、第３の信号が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第３のＰチャネルＭＯＳトランジスタと、第４の信号が印加されるゲート、第３のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、第２の出力ノードに接続されたドレインを有する第４のＰチャネルＭＯＳトランジスタとを含み、第６群のトランジスタが、第３及び第４の信号の内の一方が印加されるゲート、及び、第２の出力ノードに接続されたドレインを有する第７のＮチャネルＭＯＳトランジスタと、第３及び第４の信号の内の他方が印加されるゲート、第７のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第８のＮチャネルＭＯＳトランジスタとを含み、第７群のトランジスタが、第２及び第３の信号の内の一方が印加されるゲート、及び、第２の出力ノードに接続されたドレインを有する第９のＮチャネルＭＯＳトランジスタと、第２及び第３の信号の内の他方が印加されるゲート、第９のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第１０のＮチャネルＭＯＳトランジスタとを含み、第８群のトランジスタが、第１及び第４の信号の内の一方が印加されるゲート、及び、第２の出力ノードに接続されたドレインを有する第１１のＮチャネルＭＯＳトランジスタと、第１及び第４の信号の内の他方が印加されるゲート、第１１のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第１２のＮチャネルＭＯＳトランジスタとを含むようにしても良い。
また、本発明に係る半導体集積回路は、以上述べたいずれかの発振開始検出回路を具備する。この半導体集積回路は、発振回路によって生成される発振信号を入力し、発振開始検出回路によって生成される検出信号が活性化されたときに発振信号を出力する出力回路をさらに具備するようにしても良い。
本発明によれば、発振回路によって生成される発振信号を入力して、所定の期間をおいて交互に活性化される第１の制御信号及び第２の制御信号を生成する制御信号生成回路を設けたことにより、直列に接続された複数のトランジスタがオンする期間を分離して、プロセスのばらつき等に起因する誤動作を確実に防止することができる。
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る発振開始検出回路を内蔵した半導体集積回路の構成の一部を示す図である。この半導体集積回路は、本発明の第１の実施形態に係る発振開始検出回路１０と、水晶振動子、セラミック振動子、又は、ＳＡＷ振動子等の振動子２１を用いて発振動作を行う発振回路２０と、発振信号の出力を制御する出力回路３０とを含んでいる。
図１に示すように、発振開始検出回路１０は、発振回路２０によって生成される発振信号を入力して、所定の期間をおいて交互に活性化される制御信号Ｓ１及びＳ２を生成する制御信号生成回路１１と、制御信号Ｓ１がゲートに印加されるＰチャネルＭＯＳトランジスタＱ１と、制御信号Ｓ２がゲートに印加されるＰチャネルＭＯＳトランジスタＱ２と、トランジスタＱ１のドレインとトランジスタＱ２のソースとの接続点と電源電位ＶＳＳ（本実施形態においては、接地電位とする）との間に接続されたコンデンサＣ１と、トランジスタＱ２のドレインと電源電位ＶＳＳとの間に並列に接続されたコンデンサＣ２及び抵抗Ｒ１とを有している。
ここで、トランジスタＱ１のソースは電源電位ＶＤＤに接続されている。トランジスタＱ１は、制御信号Ｓ１がローレベルに活性化されているときにオン状態となって、電源電位ＶＤＤから電荷を移送し、コンデンサＣ１は、トランジスタＱ１によって移送される電荷を蓄積する。トランジスタＱ２は、制御信号Ｓ２がローレベルに活性化されているときにオン状態となって、コンデンサＣ１に蓄積されている電荷を移送し、コンデンサＣ２は、トランジスタＱ２によって移送される電荷を蓄積し、端子Ａにおいて検出信号を生成する。抵抗Ｒ１は、コンデンサＣ２の端子Ａを電源電位ＶＳＳにプルダウンする。
発振回路２０が発振動作を停止しているときには、トランジスタＱ１及びＱ２の内のいずれか一方がオフ状態となるので、検出信号の電位は、抵抗Ｒ１によってプルダウンされてローレベルになっている。
発振回路２０が発振動作を開始すると、トランジスタＱ１がオンし、トランジスタＱ２がオフすることにより、電源電位ＶＤＤによってコンデンサＣ１が充電され、次に、トランジスタＱ２がオフし、トランジスタＱ２がオンすることにより、コンデンサＣ１の電荷がコンデンサＣ２に移動する。これを繰り返すことによりチャージポンプ動作が行われ、検出信号の電位が上昇してハイレベルとなる。
このようにして、発振動作が行われているか停止しているかの検出が可能となる。図１においては、トランジスタＱ１及びＱ２としてＰチャネルＭＯＳトランジスタが用いられているので、制御信号Ｓ１及びＳ２が負論理となっているが、トランジスタＱ１及びＱ２としてＮチャネルＭＯＳトランジスタを用いることもできる。その場合には、制御信号Ｓ１及びＳ２が正論理となる。
出力回路３０は、発振開始検出回路１０によって生成される検出信号と発振回路２０によって生成される発振信号との論理積を求めるＮＡＮＤ回路３１と、ＮＡＮＤ回路３１の出力信号を反転させるインバータ３２とを含んでいる。出力回路３０は、発振開始検出回路１０から出力される検出信号がハイレベルとなったときに、発振回路３０から入力される発振信号を半導体集積回路内外の他の回路に出力する。
図２は、図１に示す制御信号生成回路の構成例を示すブロック図である。図２に示すように、制御信号生成回路１１は、ディレイ調整回路１２と、デューティ調整回路１３及び１４とを含んでいる。
ディレイ調整回路１２は、発振信号に基づいて、活性化期間が所定の期間だけ互いにずれている２値信号Ｂ１及びＢ２を生成すると共に、２値信号Ｂ１及びＢ２をそれぞれ反転して２値信号Ｂ３及びＢ４を生成する。デューティ調整回路１３は、２値信号Ｂ１及びＢ２の両方が活性化されているときに制御信号Ｓ１を活性化する。デューティ調整回路１４は、２値信号Ｂ３及びＢ４の両方が活性化されているときに制御信号Ｓ２を活性化する。
図３は、図２に示すディレイ調整回路の構成例を示す回路図であり、図４は、図３に示すディレイ調整回路から出力される２値信号の波形を示すタイミング図である。図３に示すように、ディレイ調整回路１２は、直列に接続されたインバータ１２１〜１２５を含んでいる。インバータ１２３の出力端子と電源電位ＶＳＳとの間には、コンデンサＣ３が接続されている。
発振信号は、インバータ１２１の入力端子に供給され、インバータ１２１〜１２５によって順次反転されるが、その際に、コンデンサＣ３によって遅延時間ＤＴだけ遅延される。これによって、図４に示すように、２値信号Ｂ１の立ち上がりエッジに対して、２値信号Ｂ２の立ち下がりエッジが、遅延時間ＤＴだけ遅延される。その結果、２値信号Ｂ１の活性化期間と２値信号Ｂ２の活性化期間とは、所定の期間ΔＴだけ互いにずれることになる（ΔＴ＞０）。
また、２値信号Ｂ１がインバータ１２２によって反転されることにより２値信号Ｂ３が生成され、２値信号Ｂ２がインバータ１２５によって反転されることにより２値信号Ｂ４が生成される。これらの２値信号Ｂ１〜Ｂ４は、ハイレベルのときに活性化された状態にある（正論理）。ただし、図１に示すトランジスタＱ１及びＱ２としてＮチャネルＭＯＳトランジスタを用いる場合には、２値信号Ｂ１〜Ｂ４が負論理となる。
図５は、図２に示すデューティ調整回路の構成例を示す回路図である。デューティ調整回路１３は、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２と、直列に接続されたＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２と、直列に接続された抵抗Ｒ１１及びＲ１２とを含んでいる。トランジスタＱＰ１のソースは、電源電位ＶＤＤに接続され、トランジスタＱＰ２のソースは、トランジスタＱＰ１のドレインに接続される。また、トランジスタＱＮ１のドレインは、トランジスタＱＰ２のドレインに接続され、トランジスタＱＮ２のドレインは、トランジスタＱＮ１のソースに接続され、トランジスタＱＮ２のソースは、電源電位ＶＳＳに接続される。トランジスタＱＰ２のドレインとトランジスタＱＮ１のドレインとの接続点から、制御信号Ｓ１が出力される。
トランジスタＱＰ１及びＱＰ２の内の一方のゲートには２値信号Ｂ１が印加され、他方のゲートには２値信号Ｂ２が印加される。また、トランジスタＱＮ１及びＱＮ２の内の一方のゲートには２値信号Ｂ１が印加され、他方のゲートには２値信号Ｂ２が印加される。図５においては、トランジスタＱＰ１のゲートに２値信号Ｂ１が印加され、トランジスタＱＰ２のゲートに２値信号Ｂ２が印加され、トランジスタＱＮ１のゲートに２値信号Ｂ２が印加され、トランジスタＱＮ２のゲートに２値信号Ｂ１が印加されている。
もう１つのデューティ調整回路１４（図２）の構成も同様であり、２値信号Ｂ１及びＢ２の替わりに２値信号Ｂ３及びＢ４が入力され、制御信号Ｓ１の替わりに制御信号Ｓ２が出力される。これらの制御信号Ｓ１及びＳ２は、ローレベルのときに活性化された状態にある（負論理）。
図６は、デューティ調整回路から出力される制御信号の波形を２値信号の波形と共に示すタイミング図である。デューティ調整回路１３においては、２値信号Ｂ１及びＢ２の両方がハイレベルに活性化されているときにのみ、制御信号Ｓ２がローレベルに活性化される。
期間Ｔ１においては、２値信号Ｂ１がローレベルで２値信号Ｂ２がハイレベルなので、トランジスタＱＰ１及びＱＮ１がオン状態となり、トランジスタＱＰ２及びＱＮ２がオフ状態となって、制御信号Ｓ１のレベルは、抵抗Ｒ１１及びＲ１２によって定められる。
例えば、抵抗Ｒ１１の抵抗値と抵抗Ｒ１２の抵抗値との比を１：１０に設定しておけば、電源電圧（ＶＤＤ−ＶＳＳ）が抵抗分圧されることによって、制御信号Ｓ１がハイレベルとなる。あるいは、プルアップ抵抗Ｒ１１のみを設けるようにしても良い。一方、制御信号Ｓ１が正論理である場合には、例えば、抵抗Ｒ１１の抵抗値と抵抗Ｒ１２の抵抗値との比を１０：１に設定しておくか、プルダウン抵抗Ｒ１２のみを設けるようにする。その場合には、制御信号Ｓ１がローレベルとなる。
期間Ｔ２においては、２値信号Ｂ１及びＢ２の両方がハイレベルなので、トランジスタＱＮ１及びＱＮ２がオン状態となり、トランジスタＱＰ１及びＱＰ２がオフ状態となって、制御信号Ｓ１はローレベルに活性化される。
期間Ｔ３においては、２値信号Ｂ１がハイレベルで２値信号Ｂ２がローレベルなので、トランジスタＱＰ２及びＱＮ２がオン状態となり、トランジスタＱＰ１及びＱＮ１がオフ状態となって、制御信号Ｓ１は、抵抗Ｒ１１及びＲ１２によってハイレベルとなる。
期間Ｔ４においては、２値信号Ｂ１及びＢ２の両方がローレベルなので、トランジスタＱＰ１及びＱＰ２がオン状態となり、トランジスタＱＮ１及びＱＮ２がオフ状態となって、制御信号Ｓ１はハイレベルとなる。期間Ｔ５においては、期間Ｔ１におけるのと同様に、制御信号Ｓ１はハイレベルとなる。
このように、期間Ｔ３及びＴ５において制御信号Ｓ１がハイレベルとなるので、制御信号Ｓ１がローレベルに活性化される期間は、制御信号Ｓ１がハイレベルに非活性化される期間よりも短くなる。同様に、デューティ調整回路１４（図２）においても、２値信号Ｂ３及びＢ４の両方がハイレベルに活性化されているときにのみ、制御信号Ｓ２がローレベルに活性化される。従って、制御信号Ｓ２がローレベルに活性化される期間は、制御信号Ｓ２がハイレベルに非活性化される期間よりも短くなる。
その結果、図６に示すように、制御信号Ｓ１がローレベルからハイレベルに遷移してから期間Ｔ３が経過した後に、制御信号Ｓ２がハイレベルからローレベルに遷移し、制御信号Ｓ２がローレベルからハイレベルに遷移してから期間Ｔ５が経過した後に制御信号Ｓ１がハイレベルからローレベルに遷移する。ここで、Ｔ３、Ｔ５＞０であるから、制御信号Ｓ１の活性化期間と制御信号Ｓ２の活性化期間とは、所定の期間だけ互いに離れている。
図７は、図１に示す制御信号生成回路の他の構成例を示すブロック図である。図７に示すように、制御信号生成回路１１は、ディレイ調整回路１２と、デューティ調整回路１５及び１６とを含んでいる。
ディレイ調整回路１２は、発振信号に基づいて、活性化期間が所定の期間だけ互いにずれている２値信号Ｂ１及びＢ２を生成すると共に、２値信号Ｂ１及びＢ２をそれぞれ反転して２値信号Ｂ３及びＢ４を生成する。デューティ調整回路１５は、２値信号Ｂ１〜Ｂ４を入力し、２値信号Ｂ１及びＢ２の両方が活性化されているときに制御信号Ｓ１を活性化する。デューティ調整回路１６は、２値信号Ｂ１〜Ｂ４を入力し、２値信号Ｂ３及びＢ４の両方が活性化されているときに制御信号Ｓ２を活性化する。
図８は、図７に示すデューティ調整回路１５の第１の構成例を示す回路図である。第１の構成例は、２値信号Ｂ１〜Ｂ４が正論理で制御信号Ｓ１が負論理である場合に対応したものである。デューティ調整回路１５は、２値信号Ｂ１及びＢ２の両方が活性化されているときに制御信号Ｓ１を活性化する第１群のトランジスタ（ＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２）と、２値信号Ｂ１及びＢ２の両方が非活性化されているときに制御信号Ｓ１を非活性化する第２群のトランジスタ（ＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２）と、２値信号Ｂ１及びＢ４の両方が非活性化されているときに制御信号Ｓ１を非活性化する第３群のトランジスタ（ＰチャネルＭＯＳトランジスタＱＰ３及びＱＰ４）と、２値信号Ｂ２及びＢ３の両方が非活性化されているときに制御信号Ｓ１を非活性化する第４群のトランジスタ（ＰチャネルＭＯＳトランジスタＱＰ５及びＱＰ６）とを含んでいる。制御信号Ｓ１は、出力ノードＣから出力され、ローレベルのときに活性化された状態にある（負論理）。
第１群のトランジスタにおいて、トランジスタＱＮ１のドレインは、出力ノードＣに接続され、トランジスタＱＮ２のドレインは、トランジスタＱＮ１のソースに接続され、トランジスタＱＮ２のソースは、電源電位ＶＳＳに接続される。第２群のトランジスタにおいて、トランジスタＱＰ１のソースは、電源電位ＶＤＤに接続され、トランジスタＱＰ２のソースは、トランジスタＱＰ１のドレインに接続され、トランジスタＱＰ２のドレインは、出力ノードＣに接続される。
第３群のトランジスタにおいて、トランジスタＱＰ３のソースは、電源電位ＶＤＤに接続され、トランジスタＱＰ４のソースは、トランジスタＱＰ３のドレインに接続され、トランジスタＱＰ４のドレインは、出力ノードＣに接続される。第４群のトランジスタにおいて、トランジスタＱＰ５のソースは、電源電位ＶＤＤに接続され、トランジスタＱＰ６のソースは、トランジスタＱＰ５のドレインに接続され、トランジスタＱＰ６のドレインは、出力ノードＣに接続される。
第１群のトランジスタＱＮ１及びＱＮ２の内の一方のゲートには２値信号Ｂ１が印加され、他方のゲートには２値信号Ｂ２が印加される。第２群のトランジスタＱＰ１及びＱＰ２の内の一方のゲートには２値信号Ｂ１が印加され、他方のゲートには２値信号Ｂ２が印加される。また、第３群のトランジスタＱＰ３及びＱＰ４の内の一方のゲートには２値信号Ｂ１が印加され、他方のゲートには２値信号Ｂ４が印加される。第４群のトランジスタＱＰ５及びＱＰ６の内の一方のゲートには２値信号Ｂ２が印加され、他方のゲートには２値信号Ｂ３が印加される。
図８においては、トランジスタＱＮ１のゲートに２値信号Ｂ２が印加され、トランジスタＱＮ２のゲートに２値信号Ｂ１が印加され、トランジスタＱＰ１のゲートに２値信号Ｂ１が印加され、トランジスタＱＰ２のゲートに２値信号Ｂ２が印加されている。また、トランジスタＱＰ３のゲートに２値信号Ｂ１が印加され、トランジスタＱＰ４のゲートに２値信号Ｂ４が印加され、トランジスタＱＰ５のゲートに２値信号Ｂ３が印加され、トランジスタＱＰ６のゲートに２値信号Ｂ２が印加されている。
図９は、図８に示すデューティ調整回路から出力される制御信号の波形を２値信号の波形と共に示すタイミング図である。図８に示すデューティ調整回路１５においては、２値信号Ｂ１及びＢ２の両方がハイレベルに活性化されているときにのみ、制御信号Ｓ１がローレベルに活性化される。
期間Ｔ１においては、２値信号Ｂ１がローレベルで２値信号Ｂ２がハイレベルなので、トランジスタＱＰ１及びＱＮ１がオン状態となり、トランジスタＱＰ２及びＱＮ２がオフ状態となる。一方、２値信号Ｂ１及びＢ４の両方がローレベルなので、トランジスタＱＰ３及びＱＰ４がオン状態となって、制御信号Ｓ１がハイレベルとなる。
期間Ｔ２においては、２値信号Ｂ１及びＢ２の両方がハイレベルなので、トランジスタＱＮ１及びＱＮ２がオン状態となり、トランジスタＱＰ１及びＱＰ２がオフ状態となって、制御信号Ｓ１はローレベルに活性化される。
期間Ｔ３においては、２値信号Ｂ１がハイレベルで２値信号Ｂ２がローレベルなので、トランジスタＱＰ２及びＱＮ２がオン状態となり、トランジスタＱＰ１及びＱＮ１がオフ状態となる。一方、２値信号Ｂ２及びＢ３の両方がローレベルなので、トランジスタＱＰ５及びＱＰ６がオン状態となって、制御信号Ｓ１がハイレベルとなる。
期間Ｔ４においては、２値信号Ｂ１及びＢ２の両方がローレベルなので、トランジスタＱＰ１及びＱＰ２がオン状態となり、トランジスタＱＮ１及びＱＮ２がオフ状態となって、制御信号Ｓ１はハイレベルとなる。期間Ｔ５においては、期間Ｔ１におけるのと同様に、制御信号Ｓ１はハイレベルとなる。
このように、期間Ｔ３及びＴ５において制御信号Ｓ１がハイレベルとなるので、制御信号Ｓ１がローレベルに活性化される期間は、制御信号Ｓ１がハイレベルに非活性化される期間よりも短くなる。ここで、抵抗分割又はプルアップ抵抗を用いて期間Ｔ３及びＴ５における制御信号Ｓ１の電位を固定する場合には、制御信号Ｓ１がハイレベルよりも低い電位となったり、期間Ｔ２において制御信号Ｓ１がローレベルとなるときに消費電力が増加してしまう。図８に示すデューティ調整回路１５においては、抵抗分割又はプルアップ抵抗を用いずに、トランジスタＱＰ３〜ＱＰ６を用いて期間Ｔ３及びＴ５における制御信号Ｓ１の電位を固定しているので、制御信号Ｓ１の波形を改善し、又は、消費電力を低減することができる。
図１０は、図７に示すデューティ調整回路１６の第１の構成例を示す回路図である。第１の構成例は、２値信号Ｂ１〜Ｂ４が正論理で制御信号Ｓ２が負論理である場合に対応したものである。デューティ調整回路１６は、２値信号Ｂ３及びＢ４の両方が活性化されているときに制御信号Ｓ２を活性化する第５群のトランジスタ（ＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４）と、２値信号Ｂ３及びＢ４の両方が非活性化されているときに制御信号Ｓ２を非活性化する第６群のトランジスタ（ＰチャネルＭＯＳトランジスタＱＰ７及びＱＰ８）と、２値信号Ｂ２及びＢ３の両方が非活性化されているときに制御信号Ｓ２を非活性化する第７群のトランジスタ（ＰチャネルＭＯＳトランジスタＱＰ９及びＱＰ１０）と、２値信号Ｂ１及びＢ４の両方が非活性化されているときに制御信号Ｓ２を非活性化する第８群のトランジスタ（ＰチャネルＭＯＳトランジスタＱＰ１１及びＱＰ１２）とを含んでいる。制御信号Ｓ２は、出力ノードＤから出力され、ローレベルのときに活性化された状態にある（負論理）。
第５群のトランジスタにおいて、トランジスタＱＮ３のドレインは、出力ノードＤに接続され、トランジスタＱＮ４のドレインは、トランジスタＱＮ３のソースに接続され、トランジスタＱＮ４のソースは、電源電位ＶＳＳに接続される。第６群のトランジスタにおいて、トランジスタＱＰ７のソースは、電源電位ＶＤＤに接続され、トランジスタＱＰ８のソースは、トランジスタＱＰ７のドレインに接続され、トランジスタＱＰ８のドレインは、出力ノードＤに接続される。
第７群のトランジスタにおいて、トランジスタＱＰ９のソースは、電源電位ＶＤＤに接続され、トランジスタＱＰ１０のソースは、トランジスタＱＰ９のドレインに接続され、トランジスタＱＰ１０のドレインは、出力ノードＤに接続される。第８群のトランジスタにおいて、トランジスタＱＰ１１のソースは、電源電位ＶＤＤに接続され、トランジスタＱＰ１２のソースは、トランジスタＱＰ１１のドレインに接続され、トランジスタＱＰ１２のドレインは、出力ノードＤに接続される。
第５群のトランジスタＱＮ３及びＱＮ４の内の一方のゲートには２値信号Ｂ３が印加され、他方のゲートには２値信号Ｂ４が印加される。第６群のトランジスタＱＰ７及びＱＰ８の内の一方のゲートには２値信号Ｂ３が印加され、他方のゲートには２値信号Ｂ４が印加される。また、第７群のトランジスタＱＰ９及びＱＰ１０の内の一方のゲートには２値信号Ｂ２が印加され、他方のゲートには２値信号Ｂ３が印加される。第８群のトランジスタＱＰ１１及びＱＰ１２の内の一方のゲートには２値信号Ｂ１が印加され、他方のゲートには２値信号Ｂ４が印加される。
図１０においては、トランジスタＱＮ３のゲートに２値信号Ｂ４が印加され、トランジスタＱＮ４のゲートに２値信号Ｂ３が印加され、トランジスタＱＰ７のゲートに２値信号Ｂ３が印加され、トランジスタＱＰ８のゲートに２値信号Ｂ４が印加されている。また、トランジスタＱＰ９のゲートに２値信号Ｂ３が印加され、トランジスタＱＰ１０のゲートに２値信号Ｂ２が印加され、トランジスタＱＰ１１のゲートに２値信号Ｂ１が印加され、トランジスタＱＰ１２のゲートに２値信号Ｂ４が印加されている。
図１１は、図１０に示すデューティ調整回路から出力される制御信号の波形を２値信号の波形と共に示すタイミング図である。図１０に示すデューティ調整回路１６においては、２値信号Ｂ３及びＢ４の両方がハイレベルに活性化されているときにのみ、制御信号Ｓ２がローレベルに活性化される。従って、制御信号Ｓ２がローレベルに活性化される期間は、制御信号Ｓ２がハイレベルに非活性化される期間よりも短くなる。
ここで、抵抗分割又はプルアップ抵抗を用いて期間Ｔ３及びＴ５における制御信号Ｓ２の電位を固定する場合には、制御信号Ｓ２がハイレベルよりも低い電位となったり、期間Ｔ４において制御信号Ｓ２がローレベルとなるときに消費電力が増加してしまう。図１０に示すデューティ調整回路１６においては、抵抗分割又はプルアップ抵抗を用いずに、トランジスタＱＰ９〜ＱＰ１２を用いて期間Ｔ３及びＴ５における制御信号Ｓ２の電位を固定しているので、制御信号Ｓ２の波形を改善し、又は、消費電力を低減することができる。
図９及び図１１に示すように、制御信号Ｓ１がローレベルからハイレベルに遷移してから期間Ｔ３が経過した後に、制御信号Ｓ２がハイレベルからローレベルに遷移し、制御信号Ｓ２がローレベルからハイレベルに遷移してから期間Ｔ５が経過した後に制御信号Ｓ１がハイレベルからローレベルに遷移する。ここで、Ｔ３、Ｔ５＞０であるから、制御信号Ｓ１の活性化期間と制御信号Ｓ２の活性化期間とは、所定の期間だけ互いに離れている。
再び図１を参照すると、発振開始検出回路１０において、制御信号Ｓ１がローレベルに活性化されている期間においてトランジスタＱ１がオン状態となり、制御信号Ｓ２がローレベルに活性化されている期間においてトランジスタＱ２がオン状態となる。ここで、制御信号Ｓ１及びＳ２が所定の期間をおいて交互に活性化されるので、トランジスタＱ１及びＱ２がオンする期間が確実に分離される。従って、発振信号の替わりに単発のノイズパルス等が入力されることによって検出信号がハイレベルになる誤検出を防止することできる。また、チャージポンプ回路における効率低下を防止することもできる。このように、本実施形態によれば、プロセスのばらつきを受け難く、回路の信頼性を向上させることが可能となる。
次に、本発明の第２の実施形態について説明する。
図１２は、本発明の第２の実施形態に係る発振開始検出回路を内蔵した半導体集積回路の構成の一部を示す図である。第２の実施形態においては、発振開始検出回路１０から出力される検出信号が負論理となっている。即ち、図１に示す第１の実施形態においては、発振回路２０が発振動作を開始してから所定の時間が経過した時に、発振開始検出回路１０が検出信号をローレベルからハイレベルに活性化するが、第２の実施形態においては、発振回路２０が発振動作を開始してから所定の時間が経過した時に、発振開始検出回路１０ａが検出信号をハイレベルからローレベルに活性化する。
図１２においては、発振開始検出回路１０ａのトランジスタＱ１及びＱ２として、ＮチャネルＭＯＳトランジスタが用いられている。その場合には、制御信号Ｓ１及びＳ２が正論理となる。図１２に示すように、トランジスタＱ１のソースに電源電位ＶＤＤの替わりに電源電位ＶＳＳが接続され、図１に示すプルダウン抵抗Ｒ１の替わりにプルアップ抵抗Ｒ２が用いられる。また、出力回路３０において、図１に示すＮＡＮＤ回路３１の替わりにＮＯＲ回路３３が用いられる。ここで、制御信号生成回路１１の構成は、図２又は図７に示すものと同様である。
図１３は、図７に示すデューティ調整回路１５の第２の構成例を示す回路図である。第２の構成例は、２値信号Ｂ１〜Ｂ４が負論理で制御信号Ｓ１が正論理である場合に対応したものである。デューティ調整回路１５は、２値信号Ｂ１及びＢ２の両方が活性化されているときに制御信号Ｓ１を活性化する第１群のトランジスタ（ＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２）と、２値信号Ｂ１及びＢ２の両方が非活性化されているときに制御信号Ｓ１を非活性化する第２群のトランジスタ（ＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２）と、２値信号Ｂ１及びＢ４の両方が非活性化されているときに制御信号Ｓ１を非活性化する第３群のトランジスタ（ＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４）と、２値信号Ｂ２及びＢ３の両方が非活性化されているときに制御信号Ｓ１を非活性化する第４群のトランジスタ（ＮチャネルＭＯＳトランジスタＱＮ５及びＱＮ６）とを含んでいる。制御信号Ｓ１は、出力ノードＥから出力され、ハイレベルのときに活性化された状態にある（正論理）。
第１群のトランジスタにおいて、トランジスタＱＰ１のソースは、電源電位ＶＤＤに接続され、トランジスタＱＰ２のソースは、トランジスタＱＰ１のドレインに接続され、トランジスタＱＰ２のドレインは、出力ノードＥに接続される。第２群のトランジスタにおいて、トランジスタＱＮ１のドレインは、出力ノードＥに接続され、トランジスタＱＮ２のドレインは、トランジスタＱＮ１のソースに接続され、トランジスタＱＮ２のソースは、電源電位ＶＳＳに接続される。
第３群のトランジスタにおいて、トランジスタＱＮ３のドレインは、出力ノードＥに接続され、トランジスタＱＮ４のドレインは、トランジスタＱＮ３のソースに接続され、トランジスタＱＮ４のソースは、電源電位ＶＳＳに接続される。第４群のトランジスタにおいて、トランジスタＱＮ５のドレインは、出力ノードＥに接続され、トランジスタＱＮ６のドレインは、トランジスタＱＮ５のソースに接続され、トランジスタＱＮ６のソースは、電源電位ＶＳＳに接続される。
第１群のトランジスタＱＰ１及びＱＰ２の内の一方のゲートには２値信号Ｂ１が印加され、他方のゲートには２値信号Ｂ２が印加される。第２群のトランジスタＱＮ１及びＱＮ２の内の一方のゲートには２値信号Ｂ１が印加され、他方のゲートには２値信号Ｂ２が印加される。また、第３群のトランジスタＱＮ３及びＱＮ４の内の一方のゲートには２値信号Ｂ１が印加され、他方のゲートには２値信号Ｂ４が印加される。第４群のトランジスタＱＮ５及びＱＮ６の内の一方のゲートには２値信号Ｂ２が印加され、他方のゲートには２値信号Ｂ３が印加される。
図１３においては、トランジスタＱＰ１のゲートに２値信号Ｂ１が印加され、トランジスタＱＰ２のゲートに２値信号Ｂ２が印加され、トランジスタＱＮ１のゲートに２値信号Ｂ２が印加され、トランジスタＱＮ２のゲートに２値信号Ｂ１が印加されている。また、トランジスタＱＮ３のゲートに２値信号Ｂ４が印加され、トランジスタＱＮ４のゲートに２値信号Ｂ１が印加され、トランジスタＱＮ５のゲートに２値信号Ｂ２が印加され、トランジスタＱＮ６のゲートに２値信号Ｂ３が印加されている。
図１４は、図１３に示すデューティ調整回路から出力される制御信号の波形を２値信号の波形と共に示すタイミング図である。図１３に示すデューティ調整回路１５においては、２値信号Ｂ１及びＢ２の両方がローレベルに活性化されているときにのみ、制御信号Ｓ１がハイレベルに活性化される。
期間Ｔ１においては、２値信号Ｂ１がローレベルで２値信号Ｂ２がハイレベルなので、トランジスタＱＰ１及びＱＮ１がオン状態となり、トランジスタＱＰ２及びＱＮ２がオフ状態となる。一方、２値信号Ｂ２及びＢ３の両方がハイレベルなので、トランジスタＱＮ５及びＱＮ６がオン状態となって、制御信号Ｓ１がローレベルとなる。
期間Ｔ２においては、２値信号Ｂ１及びＢ２の両方がハイレベルなので、トランジスタＱＮ１及びＱＮ２がオン状態となり、トランジスタＱＰ１及びＱＰ２がオフ状態となって、制御信号Ｓ１はローレベルとなる。
期間Ｔ３においては、２値信号Ｂ１がハイレベルで２値信号Ｂ２がローレベルなので、トランジスタＱＰ２及びＱＮ２がオン状態となり、トランジスタＱＰ１及びＱＮ１がオフ状態となる。一方、２値信号Ｂ１及びＢ４の両方がハイレベルなので、トランジスタＱＮ３及びＱＮ４がオン状態となって、制御信号Ｓ１がローレベルとなる。
期間Ｔ４においては、２値信号Ｂ１及びＢ２の両方がローレベルなので、トランジスタＱＰ１及びＱＰ２がオン状態となり、トランジスタＱＮ１及びＱＮ２がオフ状態となって、制御信号Ｓ１はハイレベルに活性化される。期間Ｔ５においては、期間Ｔ１におけるのと同様に、制御信号Ｓ１はローレベルとなる。
このように、期間Ｔ３及びＴ５において制御信号Ｓ１がローレベルとなるので、制御信号Ｓ１がハイレベルに活性化される期間は、制御信号Ｓ１がローレベルに非活性化される期間よりも短くなる。ここで、抵抗分割又はプルダウン抵抗を用いて期間Ｔ３及びＴ５における制御信号Ｓ１の電位を固定する場合には、制御信号Ｓ１がローレベルよりも高い電位となったり、期間Ｔ４において制御信号Ｓ１がハイレベルとなるときに消費電力が増加してしまう。図１３に示すデューティ調整回路１５においては、抵抗分割又はプルダウン抵抗を用いずに、トランジスタＱＮ３〜ＱＮ６を用いて期間Ｔ３及びＴ５における制御信号Ｓ２の電位を固定しているので、制御信号Ｓ１の波形を改善し、又は、消費電力を低減することができる。
図１５は、図７に示すデューティ調整回路１６の第２の構成例を示す回路図である。第２の構成例は、２値信号Ｂ１〜Ｂ４が負論理で制御信号Ｓ１が正論理である場合に対応したものである。デューティ調整回路１６は、２値信号Ｂ３及びＢ４の両方が活性化されているときに制御信号Ｓ２を活性化する第５群のトランジスタ（ＰチャネルＭＯＳトランジスタＱＰ３及びＱＰ４）と、２値信号Ｂ３及びＢ４の両方が非活性化されているときに制御信号Ｓ２を非活性化する第６群のトランジスタ（ＮチャネルＭＯＳトランジスタＱＮ７及びＱＮ８）と、２値信号Ｂ２及びＢ３の両方が非活性化されているときに制御信号Ｓ２を非活性化する第７群のトランジスタ（ＮチャネルＭＯＳトランジスタＱＮ９及びＱＮ１０）と、２値信号Ｂ１及びＢ４の両方が非活性化されているときに制御信号Ｓ２を非活性化する第８群のトランジスタ（ＮチャネルＭＯＳトランジスタＱＮ１１及びＱＮ１２）とを含んでいる。制御信号Ｓ２は、出力ノードＦから出力され、ハイレベルのときに活性化された状態にある（正論理）。
第５群のトランジスタにおいて、トランジスタＱＰ３のソースは、電源電位ＶＤＤに接続され、トランジスタＱＰ４のソースは、トランジスタＱＰ３のドレインに接続され、トランジスタＱＰ４のドレインは、出力ノードＦに接続される。第６群のトランジスタにおいて、トランジスタＱＮ７のドレインは、出力ノードＦに接続され、トランジスタＱＮ８のドレインは、トランジスタＱＮ７のソースに接続され、トランジスタＱＮ８のソースは、電源電位ＶＳＳに接続される。
第７群のトランジスタにおいて、トランジスタＱＮ９のドレインは、出力ノードＦに接続され、トランジスタＱＮ１０のドレインは、トランジスタＱＮ９のソースに接続され、トランジスタＱＮ１０のソースは、電源電位ＶＳＳに接続される。第８群のトランジスタにおいて、トランジスタＱＮ１１のドレインは、出力ノードＦに接続され、トランジスタＱＮ１２のドレインは、トランジスタＱＮ１１のソースに接続され、トランジスタＱＮ１２のソースは、電源電位ＶＳＳに接続される。
第５群のトランジスタＱＰ３及びＱＰ４の内の一方のゲートには２値信号Ｂ３が印加され、他方のゲートには２値信号Ｂ４が印加される。第６群のトランジスタＱＮ７及びＱＮ８の内の一方のゲートには２値信号Ｂ３が印加され、他方のゲートには２値信号Ｂ４が印加される。また、第７群のトランジスタＱＮ９及びＱＮ１０の内の一方のゲートには２値信号Ｂ２が印加され、他方のゲートには２値信号Ｂ３が印加される。第８群のトランジスタＱＮ１１及びＱＮ１２の内の一方のゲートには２値信号Ｂ１が印加され、他方のゲートには２値信号Ｂ４が印加される。
図１５においては、トランジスタＱＰ３のゲートに２値信号Ｂ３が印加され、トランジスタＱＰ４のゲートに２値信号Ｂ４が印加され、トランジスタＱＮ７のゲートに２値信号Ｂ４が印加され、トランジスタＱＮ８のゲートに２値信号Ｂ３が印加印加されている。また、トランジスタＱＮ９のゲートに２値信号Ｂ２が印加され、トランジスタＱＮ１０のゲートに２値信号Ｂ３が印加され、トランジスタＱＮ１１のゲートに２値信号Ｂ４が印加され、トランジスタＱＮ１２のゲートに２値信号Ｂ１が印加されている。
図１６は、図１５に示すデューティ調整回路から出力される制御信号の波形を２値信号の波形と共に示すタイミング図である。図１５に示すデューティ調整回路１６においては、２値信号Ｂ３及びＢ４の両方がローレベルに活性化されているときにのみ、制御信号Ｓ２がハイレベルに活性化される。従って、制御信号Ｓ２がハイレベルに活性化される期間は、制御信号Ｓ２がローレベルに非活性化される期間よりも短くなる。
ここで、抵抗分割又はプルダウン抵抗を用いて期間Ｔ３及びＴ５における制御信号Ｓ２の電位を固定する場合には、制御信号Ｓ２がローレベルよりも高い電位となったり、期間Ｔ２において制御信号Ｓ２がハイレベルとなるときに消費電力が増加してしまう。図１５に示すデューティ調整回路１６においては、抵抗分割又はプルダウン抵抗を用いずに、トランジスタＱＮ９〜ＱＮ１２を用いて期間Ｔ３及びＴ５における制御信号Ｓ２の電位を固定しているので、制御信号Ｓ２の波形を改善し、又は、消費電力を低減することができる。
図１４及び図１６に示すように、制御信号Ｓ２がハイレベルからローレベルに遷移してから期間Ｔ３が経過した後に、制御信号Ｓ１がローレベルからハイレベルに遷移し、制御信号Ｓ１がハイレベルからローレベルに遷移してから期間Ｔ５が経過した後に制御信号Ｓ１がローレベルからハイレベルに遷移する。ここで、Ｔ３、Ｔ５＞０であるから、制御信号Ｓ１の活性化期間と制御信号Ｓ２の活性化期間とは、所定の期間だけ互いに離れている。
再び図１２を参照すると、発振開始検出回路１０において、制御信号Ｓ１がハイレベルに活性化されている期間においてトランジスタＱ１がオン状態となり、制御信号Ｓ２がハイレベルに活性化されている期間においてトランジスタＱ２がオン状態となる。ここで、制御信号Ｓ１及びＳ２が所定の期間をおいて交互に活性化されるので、トランジスタＱ１及びＱ２がオンする期間が確実に分離される。従って、第２の実施形態においても、第１の実施形態におけるのと同様の効果が得られる。
本発明の第１の実施形態に係る発振開始検出回路を内蔵した半導体集積回路の構成の一部を示す図。 図１に示す制御信号生成回路の構成例を示すブロック図。 図２に示すディレイ調整回路の構成例を示す回路図。 ディレイ調整回路から出力される２値信号の波形を示すタイミング図。 図２に示すデューティ調整回路の構成例を示す回路図。 デューティ調整回路から出力される制御信号の波形を示すタイミング図。 図１に示す制御信号生成回路の他の構成例を示すブロック図。 図７に示すデューティ調整回路１５の第１の構成例を示す回路図。 図８に示すデューティ調整回路から出力される制御信号の波形を２値信号の波形と共に示すタイミング図。 図７に示すデューティ調整回路１６の第１の構成例を示す回路図。 図１０に示すデューティ調整回路から出力される制御信号の波形を２値信号の波形と共に示すタイミング図。 本発明の第２の実施形態に係る発振開始検出回路を内蔵した半導体集積回路の構成の一部を示す図。 図７に示すデューティ調整回路１５の第２の構成例を示す回路図。 図１３に示すデューティ調整回路から出力される制御信号の波形を２値信号の波形と共に示すタイミング図。 図７に示すデューティ調整回路１６の第２の構成例を示す回路図。 図１５に示すデューティ調整回路から出力される制御信号の波形を２値信号の波形と共に示すタイミング図。 従来の発振開始検出回路の構成例を示す回路図。
符号の説明
１０、１０ａ 発振開始検出回路、 １１ 制御信号生成回路、 １２ディレイ調整回路、 １３〜１６ デューティ調整回路、 ２０ 発振回路、 ２１ 振動子、 ３０ 出力回路、 ３１ ＮＡＮＤ回路、 ３２ インバータ、 ３３ ＮＯＲ回路、 Ｑ１、Ｑ２、ＱＰ１〜ＱＰ１２、ＱＮ１〜ＱＮ１２ トランジスタ、 Ｃ１〜Ｃ３ コンデンサ、 Ｒ１〜Ｒ１２ 抵抗

Claims (11)

  1. 発振回路によって生成される発振信号を入力して、所定の期間をおいて交互に活性化される第１の制御信号及び第２の制御信号を生成する制御信号生成回路と、
    第１の制御信号が活性化されているときにオン状態となる少なくとも１つのトランジスタ、及び、第２の制御信号が活性化されているときにオン状態となる少なくとも１つのトランジスタが直列に接続され、第１の電源電位から電荷を移送するトランジスタ列と、
    前記トランジスタ列に含まれている複数のトランジスタによって移送される電荷をそれぞれ蓄積する複数のコンデンサと、
    検出信号を生成する最終段のコンデンサの端子を第２の電源電位にプルダウン又はプルアップする抵抗と、
    を具備する発振開始検出回路。
  2. 前記制御信号生成回路が、
    前記発振回路によって生成される発振信号に基づいて、活性化期間が所定の期間だけ互いにずれている第１の信号及び第２の信号を生成すると共に、第１及び第２の信号を反転して第３の信号及び第４の信号を生成するディレイ調整回路と、
    第１及び第２の信号の両方が活性化されているときに第１の制御信号を活性化する第１のデューティ調整回路と、
    第３及び第４の信号の両方が活性化されているときに第２の制御信号を活性化する第２のデューティ調整回路と、
    を含む、請求項１記載の発振開始検出回路。
  3. 前記第１のデューティ調整回路が、
    第１の信号が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第１のＰチャネルＭＯＳトランジスタと、
    第２の信号が印加されるゲート、及び、前記第１のＰチャネルＭＯＳトランジスタのドレインに接続されたソースを有する第２のＰチャネルＭＯＳトランジスタと、
    第１及び第２の信号の内の一方が印加されるゲート、及び、前記第２のＰチャネルＭＯＳトランジスタのドレインに接続されたドレインを有する第１のＮチャネルＭＯＳトランジスタと、
    第１及び第２の信号の内の他方が印加されるゲート、前記第１のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第２のＮチャネルＭＯＳトランジスタと、
    前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第１のＮチャネルＭＯＳトランジスタのドレインとの接続点を第１の電源電位にプルアップ又はプルダウンするための抵抗と、
    を含み、前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第１のＮチャネルＭＯＳトランジスタのドレインとの接続点から第１の制御信号を出力する、請求項２記載の発振開始検出回路。
  4. 前記第２のデューティ調整回路が、
    第３の信号が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第３のＰチャネルＭＯＳトランジスタと、
    第４の信号が印加されるゲート、及び、前記第３のＰチャネルＭＯＳトランジスタのドレインに接続されたソースを有する第４のＰチャネルＭＯＳトランジスタと、
    第３及び第４の信号の内の一方が印加されるゲート、及び、前記第４のＰチャネルＭＯＳトランジスタのドレインに接続されたドレインを有する第３のＮチャネルＭＯＳトランジスタと、
    第３及び第４の信号の内の他方が印加されるゲート、前記第３のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第４のＮチャネルＭＯＳトランジスタと、
    前記第４のＰチャネルＭＯＳトランジスタのドレインと前記第３のＮチャネルＭＯＳトランジスタのドレインとの接続点を第１の電源電位にプルアップ又はプルダウンするための抵抗と、
    を含み、前記第４のＰチャネルＭＯＳトランジスタのドレインと前記第３のＮチャネルＭＯＳトランジスタのドレインとの接続点から第２の制御信号を出力する、請求項３記載の発振開始検出回路。
  5. 前記制御信号生成回路が、
    前記発振回路によって生成される発振信号に基づいて、活性化期間が所定の期間だけ互いにずれている第１の信号及び第２の信号を生成すると共に、第１及び第２の信号を反転して第３の信号及び第４の信号を生成するディレイ調整回路と、
    第１及び第２の信号の両方が活性化されているときに第１の制御信号を活性化する第１群のトランジスタ、第１及び第２の信号の両方が非活性化されているときに第１の制御信号を非活性化する第２群のトランジスタ、第１及び第４の信号の両方が非活性化されているときに第１の制御信号を非活性化する第３群のトランジスタ、及び、第２及び第３の信号の両方が非活性化されているときに第１の制御信号を非活性化する第４群のトランジスタを含む第１のデューティ調整回路と、
    第３及び第４の信号の両方が活性化されているときに第２の制御信号を活性化する第５群のトランジスタ、第３及び第４の信号の両方が非活性化されているときに第２の制御信号を非活性化する第６群のトランジスタ、第２及び第３の信号の両方が非活性化されているときに第２の制御信号を非活性化する第７群のトランジスタ、及び、第１及び第４の信号の両方が非活性化されているときに第２の制御信号を非活性化する第８群のトランジスタを含む第２のデューティ調整回路と、
    を含む、請求項１記載の発振開始検出回路。
  6. 前記第１のデューティ調整回路が、出力ノードから第１の制御信号を出力し、
    前記第１群のトランジスタが、第１及び第２の信号の内の一方が印加されるゲート、及び、前記出力ノードに接続されたドレインを有する第１のＮチャネルＭＯＳトランジスタと、第１及び第２の信号の内の他方が印加されるゲート、前記第１のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第２のＮチャネルＭＯＳトランジスタとを含み、
    前記第２群のトランジスタが、第１の信号が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第１のＰチャネルＭＯＳトランジスタと、第２の信号が印加されるゲート、前記第１のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、前記出力ノードに接続されたドレインを有する第２のＰチャネルＭＯＳトランジスタとを含み、
    前記第３群のトランジスタが、第１及び第４の信号の内の一方が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第３のＰチャネルＭＯＳトランジスタと、第１及び第４の信号の内の他方が印加されるゲート、前記第３のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、前記出力ノードに接続されたドレインを有する第４のＰチャネルＭＯＳトランジスタとを含み、
    前記第４群のトランジスタが、第２及び第３の信号の内の一方が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第５のＰチャネルＭＯＳトランジスタと、第２及び第３の信号の内の他方が印加されるゲート、前記第５のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、前記出力ノードに接続されたドレインを有する第６のＰチャネルＭＯＳトランジスタとを含む、
    請求項５記載の発振開始検出回路。
  7. 前記第２のデューティ調整回路が、第２の出力ノードから第２の制御信号を出力し、
    前記第５群のトランジスタが、第３及び第４の信号の内の一方が印加されるゲート、及び、前記第２の出力ノードに接続されたドレインを有する第３のＮチャネルＭＯＳトランジスタと、第３及び第４の信号の内の他方が印加されるゲート、前記第３のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第４のＮチャネルＭＯＳトランジスタとを含み、
    前記第６群のトランジスタが、第３の信号が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第７のＰチャネルＭＯＳトランジスタと、第４の信号が印加されるゲート、前記第７のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、前記第２の出力ノードに接続されたドレインを有する第８のＰチャネルＭＯＳトランジスタとを含み、
    前記第７群のトランジスタが、第２及び第３の信号の内の一方が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第９のＰチャネルＭＯＳトランジスタと、第２及び第３の信号の内の他方が印加されるゲート、前記第９のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、前記第２の出力ノードに接続されたドレインを有する第１０のＰチャネルＭＯＳトランジスタとを含み、
    前記第８群のトランジスタが、第１及び第４の信号の内の一方が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第１１のＰチャネルＭＯＳトランジスタと、第１及び第４の信号の内の他方が印加されるゲート、前記第１１のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、前記第２の出力ノードに接続されたドレインを有する第１２のＰチャネルＭＯＳトランジスタとを含む、
    請求項６記載の発振開始検出回路。
  8. 前記第１のデューティ調整回路が、出力ノードから第１の制御信号を出力し、
    前記第１群のトランジスタが、第１の信号が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第１のＰチャネルＭＯＳトランジスタと、第２の信号が印加されるゲート、前記第１のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、前記出力ノードに接続されたドレインを有する第２のＰチャネルＭＯＳトランジスタとを含み、
    前記第２群のトランジスタが、第１及び第２の信号の内の一方が印加されるゲート、及び、前記出力ノードに接続されたドレインを有する第１のＮチャネルＭＯＳトランジスタと、第１及び第２の信号の内の他方が印加されるゲート、前記第１のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第２のＮチャネルＭＯＳトランジスタとを含み、
    前記第３群のトランジスタが、第１及び第４の信号の内の一方が印加されるゲート、及び、前記出力ノードに接続されたドレインを有する第３のＮチャネルＭＯＳトランジスタと、第１及び第４の信号の内の他方が印加されるゲート、前記第３のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第４のＮチャネルＭＯＳトランジスタとを含み、
    前記第４群のトランジスタが、第２及び第３の信号の内の一方が印加されるゲート、及び、前記出力ノードに接続されたドレインを有する第５のＮチャネルＭＯＳトランジスタと、第２及び第３の信号の内の他方が印加されるゲート、前記第５のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第６のＮチャネルＭＯＳトランジスタとを含む、
    請求項５記載の発振開始検出回路。
  9. 前記第２のデューティ調整回路が、第２の出力ノードから第２の制御信号を出力し、
    前記第５群のトランジスタが、第３の信号が印加されるゲート、及び、第１の電源電位に接続されたソースを有する第３のＰチャネルＭＯＳトランジスタと、第４の信号が印加されるゲート、前記第３のＰチャネルＭＯＳトランジスタのドレインに接続されたソース、及び、前記第２の出力ノードに接続されたドレインを有する第４のＰチャネルＭＯＳトランジスタとを含み、
    前記第６群のトランジスタが、第３及び第４の信号の内の一方が印加されるゲート、及び、前記第２の出力ノードに接続されたドレインを有する第７のＮチャネルＭＯＳトランジスタと、第３及び第４の信号の内の他方が印加されるゲート、前記第７のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第８のＮチャネルＭＯＳトランジスタとを含み、
    前記第７群のトランジスタが、第２及び第３の信号の内の一方が印加されるゲート、及び、前記第２の出力ノードに接続されたドレインを有する第９のＮチャネルＭＯＳトランジスタと、第２及び第３の信号の内の他方が印加されるゲート、前記第９のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第１０のＮチャネルＭＯＳトランジスタとを含み、
    前記第８群のトランジスタが、第１及び第４の信号の内の一方が印加されるゲート、及び、前記第２の出力ノードに接続されたドレインを有する第１１のＮチャネルＭＯＳトランジスタと、第１及び第４の信号の内の他方が印加されるゲート、前記第１１のＮチャネルＭＯＳトランジスタのソースに接続されたドレイン、及び、第２の電源電位に接続されたソースを有する第１２のＮチャネルＭＯＳトランジスタとを含む、
    請求項８記載の発振開始検出回路。
  10. 請求項１〜９のいずれか１項記載の発振開始検出回路を具備する半導体集積回路。
  11. 前記発振回路によって生成される発振信号を入力し、前記発振開始検出回路によって生成される検出信号が活性化されたときに発振信号を出力する出力回路をさらに具備する、請求項１０記載の半導体集積回路。
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