JP2009133698A - Zero point correction circuit - Google Patents

Zero point correction circuit Download PDF

Info

Publication number
JP2009133698A
JP2009133698A JP2007309593A JP2007309593A JP2009133698A JP 2009133698 A JP2009133698 A JP 2009133698A JP 2007309593 A JP2007309593 A JP 2007309593A JP 2007309593 A JP2007309593 A JP 2007309593A JP 2009133698 A JP2009133698 A JP 2009133698A
Authority
JP
Japan
Prior art keywords
zero point
correction circuit
point correction
offset voltage
input signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007309593A
Other languages
Japanese (ja)
Other versions
JP5205942B2 (en
Inventor
Satoru Suzuki
悟 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yokogawa Electric Corp filed Critical Yokogawa Electric Corp
Priority to JP2007309593A priority Critical patent/JP5205942B2/en
Publication of JP2009133698A publication Critical patent/JP2009133698A/en
Application granted granted Critical
Publication of JP5205942B2 publication Critical patent/JP5205942B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Measurement Of Current Or Voltage (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a zero point correction circuit capable of correcting a zero point in a simple configuration while highly holding resolution of measurement. <P>SOLUTION: The zero point correction circuit of a measuring instrument includes an A/D convertor for A/D-converting an input signal and measures the input signal. The zero point correction circuit includes: an offset voltage setting means for outputting an offset voltage of the input signal in a multi-stage; and an adder for making a signal input to the A/D convertor in a prescribed range by offsetting the input signal based on the voltage output from the offset voltage setting means. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、測定装置におけるゼロ点補正回路に関し、特に、測定の分解能を高く保ちつつ簡単な構成でゼロ点の補正ができるゼロ点補正回路に関する。   The present invention relates to a zero point correction circuit in a measuring apparatus, and more particularly to a zero point correction circuit capable of correcting a zero point with a simple configuration while maintaining a high measurement resolution.

一般に、測定装置にはゼロ点の補正が必要とされ、このゼロ点補正の実現方法としては、入力範囲をゼロ点のオフセットを含めて広く取り、デジタル的に処理する方法(以下、「デジタル方式」という。)と、A/D変換器の前段にオフセット回路を設けアナログ的に処理する方法(以下、「アナログ方式」という。)の2種類が存在する。このようなゼロ点の補正に関する先行技術文献としては次のようなものがある。 In general, a measuring device requires zero point correction, and as a method for realizing this zero point correction, a method of taking a wide input range including zero point offset and processing it digitally (hereinafter referred to as “digital method”). And an analog circuit processing method (hereinafter referred to as “analog method”) in which an offset circuit is provided before the A / D converter. Prior art documents relating to such zero point correction include the following.

特開平09―287977号公報JP 09-287777 A

特開平08−001138号公報Japanese Patent Laid-Open No. 08-001138

以下、図3を参照して従来のゼロ点補正回路を説明する。なお、図3は、波形表示装置のゼロ点補正回路の例であり、また、アナログ方式でオフセット電圧を調整する例である。 Hereinafter, a conventional zero point correction circuit will be described with reference to FIG. FIG. 3 is an example of the zero point correction circuit of the waveform display device, and is an example of adjusting the offset voltage in an analog manner.

ATT/AMP10は、入力信号の振幅を調整するアッテネータとアンプで構成されている。ADC11は、A/D変換器であり、ATT/AMP10から入力されたアナログの波形データをデジタル変換する。 The ATT / AMP 10 includes an attenuator for adjusting the amplitude of an input signal and an amplifier. The ADC 11 is an A / D converter and digitally converts analog waveform data input from the ATT / AMP 10.

波形データ処理部12は、ADC11から入力された波形データを後述する波形メモリ13に格納したり、波形表示部14で表示するための表示データに変換したりする。波形メモリ13は、波形データ処理部12から入力された波形データを格納する。波形表示部14は、LCD(Liquid Crystal Display)等で構成されている。 The waveform data processing unit 12 stores the waveform data input from the ADC 11 in a waveform memory 13 to be described later, or converts the waveform data into display data for display on the waveform display unit 14. The waveform memory 13 stores the waveform data input from the waveform data processing unit 12. The waveform display unit 14 is configured by an LCD (Liquid Crystal Display) or the like.

DAC15は、ATT/AMP10に対して、入力信号に加算すべきオフセット電圧を出力する。制御部16は、CPUやメモリ等で構成されており、DAC15に対して出力するべきオフセット電圧に関する命令を与える。キー入力部17は、ユーザによって各種設定がなされる。ロータリーエンコーダ18は、左右に回転させることによってオフセット電圧を調整し、ゼロ点を調整する。 The DAC 15 outputs an offset voltage to be added to the input signal to the ATT / AMP 10. The control unit 16 is configured by a CPU, a memory, and the like, and gives a command related to an offset voltage to be output to the DAC 15. Various settings are made on the key input unit 17 by the user. The rotary encoder 18 adjusts the offset voltage by rotating left and right to adjust the zero point.

このように、従来のアナログ方式のゼロ点補正回路は、DAC15でATT/AMP10に電圧を加えてオフセット電圧を調整していた。 As described above, in the conventional analog zero point correction circuit, the DAC 15 adjusts the offset voltage by applying a voltage to the ATT / AMP 10.

しかし、図3の回路では、DAC15で電圧を調整するため、その周辺回路を含めると回路構成が複雑となる。さらに、DAC15に求められる分解能は、測定の分解能よりも高分解能であることが必要となるため、オフセットDAC15の価格が高価となる。 However, in the circuit of FIG. 3, since the voltage is adjusted by the DAC 15, the circuit configuration becomes complicated if the peripheral circuit is included. Furthermore, since the resolution required for the DAC 15 needs to be higher than the measurement resolution, the price of the offset DAC 15 becomes expensive.

一方、デジタル方式では、ゼロ入力時のA/D変換器の値をVz、測定時のA/D変換器の値をVmとすると、A/D変換器から出力される測定波形等の電圧Voは、
Vo=Vm−Vz
として計算されるが、これだとアナログ部分のオフセット電圧が大きい場合に、測定可能範囲を定格より大きくとらなくてはならなくなるため、その分、測定の分解能が低下せざるを得なくなるという問題点がり、また、ノイズの影響も大きくなる。
On the other hand, in the digital method, when the value of the A / D converter at the time of zero input is Vz and the value of the A / D converter at the time of measurement is Vm, the voltage Vo such as a measurement waveform output from the A / D converter. Is
Vo = Vm-Vz
However, if the offset voltage of the analog part is large, the measurable range must be larger than the rated value, so the measurement resolution must be reduced accordingly. In addition, the influence of noise increases.

本発明は、これらの問題点に鑑みてなされたものであり、測定の分解能を高く保ちつつ簡単な構成でゼロ点の補正ができるゼロ点補正回路を提供する。   The present invention has been made in view of these problems, and provides a zero point correction circuit capable of correcting a zero point with a simple configuration while maintaining high measurement resolution.

このような課題を達成するために請求項1記載の発明は、
入力信号をA/D変換するA/D変換器を備え、この入力信号を測定する測定装置のゼロ点補正回路において、
入力信号のオフセット電圧を多段階に出力するオフセット電圧設定手段と、
入力信号を前記オフセット電圧設定手段から出力された電圧に基づいてオフセットすることにより前記A/D変換器に入力される信号を所定の範囲内にする加算器と
を備える。
In order to achieve such a problem, the invention described in claim 1
In a zero point correction circuit of a measuring apparatus that includes an A / D converter for A / D converting an input signal and measures the input signal,
Offset voltage setting means for outputting the offset voltage of the input signal in multiple stages;
An adder that offsets the input signal based on the voltage output from the offset voltage setting means to bring the signal input to the A / D converter within a predetermined range.

また、請求項2記載の発明は、請求項1記載のゼロ点補正回路において、
前記オフセット電圧設定手段が、基準電圧をアッテネートするATTとこのATTでアッテネートされた基準電圧を多段階に減衰するSWとで構成される。
According to a second aspect of the present invention, in the zero point correction circuit according to the first aspect,
The offset voltage setting means includes an ATT that attenuates a reference voltage and a SW that attenuates the reference voltage attenuated by the ATT in multiple stages.

本発明では、次のような効果がある。加算器にATTを介して基準電圧を入力し、測定範囲を定格範囲内に合わせるため、測定の分解能を高く保ちつつ簡単な構成でゼロ点の補正ができる。また、その結果、アナログのオフセットが大きくても、デジタル方式のゼロ点補正回路と比べて測定範囲を広く取る必要がなくなり、分解能を低下させること無くゼロ点を補正することができる。   The present invention has the following effects. Since the reference voltage is input to the adder via the ATT and the measurement range is set within the rated range, the zero point can be corrected with a simple configuration while keeping the measurement resolution high. As a result, even if the analog offset is large, it is not necessary to take a wider measurement range than the digital zero point correction circuit, and the zero point can be corrected without reducing the resolution.

以下、本発明のゼロ点補正回路の構成例を説明する。図1は本発明のゼロ点補正回路の構成例である。ATT20はアッテネータであり基準電圧を減衰する。SW21はATT20の出力と接続され、後述する加算器22に対してアッテネートされた基準電圧を多段階に切り替えて出力するスイッチである。また、ATT20とSW21でオフセット電圧設定手段25を構成する。 Hereinafter, a configuration example of the zero point correction circuit of the present invention will be described. FIG. 1 shows a configuration example of a zero point correction circuit of the present invention. The ATT 20 is an attenuator and attenuates the reference voltage. The SW 21 is connected to the output of the ATT 20 and is a switch that switches and outputs a reference voltage attenuated to an adder 22 described later in multiple stages. Moreover, the offset voltage setting means 25 is comprised by ATT20 and SW21.

加算器22には被測定波形等が入力されると共に、ATT20を介してアッテネートされた値が入力される。ADC23はA/D変換器である。制御部24は、オフセット電圧設定手段25のSW21に対してどの段階のオフセット電圧を出力するか命令する。 A waveform to be measured is input to the adder 22 and a value attenuated via the ATT 20 is input. The ADC 23 is an A / D converter. The control unit 24 commands the SW 21 of the offset voltage setting unit 25 which offset voltage is to be output.

なお、図3の例で示した波形表示部、波形メモリ等については波形測定装置を動作させるためには必要になるものの、本発明の本質的な部分とは無関係なので、ADC23以降の構成については説明を省略する。 Although the waveform display unit, waveform memory, and the like shown in the example of FIG. 3 are necessary for operating the waveform measuring apparatus, they are irrelevant to the essential part of the present invention. Description is omitted.

次に、図1の動作について図2を参照して説明する。図2は本発明の動作説明図である。図2の縦軸は電圧軸であり、横軸は左から右に行くに従ってゼロ点補正の手順が進んでいくことを意味している。従って、ゼロ点補正の手順は図2を左側から右側に順に追っていく必要がある。 Next, the operation of FIG. 1 will be described with reference to FIG. FIG. 2 is a diagram for explaining the operation of the present invention. The vertical axis in FIG. 2 is the voltage axis, and the horizontal axis means that the zero point correction procedure proceeds from left to right. Therefore, the zero point correction procedure needs to follow FIG. 2 in order from the left side to the right side.

まず、アナログのゼロ点を測定する。そうすると、Vz1(アナログオフセット量30)が求められ、このVz1を基準に補正前入力範囲31が定まる。ところで、補正前入力範囲31は、定格範囲33を外れている。従って、入力範囲(つまり実際の測定範囲)をこの位置にしたのでは高精度に測定をすることができない。 First, the analog zero point is measured. Then, Vz1 (analog offset amount 30) is obtained, and the pre-correction input range 31 is determined based on this Vz1. Incidentally, the pre-correction input range 31 is out of the rated range 33. Therefore, if the input range (that is, the actual measurement range) is set to this position, measurement cannot be performed with high accuracy.

そこで、ゼロ点がある値より大きくなった場合は、制御部24はオフセット電圧設定手段25を切り換えてアナログ入力をシフトする。ここではシフト量34をVsとする。この状態で、再びアナログのゼロ点を測定する。補正後のゼロ点Vz2は、
Vz2=Vz1−Vs
の計算式で求められる。
Therefore, when the zero point becomes larger than a certain value, the control unit 24 switches the offset voltage setting means 25 to shift the analog input. Here, the shift amount 34 is Vs. In this state, the analog zero point is measured again. The zero point Vz2 after correction is
Vz2 = Vz1-Vs
It is calculated by the following formula.

以上の手順を経ることによりオフセットの補正ができるので、この状態で被測定波形等の入力を測定する。ここでは、加算器22へアナログの入力値Vmが加えられるものとする。そして、加算器22の出力電圧をVoとすると、Voは、
Vo=Vm−Vz2
の計算式で求められ、この値が真の測定値となる。
Since the offset can be corrected through the above procedure, the input of the measured waveform or the like is measured in this state. Here, it is assumed that an analog input value Vm is added to the adder 22. When the output voltage of the adder 22 is Vo, Vo is
Vo = Vm−Vz2
This value is obtained as a true measurement value.

具体的には、次の様にゼロ点を求める。
測定可能範囲32 ±1V
定格範囲33 ±0.8V
の場合、
アナログのオフセットが0.2V以上になると定格範囲が測定可能範囲を外れてしまう。
Specifically, the zero point is obtained as follows.
Measurable range 32 ± 1V
Rated range 33 ± 0.8V
in the case of,
If the analog offset is 0.2 V or more, the rated range is out of the measurable range.

そこで本発明を実現し得る下記特性のオフセット電圧設定手段25、及び加算器22を利用してゼロ点を設定する。まず、オフセット電圧設定手段25の切り換え点を
+0、 ±0.1V、 ±0.2V
とし、ゼロ点の測定値が0〜0.1Vとすると、 オフセット電圧設定手段25の設定値は「0」となる。
Therefore, the zero point is set using the offset voltage setting means 25 and the adder 22 having the following characteristics capable of realizing the present invention. First, the switching point of the offset voltage setting means 25 is
+0, ± 0.1V, ± 0.2V
If the measured value at the zero point is 0 to 0.1 V, the set value of the offset voltage setting means 25 is “0”.

以下、同様にしてゼロ点の測定値とオフセット電圧設定手段25の関係は次のようになる。
ゼロ点の測定値 0.1〜0.2 ATT −0.1
ゼロ点の測定値 0.2〜0.3 ATT −0.2
ゼロ点の測定値 −0.1〜0 ATT 0
ゼロ点の測定値 −0.1〜−0.2 ATT 0.1
ゼロ点の測定値 −0.2〜−0.3 ATT 0.2
Similarly, the relationship between the measured value of the zero point and the offset voltage setting means 25 is as follows.
Measured value of zero point 0.1-0.2 ATT -0.1
Measured value of zero point 0.2 to 0.3 ATT -0.2
Measured value of zero point -0.1-0 ATT 0
Measured value of zero point -0.1 -0.2 ATT 0.1
Measured value of zero point -0.2 to -0.3 ATT 0.2

以下、アナログオフセットが0.05Vの場合、0.11Vの場合、0.25Vの場合を例にとり、測定範囲(補正後入力範囲)が定格範囲33に入ることを説明する。   Hereinafter, the case where the analog offset is 0.05 V, 0.11 V, and 0.25 V will be taken as an example to explain that the measurement range (corrected input range) falls within the rated range 33.

まず、アナログオフセット量30が0.05Vの場合
0<vz1<0.1
となるのでATT20出力は「0」、つまりVs=0となる。従って、補正後のゼロ点は、
Vz2=Vz1=0.05
となる。
First, when the analog offset amount 30 is 0.05 V, 0 <vz1 <0.1
Therefore, the ATT20 output is “0”, that is, Vs = 0. Therefore, the zero point after correction is
Vz2 = Vz1 = 0.05
It becomes.

次に、アナログオフセット量30が0.11Vの場合
0.1<Vz1<0.2
となるのでATT出力は「−0.1」、つまりVs=−0.1となる。従って、補正後のゼロ点は、
Vz2=Vz1−0.1=0.01
となる。
Next, when the analog offset amount 30 is 0.11 V, 0.1 <Vz1 <0.2
Therefore, the ATT output is “−0.1”, that is, Vs = −0.1. Therefore, the zero point after correction is
Vz2 = Vz1-0.1 = 0.01
It becomes.

最後に、アナログオフセット量30が0.25Vの場合を例にとると、
0.2<Vz1<0.3
となるのでATT出力は「−0.2」、つまりVs=−0.2Vとなる。従って、補正後のゼロ点は、
Vz2=Vz1−0.2=0.05
となり、測定範囲が定格範囲に入る。
Finally, taking the case where the analog offset amount 30 is 0.25 V as an example,
0.2 <Vz1 <0.3
Therefore, the ATT output is “−0.2”, that is, Vs = −0.2V. Therefore, the zero point after correction is
Vz2 = Vz1-0.2 = 0.05
Thus, the measurement range falls within the rated range.

なお、デジタル方式のみを利用した場合、測定範囲が定格範囲に入るようにするために例えば、定格範囲を±0.7Vにするなどして広くしなければならず、その結果分解能が低下する。また、ノイズの影響も大きくなってしまう。   Note that when only the digital method is used, in order to make the measurement range fall within the rated range, for example, the rated range must be widened by ± 0.7 V, resulting in a decrease in resolution. In addition, the influence of noise is increased.

また、本発明では、ゼロ点の補正のためにATT20とSW21の組み合わせからなるオフセット電圧設定手段25を使用したが、DAコンバータを使用しても良い。一般にDAコンバータはATTと比べて高価であるが、仮にその場合でも補正動作が上述のように1回ですむこと、及びアナログ的にはラフな補正で済むことに起因して、高分解能のDAコンバータを用いる必要がなく、従来技術と比べると安価に構成することができる。 In the present invention, the offset voltage setting means 25 comprising a combination of ATT 20 and SW 21 is used for zero point correction, but a DA converter may be used. In general, the DA converter is more expensive than the ATT, but even in that case, the correction operation is only once as described above, and the rough correction in analog is sufficient. There is no need to use a converter, and the cost can be reduced compared to the prior art.

このように、加算器22にオフセット電圧設定手段25を介してアッテネートされた値を入力することにより、測定範囲を定格範囲内に合わせるため、測定の分解能を保ちつつ簡単な構成でゼロ点の補正ができる。また、その結果、アナログのオフセットが大きくても、デジタル方式のゼロ点補正回路と比べて測定範囲を広く取る必要がなくなり、分解能を低下させること無くゼロ点を補正することができる。 In this way, by inputting the value attenuated via the offset voltage setting means 25 to the adder 22, the measurement range is set within the rated range, so that the zero point can be corrected with a simple configuration while maintaining the measurement resolution. Can do. As a result, even if the analog offset is large, it is not necessary to take a wider measurement range than the digital zero point correction circuit, and the zero point can be corrected without reducing the resolution.

本発明によるゼロ点補正回路の構成図である。It is a block diagram of the zero point correction circuit by this invention. 本発明の動作の説明図である。It is explanatory drawing of operation | movement of this invention. 従来技術によるアナログ方式のゼロ点補正回路の構成図である。It is a block diagram of the analog type zero point correction circuit by a prior art.

符号の説明Explanation of symbols

20 ATT
21 SW
22 加算器
23 ADC
24 制御部
25 オフセット電圧設定手段


20 ATT
21 SW
22 Adder 23 ADC
24 Control unit 25 Offset voltage setting means


Claims (2)

入力信号をA/D変換するA/D変換器を備え、この入力信号を測定する測定装置のゼロ点補正回路において、
入力信号のオフセット電圧を多段階に出力するオフセット電圧設定手段と、
入力信号を前記オフセット電圧設定手段から出力された電圧に基づいてオフセットすることにより前記A/D変換器に入力される信号を所定の範囲内にする加算器と
を備えたことを特徴とするゼロ点補正回路。
In a zero point correction circuit of a measuring apparatus that includes an A / D converter for A / D converting an input signal and measures the input signal,
Offset voltage setting means for outputting the offset voltage of the input signal in multiple stages;
An adder that offsets the input signal based on the voltage output from the offset voltage setting means to bring the signal input to the A / D converter into a predetermined range. Point correction circuit.
前記オフセット電圧設定手段は、基準電圧をアッテネートするアッテネータとこのアッテネータでアッテネートされた基準電圧を多段階に減衰するスイッチとで構成されることを特徴とする請求項1記載のゼロ点補正回路。   2. The zero point correction circuit according to claim 1, wherein the offset voltage setting means comprises an attenuator that attenuates a reference voltage and a switch that attenuates the reference voltage attenuated by the attenuator in multiple stages.
JP2007309593A 2007-11-30 2007-11-30 Zero point correction circuit Active JP5205942B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007309593A JP5205942B2 (en) 2007-11-30 2007-11-30 Zero point correction circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007309593A JP5205942B2 (en) 2007-11-30 2007-11-30 Zero point correction circuit

Publications (2)

Publication Number Publication Date
JP2009133698A true JP2009133698A (en) 2009-06-18
JP5205942B2 JP5205942B2 (en) 2013-06-05

Family

ID=40865721

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007309593A Active JP5205942B2 (en) 2007-11-30 2007-11-30 Zero point correction circuit

Country Status (1)

Country Link
JP (1) JP5205942B2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013505875A (en) * 2009-09-29 2013-02-21 ルノー・トラックス Electronically controlled parking and brake system
JP2018084557A (en) * 2016-11-25 2018-05-31 日置電機株式会社 Waveform recording apparatus

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01123161A (en) * 1987-11-06 1989-05-16 Sharp Corp Zero offset correction apparatus of voltage measuring device
JP2000338144A (en) * 1999-05-31 2000-12-08 Advantest Corp Calibration method of peak-to-peak voltage measuring device and peak-to-peak voltage measuring device using the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01123161A (en) * 1987-11-06 1989-05-16 Sharp Corp Zero offset correction apparatus of voltage measuring device
JP2000338144A (en) * 1999-05-31 2000-12-08 Advantest Corp Calibration method of peak-to-peak voltage measuring device and peak-to-peak voltage measuring device using the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013505875A (en) * 2009-09-29 2013-02-21 ルノー・トラックス Electronically controlled parking and brake system
JP2018084557A (en) * 2016-11-25 2018-05-31 日置電機株式会社 Waveform recording apparatus

Also Published As

Publication number Publication date
JP5205942B2 (en) 2013-06-05

Similar Documents

Publication Publication Date Title
JP5261349B2 (en) Apparatus and method for compensated sensor output
US9571117B2 (en) Digital-analog conversion apparatus and method
JP5205942B2 (en) Zero point correction circuit
US10254137B2 (en) Photoelectric encoder for deconcentrating calculation load and reducing power consumption and measuring instrument including thereof
US20100004888A1 (en) Measurement apparatus
JP5376338B2 (en) Rotation angle detector
JPH08122166A (en) Method and instrument for measuring temperature
JP2009180522A (en) Angle detection apparatus and method for acquiring angle correction curve of the same
JP2015154352A (en) sensitivity adjustment circuit
JP2007322145A (en) Ac signal measuring instrument and its offset adjustment method
JPH0225126Y2 (en)
JP2008014648A (en) Measuring instrument
JP2007101297A (en) Compensating circuit of encoder output signal
JP2006165737A (en) Analog signal processing apparatus
JP2006295052A (en) Controller and display device having the same
JP2020016452A (en) Signal processing circuit of rotation angle sensor and signal processing method of rotation angle sensor
JP2005033606A (en) A/d converter, offset voltage of a/d converter and gain control method
JP2010078341A (en) Method for compensating error of encoder
JPH0712852A (en) Waveform measuring equipment having waveform generating function
JP3154311B2 (en) Input conversion display device
JP2008215898A (en) Impedance measurement apparatus
JP2005198120A (en) Jitter generator
JP2006250691A (en) Rotation direction detection system of rotary encoder
JP2007132905A (en) Ic tester
JPH0223721A (en) Method for switching range of a/d converter

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101018

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120904

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121115

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130204

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160301

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5205942

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150