JP2009130587A - 発振回路および発振器 - Google Patents

Abstract

【課題】発振回路におけるロード電流の消費電力を低減化して、周波数調整の安定化を図ることを目的としている。
【解決手段】本発明の発振回路１０は、外部の圧電振動子２２を発振させ発振信号を出力する発振部２０と、圧電振動子２２が発振している状態で発振信号を出力するか否かを切替える出力バッファ６０と、発振部２０に接続された負荷容量を備え、この負荷容量を可変する可変容量回路３０と、可変容量回路３０の補正値データを記憶する記憶部４２と、記憶部４２からの補正値データを保持し、負荷容量を可変する信号を可変容量回路３０へ出力するラッチ回路４４と、出力バッファ６０における出力停止から出力開始への切替えをトリガとして、ラッチ回路４４に記憶部４２の補正値データをロードする読み込み制御部５０と、を備えている。
【選択図】図１

Description

本発明は、発振回路および発振器に係り、特に発振周波数を調整する機能を備えた発振回路およびそれを備えた発振器に関するものである。

圧電振動子を用いた発振回路は、製造時、実装時などにおいて発振周波数にばらつきを有することがあるため、高精度の発振周波数が必要となる場合、周波数調整を行っている。

図５は従来の圧電発振回路のブロック構成図である。圧電発振回路の一例として、以下温度補償型の圧電発振器について説明する。デジタル温度補償型圧電発振器１は、この圧電発振器１の周波数温度特性を補償するための補正値データを予め記憶部２に保存している。また圧電発振器１は、圧電振動子３の周囲温度を温度センサ９のアナログ／デジタル（Ａ／Ｄ）コンバータ４を備えた温度計測部により測定して、この計測信号をデジタル信号で記憶部２に出力している。なおＡ／Ｄコンバータ４から出力されたデジタル信号は、すべての桁が記憶部２に入力される。そして圧電発振器１は、記憶部２に保存されている補正値をデジタル信号に応じて読み出して発振回路５に出力し、発振回路５に設けられている可変容量回路６の容量値を補正値に基づいて調整することにより圧電振動子３を温度補償している。

また圧電発振器１は、上述した構成に加えて１Ｈｚのタイミング信号を入力し、前記温度計測部を１秒毎に間欠的に動作させ、記憶部２で補正値を読み出す動作を１秒毎に間欠的に行わせる制御部７を備えるとともに、記憶部２から出力された補正値を保持するラッチ８を備えることにより、平均すると消費電流を抑えて、低消費電力化を図ることができる。このような温度補償型の圧電発振器が特許文献１に開示されている。

ここで従来の周波数調整方法は、上記記憶部を使って、可変容量回路中のどのトランジスタをオンさせてどの容量をオンするかを決めている。このとき記憶部の読み込み（ロード）動作が必要となる。この読み込み動作の際に電流が発生する。一例として、３２ｋの発振器のような低周波を想定した場合、この電流は数マイクロアンペアと、読み出す電流は非常に小さい微電流であるが全消費電流に影響してくる。
特開平３−１２６３０６号公報

従来、記憶部を読み込む（ロード）タイミングは、以下に示すタイミングで行われている。
まず常に記憶部をロードし続ける場合がある。すなわち内部クロックにより常に読み込むタイミングを伺っている状態であり、このとき非常に早い周期で読み続けている。従って、記憶部を常にロードしているため、ラッチ８の保持している値が異常な値になってしまう現象、すなわちデータ化けが発生した場合でも、すぐに元に戻ることになる。しかしながらロード電流が増加して、結果的に全消費電力も増加してしまう問題がある。

また、内部クロックで定期的にロードタイミングを作る場合がある。すなわち内部クロックにより、常に読み続けるのではなく、数秒毎など所定の周期で読み続けている状態である。このような定期的にロードする場合、データ化けが発生しても、次にロードする時に元に戻ることになる。しかしながら常にロードする場合と同様に、ロード電流が増加して、結果的に全消費電力も増加しまう問題がある。なお特許文献１は、タイミングコントローラなど内部で定期的な信号を送り、定期的なデータの読み出しを行っている。

さらに電源投入時にのみ記憶部をロードする場合がある。起動直後にロードするのみであるため、データ化けが発生した場合、発振器の電源投入作業をやり直すまではデータ化けの状態を維持することになり、再度電源投入作業をやり直すまで正常なデータがロードできないとともに、再起動し、発振信号を出力するまでに時間がかかるという問題がある。

そこで本発明は、上記従来技術の問題点を解決するため、発振回路におけるロード電流の消費電力を低減化して、発振器の周波数調整の安定化を図ることを目的としている。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。

［適用例１］本発明の発振回路は、外部の圧電振動子を発振させ発振信号を出力する発振部と、前記圧電振動子が発振している状態で前記発振信号を出力するか否かを切替える出力切替部と、前記発振部に接続された負荷容量を備え、前記負荷容量を可変する可変容量回路と、前記可変容量回路の補正値データを記憶する記憶部と、前記記憶部からの前記補正値データを保持し、前記負荷容量を可変する信号を前記可変容量回路へ出力するラッチ回路と、前記出力切替部における出力停止から出力開始への切替えをトリガとして、前記ラッチ回路に前記記憶部の前記補正値データをロードする読み込み制御部と、を備えたことを特徴とする発振回路。
このような特徴を有する発振回路であれば、圧電振動子の発振中に出力停止から出力開始に切替えたところでラッチ回路に記憶部から補正値データをロードすることができる。このため、発振中の出力開始に切替えたところで記憶部をロードして、所定の負荷容量値に戻すことにより高精度に調整された発振器出力を得ることができるとともに、発振回路の消費電力の低減化を図ることができる。

［適用例２］適用例１に記載の発振回路であって、前記読み込み制御部は、前記出力切替部において前記出力停止から前記出力開始への前記切替えが行われてから複数回ロードさせるタイミングコントローラを備えたことを特徴とする発振回路。
このような特徴を有する発振回路であれば、ラッチ回路で読み込んだデータが何らかの影響でデータ化けが生じた場合でも、次のロード時に元のデータに戻すことができるとともに、発振回路の消費電力の低減化を図ることができる。

［適用例３］前記適用例１または２に記載の発振回路であって、前記発振信号を出力するか否かを制御する信号が外部から入力される出力制御端子を備え、前記読み込み制御部は、前記出力制御端子に接続されていることを特徴とする発振回路。
このような特徴を有する発振回路であれば、例えばユーザの出力命令時に記憶部の補正値データをロードするようにしている。このため、ロード時の消費電力を低減して、発振回路の全消費電力の低減化を図ることができる。また出力停止時に記憶部をロードしないため、発振回路の負荷容量値を最小にすることで、消費電力の低減化を図ることができる。

［適用例４］本発明の発振回路は、外部の圧電振動子を発振させ発振信号を出力する発振部と、前記振動部に接続された負荷容量を備え、前記負荷容量を可変する可変容量回路と、前記可変容量回路の補正値データを記憶する記憶部と、前記記憶部からの前記補正値データを保持し、前記負荷容量を可変する信号を前記可変容量回路へ出力するラッチ回路と、外部電源から供給される電源電圧の値が第１の電圧値より低い値から高い値に変化したことをトリガとして、前記ラッチ回路に前記記憶部の前記補正値データをロードする読み込み制御部と、を備えたことを特徴とする発振回路。
このような特徴を有する発振回路であれば、発振回路の電源低下時に記憶部の補正値データをロードするようにしている。このため、ロード時の消費電力の低減化を図ることができる。

［適用例５］適用例１ないし４のいずれかに記載の発振回路と、前記発振回路に接続された圧電振動子とを備えたことを特徴とする発振器。
発振器は、前述した特徴を有する発振回路を備えているので、例えば発振中の出力開始に切替えたところで記憶部をロードして、所定の負荷容量値に戻すことにより、高精度に調整された発振器出力を得ることができるとともに、発振器の全消費電力の低減化を図ることができる。

本発明の発振回路および発振器の実施形態について、添付の図面を参照しながら以下詳細に説明する。
図１は第１実施形態の発振回路のブロック構成図である。
図示のように本発明の発振回路１０は、圧電素子を備えた発振回路である。発振回路１０は、発振部２０と、可変容量回路３０と、周波数制御信号発生部４０と、読み込み制御部５０を基本構成としている。
具体的に発振部２０は、フィードバック抵抗２４と、インバータ増幅器２６から構成されている。

発振部２０に接続する外部の圧電振動子２２は、例えば音叉型圧電振動子、厚みすべり圧電振動子、弾性表面波共振子等であればよい。
フィードバック抵抗２４は、帰還抵抗であり、圧電振動子２２の発振後、インバータ出力側から、電流および信号を帰還させ、圧電振動子２２の発振を継続させている。

インバータ増幅器２６は、その出力が入力側にフィードバックされて電源電圧の１／２を動作点とする極性の反転した増幅器である。
このフィードバック抵抗２４とインバータ増幅器２６の構成により、前述の圧電振動子２２を振動させることができる。

可変容量回路３０は、コンデンサ３２とスイッチ３４とを直列に接続した直列回路３５を複数有する。可変容量回路３０は、圧電振動子２２の一端側が接続された振動子端子３６，３８とグランドとの間に直列回路３５が複数並列に接続されている。このため可変容量回路３０は、発振回路１０の負荷容量を可変できる。そして可変容量回路３０は、後述する記憶部４２からの補正値データに応じて容量値が変化する。

次に、周波数制御信号発生部４０は、記憶部４２とラッチ回路４４から構成されている。
記憶部４２として、本実施形態では、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を用いている。ＥＥＰＲＯＭは、一般に不揮発性のメモリであり、電気的に内容を書き換えることができるＲＯＭであるとともに、予め圧電振動子の基準となる周波数の発振信号を発振回路１０が出力するように、補正値データを設定してある。

記憶部４２に書き込んだ補正値データで可変容量回路３０をコントロールする場合、記憶部４２から補正値データを読み出してラッチする必要がある。
ラッチ回路４４は、記憶部４２の補正値データを入力すると、新たなデータが入力されるまでこれを保持するとともに、発振部２０に接続する可変容量回路３０に発振回路１０の負荷容量を可変するための周波数制御信号を出力している。

さらに本発明の発振回路１０は、読み込み制御部５０を備えている。読み込み制御部５０は、ラッチ回路４４に接続しており、ラッチ回路４４が記憶部４２からの補正値データを読み込む信号を制御している。

また読み込み制御部５０は、タイミングコントローラを備える構成とすることもできる。タイミングコントローラは、あらかじめ定めた所定の間隔で、ラッチ回路４４が記憶部４２からの補正値データを読み込む制御信号を送り続けるように構成することができる。

また発振部２０の出力側には、出力バッファ６０が接続している。出力バッファ６０は、発振部２０からの出力信号を増幅して、発振回路１０の出力端子６２へ出力する。また、出力バッファ６０は、そのインピーダンスを調整することにより、発振部２０からの出力信号を出力端子６２へ出力するか否かの制御を行う出力切替部として動作している。

上記構成による発振回路の周波数調整方法について以下説明する。
発振回路１０の周波数調整は、あらかじめ記憶部４２に記録してある補正値データに基づいて圧電振動子２２の周波数を調整する。

まず読み込み制御部５０からラッチ回路４４へロードを開始する制御信号を送る。この制御信号は、圧電振動子の発振中に、出力切替部である出力バッファ６０において発振回路の出力停止から出力開始に切替えたところで行う。

ラッチ回路４４は、読み込み制御部５０の制御信号に基づいて、記憶部４２からあらかじめ設定してある補正値データを引き上げる。そしてラッチ回路４４では、補正値データが入力すると、新たな補正値データが入力されるまで、これを保持するとともに、発振部２０に接続する可変容量回路３０に出力する。

可変容量回路３０では、記憶部４２に記録された補正値データが入力されると、この補正値データに応じて各スイッチ３４をオンまたはオフして容量値を調整する。これにより圧電振動子２２の発振周波数が調整なされる。このように発振回路１０から出力される信号は周波数補償されて出力される。
そして出力信号は出力バッファ６０で増幅されて、発振回路１０の外部へ出力される。

図２は発振回路のタイミングチャートを示している。同図（１）に１回ロードする場合、（２）に複数回ロードする場合のタイミングチャートをそれぞれ示している。
まず図２（１）に示すように、読み込み（ロード）のタイミングは、発振中の出力開始と同時に、読み込み動作を行うようにしている。このようにロードのタイミングを制御する構成により、発振回路の消費電力を低減させることができる。

また図２（２）に示すように出力開始と同時に読み込みを行った後、タイミングコントローラによる任意に設定した回数で読み込みを行うように構成してもよい。このような構成により、発振回路の消費電力を低減させることができるとともに、データ化けが生じた場合でも、次の読み込みで元に戻すことができる。

図３は第２実施形態の発振回路の説明図である。図示のように第２実施形態に係る発振回路１１０と図１に示す発振回路１０との構成上の相違は、読み込み制御部５０に出力制御端子７０を接続した構成である。その他の構成は図１に示す発振回路１０の構成と同一であり、その詳細な説明を省略する。
出力制御端子７０は、圧電振動子の発振中に出力を出すか否かを制御する信号をユーザが入力する端子である。

出力制御端子７０は、読み込み制御部５０および出力バッファ６０に接続している。発振器のユーザは、出力制御端子７０へ出力開始または出力停止に対応した電位を持った制御信号を入力し、その制御信号が読み込み制御部５０および出力バッファ６０のそれぞれに入力される。本実施形態では、出力開始と高電位（Ｈｉｇｈ）が、出力停止と低電位（Ｌｏｗ）がそれぞれ対応している。

発振器のユーザが発振信号の出力を開始したい場合は、出力開始に対応した電位を持った制御信号が出力制御端子７０に印加され、その制御信号は読み込み制御部５０へ入力される。読み込み制御部５０では、前述のように１回のみ読み込みさせるように構成することや、タイミングコントローラを用いて複数回読み込みさせるように構成することもできる。一方、出力停止に対応した電位を持った制御信号が、出力制御端子７０に印加された場合、読み込み制御部５０は読み込みのための動作を行わない。

このような第２実施形態の発振回路１１０によれば、第１実施形態と同様のタイミングで記憶部の補正値データを読み込むことにより、消費電力を低減することが可能となる。

図４は第３実施形態の発振回路の説明図である。
第３実施形態の発振回路２１０は、第２実施形態の発振回路１１０の出力制御端子７０に変えて、読み込み制御部５０に電源監視部８０を接続した構成である。

電源監視部８０は、電源端子８２に接続されている。そして電源監視部８０は、発振回路１０の電源電圧が所定の電圧値Ｖ１より低い値に変化した後、Ｖ１より高い値に変化したことを検出し、電源復帰検出信号を読み込み制御部５０へ出力する。なお、所定の電圧値Ｖ１は、ラッチ回路４４の保持している値にデータ化けが生じる可能性がある電源電圧範囲の最大値より高い値に設定されている。このような構成による第３実施形態の発振回路２１０では、電源監視部８０の電源復帰検出信号が読み込み制御部５０に入力されると、読み込み制御部５０により制御信号がラッチ回路４４に送られる。ラッチ回路４４では、第１実施形態と同様に記憶部４２の補正値データが読み出され、可変容量回路に一時保持したデータが送られて、周波数補正がなされる。このような構成により、発振回路に供給される電源電圧が低下しデータ化けが発生しやすい状況になった場合に、電源電圧が復帰した直後に記憶部の補正値データを読み込むことができ、データ化けにより発振周波数がずれた状態で出力する事態を防止しつつ、消費電力を低減することができる。

上記構成による発振回路は、外部の圧電振動子と電気的に接続する構成で説明した。次に上記構成による発振回路と、発振回路の振動部に接続された圧電振動子を備えた構成の発振器について説明する。このような発振器であれば、発振器は、前述した特徴を有する発振回路を備えているので、例えば発振中の出力開始に切替えたところで記憶部をロードして、所定の負荷容量値に戻すことにより、高精度に調整された発振器出力を得ることができるとともに、発振器の全消費電力の低減化を図ることができる。

第１実施形態の発振回路のブロック構成図である。 第１実施形態の発振回路のタイミングチャートである。 第２実施形態の発振回路のブロック構成図である。 第３実施形態の発振回路のブロック構成図である。 従来の発振回路のブロック構成図である。

符号の説明

１………圧電振動発振器、２………記憶部、３………圧電振動子、４………アナログ／デジタル（Ａ／Ｄ）コンバータ、５………発振回路、６………可変容量回路、７………制御部、８………ラッチ、９………温度センサ、１０，１１０，２１０………発振回路、２０………発振部、２２………圧電振動子、２４………フィードバック抵抗、２６………インバータ増幅器、３０………可変容量回路、３２………コンデンサ、３４………スイッチ、３５………直列回路、３６，３８………振動子端子、４０………周波数制御信号発生部、４２………記憶部、４４………ラッチ回路、５０………読み込み制御部、６０………出力バッファ、６２………出力端子、７０………出力制御端子、８０………電源監視部、８２………電源端子。

Claims (5)

1. 外部の圧電振動子を発振させ発振信号を出力する発振部と、
   前記圧電振動子が発振している状態で前記発振信号を出力するか否かを切替える出力切替部と、
   前記発振部に接続された負荷容量を備え、前記負荷容量を可変する可変容量回路と、
   前記可変容量回路の補正値データを記憶する記憶部と、
   前記記憶部からの前記補正値データを保持し、前記負荷容量を可変する信号を前記可変容量回路へ出力するラッチ回路と、
   前記出力切替部における出力停止から出力開始への切替えをトリガとして、前記ラッチ回路に前記記憶部の前記補正値データをロードする読み込み制御部と、
   を備えたことを特徴とする発振回路。
2. 請求項１に記載の発振回路であって、
   前記読み込み制御部は、前記出力切替部において前記出力停止から前記出力開始への前記切替えが行われてから複数回ロードさせるタイミングコントローラを備えたことを特徴とする発振回路。
3. 前記請求項１または２に記載の発振回路であって、
   前記発振信号を出力するか否かを制御する信号が外部から入力される出力制御端子を備え、
   前記読み込み制御部は、前記出力制御端子に接続されていることを特徴とする発振回路。
4. 外部の圧電振動子を発振させ発振信号を出力する発振部と、
   前記振動部に接続された負荷容量を備え、前記負荷容量を可変する可変容量回路と、
   前記可変容量回路の補正値データを記憶する記憶部と、
   前記記憶部からの前記補正値データを保持し、前記負荷容量を可変する信号を前記可変容量回路へ出力するラッチ回路と、
   外部電源から供給される電源電圧の値が第１の電圧値より低い値から高い値に変化したことをトリガとして、前記ラッチ回路に前記記憶部の前記補正値データをロードする読み込み制御部と、
   を備えたことを特徴とする発振回路。
5. 請求項１ないし４のいずれかに記載の発振回路と、前記発振回路に接続された圧電振動子とを備えたことを特徴とする発振器。

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