JP2009124841A - 大電流スイッチング回路とこれを用いたスイッチング電源 - Google Patents

Abstract

【課題】大電流のオン／オフをするために複数のＦＥＴ並列に接続すると、ドレイン配線パターンやソース配線パターンを幅広パターンにしなければならず回路が大型化してしまう。
【解決手段】複数個のＦＥＴ２２，２３のドレイン２２ａ，２３ａ同士を銅板２６で連結するとともに複数個のＦＥＴ２２，２３のソース２２ｂ、２３ｂ同士も銅板２７で連結し、複数個のＦＥＴ２２，２３を銅板２６，２７で挟んだものである。これにより、所期の目的を達成することができる。
【選択図】図１

Description

本発明は、大電流スイッチング回路とこれを用いたスイッチング電源に関するものである。

以下、従来の大電流スイッチング回路１について説明する。従来の大電流スイッチング回路１は、図１３に示すように、放熱板（以下ヒートシンクという）２ａ、２ｂに夫々装着された電界効果トランジスタ（以下ＦＥＴという）３，４と、これ等のＦＥＴ３，４が立設されたプリント基板５とで構成されていた。

このプリント基板５には、導電性のパターン６ａ，６ｂが敷設されており、パターン６ａはＦＥＴ３のドレイン３ａとＦＥＴ４のドレイン４ａに接続されていた。また、パターン６ｂはＦＥＴ３のソース３ｂとＦＥＴ４のソース４ｂに接続されていた。

大電流スイッチング回路１は、大電流のオン／オフを行うため複数個（本回路では２個）のＦＥＴが並列に接続されて用いている。また、ＦＥＴ３、４のドレインやソースには大電流が流れるため、電気抵抗の少ない幅の広いパターン６ａ，６ｂを用いる必要がある。

なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１、特許文献２が知られている。
特開平６−１６４３４７号公報 特開２００１−２８６０３３号公報

しかしながらこのような従来の大電流スイッチング回路１では、大電流による電気抵抗を減少させるため、プリント基板５に敷設するパターン６ａ、６ｂは幅広パターンにする必要がある。幅広パターンを敷設するためにはプリント基板５を大型化する必要があり、大電流スイッチング回路１そのものが大型化してしまうという問題があった。

そこで、大電流スイッチング回路１を小型化しようとしてパターン６ａ、６ｂの幅を細くすると以下のような弊害を生ずることになる。以下、図１４，１５を用いてこの様子を説明する。図１４は大電流スイッチング回路１の回路図である。プリント基板５を小型化するためパターン６ａ、６ｂを細くすると細くするほど、パターン６ａによる電気抵抗７ａ、７ｂが増加する。また、パターン６ｂによる電気抵抗８ａ、８ｂも増加する。また、ＦＥＴ３，４のゲート３ｃ、４ｃを高周波の制御入力信号でオン／オフすると、パターン６ａに形成されるインダクタンス９ａ、９ｂやパターン６ｂに形成されるインダクタンス１０ａ、１０ｂも増加する。

電気抵抗７ａ、７ｂ、８ａ、８ｂに電流が流れるとジュール熱が発生し、このジュール熱は電力損失となる。また、ＦＥＴ３，４夫々に流れる電流１１ａ、１１ｂのバランスも崩れ、端子１５ａ、１４ｂに近いＦＥＴ３ほど負荷が増大し寿命が短くなる。

更に、ＦＥＴ３，４のゲート３ｃ、４ｃを高周波の制御入力信号でオン／オフさせるとパターン６ａ、６ｂのインダクタンス９ａ、９ｂ、１０ａ、１０ｂによる損失が発生し、大型のヒートシンク２ａ、２ｂを必要とするばかりか無駄な電力を消費することになる。

この様子は図１５を用いて説明する。

図１５において、１２は、ＦＥＴ３，４のゲート３ｃ、４ｃに入力される電圧波形であり、１３はＦＥＴ３，４のソース３ｂ、４ｂから流出する電流波形である。また、１４はＦＥＴ３，４のドレイン３ａ，４ａに加わる電圧波形である。

ゲート３ｃ、４ｃに入力される電圧波形１２により、ソース３ｂ、４ｂから流出する電流１３においては、電圧波形１２の前端１２ａに該当する部分１３ａの電流が減少し、その分導通効率が減少する。また、電圧波形１２の後端１２ｂに該当する部分１３ｂは熱エネルギとなって消費され損失となる。更に、ＦＥＴ３，４のドレイン３ａ，４ａに加わる電圧波形１４においては、電圧波形１２の後端１２ｂに該当する部分においてオーバーシュート電圧１４ｂが発生する。このオーバーシュート電圧１４ｂが大きいとＦＥＴ３，４を破壊させることがある。これ等の弊害はゲート３ｃ、４ｃに入力される制御入力信号の周波数が高いほど顕著に現れる。

これ等の弊害は、パターン６ａ、６ｂを幅広パターンにして電気抵抗７ａ、７ｂ、８ａ、８ｂ、やインダクタンス９ａ、９ｂ、１０ａ、１０ｂを小さくするほど改善される。しかし、パターン６ａ、６ｂを幅広パターンにすると、プリント基板５におけるパターン６ａ、６ｂの占める占有面積が大きくなってしまい、大電流スイッチング回路１が大型化してしまうことになる。

本発明は、このような問題を解決したもので、小型化された大電流スイッチング回路を提供することを目的としたものである。

この目的を達成するために本発明の大電流スイッチング回路は、複数個のＦＥＴのドレイン同士を第１の銅板で連結するとともに、複数個の前記ＦＥＴのソース同士も第２の銅板で連結し、複数個の前記ＦＥＴを前記第１、第２の銅板で挟んだ構成としたものである。これにより、所期の目的を達成することができる。

以上のように本発明によれば、複数個のＦＥＴのドレイン同士を第１の銅板で連結するとともに、複数個の前記ＦＥＴのソース同士も第２の銅板で連結し、複数個の前記ＦＥＴを前記第１、第２の銅板で挟んだものであり、ＦＥＴのドレイン同士とＦＥＴのソース同士を夫々板体形状をした第１の銅板と第２の銅板で連結しているので、プリント基板上に幅広パターンを敷設する必要がない。従って、幅広パターンが占有する面積が不要となるので、小型化された大電流スイッチング回路が実現できる。

また、板体形状をした第１の銅板と第２の銅板を用いているので、その電気抵抗とインダクタンス成分はプリント基板上に敷設されたパターンに比べて小さくすることができ、電力損失を著しく減少させることができる。特にゲートへの制御入力信号が高周波になるほど、その効果は大きくなり高速のスイッチングが可能となる。また、電力損失は発熱となるが、この発熱が著しく減少するので、ヒートシンクを小型化することができる。

更に、ＦＥＴ間の電流のバラツキも減少するので、負荷を平均して分担することになり、ＦＥＴの長寿命化を図ることができる。

以下、図面に基づいて本発明の実施の形態を説明する。

（実施の形態１）
図１は、実施の形態１における大電力スイッチング回路２１の斜視図である。図１において、２２、２３は、プリント基板２４に装着されたＴＯ２２０型のＦＥＴ（電界効果トランジスタ）である。このＦＥＴ２３、２４のドレイン２２ａ、２３ａには、夫々ヒートシンク（放熱板）２５ａ、２５ｂが装着されている。

ドレイン２２ａとヒートシンク２５ａの間、ドレイン２３ａとヒートシンク２５ｂとの間には、板体形状の銅板２６（第１の銅板）が挿入され電気的に低抵抗で接続して一体化されている。従って、プリント基板２４にはドレイン２２ａ、２３ａ間を接続するパターンが不要となり、プリント基板２４の小型化を図ることができる。

また、ソース２２ｂとソース２３ｂとの間にも板体形状の銅板２７（第２の銅板）が装着され、一体となって電気的に低抵抗で接続されている。従って、ソース２２ｂ、２３ｂ間も低インピーダンスで接続することができるとともに、プリント基板２４にはソース２２ｂ、２３ｂ間を接続するパターンが不要となり、更にプリント基板２４の小型化を図ることができる。これらの銅板２６と銅板２７とでＦＥＴ２２，２３をサンドイッチ状に挟んでいる。

更に以下の効果も併せて奏するものである。先ず、２個（複数個）のＦＥＴ２２，２３を並列に接続することにより、小電流用のＦＥＴ２２，２３であっても大電流をオン／オフすることができる。なお、本実施の形態では２個のＦＥＴ２２，２３を用いたが、これは２個に限ることは無く、多数のＦＥＴを並列に接続して銅板２６，２７を用いてサンドイッチ状に連結すれば更に効果は増大する。

また、ＦＥＴ２２、２３のドレイン２２ａ、２３ａ間、ソース２２ｂ、２３ｂ間を低インピーダンスで接続しているので、直流抵抗が少なくなりジュール熱による発熱が少なくなり、電力損失も減少する。更に、インダクタンスが少なくなるので、ＦＥＴ２２，２３のゲート２２ｃ、２３ｃへ入力される制御入力信号の周波数が高くなったとしてもインダクタンスの増大による発熱と電力損失を減少させ、ヒートシンク２５ａ、２５ｂの小型化を図ることができる。これは特にゲート２２ｃ、２３ｃへ入力される制御入力信号の周波数が高くなるほどその効果は大きいものとなる。

更に、ＦＥＴ２２、２３のドレイン２２ａ、２３ａ間、ソース２２ｂ、２３ｂ間を低インピーダンスで接続しているので、直流抵抗が少なくなり夫々のＦＥＴ２２，２３に流れる電流バランスがより均一となり、負荷を平均して分担することができるので、ＦＥＴ２２，２３の長寿命化に貢献するものである。

なお、銅板２６は熱伝導率が良いので、ＦＥＴ２２，２３の熱を効率良くヒートシンク２５ａ、２５ｂに伝達して放熱する。また、銅板２６は柔らかい性質を有しているので、ＦＥＴ２２，２３をヒートシンク２５ａ、２５ｂへ確りと装着することができる。

また、銅板２７は銅板２６と平行に設けられ、その間にはＦＥＴ２２，２３のケースの厚みによる隙間２０が形成される。従って、この銅板２７は独立したヒートシンクの役目も兼ね備えることになる。このことにより、ヒートシンク２５ａ、２５ｂは更なる小型化を図ることができ、大電流スイッチング回路２１の小型化を図ることができる。

なお、ＦＥＴ２２のドレイン２２ａと銅板２６はネジ２８ａでヒートシンク２５ａに共締めしている。また、ＦＥＴ２３のドレイン２３ａと銅板２６もネジ２８ｂでヒートシンク２５ｂに共締めしている。従って、別部品としての銅板２６を装着する装着部品は不要となる。

図２は、大電流スイッチング回路２１の回路図である。図２において、ＦＥＴ２２のドレイン２２ａとＦＥＴ２３のドレイン２３ａは共に銅板２６に直接接続されている。また、ＦＥＴ２２のソース２２ｂはプリント基板２４に敷設されたパターン２９ａを介して銅板２７に接続されており、ＦＥＴ２３のソース２３ｂもプリント基板２４に敷設されたパターン２９ｂを介して同一の銅板２７に接続されている。このパターン２９ａ、２９ｂはＦＥＴ２２，２３の厚み以下の短い距離で接続して、極力パターン２９ａ、２９ｂによる電気抵抗とインダクタンス分を小さくしている。

ＦＥＴ２２のゲート２２ｃとＦＥＴ２３のゲート２３ｃとはプリント基板２４上においてパターンで接続されて制御入力信号が入力される端子３０に接続されている。この端子３０に制御入力信号を加えることにより、銅板２６と銅板２７との間がオン／オフされる。即ち電子的にスイッチされる。

（実施の形態２）
図３は、実施の形態２における大電流スイッチング回路３１の斜視図であり、図４はその断面図である。なお、実施の形態１と同じものに付いては同一番号を付して説明を簡略化している。以下の実施の形態に関しても同様とする。

実施の形態２では、ＦＥＴ２２，２３のソース２２ｂと２３ｂを接続する銅板３２（第２の銅板）が絶縁性を有するネジ３３ａ、３３ｂで銅板２６と共にヒートシンク２５ａ、２５ｂに共締めされている点と、銅板２６とヒートシンク２５ａ、２５ｂとの間に絶縁シート３４ａ（図４参照）、３４ｂが介在しており、ドレイン２２ａ，２３ａと銅板３２との間に絶縁ワッシャ３５ａ（図４参照）、３５ｂ（絶縁体の一例）が介在している点で実施の形態１と相違する。

この相違により、以下の特徴を有するものである。即ち、銅板３２をネジ３３ａ、３３ｂで共締めしているので、銅板３２の装着において、特別の部品を使用する必要は無く、装着のための手間が省けるばかりでなく、プリント基板２４への装着面積の負担を少なくすることができる。

また、絶縁シート３４ａ、３４ｂ及び、絶縁ワッシャ３５ａ、３５ｂの効果により、ヒートシンク２５ａ、２５ｂをドレイン２２ａ，２３ａ（ソース２２ｂ、２３ｂも含む）から電気的に絶縁することができる。

（実施の形態３）
図５は、実施の形態３における大電流スイッチング回路３７の斜視図であり、図６はその回路図である。

実施の形態３では、ＦＥＴ２２，２３のドレイン２２ａ、２３ａと銅板２６との間にヒューズ３６ａ、３６ｂを挿入している点で実施の形態１と相違する。なお、このヒューズ３６ａ、３６ｂは、ＦＥＴ２２，２３のソース２２ｂ、２３ｂと銅板２７（或いは銅板３２）との間にヒューズ３６ａ、３６ｂを挿入しても同様である。このヒューズ３６ａ、３６ｂの挿入により、大電流スイッチング回路３７の安全性が向上する。

なお、実施の形態１〜３において、銅板２６にはＦＥＴ２２，２３のドレイン２２ａ，２３ａを接続したが、ソース２２ｂ、２３ｂがＦＥＴ２２，２３のケース背面に導出されたＦＥＴを用い、このＦＥＴのソースを銅板２６に接続しても良い。この場合、ドレイン２２ａ，２３ａは銅板２７（或いは銅板３２）に接続されることになる。

（実施の形態４）
図７は、実施の形態４による大電流スイッチング回路２１（大電流スイッチング回路３１、３７でも良い。以下同様）を２個（便宜上、大電流スイッチング回路２１ａ、２１ｂとする）直列に接続したハーフブリッジ４１とその周辺の回路である。この回路は直流を交流に変換する回路である。

入力端子４２ａ（第１の入力端子の一例）には電池４３（図示せず）のプラス端子が接続され、入力端子４２ｂ（第１の入力端子の一例）には電池４３のマイナス端子が接続される。入力端子４２ａは大電流スイッチング回路２１ａを構成する銅板２６に接続されている。大電流スイッチング回路２１を構成する銅板２７は、大電流スイッチング回路２１ｂを構成する銅板２６に接続されている。また、大電流スイッチング回路２１ｂを構成する銅板２７は、入力端子４２ｂに接続されている。

４４は、スイッチ制御回路４４であり、矩形波４７を発生させるものである。このスイッチ制御回路４４の一方の出力（矩形波４７ａ）は、大電流スイッチング回路２１ａを構成するＦＥＴ２２，２３のゲート２２ｃ、２３ｃ（第１のゲートの一例）に接続されている。また、スイッチ制御回路４４の他方の出力（矩形波４７ｂ）は、大電流スイッチング回路２１ｂを構成するＦＥＴ２２，２３のゲート２２ｃ、２３ｃ（第２のゲートの一例）に接続されている。

大電流スイッチング回路２１ａを構成する銅板２７と、大電流スイッチング回路２１ｂを構成する銅板２６の接続点は出力端子４５ａ（第１の出力端子の一例）に接続されており、大電流スイッチング回路２１ｂを構成する銅板２７は出力端子４５ｂ（第１の出力端子の一例）に接続されている。出力端子４５ａ、４５ｂ間には負荷４６が接続されている。

以上のように構成されたハーフブリッジ４１を用いた回路の動作について以下に説明する。スイッチ制御回路４４では、高周波（本実施の形態では２０ＫＨｚ）の矩形波４７が生成され、その一方の出力からは矩形波４７ａ（矩形波４７と同相）が出力され、この矩形波４７ａで大電流スイッチング回路２１ａがオン／オフされる。また、他方の出力からは矩形波４７ｂ（矩形波４７と逆相）が出力され、この矩形波４７ｂで大電流スイッチング回路２１ｂがオン／オフされる。

即ち、矩形波４７に同期して大電流スイッチング回路２１ａと大電流スイッチング回路２１ｂが交互にオン／オフされる。従って、出力端子４５ａ、４５ｂ間には矩形波４７に同期した交流４８（図示せず）が現れる。大電流スイッチング回路２１ａがオンで大電流スイッチング回路２１ｂがオフの時は交流４８は矢印４８ａ方向に流れ、大電流スイッチング回路２１ａがオフで大電流スイッチング回路２１ｂがオンの時は、交流４８は矢印４８ｂ方向に流れる。即ち、負荷４６には交流４８が流れることになる。

（実施の形態５）
図８は、ハーフブリッジ４１を用いたスイッチング電源５１の回路図である。また図９は、このスイッチング電源５１に用いるハーフブリッジ４１を上から見た断面図である。このハーフブリッジ４１には、矩形波４７の立下りで生ずるオーバーシュート電圧１４ｂ（図１５参照）を吸収してＦＥＴ２２，２３を保護するために１８００μＦのコンデンサ５２ａ、５２ｂ（第１のコンデンサの一例）が挿入されている。このコンデンサ５２ａ、５２ｂは、大電流スイッチング回路２１ａを構成するＦＥＴ２２，２３の夫々のドレイン２２ａ、２３ａと、大電流スイッチング回路２１ｂを構成するＦＥＴ２２，２３の夫々のソース２２ｂ、２３ｂ間に夫々近接して挿入している。

入力端子４２ａ、４２ｂ間には、２４Ｖの電池４３が接続されている。また、ハーフブリッジ４１の出力端子４５ａ、には、コンデンサ５３（第２のコンデンサの一例）の一方が接続されており、このコンデンサ５３の他方はトランス５４を構成する一次巻線５４ａの一方に接続されている。この一次巻線５４ａの他方は出力端子４５ｂに接続されている。

トランス５４の二次巻線５４ｂの両端には整流ダイオード５５ａ、５５ｂのアノードが夫々接続されている。この整流ダイオード５５ａ、５５ｂのカソードは接続されて出力端子５６ａ（第４の出力端子の一例）に接続されている。トランス５４の二次巻線５４ｂの中点は出力端子５６ｂ（第４の出力端子の一例）に接続されており、出力端子５６ａ、５６ｂ間には平滑用のコンデンサ５７が接続されて整流・平滑回路５９を構成している。

また、出力端子５６ａは電圧検出回路６１の入力に接続されており、この電圧検出回路６１の出力はスイッチ制御回路４４を介してハーフブリッジ４１を構成するＦＥＴのゲートに夫々接続されている。

以上のように構成されたスイッチング電源５１の動作について以下に説明する。スイッチ制御回路４４で生成された約２０ＫＨｚの矩形波４７はハーフブリッジ４１を構成する大電流スイッチング回路２１ａ、２１ｂのゲート２２ｃ、２３ｃに夫々入力される。この矩形波４７の信号により、２４Ｖの電池４３は、オン／オフされ、出力端子４５ａ、４５ｂから交流４８となって出力される。

この交流４８はトランス５４で変圧される。変圧された交流は整流・平滑回路５９で整流されるとともに平滑されて約２５０Ｖの直流になる。この直流は電圧検出回路６１で検出される。そして、基準電圧と比較される。比較された結果、２５０Ｖより高い電圧であれば矩形波４７のパルス幅を狭なるように制御して、出力端子５６ａ、５６ｂから出力される直流電圧が丁度２５０Ｖになるように制御する。

また、出力端子５６ａ、５６ｂから出力される直流電圧が２５０Ｖより低い電圧であれば矩形波４７のパルス幅を広くなるように制御して、出力端子５６ａ、５６ｂから出力される直流電圧が丁度２５０Ｖになるように制御する。このようにして、出力端子５６ａ、５６ｂからは常に２５０Ｖの直流電圧が出力される。

なお、本実施の形態では、出力端子５６ａ、５６ｂから出力される電圧を２５０Ｖとしたが、これは２５０Ｖに限ることはなく、電圧検出回路６１内の基準電圧を変更することにより、他の電圧にすることができる。また、基準電圧を可変制御することにより、出力端子５６ａ、５６ｂから出力される直流電圧を可変にすることもできる。

図９は、スイッチング電源５１を構成するハーフブリッジ４１を上から見た断面図である。６３ａは、一体化されたヒートシンクであり、大電流スイッチング回路２１ａ側のヒートシンク２５ａ、２５ｂに該当する。また、６３ｂも一体化されたヒートシンクであり、大電流スイッチング回路２１ｂ側のヒートシンク２５ａ、２５ｂに該当するものである。６４は、大電流スイッチング回路２１ａを構成する銅板２７と大電流スイッチング回路２１ｂを構成する銅板２６とを一体的に「コ」の字形状に連結したものである。そして、この「コ」の字形状内にコンデンサ５２ａ、５２ｂを配置している。即ち、大電流スイッチング回路２１ａ、２１ｂが対称的に配置されている。この配置により、ハーフブリッジ４１の性能、即ち、大電流スイッチング回路２１ａ、２１ｂの効果を充分に発揮することができる。また、プリント基板２４の実装面積も小面積化することができ、スイッチング電源５１の小型化に寄与することができる。

（実施の形態６）
図１０は、実施の形態６によるフルブリッジ６５とその周辺の回路である。フルブリッジ６５は、ハーフブリッジ４１とハーフブリッジ６６を並列に接続することにより構成している。即ち、大電流スイッチング回路２１（大電流スイッチング回路３１、３７でも良い。以下同様）を２個（便宜上、大電流スイッチング回路２１ａ、２１ｂとする）直列に接続したハーフブリッジ４１と、大電流スイッチング回路２１を２個（便宜上、大電流スイッチング回路２１ｃ、２１ｄとする）直列に接続したハーフブリッジ６６を並列に接続してフルブリッジ６５を形成している。このフルブリッジ６５も直流を交流に変換する回路である。

入力端子４２ａ（第３の入力端子の一例）には電池４３（図示せず）のプラス端子が接続され、入力端子４２ｂ（第３の入力端子の一例）には電池４３のマイナス端子が接続される。入力端子４２ａは大電流スイッチング回路２１ａを構成する銅板２６と、大電流スイッチング回路２１ｃを構成する銅板２６に接続されている。

大電流スイッチング回路２１ａを構成する銅板２７は、大電流スイッチング回路２１ｂを構成する銅板２６に接続されている。また、大電流スイッチング回路２１ｃを構成する銅板２７は、大電流スイッチング回路２１ｄを構成する銅板２６に接続されている。

大電流スイッチング回路２１ｂを構成する銅板２７は、入力端子４２ｂに接続されており、大電流スイッチング回路２１ｄを構成する銅板２７も入力端子４２ｂに接続されている。

４４は、スイッチ制御回路であり、このスイッチ制御回路４４の一方の出力は、大電流スイッチング回路２１ａを構成するＦＥＴ２２，２３のゲート２２ｃ、２３ｃ（第１のゲート）と、大電流スイッチング回路２１ｄを構成するＦＥＴ２２，２３のゲート２２ｃ、２３ｃ（第２のゲート）に接続されている。

また、スイッチ制御回路４４の他方の出力は、大電流スイッチング回路２１ｂを構成するＦＥＴ２２，２３のゲート２２ｃ、２３ｃ（第２のゲート）と、大電流スイッチング回路２１ｃを構成するＦＥＴ２２，２３のゲート２２ｃ、２３ｃ（第１のゲート）に接続されている。そして、これ等のゲート２２ｃ、２３ｃには、矩形波４７が入力される。

大電流スイッチング回路２１ａを構成する銅板２７と、大電流スイッチング回路２１ｂを構成する銅板２６の接続点は出力端子６７ａ（第３の出力端子の一例）に接続されており、大電流スイッチング回路２１ｃを構成する銅板２７と、大電流スイッチング回路２１ｄを構成する銅板２６の接続点は出力端子６７ｂ（第３の出力端子の一例）に接続されている。そして、出力端子６７ａ、６７ｂ間には負荷４６が接続されている。

以上のように構成されたフルブリッジ６５を用いた回路の動作について以下に説明する。スイッチ制御回路４４では、高周波（本実施の形態では２０ＫＨｚ）の矩形波４７が生成され、その一方の出力からは矩形波４７ａ（矩形波４７と同相）が出力される。この矩形波４７ａで大電流スイッチング回路２１ａと大電流スイッチング回路２１ｄを同時にオン／オフする。また、他方の出力からは矩形波４７ｂ（矩形波４７と逆相）が出力され、この矩形波４７ｂで大電流スイッチング回路２１ｂと大電流スイッチング回路２１ｃを同時にオン／オフする。

即ち、矩形波４７に同期して大電流スイッチング回路２１ａと大電流スイッチング回路２１ｂ及び、大電流スイッチング回路２１ｃと大電流スイッチング回路２１ｄが交互にオン／オフされる。従って、出力端子６７ａ、６７ｂ間には矩形波４７に同期した交流６８（図示せず）が現れる。

大電流スイッチング回路２１ａと大電流スイッチング回路２１ｄが共にオンで、大電流スイッチング回路２１ｂと大電流スイッチング回路２１ｃが共にオフの時は交流６８は矢印６８ａ方向に流れる。

また、大電流スイッチング回路２１ａと大電流スイッチング回路２１ｄが共にオフで大電流スイッチング回路２１ｂと大電流スイッチング回路２１ｃが共にオンの時は、交流６８は矢印６８ｂ方向に流れる。即ち、負荷４６には交流６８が流れることになる。

（実施の形態７）
図１１、１２は、ハーフブリッジ４１とハーフブリッジ６６を並列接続して構成されたフルブリッジ６５の断面図と斜視図である。

図１１は、ハーフブリッジ４１（或いはハーフブリッジ６６）を側面から見た断面図である。７１ａは、一体化されたヒートシンクであり、７１ｂも一体化されたヒートシンクである。７２は、大電流スイッチング回路２１ａを構成する銅板２７と、大電流スイッチング回路２１ｂを構成する銅板２６とを天面で一体的に連結して「コ」の字形状としたものである。また、７３は、大電流スイッチング回路２１ｃを構成する銅板２７と、大電流スイッチング回路２１ｄを構成する銅板２６とを天面で一体的に連結して「コ」の字形状としたものである。このように、天面で連結することにより、実施の形態５における銅板６４と比べて電流バランスが向上する。

この「コ」の字形状内にオーバーシュート電圧１４ｂ（図１５参照）を防止するコンデンサ５２を配置している。本実施の形態において、「コ」の字形状をした銅板７２、７３の連結部はフルブリッジ６５の天面側に設けている点で実施の形態５における銅板６４と相違する。

なお、本実施の形態ではフルブリッジとしたが、ハーフブリッジに用いても良い。この場合、大電流スイッチング回路２１を更に複数個（例えば２個）並列に連結してオン／オフ電流を増加させることもできる。この場合、銅板７２、７３を連結して、銅板７４を構成することにより、この銅板７４に流れる電流のバランスが更に向上させることができる。

本発明にかかる大電流スイッチング回路は、小型化を必要とするスイッチング電源等の用途に適用できる。

本発明の実施の形態１おける大電流スイッチング回路の斜視図 同、回路図 同、実施の形態２おける大電流スイッチング回路の斜視図 同、断面図 同、実施の形態３おける大電流スイッチング回路の斜視図 同、回路図 同、実施の形態４おけるハーフブリッジとその周辺のブロック図 同、実施の形態５おけるスイッチング電源の回路図 同、スイッチング電源を構成するハーフブリッジの断面図 同、実施の形態６おけるフルブリッジとその周辺のブロック図 同、実施の形態７おけるフルブリッジの断面図 同、斜視図 従来の大電流スイッチング回路の斜視図 同、回路図 同、波形図

符号の説明

２１ 大電流スイッチング回路
２２ ＦＥＴ
２２ａ ドレイン
２２ｂ ソース
２２ｃ ゲート
２３ ＦＥＴ
２３ａ ドレイン
２３ｂ ソース
２３ｃ ゲート
２６ 銅板
２７ 銅板

Claims (11)

1. 複数個の電界効果トランジスタ（以下、ＦＥＴという）が並列接続され、これらのＦＥＴのゲートに高周波の制御入力信号を印加することにより、前記ＦＥＴのドレインとソース間がオン／オフされる大電流スイッチング回路において、
   複数個の前記ＦＥＴのドレイン同士を第１の銅板で連結するとともに、複数個の前記ＦＥＴのソース同士も第２の銅板で連結し、複数個の前記ＦＥＴを前記第１、第2の銅板で挟んだ大電流スイッチング回路。
2. ＦＥＴのドレインが第１の銅板を介して放熱板（以下、ヒートシンクという）にネジで共締めされた請求項１に記載の大電流スイッチング回路。
3. 第１の銅板とヒートシンクとの間に絶縁シートがネジで共締めされた請求項２に記載の大電流スイッチング回路。
4. ＦＥＴのドレインと第１の銅板との間にフューズが挿入された請求項２に記載の大電流スイッチング回路。
5. 第１の銅板と第２の銅板は絶縁体で分離されるとともに、絶縁性を有するネジでヒートシンクに共締めされた請求項１に記載の大電流スイッチング回路。
6. ＦＥＴのソースを前記ＦＥＴケースの背面側に設けるとともに、このソースを第２の銅板を介してヒートシンクにネジで共締めされた請求項２に記載の大電流スイッチング回路。
7. 第１、第２の請求項２に記載の大電流スイッチング回路を２個用い、これら２個の大電流スイッチング回路のうち第１の大電流スイッチング回路に用いた第２の銅板と、
   第２の大電流スイッチング回路に用いた第１の銅板とを連結して「コ」の字状をした第３の銅板を形成し、この前記第３の銅板から第１の出力端子へ導出するとともに、前記第１の大電流スイッチング回路を形成する第１の銅板と、
   前記第２の大電流スイッチング回路を形成をする第２の銅板とから第１の入力端子へ導出し、前記第１の大電流スイッチング回路を形成するＦＥＴの第１のゲートと、前記第２の大電流スイッチング回路を形成するＦＥＴの第２のゲートには夫々逆極性の制御入力信号が加えられる大電流スイッチング回路。
8. 第１の大電流スイッチング回路を構成する夫々のＦＥＴのドレインと、
   第２の大電流スイッチング回路を構成する夫々のＦＥＴのソースとの間に近接して第１のコンデンサを接続し、これらの第１のコンデンサを第３の銅板内に配置した請求項７に記載の大電流スイッチング回路。
9. 第１の大電流スイッチング回路を形成をする第２の銅板と、第２の大電流スイッチング回路を形成する第１の銅板とは天面で連結して第３の銅板とした請求項８に記載の大電流スイッチング回路。
10. 第１、第２の請求項７に記載の大電流スイッチング回路を２個用い、これら２個の大電流スイッチング回路のうち第1の大電流スイッチング回路を構成する第１の入力端子と第２の大電流スイッチング回路を構成する第２の入力端子とを夫々結んで第３の入力端子へ導出するとともに、第１の大電流スイッチング回路を構成する第１の出力端子と第２の大電流スイッチング回路を構成する第２の出力端子を夫々導出して第３の出力端子とした大電流スイッチング回路。
11. 請求項７に記載の第１の大電流スイッチング回路を構成する第１の銅板が電池のプラス側に接続されるとともに、請求項７に記載の第２の大電流スイッチング回路を構成する第２の銅板が電池のマイナス側に接続された電池と、
    第３の銅板に一方が接続された第２のコンデンサと、この第２のコンデンサの他方と第２の大電流スイッチング回路を構成するＦＥＴのソースとの間に一次巻線が接続されたトランスと、
    このトランスの二次巻線に接続された整流・平滑回路と、
    この整流・平滑回路の出力に接続された第４の出力端子と、この第４の出力端子に接続されるとともに出力電圧を検出する電圧検出回路と、
    この電圧検出回路と前記第１、第２の大電流スイッチング回路を構成さるＦＥＴの第１、第２のゲートとの間に接続されたスイッチ制御回路とから成るスイッチング電源。

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