JP2009124296A - Bpsk復調回路、bpsk復調方法、非接触icカードリーダライタ、非接触icカードおよび通信システム - Google Patents
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Abstract
【課題】簡易な回路構成で、小型化、経済化および低消費電力化が可能なBPSK復調回路を提供する。
【解決手段】BPSK受信信号の先頭に挿入されたプリアンブル信号を整流してキャパシタCに順次充電した充電電位が、所定の閾値を超えたか否かの判定結果を同期状態信号としてシュミットトリガインバータSより出力し、該同期状態信号がロジック“1”の間は、AND1回路からプリアンブル信号をカウンタクリア信号として出力して、BPSK受信信号の16倍の周波数のクロックCLを分周する4ビットカウンタCNをクリアする動作を繰り返して、4ビットカウンタCNの16分周出力の反転出力の位相をプリアンブル信号に一致させる。充電電位が前記閾値を超えた時点以降BPSK受信信号がなくなるまで、該16分周出力の反転出力¬QDと8分周出力QCとの論理積をBPSK受信信号のデータをサンプリングするサンプリングタイミング信号として出力する。
【選択図】図1
【解決手段】BPSK受信信号の先頭に挿入されたプリアンブル信号を整流してキャパシタCに順次充電した充電電位が、所定の閾値を超えたか否かの判定結果を同期状態信号としてシュミットトリガインバータSより出力し、該同期状態信号がロジック“1”の間は、AND1回路からプリアンブル信号をカウンタクリア信号として出力して、BPSK受信信号の16倍の周波数のクロックCLを分周する4ビットカウンタCNをクリアする動作を繰り返して、4ビットカウンタCNの16分周出力の反転出力の位相をプリアンブル信号に一致させる。充電電位が前記閾値を超えた時点以降BPSK受信信号がなくなるまで、該16分周出力の反転出力¬QDと8分周出力QCとの論理積をBPSK受信信号のデータをサンプリングするサンプリングタイミング信号として出力する。
【選択図】図1
Description
本発明は、BPSK復調回路、BPSK復調方法、非接触ICカードリーダライタ、非接触ICカードおよび通信システムに関する。
従来、非接触ICカードリーダライタにおいて、非接触ICカードからのBPSK変調(Binary Phase Shift Keying:二位相偏移変調方式)の受信信号を復調する復調方法に関して、ハードウェア的に行う方法として特許文献1の特許第3917006号公報「復調回路およびそれを用いる非接触式ICカードの端末装置」などが、また、ソフトウェア的に行う方法として特許文献2の特許第3642230号公報「BPSK復調装置」などが知られている。
前記特許文献1のハードウェア的な方法は、BPSK受信信号を該BPSK受信信号の16倍の搬送周波数でサンプリングして、BPSK受信信号の立ち下り回数、立ち上がり回数の差から、位相の変化点を認識するものである。前記特許文献2のソフトウェア的な方法は、BPSK受信信号の波形の立ち下りから次の波形の立ち下りまでの時間を計測することによって、波長データを求め、求めた前記波長データに基づいて位相変化点を認識するものである。
特許第3917006号公報
特許第3642230号公報
しかしながら、前記特許文献1に記載のような技術の場合、多くのカウンタやシフトレジスタなどが必要となるために、復調回路の回路構成が複雑となり、かつ、回路規模が大きくなるために、高コストとなってしまうという問題がある。なぜならば、BPSK受信信号の立ち上がり回数、立ち下り回数を計測する期間の位相は、BPSK受信信号の位相と必ずしも一致していなく、また、位相変化点近くのロジックレベルが“0”レベルか“1”レベルかが不安定となる信号までサンプリングしてしまうためである。つまり、BPSK受信信号を同期検波するための同期信号を生成するために、BPSK受信信号を逓倍、分周するなど複雑な制御を行う回路が必要であり、CPLD(Complex Programmable Logic Device)等の高価なデバイスを実装しなければならなくなるという問題がある。
また、前記特許文献2に記載のような技術の場合、例えば規格ISO/IEC14443−3に準拠する非接触ICカードリーダライタに適用しようとする場合、847.5KHzのBPSK受信信号を処理することが必要となるため、数十MHz以上のクロックで動作する高速なコントローラが必要となり、高コスト、大消費電力となってしまうという問題がある。つまり、コントローラに高い処理能力が必要となるため、高い処理能力を有する高価なコントローラが必須であり、かつ、高速なクロックによる大きな消費電力が発生するという問題がある。
本発明は、かくのごとき問題に鑑みてなされたものであり、小型化、経済化および低消費電力化が可能で、かつ、簡易な回路構成からなるBPSK復調回路および該BPSK復調回路を備えた非接触ICカードリーダライタおよび非接触ICカードを提供すること、また、該非接触ICカードリーダライタと該非接触ICカードとを利用した通信システムを提供すること、および、BPSK復調回路として安価な回路素子、簡易な回路構成を実現し得るBPSK復調方法、を提供することをその目的としている。
本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。
第1の技術手段は、データの先頭に位相同期用としてロジック“1”またはロジック“0”を示す位相のプリアンブル信号を含み、かつ、BPSK変調方式(2相位相偏移変調方式)により変調されたBPSK受信信号、を受信して復調するBPSK復調回路において、前記BPSK受信信号の搬送周波数の2N倍(N:整数)の周波数を有するマスタクロックを分周するカウンタと、該カウンタのカウント動作を前記BPSK受信信号の前記プリアンブル信号の位相と同期させることにより、前記BPSK受信信号と周波数および位相の双方が一致するタイミング信号を、前記カウンタにより基準信号として生成させる同期タイミング生成回路と、を少なくとも備えていることを特徴とする。
第2の技術手段は、前記第1の技術手段に記載のBPSK復調回路において、前記BPSK受信信号に含まれるデータをサンプリングするためのサンプリングタイミング信号が、前記カウンタにより生成される前記基準信号の各周期のあらかじめ定めた位相位置になるように、生成されることを特徴とする。
第3の技術手段は、前記第2の技術手段に記載のBPSK復調回路において、前記サンプリングタイミング信号が生成される前記基準信号の各周期における前記位相位置が、前記BPSK受信信号のロジックレベルの中央部の位相位置に設定されることを特徴とする。
第4の技術手段は、前記第2または第3の技術手段に記載のBPSK復調回路において、前記サンプリングタイミング信号によりサンプリングされた前記BPSK受信信号のロジックレベルにより、当該BPSK受信信号の位相を判定し、判定した結果を、次のサンプリングのタイミングに達するまで保持することにより、復調信号を得ることを特徴とする。
第5の技術手段は、前記第1ないし第4の技術手段のいずれかに記載のBPSK復調回路において、前記同期タイミング生成回路が、前記BPSK受信信号を整流する整流回路と、該整流回路により整流した前記BPSK受信信号の電位を積分する積分回路と、該積分回路により得られた積分電位を、あらかじめ定めた閾値と比較することにより、前記カウンタが生成するタイミング信号として前記BPSK受信信号と位相および周波数が一致する前記基準信号が得られたか否かを示す同期状態信号を出力するシュミットトリガ回路と、を少なくとも備え、前記BPSK受信信号のデータの先頭に存在する前記プリアンブル信号の継続期間以内のあらかじめ定めた期間の間に、前記同期状態信号が、同期が取れていないことを示す同期未完了状態から同期が取れたことを示す同期完了状態に切り替わるように、前記積分回路の積分定数を設定することを特徴とする。
第6の技術手段は、前記第5の技術手段に記載のBPSK復調回路において、前記同期状態信号として同期未完了状態にある場合、前記BPSK受信信号の前記プリアンブル信号の立ち上がりタイミングまたは立ち下がりタイミングに一致した時点で、前記カウンタをクリアすることを特徴とする。
第7の技術手段は、前記第5または第6の技術手段に記載のBPSK復調回路において、前記同期タイミング生成回路に、前記積分回路の積分電位を放電させる放電回路をさらに備え、前記BPSK受信信号のデータの受信が完了し、前記BPSK受信信号の搬送波がオフ状態になることにより、前記放電回路により、前記積分回路の前記積分電位を放電させることを特徴とする。
第8の技術手段は、前記第7の技術手段のいずれかに記載のBPSK復調回路において、前記積分回路が、第1の抵抗とキャパシタとから構成されていることを特徴とする。
第9の技術手段は、前記第8の技術手段に記載のBPSK復調回路において、前記放電回路が、前記キャパシタと並列接続された第2の抵抗から構成されていることを特徴とする。
第10の技術手段は、データの先頭に位相同期用としてロジック“1”またはロジック“0”を示す位相のプリアンブル信号を含み、かつ、BPSK変調方式(2相位相偏移変調方式)により変調されたBPSK受信信号、を受信して復調するBPSK復調方法であって、前記BPSK受信信号の搬送周波数の2N倍(N:整数)の周波数を有するマスタクロックを分周するカウンタのカウント動作を前記BPSK受信信号の前記プリアンブル信号の位相と同期させることにより、前記BPSK受信信号と周波数および位相の双方が一致するタイミング信号を、前記カウンタにより基準信号として生成することを特徴とする。
第11の技術手段は、前記第10の技術手段に記載のBPSK復調方法において、前記BPSK受信信号に含まれるデータをサンプリングするためのサンプリングタイミング信号を、前記カウンタにより生成される前記基準信号の各周期のあらかじめ定めた位相位置に、生成することを特徴とする。
第12の技術手段は、前記第11の技術手段に記載のBPSK復調方法において、前記サンプリングタイミング信号が生成される前記基準信号の各周期における前記位相位置を、前記BPSK受信信号のロジックレベルの中央部の位相位置に設定することを特徴とする。
第13の技術手段は、前記第11または第12の技術手段に記載のBPSK復調方法において、前記サンプリングタイミング信号によりサンプリングされた前記BPSK受信信号のロジックレベルにより、当該BPSK受信信号の位相を判定し、判定した結果を、次のサンプリングのタイミングに達するまで保持することにより、復調信号を得ることを特徴とする。
第14の技術手段は、前記第10ないし第13の技術手段のいずれかに記載のBPSK復調方法において、前記BPSK受信信号を整流し、整流した前記BPSK受信信号の電位を積分して得られた積分電位を、あらかじめ定めた閾値と比較することにより、前記BPSK受信信号のデータの先頭にある前記プリアンブル信号の継続期間以内のあらかじめ定めた期間の間に、前記カウンタが生成するタイミング信号として前記BPSK受信信号との位相および周波数が一致する前記基準信号が得られるように、整流した前記BPSK受信信号の電位を積分する際の積分定数を設定することを特徴とする。
第15の技術手段は、前記第14の技術手段に記載のBPSK復調方法において、前記同期状態信号として前記基準信号が得られない同期未完了状態にある場合、前記BPSK受信信号の前記プリアンブル信号の立ち上がりタイミングまたは立ち下がりタイミングに一致した時点で、前記カウンタをクリアすることを特徴とする。
第16の技術手段は、前記第14または第15の技術手段に記載のBPSK復調方法において、前記BPSK受信信号のデータの受信が完了し、前記BPSK受信信号の搬送波がオフ状態になることにより、前記積分電位を放電させることを特徴とする。
第17の技術手段は、非接触ICカードとの間でBPSK変調方式によりデータの読み書きを行う非接触ICカードリーダライタにおいて、前記非接触ICカードとの間で送受信されるBPSK信号の搬送波の基準タイミングとなるマスタクロックを共有し、かつ、前記非接触ICカードからのBPSK受信信号を復調する復調回路を、前記第1ないし第9の技術手段のいずれかに記載のBPSK復調回路により構成することを特徴とする。
第18の技術手段は、非接触ICカードリーダライタとの間でBPSK変調方式によりデータの読み書きを行う非接触ICカードにおいて、前記非接触ICカードリーダライタとの間で送受信されるBPSK信号の搬送波の基準タイミングとなるマスタクロックを共有し、かつ、前記非接触ICカードリーダライタからのBPSK受信信号を復調する復調回路を、前記第1ないし第9の技術手段のいずれかに記載のBPSK復調回路により構成することを特徴とする。
第19の技術手段は、非接触ICカードリーダライタと非接触ICカードとの間の通信を行う通信システムにおいて、前記非接触ICカードリーダライタが、前記第17の技術手段に記載の非接触ICカードリーダライタであり、前記非接触ICカードが、前記第18の技術手段に記載の非接触ICカードであることを特徴とする。
第20の技術手段は、前記第18の技術手段に記載の通信システムにおいて、前記非接触ICカードリーダライタと前記非接触ICカードとの通信方式が、ISO/IEC14443規格に準拠していることを特徴とする。
本発明のBPSK復調回路、BPSK復調方法、非接触ICカードリーダライタ、非接触ICカードおよび通信システムによれば、復調対象となるBPSK受信信号に周波数、位相ともに一致した基準信号をカウンタにより生成し、該基準信号とBPSK受信信号との位相を基準信号の1周期の1点で比較し、比較結果を次の比較時点までホールドすることにより、復調出力を得ることを可能としているので、BPSK受信信号を復調する復調回路として、単純な回路構成で、かつ、小型化、低価格化、低消費電力化を可能とする復調回路を実現することができ、非接触ICカードリーダライタ、非接触ICカード、および、該非接触ICカードリーダライタと該非接触ICカードとを利用した各種の通信システム、例えばISO/IEC14443規格に準拠する非接触ICカードリーダライタ、非接触ICカードを利用した各種の通信システムにも、好適に適用することができるという効果を奏することができる。
特に、BPSK受信信号の復調前に、カウンタをBPSK受信信号の先頭に位相同期用として挿入されているロジック“1”またはロジック“0”を表す位相のプリアンブル信号の継続期間(例えば80周期の期間)以内の期間で、カウンタが出力するタイミング信号を、該プリアンブル信号の周波数、位相に同期化させた基準信号として生成するために、該カウンタのカウント動作をクリアする信号を出力する期間を、CPLD等の高価なデバイスを用いることなく、単純な整流回路(例えばダイオード)と単純な積分回路(例えば抵抗とキャパシタとの回路)と単純なシュミットトリガ回路とを組み合わせた回路によって実現しているので、回路構成が単純化されるとともに、小型化、低価格化、低消費電力化を実現することができる。
以下に、本発明に係るBPSK復調回路、BPSK復調方法、非接触ICカードリーダライタ、非接触ICカードおよび通信システムの最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。
(本発明の特徴)
本発明の実施形態の説明に先立って、本発明の特徴について、その概要をまず説明する。本発明は、ダイオード、抵抗、キャパシタ、シュミットトリガ回路という低価格の回路素子を使用して構成した同期タイミング生成回路を備え、単純な回路構成からなる復調回路とすることを特徴とするものである。
本発明の実施形態の説明に先立って、本発明の特徴について、その概要をまず説明する。本発明は、ダイオード、抵抗、キャパシタ、シュミットトリガ回路という低価格の回路素子を使用して構成した同期タイミング生成回路を備え、単純な回路構成からなる復調回路とすることを特徴とするものである。
すなわち、同期タイミング生成回路中に設けた抵抗、キャパシタからなる単純な積分回路の積分定数例えば抵抗の抵抗値、キャパシタの容量値で定まる時定数を利用して、BPSK受信信号の先頭からあらかじめ定めた期間例えば80周期の期間が経過するまでの間に、BPSK受信信号の搬送周波数の2N倍(N:整数)の周波数を有するマスタクロックの周波数を分周するカウンタのカウント動作を、前記同期タイミング生成回路のシュミットトリガ回路の出力によって制御する。
かくのごとく、カウンタのカウント動作を制御することによって、BPSK受信信号の先頭に位置し、位相同期用としてあらかじめ定められた既知のパターン例えばロジック“1”またはロジック“0”を表す位相のプリアンブル信号(Preamble Signal)に、周波数、位相とも一致した基準信号を、BPSK受信信号を復調するために用いる基準のタイミング信号として、前記カウンタによって生成する仕組みとすることにより、低価格の構成素子からなり、かつ、簡易な回路構成のBPSK復調回路を実現することを特徴としている。
ここで、BPSK受信信号の先頭からあらかじめ定めた期間として、以下の実施形態の説明においては、BPSK受信信号の80周期以内という期間を用いて説明するが、この80周期という期間は、ISO/IEC14443−3規格においてプリアンブル信号の送信期間として規定されている期間である。ただし、本発明は、かかる期間のみに限るものではなく、プリアンブル信号の受信中の期間であれば、如何なる期間であっても構わない。
また、以下の実施形態の説明においては、プリアンブル信号のパターンとして、ロジック“1”を表す位相のBPSK受信信号を用い、かつ、前記カウンタにより生成する前記基準信号の位相を、プリアンブル信号の立ち上がりタイミングに一致させる場合について説明する。しかし、本発明は、プリアンブル信号のパターンとして、ロジック“0”を表す位相のBPSK受信信号を用いる場合であっても良いし、また、前記カウンタにより生成する前記基準信号の位相を、例えばプリアンブル信号の立ち下がりタイミングに一致させるようにしても良い。
また、本発明においては、BPSK受信信号の復調出力を忠実に得るために、プリアンブル信号に周波数、位相とも完全に一致した基準信号の各周期のあらかじめ定めた特定の位相位置にて、BPSK受信信号のデータをサンプリングするように構成していることを特徴としている。ここで、該特定の位相位置としては、BPSK受信信号のデータのロジックレベルが最も安定した中央部の位相位置とする。かくのごとき位相位置を特定するために、例えば、マスタクロックを分周する前記カウンタとして、BPSK受信信号の16倍(=24倍)の周波数を有するマスタクロックを用いる場合、以下のような回路構成を採用する。
つまり、前記同期タイミング生成回路を利用して、前記カウンタのカウント動作を制御することによって、前記カウンタの16分周出力として、BPSK受信信号と位相、周波数との双方が一致する基準信号を出力することを可能とする状態に設定した後、該マスタクロックを8分周した出力と16分周した出力の反転出力との論理積(AND)演算を行った論理積信号を、サンプリングタイミング信号として生成して、該サンプリングタイミング信号の立ち上がりタイミングにて、BPSK受信信号のデータをサンプリングするようにすれば良い。
さらに、本発明においては、BPSK受信信号のデータをサンプリングした値を、次のサンプリングタイミングに達するまで、例えばDフリップフロップにて保持することによって、該Dフリップフロップから保持したサンプリング値を復調信号として出力するように構成することを特徴としている。
なお、BPSK受信信号のプリアンブル信号の受信期間中に、該プリアンブル信号に位相、周波数を一致した基準信号を生成して、生成した該基準信号と特定の位相位置例えば中央部の位相位置にてBPSK受信信号をサンプリングするサンプリングタイミング信号を生成して、該サンプリングタイミング信号にてサンプリングした結果を、次のサンプリングタイミング信号が出力されるまでの期間、保持するように構成される復調回路を、簡単、低価格の回路素子で実現することができるものであれば、如何なるBPSK復調方法を用いても、本発明の構成要件を逸脱するものではない。
(本発明の実施形態)
以下に、本発明の一実施形態として、ISO/IEC14443規格の通信方式に準拠した非接触ICカードリーダライタ、非接触ICカードに適用されるBPSK復調回路を例にとって説明する。図1は、本発明による復調回路の回路構成の一例を示す回路図であり、847.5KHzのBPSK受信信号を復調する復調回路の構成例を示している。ここで、847.5KHzの搬送周波数のBPSK受信信号は、非接触ICカードリーダライタに関するISO/IEC14443規格に規定されているBPSK受信信号であり、該BPSK受信信号は、位相同期用として、先頭から80周期分の間、前述したように、ロジック“1”を示す位相のプリアンブル信号が継続する場合について説明する。
以下に、本発明の一実施形態として、ISO/IEC14443規格の通信方式に準拠した非接触ICカードリーダライタ、非接触ICカードに適用されるBPSK復調回路を例にとって説明する。図1は、本発明による復調回路の回路構成の一例を示す回路図であり、847.5KHzのBPSK受信信号を復調する復調回路の構成例を示している。ここで、847.5KHzの搬送周波数のBPSK受信信号は、非接触ICカードリーダライタに関するISO/IEC14443規格に規定されているBPSK受信信号であり、該BPSK受信信号は、位相同期用として、先頭から80周期分の間、前述したように、ロジック“1”を示す位相のプリアンブル信号が継続する場合について説明する。
また、BPSK受信信号の搬送周波数(847.5KHz)を生成するための2N倍(N:整数)の周波数のマスタクロックとして、16倍(=24倍)の周波数である13.56MHzのクロックを用い、該マスタクロックを分周して、BPSK受信信号の搬送周波数(847.5KHz)と同一の周波数を生成するカウンタとして4ビットのカウンタを用いている場合について説明することとするが、本発明は、かかるマスタクロックやカウンタに限るものではないことは改めて言うまでもない。
さらに、受信したBPSK受信信号を復調するために用いる基準信号やサンプリングタイミング信号を生成するために、受信したBPSK受信信号を整流する整流回路としてダイオードを、また、整流したBPSK受信信号を積分する積分回路として抵抗とコンデンサとからなる回路を、また、該積分回路によって得られたBPSK受信信号の積分電位に基づいて、BPSK受信信号との位相および周波数が一致する基準信号が得られたか否かを判定する判定回路としてシュミットトリガ回路例えばシュミットトリガインバータを、それぞれ、用いている場合について説明するが、本発明は、かかる回路構成のみに限るものではないことも言うまでもない。
図1のBPSK復調回路DEMは、前述したように、非接触ICカードリーダライタ内部にマスタクロックである13.56MHzクロックCLによって駆動される4ビットカウンタCNと、ダイオードD、第1の抵抗R1、キャパシタC、第2の抵抗R2、シュミットトリガインバータSで構成される同期タイミング生成回路TMGと、第1の論理積回路AND1と、インバータNと、第2の論理積回路AND2と、DフリップフロップD−FFと、を少なくとも含んで構成される。
ここで、前述したように、4ビットカウンタCNは、マスタクロックの13.56MHzクロックCLの周波数を分周して、BPSK受信信号の搬送周波数(847.5KHz)と同一の周波数を生成するカウンタであり、ダイオードDは、BPSK受信信号を整流する整流回路を形成する回路素子であり、第1の抵抗R1とキャパシタCとの組合せ回路は、整流したBPSK受信信号を積分する積分回路を形成する回路であり、キャパシタCに並列接続された第2の抵抗R2は、積分回路に積分した積分電位つまりキャパシタCの充電電位を放電する放電回路を形成する回路素子である。
また、シュミットトリガインバータSは、前記積分回路によって得られたBPSK受信信号の積分電位つまりキャパシタCの充電電位があらかじめ定めた閾値を超えたか否かの判定結果を出力する判定回路であり、BPSK受信信号と周波数および位相の双方が一致するタイミング信号が4ビットカウンタCNによって生成されている状態か否かを判定する回路である。ここで、シュミットトリガインバータSは、回路構成を簡易化するために、シュミットトリガ回路のインバータ機能を利用して、該タイミング信号がまだBPSK受信信号の位相と一致していない状態つまり同期未完了状態にある期間はロジック“1”を同期状態信号として出力し、該タイミング信号がBPSK受信信号と位相、周波数ともに一致した状態つまり同期完了状態においてはロジック“0”を同期状態信号として出力するように構成する。
さらに説明すると、図1のBPSK復調回路DEMは、次のような回路構成となっている。つまり、図1のBPSK復調回路DEMに関する本実施形態においては、非接触ICカードリーダライタ内部において、マスタクロックとなるクロックCLから出力される周波数(13.56MHz:非接触ICカードからのBPSK受信信号の搬送周波数の24倍に相当する周波数)を巡回的にカウントする4ビットカウンタCNを備えている。
該4ビットカウンタCNによってマスタクロックを順次分周することにより、BPSK受信信号の搬送周波数(847.5KHz)に一致するタイミング信号(マスタクロックを16分周した信号)を生成する。さらに、該BPSK受信信号の先頭からあらかじめ定めた期間内に、4ビットカウンタCNにて生成された847.5KHzの前記タイミング信号の位相を該BPSK受信信号の位相と一致させた基準信号として位相合わせを行うように、4ビットカウンタCNのカウント動作を、同期タイミング生成回路TMGによって制御するように構成されている。
同期タイミング生成回路TMGは、前述したように、簡易な整流回路を形成するダイオードDと、簡易な積分回路を形成する第1の抵抗R1およびキャパシタCと、積分回路が出力する積分電位があらかじめ定めた閾値を超えたか否かを判定した結果を示すデジタル化信号により、4ビットカウンタCNから出力されるタイミング信号の位相がBPSK受信信号の位相に一致した状態になったか否かを示す同期状態信号を出力するシュミットトリガ回路すなわちシュミットトリガインバータSとを含んで構成されている。
非接触ICカードに関する通信方式を規定しているISO/IEC14443規格においては、前述のように、BPSK受信信号の先頭から80周期の期間には、非接触ICカードから非接触ICカードリーダライタに送るベースバンド信号のロジック“1”またはロジック“0”(本実施形態においてはロジック“1”)を表す位相のプリアンブル信号が含まれている。
この際、積分回路の積分定数つまり第1の抵抗R1の抵抗値、キャパシタCの容量値により定まる時定数を適切に定めることによって、BPSK受信信号の先頭から80周期(位相同期用のプリアンブル信号の継続期間)以内のあらかじめ定めた期間の間は、同期タイミング生成回路TMGすなわちシュミットトリガインバータSの出力である同期状態信号として、BPSK受信信号のプリアンブル信号の位相と一致したタイミング信号がまだ得られていないことを示すロジック“1”となるようにする。
該シュミットトリガ回路すなわちシュミットトリガインバータSの出力である同期状態信号が、ロジック“1”(同期未完了状態)の間は、第1の論理積回路AND1からのカウンタクリア信号によって、4ビットカウンタCNは、BPSK受信信号つまりプリアンブル信号の立ち上がりタイミングごとにクリアされるようにする。あるいは、場合によっては、BPSK受信信号つまりプリアンブル信号の立ち下がりタイミングごとにクリアされるようにしても良い。
一方、BPSK受信信号のプリアンブル信号を継続して受信した結果、あらかじめ定めた期間が経過した時点で、前記積分回路の積分電位が、つまり、キャパシタCの充電電位が、前記閾値を超えて、シュミットトリガインバータSの出力である同期状態信号が、BPSK受信信号のプリアンブル信号の位相と一致したタイミング信号となり、基準信号が得られる状態になると、該基準信号が得られたことを示すロジック“0”(同期完了状態)に反転し、以降においては、第1の論理積回路AND1からの出力は、ロジック“0”となり、4ビットカウンタCNがクリアされない状態にする。
この結果、シュミットトリガインバータSの出力がロジック“0”に反転した以降においては、4ビットカウンタCNは、マスタクロックであるクロックCLからの周波数(13.56MHz)により巡回的にカウントアップされ、16分周されたタイミング信号は、BPSK受信信号のプリアンブル信号に周波数、位相とも完全に一致した基準信号が継続して出力される状態になる。
BPSK受信信号と同期化された基準信号が4ビットカウンタCNから出力された状態になった以降においては、4ビットカウンタCNの8分周出力(クロックCLの13.56MHzの1/8の周波数1.695MHz)と16分周出力の反転出力とを利用して、BPSK受信信号を正しくサンプリングすることが可能なサンプリングタイミング信号を、第2の論理積回路AND2によって作成する。該サンプリングタイミング信号によってBPSK受信信号をサンプリングし、DフリップフロップD−FFにて、次のサンプリングタイミングに達するまで、保持することによって、復調信号を得ることが可能になる。
次に、本発明の特徴の一つとなっている同期タイミング生成回路TMGについてさらに補足して説明する。
同期タイミング生成回路TMGは、BPSK受信信号と位相、周波数が一致する基準信号が得られるように、4ビットカウンタCNのカウント動作を制御する。このため、該BPSK受信信号の先頭から80周期以内のあらかじめ定めた期間では、位相、周波数が一致する基準信号がまだ得られていないことを示す同期未完了状態としてロジック“1”を出力して、4ビットカウンタCNをBPSK受信信号のプリアンブル信号に合わせてクリアするようにし、該期間を経過した以降においては、位相、周波数が一致する基準信号が得られたことを示す同期完了状態としてロジック“0”を出力し、かつ、得られた基準信号を用いて、該BPSK受信信号をサンプリングするサンプリングタイミング信号を生成するために、4ビットカウンタCNのカウント動作を継続させるように制御する。
ここで、847.5KHzのBPSK受信信号は、先頭から80周期の期間の間、前述のように、ロジック“1”を示す位相のプリアンブル信号が継続した後、フレームの先頭を示すSOF(Start of Frame)、フレームの実体のデータ、フレームの終了を示すEOF(End of Frame)の順に転送されるフレーム構成とされている。
同期タイミング生成回路TMGは、BPSK受信信号の先頭に含まれているプリアンブル信号を受信すると、ダイオードDにより整流した後、第1の抵抗R1、キャパシタCの時定数にしたがって、キャパシタCに徐々に電荷を充電していく。そして、キャパシタCの充電電位(つまり、整流したBPSK受信信号の積分電位)が、同期完了状態を示す電位としてあらかじめ定めた閾値を超えるまでの間、シュミットトリガインバータSは、同期未完了状態を示すロジック“1”を出力し続ける。
ここで、キャパシタCの充電電位(つまり積分電位)が前記閾値を超えるまでの期間は、BPSK受信信号のプリアンブル信号の継続期間以内の期間に設定するために、BPSK受信信号の先頭から副搬送波周期の80周期以下となるように、第1の抵抗R1の抵抗値、キャパシタCの容量値で与えられる時定数を設定する。BPSK受信信号の先頭から80周期以内の期間に設定する理由は、次の通りである。
BPSK受信信号の先頭から80周期を超える期間になると、前述のように、BPSK受信信号のプリアンブル信号に後続するSOF(Start of Frame)の受信期間になってしまい、BPSK受信信号の位相は、ロジック“1”を示す位相のプリアンブル信号から反転した状態に変化してしまう。このため、4ビットカウンタCNは、プリアンブル信号ではなく、該SOFの位相に同期したタイミングでカウント動作を誤って開始することになる。この結果、復調出力は、ロジック“0”、ロジック“1”がすべて逆になって出力される結果を招く。
一方、図1に示す積分回路は、第1の抵抗R1、キャパシタCによるアナログ回路によって形成されており、プリアンブル信号の継続期間(80周期の期間)を計時するために、キャパシタCの充電電圧が充電される充電速度を、つまり、整流したBPSK受信信号の積分電位が蓄積されていく速度を、正確にプリアンブル信号の継続期間の80周期に合わせることは困難である。したがって、80周期に達するまでに余裕を有するように、第1の抵抗R1、キャパシタCの時定数つまり積分回路の積分定数を設定することが必要となる。以上が、80周期以内のあらかじめ定めた期間に設定する理由である。
キャパシタCの充電電圧(つまり積分電位)が、同期完了状態を示す電位としてあらかじめ定めた閾値を超えると、シュミットトリガインバータSは、同期完了状態を示すロジック“0”を出力する状態に切り替わる。プリアンブル信号に後続するSOF、データ、EOFの受信中においては、BPSK受信信号の搬送周波数は途切れることがないため、シュミットトリガインバータSは、BPSK受信信号の搬送周波数がなくなるまで、ロジック“0”の出力を継続する。
以上のように、同期タイミング生成回路TMGの出力信号つまりシュミットトリガインバータSの出力信号は、BPSK受信信号との同期が取れたか否かを示す同期状態信号として出力されるものであり、ロジック“1”が出力されている状態は、同期未完了状態を示し、ロジック“0”が出力されている状態は、同期完了状態を示している。
また、同期タイミング生成回路TMGの放電回路を形成する第2の抵抗R2の抵抗値は、第1の抵抗R1の抵抗値よりも十分大きな値に設定されており、BPSK受信信号を1ブロック分受信した後、BPSK受信信号の搬送周波数がOFFになった以降の期間の間に、キャパシタCに蓄積された電荷を第2の抵抗R2を介してディスチャージし、キャパシタCの電位を初期状態に復帰させる。
第2の抵抗R2の抵抗値、キャパシタCの容量値を適切に選ぶことにより、BPSK受信信号の1ブロック分の受信を終了し、BPSK受信信号の搬送周波数がなくなってから、あらかじめ定めた期間が経過すると、同期タイミング生成回路TMGは、再び、同期未完了状態を示すロジック“1”を出力する初期状態に復帰する。この初期状態の復帰によって、次のBPSK受信信号を正しく復調させるための準備が完了する。
また、第1の論理積回路AND1は、同期タイミング生成回路TMGの出力が、同期未完了状態を示すロジック“1”の期間の間のみ、BPSK受信信号をそのまま通過させるゲート回路である。同期タイミング生成回路TMGの積分回路を形成する第1の抵抗R1およびキャパシタCの時定数を適切に設定することにより、第1の論理積回路AND1からは、BPSK受信信号のプリアンブル信号のみが出力され、それ以外の期間は、第1の論理積回路AND1からは、ロジック“0”が出力される。第1の論理積回路AND1の出力は、4ビットカウンタCNのリセット端子に入力されている。
また、4ビットカウンタCNは、縦列接続された4つのフリップフロップQA,QB,QC,QDから構成されており、BPSK復調回路DEMのマスタクロックである13.56MHzのクロックCLからの入力に応じて、リップルキャリー方式により、フリップフロップQA,QB,QC,QDの状態を順次反転させて、巡回的にカウントアップを繰り返す動作を行う。ここで、前述のように、第1の4ビットカウンタCNのリセット端子に入力される論理積回路AND1の出力が、BPSK受信信号のプリアンブル信号を出力している間は、BPSK受信信号のプリアンブル信号の立ち上がりに同期して、4ビットカウンタCNのカウント値はクリアされる。
この結果、4ビットカウンタCNの16分周出力QD(マスタクロックの周波数13.56MHzを16分周した周波数847.5KHzの出力)の反転出力¬QDは、BPSK受信信号のプリアンブル信号に位相、周波数とも一致した基準信号として出力可能な状態になる。
第1の論理積回路AND1がロジック“0”を出力する状態になると、以降においては、4ビットカウンタCNはクリアされなくなるので、最後にクリアされた状態における位相関係を維持して、マスタクロックである13.56MHzのクロックCLにより、巡回的に、カウントアップされる動作が繰り返される。
したがって、4ビットカウンタCNの3段目のフリップフロップQCは、13.56MHzのクロックCLの信号を8分周した分周信号(1.695MHz=13.56MHz/8)を出力し続ける。また、4ビットカウンタCNの4段目のフリップフロップQDは、前述のように、クロックCLの信号を16分周した分周信号(847.5KHz)を出力し、フリップフロップQDの反転出力¬QDは、BPSK受信信号のプリアンブル信号と同一位相・同一周波数の信号つまり基準信号として出力し続ける。
また、第2の論理積回路AND2は、4ビットカウンタCNによって基準信号として生成された16分周フリップフロップQDの反転出力¬QDの各周期のあらかじめ定めた特定の位相位置に、BPSK受信信号のデータを1周期ごとにサンプリングするためのサンプリングタイミング信号を生成するためのゲート回路であり、該特定の位相位置として、BPSK受信信号のデータのロジックレベルが最も安定する中央部の位相位置に設定するための回路である。
つまり、第2の論理積回路AND2は、4ビットカウンタCNの3段目のフリップフロップQCが出力する分周信号(基準信号の2倍の周波数1.695MHz)と4段目のフリップフロップQDの反転出力¬QDとして出力する基準信号(847.5KHz)との論理積を演算するゲート回路であり、BPSK受信信号(847.5KHz)のロジックレベルが安定した波形になる中央部の位相位置で立ち上がるパルスを得ることによって、BPSK受信信号のロジックレベル(値)を正確にサンプリングすることができるサンプリングタイミング信号として生成される。この結果、サンプリングタイミング信号の立ち上がりタイミングにて、BPSK受信信号をサンプリングして、ロジックレベルが安定した位相位置であるBPSK受信信号のデータの中央部の位相位置の値を得ることができる。
さらに、第2の論理積回路AND2においては、同期タイミング生成回路TMGから出力される同期状態信号を、インバータNで反転させた信号との論理積を演算することにより、同期完了状態においてのみ、サンプリングタイミング信号を発生するようにする。これにより、BPSK受信信号と位相、周波数が一致する基準信号が得られていない同期未完了状態において、BPSK受信信号のデータを誤ってサンプリングしてしまうことを防止することができる。
また、DフリップフロップD−FFは、BPSK受信信号の各周期に対して、第2の論理積回路AND2からのサンプリングタイミング信号の立ち上がりエッジにて、BPSK受信信号の値を取り込んで、BPSK受信信号の次の周期つまり次のサンプリングタイミング信号の出力時点に達するまでの間、ラッチする。この結果、DフリップフロップD−FFの出力を取り出すことによって、BPSK受信信号の復調信号を得ることができる。
次に、非接触ICカードリーダライタのBPSK復調回路DEMにおける基準信号の周波数(847.5KHz)と非接触ICカードからのBPSK受信信号の搬送周波数との関係についてさらに補足して説明する。
非接触ICカードリーダライタのBPSK復調回路の実施形態を示す本実施形態においては、BPSK受信信号は、前述のように、非接触ICカードにて生成されるものである。ここで、非接触ICカードは、マスタクロックを非接触ICカードリーダライタと共有する回路構成とされており、結果として、非接触ICカードリーダライタのクロックCNにて生成される13.56MHzの搬送周波数が、非接触ICカードに送信されてくることによって、非接触ICカード内にて13.56MHzの周波数を16分周して送信用のタイミング信号を生成し、BPSK信号を生成している。
したがって、非接触ICカードリーダライタが非接触ICカードから受信するBPSK受信信号の搬送周波数は、非接触ICカードリーダライタのクロックCNにて生成される13.56MHzの周波数を16分周した周波数と厳密に一致している。
一方、BPSK復調回路DEMにおいて、BPSK受信信号を検波するためのタイミング信号は、非接触ICカードリーダライタのクロックCNにてマスタクロックとして生成される13.56MHzの周波数を、4ビットカウンタCNにて16分周した16分周出力QDの反転出力¬QDを出力することによって生成している。ここで、該タイミング信号は、受信したBPSK受信信号と周波数は厳密に一致するものの、クロックCLの周波数(13.56MHz)の分周を開始するタイミングが、非接触ICカードと非接触ICカードリーダライタとで異なるため、また、非接触ICカード、非接触ICカードリーダライタ間の伝送遅延が生じるため、一般に、位相は異なったものになる。
そこで、BPSK受信信号の先頭から80周期に含まれているプリアンブル信号(つまりBPSK受信信号の先頭に含まれる受信データのロジック“1”の位相を表す信号)を検出して、BPSK受信信号のプリアンブル信号の位相に、4ビットカウンタCNの16分周出力QDの反転出力¬QDから出力されるタイミング信号(847.4KHz)の位相を一致させる動作を同期タイミング生成回路TMGの制御により実施する。この結果、搬送波1周期以内の誤差の範囲内で、BPSK受信信号の位相と合わせることができ、BPSK復調回路DEM内でBPSK受信信号を検波するためのサンプリングタイミング信号の基準となる信号として、BPSK受信信号の位相、周波数を完全に一致させた基準信号を得ることができる。
次に、同期タイミング生成回路TMGの動作についてさらに説明する。BPSK受信信号には、ベースバンド信号のロジック“1”,“0”に応じて位相が反転する847.5KHzのパルス信号が常に含まれている。BPSK受信信号を、図1に示すように、同期タイミング生成回路TMGに入力して、整流回路を形成するダイオードDにより整流し、積分回路を形成する第1の抵抗R1とキャパシタCとの組合せ回路により積分した後、BPSK受信信号と位相、周波数が一致する基準信号が得られたか否かを判定する判定回路を形成するシュミットトリガインバータSにより、判定結果を示す同期状態信号としてデジタル化する。
このとき、積分回路の積分定数つまり第1の抵抗R1の抵抗値とキャパシタCの容量値とにより定まる時定数を適切に設定することにより、BPSK受信信号の先頭から80周期以内のあらかじめ定めた期間の間は、同期タイミング生成回路TMGの同期状態信号として、同期未完了状態を示すロジック“1”を出力し、該期間を経過した以降、BPSK受信信号が受信されている間は、同期タイミング生成回路TMGの同期状態信号として、同期完了状態を示すロジック“0”を出力する。
さらに、キャパシタCに蓄積された電荷を放電させる放電回路として、キャパシタCに並列に接続した第2の抵抗R2に関して、第2の抵抗R2の抵抗値とキャパシタCの容量とによって定まる時定数を適切に設定することにより、BPSK受信信号の受信が完了してからあらかじめ定めた期間が経過した以降においては、再び、同期タイミング生成回路TMGの同期状態信号として、同期未完了状態を示すロジック“1”を出力する。図1の同期タイミング生成回路TMGは、かくのごとき動作を実現する回路である。
ここで、同期タイミング生成回路TMGの出力信号つまり同期状態信号が、ロジック“1”の期間は、前述のように、第1の論理積回路AND1の出力には、BPSK受信信号そのものが現れる。ここで、BPSK受信信号の先頭から80周期以内のあらかじめ定めた期間の間は、同期タイミング生成回路TMGの同期状態信号が、ロジック“1”となるように、第1の抵抗R1の抵抗値、キャパシタCの容量値によって定める時定数は調整されている。この結果、第1の論理積回路AND1は、BPSK受信信号の先頭に含まれるプリアンブル信号のうち、少なくとも前半部分のプリアンブル信号が出力される状態になり、BPSK受信信号の先頭から80周期を経過した以降のBPSK受信信号のデータを受信中の期間においては、第1の論理積回路AND1は、確実にロジック“0”が出力される状態になる。
而して、4ビットカウンタCNは、BPSK受信信号の先頭から80周期以内のあらかじめ定めた期間の間は、プリアンブル信号の立ち上がりにおいてクリアされることになり、あらかじめ定めた期間が経過した時点においては、4ビットカウンタCNの16分周出力QDの反転出力¬QDは、BPSK受信信号のプリアンブル信号に周波数、位相とも一致する基準信号を出力することが可能な状態になる。
つまり、第1の論理積回路AND1の出力が、ロジック“0”となった以降においては、4ビットカウンタCNはクリアされなくなるので、最後にクリアされた状態で、マスタクロックであるクロックCLからの周波数13.56MHzにより巡回的にカウントを繰り返すようになり、4ビットカウンタCNの16分周出力QDの反転出力¬QDは、プリアンブル信号に周波数、位相とも一致した基準信号を継続して出力することになる。
次に、BPSK受信信号の復調信号を得る動作について、さらに補足して説明する。BPSK受信信号の復調出力を得るためには、BPSK受信信号のロジックレベルが最も安定した中央部の位相位置で、1周期ごとにサンプリングを行うことが重要である。このため、第2の論理積回路AND2により、前述のように、4ビットカウンタCNの8分周出力QCと、16分周出力QDの反転出力¬QDとの論理積(AND)演算を行って、サンプリングタイミング信号を生成する。第2の論理積回路AND2により生成された、かくのごとき位相を有するサンプリングタイミング信号の立ち上がりタイミングで、BPSK受信信号のサンプリングを行うことにより、BPSK受信信号のロジックレベルが安定した中央部の位相位置における値をサンプリングすることができる。
BPSK受信信号のサンプリング値を保持するために、図1においては、DフリップフロップD−FFを使用する。該サンプリング値をDフリップフロップD−FFに保持することによって、該サンプリング値を次のサンプリングタイミング信号の時点に達するまでホールドする。この結果、DフリップフロップD−FFの出力を復調信号として出力することができる。
なお、図示していないが、BPSK復調回路DEMから出力された復調信号を受信し、処理するためのコントローラにおいては、非接触ICカードヘのBPSK信号の送信を完了した後、受信側の同期タイミング生成回路TMGが出力する同期状態信号のロジックレベルを監視している。監視している同期状態信号のロジックレベルが、同期未完了状態を示すロジック“1”から同期完了状態を示す“0”に変化すると、該コントローラは、非接触ICカードからのBPSK受信信号のデータを正しくサンプリングすることが可能となる同期確立が完了したものとして認識することができる。
該コントローラは、受信側の基準信号としてBPSK受信信号との同期が得られたことを認識した以降においては、これに引き続き、DフリップフロップD−FFの復調出力を監視し、復調出力の値が、プリアンブル信号を示すロジック“1”からデータの開始を示すロジック“0”に変化した時点を、フレームの開始を示すSOF(Start of Frame)の開始時点として認識することにより、認識したSOFに続く受信データを得ることができる。
SOFに続くデータの受信が完了し、フレームの終了を示すEOF(End of Frame)を受信した以降は、BPSK受信信号は、搬送周波数がOFFの状態に移行する。搬送周波数がOFFの状態に移行すると、キャパシタCにチャージされていた電荷は、第2の抵抗R2を介して放電される。電荷が放電されて、キャパシタCの電位があらかじめ定めた閾値以下に低下すると、同期タイミング生成回路TMGが出力する同期状態信号は、再び、同期未完了状態を示すロジック“1”に変化する。これにより、次のBPSK受信信号を受信する準備が完了する。なお、キャパシタCが充電された状態においては、キャパシタCの充電電位があらかじめ定めた閾値の電圧レベルを十分に超えるように、第2の抵抗R2の抵抗値は、第1の抵抗R1の抵抗値よりも十分大きく選ぶことが必要である。
次に、BPSK受信信号のロジックレベルが安定した中央部の位相位置にサンプリングタイミングをセットするための具体的な方法の一例について、図2ないし図4に示すタイミング図を用いて説明する。まず、図2は、図1に示すBPSK復調回路の全体的な動作の一例を示すタイミング図であり、同期タイミング生成回路TMGを用いて、BPSK受信信号のプリアンブル信号に周波数、位相を一致させた基準信号を得るためのカウンタクリア信号を出力する期間と、該基準信号の特定位相位置として得られるサンプリングタイミング信号にてBPSK受信信号をサンプリングして復調信号を出力するまでの様子を示している。
図2の左端の開始点にある受信開始タイミングAの時点で、847.5KHzの正のパルス信号で構成されるBPSK受信信号aが発生し、搬送周波数がONすると、同期タイミング生成回路TMGの積分回路を形成するキャパシタCの電位V(図2のC電圧V)が、BPSK受信信号のパルス信号による充電によって、図2のように、第1の抵抗R1の抵抗値、キャパシタCの容量値、第2の抵抗R2の抵抗値のそれぞれの値で決まるカーブで立ち上がり、
V=電源電圧×R2/(R1+R2)
の電圧値で飽和する。ここで、電源電圧とは、BPSK復調回路DEMを駆動する電源電圧であり、一般に、BPSK受信信号のピーク電圧値とされている。
V=電源電圧×R2/(R1+R2)
の電圧値で飽和する。ここで、電源電圧とは、BPSK復調回路DEMを駆動する電源電圧であり、一般に、BPSK受信信号のピーク電圧値とされている。
このC電圧Vが、あらかじめ定めた閾値であるスレッショルド電圧V0に達するまでは、同期タイミング生成回路TMGのシュミットトリガインバータSから出力される同期状態信号bは、図2に示すように、同期未完了状態を示すロジック“1”を継続して出力する。
ここで、図2において、第1の期間T1は、同期タイミング生成回路TMGから出力される同期状態信号bがロジック“1”を出力している期間を示している。この第1の期間T1の間においては、図2に示すように、4ビットカウンタCNに対するカウンタクリア信号cが、プリアンブル信号と同じパルス波形として、ロジック“1”を繰り返し発生することになり、4ビットカウンタCNは、BPSK受信信号のプリアンブル信号の立ち上がりタイミングに合わせてクリアされることになる。
この結果、第1の期間T1を経過した直後においては、4ビットカウンタCNは、プリアンブル信号の立ち上がりタイミングに位相を合わせたカウント動作を行うようになり、プリアンブル信号と位相、周波数が一致した基準信号を出力することができる。つまり、プリアンブル信号に続く以降のBPSK受信信号の受信データをサンプリングするときの基準となる位相位置が基準信号として4ビットカウンタCNから出力されるようになる。したがって、第1の期間T1の間に、受信データをサンプリングするサンプリングタイミング信号の位相位置を4ビットカウンタCNの出力を用いて生成することができる状態になる。
さらに説明すると、同期タイミング生成回路TMGから出力される同期状態信号bが、ロジック“1”を継続している期間つまり第1の期間T1においては、第1の論理積回路AND1からは、プリアンブル信号と同じ波形のカウンタクリア信号cが発生し、4ビットカウンタCNは、該カウンタクリア信号cの立ち上がりタイミングごとにクリアされる。
一方、第1の期間T1が経過して、C電圧Vがあらかじめ定めた閾値であるスレッショルド電圧V0に達すると、同期タイミング生成回路TMGから出力される同期状態信号bは、ロジック“1”からロジック“0”に切り替わる。この結果、第1の論理積回路AND1からはカウンタクリア信号cが出力されなくなり、4ビットカウンタCNは、カウンタクリア信号cによって最後にクリアされたときの状態から、BPSK受信信号の16倍(=24倍)の周波数である13.56MHzのクロックCL(マスタクロック)による継続的なカウント動作を開始し、以降、巡回的にカウント動作を繰り返す。
これにより、4ビットカウンタCNの16分周出力QDの反転出力¬QDとして、BPSK受信信号aのプリアンブル信号に周波数、位相とも一致した基準信号を得ることができる。また、該基準信号の2倍の周波数の8分周出力QCと基準信号となっている16分周出力QDの反転出力¬QDとの論理積(AND)演算を、第2の論理積回路AND2によって行うことにより、図2に示すような、サンプリングタイミング信号eを出力する。
この結果、サンプリングタイミング信号eの位相としては、その立ち上がりタイミングが、BPSK受信信号aのロジックレベルが安定した中央部の位相位置に一致するようなタイミングを得ることができる。このサンプリングタイミング信号eにより、BPSK受信信号aのロジックレベルをサンプリングして、次のサンプリングタイミング信号eが出力される時点に達するまでの間、サンプリング結果をDフリップフロップD−FFによってホールドすることにより、図2に示すような復調出力fが得られる。
BPSK受信信号aのデータの受信が終了して、フレームの終了を示すEOF(End of Frame)を受信し、BPSK受信信号の搬送周波数がOFF状態に移行すると、同期タイミング生成回路TMGのキャパシタCにチャージされた電荷は、第2の抵抗R2を介して放電を開始し、キャパシタCの電位V(図2のC電圧V)は、図2に示すように、徐々に低下していく。放電を開始して第2の期間T2まで経過し、C電圧Vが、前記スレッショルド電圧V0まで低下すると、同期タイミング生成回路TMGから出力される同期状態信号bは、ロジック“0”からロジック“1”に切り替わる。この結果、次のBPSK受信信号を受信した際に、第1の論理積回路AND1からは、プリアンブル信号と同じ波形のカウンタクリア信号cを発生させることが可能な状態になり、次のBPSK受信信号を受信することが可能な初期状態に設定される。
図2において、第2の期間T2は、BPSK受信信号aのデータを受信した後、次のBPSK受信信号aのデータが受信可能となるまでの期間を示すものであり、BPSK受信信号の搬送周波数がOFFに切り替わってから、同期タイミング生成回路TMGから出力される同期状態信号bがロジック“1”を出力するまでの期間を示している。つまり、第2の期間T2は、一連の受信データを受信してから、次の受信データを受信できるようにするために、同期タイミング生成回路TMGを初期状態に復帰させるまでに必要とする期間であり、同期タイミング生成回路TMGを初期状態に復帰させるために、キャパシタCにチャージされた電荷を、第2の抵抗R2によって放電させるための所要の期間を示すものである。ここで、第2の期間T2は、第2の抵抗R2の抵抗値とキャパシタCの容量値とによって決定される。
次に、BPSK受信信号がロジックレベルの安定した中央部の位相位置にサンプリングタイミングをセットする様子の一例について、図3を用いて説明する。図3は、BPSK受信信号のロジックレベルが安定した中央部の位相位置にサンプリングタイミングをセットする一例を示すタイミング図であり、BPSK受信信号のプリアンブル信号受信中の各信号の出力位置について説明している。
図3において、BPSK受信信号aのプリアンブル信号を受信すると、前述のように、キャパシタCが充電され、同期タイミング生成回路TMGから出力される同期状態信号bは、第1の期間T1が経過する同期確立タイミングYに達するまで、同期未完了状態を示すロジック“1”を保持する。この結果、同期確立タイミングYに達するまでの間は、第1の論理積回路AND1からの出力であるカウンタクリア信号cが、図2においても説明したように、プリアンブル信号と同じ波形の信号として出力される。
而して、図3のクリアタイミングJに示すように、カウンタクリア信号cの立ち上がりのタイミングにおいて、4ビットカウンタCNがクリアされる動作が、第1の期間T1の間、繰り返される。この結果、カウンタクリア信号cが出力されるようになって、4ビットカウンタCNがクリアされるまでは、4ビットカウンタCNの16分周出力QDの反転出力¬QDと8分周出力QCとの論理積信号dの出力パルスは、図3に示す位相ずれパルスBのパルスのように、BPSK受信信号aのプリアンブル信号と位相がずれた状態でカウント動作を繰り返していた状態にあったが、カウンタクリア信号cが出力されることにより、かかる状態から変化する。
つまり、第1の期間T1の間の同期未完了状態として同期タイミング生成回路TMGから出力される同期状態信号bがロジック“1”となっている期間の間に、図3のクリアタイミングJのタイミングで4ビットカウンタCNがクリアされる動作が繰り返されることによって、クリアタイミングJに示すタイミングからあらかじめ定めた一定の位相位置において、4ビットカウンタCNの論理積信号dの出力パルスが出力される状態に変化する。すなわち、論理積信号dは、第1の期間T1が経過し、同期確立タイミングYに達した時点では、BPSK受信信号aのプリアンブル信号の位相位置から特定の位相位置に一致して出力される状態になる。
つまり、第1の期間T1が経過した同期確立タイミングYの時点では、4ビットカウンタCNの16分周出力QDは、クリアタイミングJと同じタイミングで立ち上がるパルス波形となり、該16分周出力QDは、サンプリングタイミング信号を生成するための基準のタイミングを示す基準信号として、BPSK受信信号aと同一の周波数847.5KHzであり、かつ、BPSK受信信号aのプリアンブル信号の位相とも完全に一致した状態で出力されることになる。
ここで、BPSK受信信号aのロジックレベルが安定した中央部の位相位置にサンプリングタイミング信号eを出力するためには、図3に示すように、4ビットカウンタCNの16分周出力QDの反転出力¬QDと8分周出力QCとの論理積(AND)演算を、図1の第2の論理積回路AND2によって行い、論理積信号dを出力するようにすれば良い。さらに、論理積信号dと同期状態信号bの反転信号との論理積(AND)演算を第2の論理積回路AND2によって合わせて行うことにより、図3に示すように、同期完了状態においてのみ、サンプリングタイミング信号eを生成することができる。
生成されたサンプリングタイミング信号eの位相は、図3に示すように、BPSK受信信号aの中央部の位相位置で立ち上がる状態に位置することになり、サンプリングタイミング信号eの立ち上がりタイミングでサンプリングすることにより、BPSK受信信号aのロジックレベルを安定した状態でサンプリングすることができる。
サンプリングタイミング信号eによりサンプリングされたBPSK受信信号aのデータを、DフリップフロップD−FFによって、次のサンプリングタイミング信号eによるサンプリングデータが取り込まれるまでホールドすることにより、復調出力fを得ることができる。
次に、BPSK受信信号として受信されたデータがロジック“1”からロジック“0”の状態に切り替わり、これに伴い、BPSK受信信号の位相が変化した場合の復調出力について、図4のタイミング図を用いて説明する。図4は、BPSK受信信号の位相が変化した場合の復調出力の一例を示すタイミング図であり、位相変化点Pが示すタイミングで、受信データがロジック“1”からロジック“0”に切り替わり、BPSK受信信号の位相が後方に移動した場合について示している。
前述したように、サンプリングタイミング信号eの立ち上がりのタイミングで、BPSK受信信号aのデータのロジックレベルが安定しているBPSK受信信号aの中央部の位相位置をサンプリングした結果として、DフリップフロップD−FFにて、次のサンプリングタイミングに達するまで保持する動作が繰り返されている。その結果、例えば、BPSK受信信号aのロジック“1”のデータについて、図4に示す位相変化点Pに達するまでの間は、復調出力fとしてロジック“1”が得られている。
ここで、位相変化点Pのタイミングで、BPSK受信信号aのデータがロジック“1”からロジック“0”に切り替わって、図4に示すBPSK受信信号aのように、BPSK受信信号aの位相が変化したものとする。サンプリングタイミング信号eとして、前述のように、BPSK受信信号aのデータのロジックレベルが安定している位相位置にて、BPSK受信信号aのデータをサンプリングしているので、BPSK受信信号aの位相が変化した後では、その最初のサンプリングタイミングにて、ロジック“0”のレベルをサンプリングすることになる。この結果、BPSK受信信号aのデータとして、ロジック“0”がDフリップフロップD−FFに保持されることになる。したがって、復調出力fは、ロジック“1”からロジック“0”に変化することになる。
最後に、以上に詳細に説明した本実施形態のBPSK復調回路DEMの動作について、図5のフローチャートを用いてさらに説明する。図5は、図1に示すBPSK復調回路DEMの動作の一例を説明するためのフローチャートであり、本発明によるBPSK復調方法の一例を説明しているものである。
図5において、まず、BPSK受信信号の搬送周波数を受信したか否かを判別して(ステップS1)、受信していなかった場合は(ステップS1のNO)、当該復調動作は一旦終了して、コントローラからの指示に応じて、例えば、引き続き受信を監視する動作を行うか、メンテナンス用の動作を行ったりするが、BPSK受信信号の搬送周波数を受信していた場合は(ステップS1のYES)、受信したBPSK受信信号を整流して、整流したBPSK受信信号をあらかじめ設定された積分定数を用いて順次積分する(ステップS2)。
しかる後、積分したBPSK受信信号の積分電位が、あらかじめ定めた閾値を超えたか否かを判定し(ステップS3)、超えていなかった場合には(ステップS3のNO)、マスタクロックのクロック周波数を分周するための分周用カウンタを、BPSK受信信号の立ち上がりタイミング(あるいは立ち下がりタイミング)でクリアして、初期状態に復帰させた後(ステップS9)、ステップS1に戻り、整流したBPSK受信信号の積分動作を継続する。
一方、積分したBPSK受信信号の積分電位が、前記閾値を超えていた場合には(ステップS3のYES)、分周用のカウンタから、BPSK受信信号と同一の周波数まで分周した結果の分周出力の反転出力が、BPSK受信信号と位相、周波数ともに一致した基準信号になったものとして取り出し(ステップS4)、さらに、該分周出力の反転出力と、該分周出力の2倍の周波数となる2倍分周出力との論理積(AND)演算を行った結果を、BPSK受信信号のデータをサンプリングするサンプリングタイミング信号として取り出す(ステップS5)。
該サンプリングタイミング信号によって、BPSK受信信号のデータのロジックレベルが最も安定する中央部の位相位置で、BPSK受信信号のデータをサンプリングすることにより、サンプリングした結果は、次のサンプリングタイミングが発生する周期まで、保持される(ステップS6)。保持されたサンプリング結果を取り出すことによって、BPSK受信信号の復号信号を得ることができる。
しかる後、BPSK受信信号が引き続き継続して受信されているか否かを判定し(ステップS7)、継続している場合は(ステップS7のYES)、次の周期のサンプリングタイミング信号の出力時点まで待ち合わせて、次の周期のサンプリングタイミング信号を取り出し(ステップS10)、ステップS6に戻って、次のサンプリング動作を実行する。一方、BPSK受信信号が終了している場合は(ステップS7のNO)、ステップS2において積分されているBPSK受信信号の積分電位をリセットして初期状態の電位に戻し(ステップS8)、一連の復調動作を一旦終了して、コントローラからの指示に応じた動作を行う。
なお、図5のフローチャートにおいては、受信したBPSK受信信号の中から、SOF以降の有意なデータを復調信号として取り出す手順を示していないが、前述したように、サンプリングして保持したデータのロジックレベルが、例えばロジック“1”からロジック“0”に変化した時点が、プリアンブル信号からSOFに切り替わった時点と判定して、以降、順次、有意なデータの復調信号として取り出すようにすれば良い。
(実施形態の効果)
本実施形態によれば、図1のBPSK復調回路例に示すように、単純かつ低価格かつ低消費電力の回路素子で、簡易な回路構成により、BPSK受信信号を復調する復調回路を実現することができるので、該BPSK復調回路を搭載することによって、小型、低価格、低消費電力の非接触ICカードリーダライタを提供することが可能になる。さらには、かくのごときBPSK復調回路を、非接触ICカードリーダライタのみならず、非接触ICカードや、BPSK信号を用いる各種の通信システムに適用することも可能である。特に、ISO/IEC14443規格の通信方式に準拠する非接触ICカードリーダライタや非接触ICカードや各種の通信システムに適用することによって、ISO/IEC14443規格の通信方式に準拠しつつ、小型化、低価格化、低消費電力化を図った非接触ICカードリーダライタや非接触ICカードを実現したり、各種の通信システムを構築することができる。
本実施形態によれば、図1のBPSK復調回路例に示すように、単純かつ低価格かつ低消費電力の回路素子で、簡易な回路構成により、BPSK受信信号を復調する復調回路を実現することができるので、該BPSK復調回路を搭載することによって、小型、低価格、低消費電力の非接触ICカードリーダライタを提供することが可能になる。さらには、かくのごときBPSK復調回路を、非接触ICカードリーダライタのみならず、非接触ICカードや、BPSK信号を用いる各種の通信システムに適用することも可能である。特に、ISO/IEC14443規格の通信方式に準拠する非接触ICカードリーダライタや非接触ICカードや各種の通信システムに適用することによって、ISO/IEC14443規格の通信方式に準拠しつつ、小型化、低価格化、低消費電力化を図った非接触ICカードリーダライタや非接触ICカードを実現したり、各種の通信システムを構築することができる。
A…受信開始タイミング、a…BPSK受信信号、AND1…第1の論理積回路、AND2…第2の論理積回路、B…位相ずれパルス、b…同期状態信号、C…キャパシタ、c…カウンタクリア信号、CL…クロック、CN…4ビットカウンタ、D…ダイオード、d…論理積信号、DEM…BPSK復調回路、D−FF…Dフリップフロップ、e…サンプリングタイミング信号、f…復調出力、J…クリアタイミング、N…インバータ、P…位相変化点、QA,QB,QC,QD…フリップフロップ、R1…第1の抵抗、R2…第2の抵抗、S…シュミットトリガインバータ、T1…第1の期間、T2…第2の期間、TMG…同期タイミング生成回路、V…C電圧、V0…スレッショルド電圧、Y…同期確立タイミング。
Claims (20)
- データの先頭に位相同期用としてロジック“1”またはロジック“0”を示す位相のプリアンブル信号を含み、かつ、BPSK変調方式(2相位相偏移変調方式)により変調されたBPSK受信信号、を受信して復調するBPSK復調回路において、前記BPSK受信信号の搬送周波数の2N倍(N:整数)の周波数を有するマスタクロックを分周するカウンタと、該カウンタのカウント動作を前記BPSK受信信号の前記プリアンブル信号の位相と同期させることにより、前記BPSK受信信号と周波数および位相の双方が一致するタイミング信号を、前記カウンタにより基準信号として生成させる同期タイミング生成回路と、を少なくとも備えていることを特徴とするBPSK復調回路。
- 請求項1に記載のBPSK復調回路において、前記BPSK受信信号に含まれるデータをサンプリングするためのサンプリングタイミング信号が、前記カウンタにより生成される前記基準信号の各周期のあらかじめ定めた位相位置になるように、生成されることを特徴とするBPSK復調回路。
- 請求項2に記載のBPSK復調回路において、前記サンプリングタイミング信号が生成される前記基準信号の各周期における前記位相位置が、前記BPSK受信信号のロジックレベルの中央部の位相位置に設定されることを特徴とするBPSK復調回路。
- 請求項2または3に記載のBPSK復調回路において、前記サンプリングタイミング信号によりサンプリングされた前記BPSK受信信号のロジックレベルにより、当該BPSK受信信号の位相を判定し、判定した結果を、次のサンプリングのタイミングに達するまで保持することにより、復調信号を得ることを特徴とするBPSK復調回路。
- 請求項1ないし4のいずれかに記載のBPSK復調回路において、前記同期タイミング生成回路が、前記BPSK受信信号を整流する整流回路と、該整流回路により整流した前記BPSK受信信号の電位を積分する積分回路と、該積分回路により得られた積分電位を、あらかじめ定めた閾値と比較することにより、前記カウンタが生成するタイミング信号として前記BPSK受信信号と位相および周波数が一致する前記基準信号が得られたか否かを示す同期状態信号を出力するシュミットトリガ回路と、を少なくとも備え、前記BPSK受信信号のデータの先頭に存在する前記プリアンブル信号の継続期間以内のあらかじめ定めた期間の間に、前記同期状態信号が、同期が取れていないことを示す同期未完了状態から同期が取れたことを示す同期完了状態に切り替わるように、前記積分回路の積分定数を設定することを特徴とするBPSK復調回路。
- 請求項5に記載のBPSK復調回路において、前記同期状態信号として同期未完了状態にある場合、前記BPSK受信信号の前記プリアンブル信号の立ち上がりタイミングまたは立ち下がりタイミングに一致した時点で、前記カウンタをクリアすることを特徴とするBPSK復調回路。
- 請求項5または6に記載のBPSK復調回路において、前記同期タイミング生成回路に、前記積分回路の積分電位を放電させる放電回路をさらに備え、前記BPSK受信信号のデータの受信が完了し、前記BPSK受信信号の搬送波がオフ状態になることにより、前記放電回路により、前記積分回路の前記積分電位を放電させることを特徴とするBPSK復調回路。
- 請求項7に記載のBPSK復調回路において、前記積分回路が、第1の抵抗とキャパシタとから構成されていることを特徴とするBPSK復調回路。
- 請求項8に記載のBPSK復調回路において、前記放電回路が、前記キャパシタと並列接続された第2の抵抗から構成されていることを特徴とするBPSK復調回路。
- データの先頭に位相同期用としてロジック“1”またはロジック“0”を示す位相のプリアンブル信号を含み、かつ、BPSK変調方式(2相位相偏移変調方式)により変調されたBPSK受信信号、を受信して復調するBPSK復調方法であって、前記BPSK受信信号の搬送周波数の2N倍(N:整数)の周波数を有するマスタクロックを分周するカウンタのカウント動作を前記BPSK受信信号の前記プリアンブル信号の位相と同期させることにより、前記BPSK受信信号と周波数および位相の双方が一致するタイミング信号を、前記カウンタにより基準信号として生成することを特徴とするBPSK復調方法。
- 請求項10に記載のBPSK復調方法において、前記BPSK受信信号に含まれるデータをサンプリングするためのサンプリングタイミング信号を、前記カウンタにより生成される前記基準信号の各周期のあらかじめ定めた位相位置に、生成することを特徴とするBPSK復調方法。
- 請求項11に記載のBPSK復調方法において、前記サンプリングタイミング信号が生成される前記基準信号の各周期における前記位相位置を、前記BPSK受信信号のロジックレベルの中央部の位相位置に設定することを特徴とするBPSK復調方法。
- 請求項11または12に記載のBPSK復調方法において、前記サンプリングタイミング信号によりサンプリングされた前記BPSK受信信号のロジックレベルにより、当該BPSK受信信号の位相を判定し、判定した結果を、次のサンプリングのタイミングに達するまで保持することにより、復調信号を得ることを特徴とするBPSK復調方法。
- 請求項10ないし13のいずれかに記載のBPSK復調方法において、前記BPSK受信信号を整流し、整流した前記BPSK受信信号の電位を積分して得られた積分電位を、あらかじめ定めた閾値と比較することにより、前記BPSK受信信号のデータの先頭にある前記プリアンブル信号の継続期間以内のあらかじめ定めた期間の間に、前記カウンタが生成するタイミング信号として前記BPSK受信信号との位相および周波数が一致する前記基準信号が得られるように、整流した前記BPSK受信信号の電位を積分する際の積分定数を設定することを特徴とするBPSK復調方法。
- 請求項14に記載のBPSK復調方法において、前記同期状態信号として前記基準信号が得られない同期未完了状態にある場合、前記BPSK受信信号の前記プリアンブル信号の立ち上がりタイミングまたは立ち下がりタイミングに一致した時点で、前記カウンタをクリアすることを特徴とするBPSK復調方法。
- 請求項14または15に記載のBPSK復調方法において、前記BPSK受信信号のデータの受信が完了し、前記BPSK受信信号の搬送波がオフ状態になることにより、前記積分電位を放電させることを特徴とするBPSK復調方法。
- 非接触ICカードとの間でBPSK変調方式によりデータの読み書きを行う非接触ICカードリーダライタにおいて、前記非接触ICカードとの間で送受信されるBPSK信号の搬送波の基準タイミングとなるマスタクロックを共有し、かつ、前記非接触ICカードからのBPSK受信信号を復調する復調回路を、請求項1ないし9のいずれかに記載のBPSK復調回路により構成することを特徴とする非接触ICカードリーダライタ。
- 非接触ICカードリーダライタとの間でBPSK変調方式によりデータの読み書きを行う非接触ICカードにおいて、前記非接触ICカードリーダライタとの間で送受信されるBPSK信号の搬送波の基準タイミングとなるマスタクロックを共有し、かつ、前記非接触ICカードリーダライタからのBPSK受信信号を復調する復調回路を、請求項1ないし9のいずれかに記載のBPSK復調回路により構成することを特徴とする非接触ICカード。
- 非接触ICカードリーダライタと非接触ICカードとの間の通信を行う通信システムにおいて、前記非接触ICカードリーダライタが、請求項17に記載の非接触ICカードリーダライタであり、前記非接触ICカードが、請求項18に記載の非接触ICカードであることを特徴とする通信システム。
- 請求項19に記載の通信システムにおいて、前記非接触ICカードリーダライタと前記非接触ICカードとの通信方式が、ISO/IEC14443規格に準拠していることを特徴とする通信システム。
Priority Applications (1)
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US11764684B2 (en) | 2012-04-12 | 2023-09-19 | On-Bright Electronics (Shanghai) Co., Ltd. | Systems and methods for regulating power conversion systems with output detection and synchronized rectifying mechanisms |
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-
2007
- 2007-11-13 JP JP2007294112A patent/JP2009124296A/ja active Pending
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